JPH0738081A - Composite semiconductor device - Google Patents
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- JPH0738081A JPH0738081A JP15831093A JP15831093A JPH0738081A JP H0738081 A JPH0738081 A JP H0738081A JP 15831093 A JP15831093 A JP 15831093A JP 15831093 A JP15831093 A JP 15831093A JP H0738081 A JPH0738081 A JP H0738081A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は複合型半導体装置に係
り、特に静電誘導型サイリスタやゲートターンオフサイ
リスタ等の自己消弧型半導体素子とダイオードを一体に
組込んだ複合型半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a composite semiconductor device, and more particularly to a composite semiconductor device in which a self-extinguishing semiconductor element such as an electrostatic induction thyristor or a gate turn-off thyristor is integrated with a diode.
【０００２】[0002]
【従来の技術】近年、電力用半導体の分野では、応用装
置の高効率化、低騒音化の観点から、高周波化に対応で
きる半導体装置の要求が高まっている。2. Description of the Related Art In recent years, in the field of power semiconductors, there has been an increasing demand for semiconductor devices which can cope with higher frequencies from the viewpoint of high efficiency and low noise of applied devices.
【０００３】静電誘導型サイリスタ（ＳＩサイリスタ）
は、他の電力用半導体素子に比べて優れた高周波特性が
認められているが、ターンオフ時にゲートから大電流を
引き抜く必要があり、ゲートパワーが他の半導体素子よ
りも大きくなるという欠点があった。そこで、ＳＩサイ
リスタのカソードをｎチャンネルＭＤＳＦＥＴのソース
に直列に接続（カスコード接続）することにより、高速
のＳＩサイリスタを電圧制御型のデバイスとして簡単に
駆動できる技術が開発されている。Static induction thyristor (SI thyristor)
Has excellent high-frequency characteristics compared to other power semiconductor devices, but it has the drawback of requiring a large current to be drawn from the gate at turn-off, resulting in higher gate power than other semiconductor devices. . Therefore, a technique has been developed in which the cathode of the SI thyristor is connected in series (cascode connection) to the source of the n-channel MDSFET to easily drive the high-speed SI thyristor as a voltage control type device.
【０００４】ＳＩサイリスタ等のバイポーラ用半導体素
子とＭＯＳＦＥＴを組み合わせて電圧駆動型のデバイス
を構成する手段として、図３に示すカスコード接続が提
案されている。図３において１０は自己消弧型半導体ス
イッチ素子であるＳＩサイリスタ又はゲートターンオフ
サイリスタからなる主デバイス、２０はｎチャンネルＭ
ＯＳＦＥＴ、３０は定電圧半導体素子であるツェナーダ
イオードであって、Ａはアノード端子、Ｇ1は主デバイ
ス１０のゲート端子、Ｇ2はＭＯＳＦＥＴ２０のゲート
端子、Ｄはドレイン、Ｓはソース、Ｃはカソード端子で
ある。The cascode connection shown in FIG. 3 has been proposed as a means for forming a voltage drive type device by combining a bipolar semiconductor element such as an SI thyristor and a MOSFET. In FIG. 3, reference numeral 10 is a main device including an SI thyristor or a gate turn-off thyristor which is a self-extinguishing type semiconductor switching element, and 20 is an n-channel M.
OSFET, 30 is a Zener diode which is a constant voltage semiconductor element, A is an anode terminal, G 1 is a gate terminal of the main device 10, G 2 is a gate terminal of MOSFET 20 , D is a drain, S is a source, and C is a cathode. It is a terminal.
【０００５】[0005]
【発明が解決しようとする課題】図３のカスコード接続
で使用するＳＩサイリスタは、基本的には、ゲート順電
流を流さなくても点弧するノーマリオン型のＳＩサイス
リタであるが、ＭＯＳＦＥＴのドレイン−ソース間に印
加される電圧がＳＩサイリスタのゲート・カソード間を
逆バイアスするため、カスコードモジュール全体として
は、ノーマリオフ特性を示す。オン状態ではＭＯＳＦＥ
Ｔの電圧降下分がＳＩサイリスタのゲート・カソード間
に逆バイアスとして印加されるので、これを阻止し逆に
オン期間中は常にＳＩサイリスタのゲート・カソード間
に順方向に電圧を印加する目的でツェナーダイオードが
用いられている。The SI thyristor used in the cascode connection shown in FIG. 3 is basically a normally-on type SI thyristor which is ignited without passing a gate forward current, but the drain of the MOSFET. -Since the voltage applied between the sources reversely biases the gate and cathode of the SI thyristor, the cascode module as a whole exhibits normally-off characteristics. MOSFE in the ON state
Since the voltage drop of T is applied as a reverse bias between the gate and cathode of the SI thyristor, it is for the purpose of blocking this and conversely applying a voltage in the forward direction between the gate and cathode of the SI thyristor during the ON period. Zener diodes are used.
【０００６】しかしツェナーダイオードはターンオフ時
にブレークオーバーさせてＳＩサイリスタのゲート電流
を引き抜く必要があるため、ターンオフ損失を増すとい
う問題を招く。特にツェナー耐圧を高くすると損失も大
きくなるため、ツェナーダイオードの耐圧は可制御電流
値におけるＭＯＳＦＥＴの順方向電圧降下とほぼ同等に
することが望ましいと言える。However, the Zener diode needs to be broken over at turn-off to extract the gate current of the SI thyristor, which causes a problem of increasing turn-off loss. In particular, the higher the Zener breakdown voltage, the larger the loss. Therefore, it can be said that it is desirable that the breakdown voltage of the Zener diode be approximately equal to the forward voltage drop of the MOSFET at the controllable current value.
【０００７】通常カスコード接続に用いられる比較的耐
圧の低いＭＯＳＦＥＴのオン抵抗は１０〜１５ｍΩであ
り、可制御電流１００Ａクラスのデバイスではツェナー
ダイオードの耐圧としては１．５Ｖ程度が望ましいこと
になる。しかし通常の熱拡散法を用いた、ツェナーダイ
オードではツェナー耐圧を５Ｖ以下にすることは難し
く、この結果カスコードデバイスのターンオフ時の損失
低減に大きな障害となっていた。On-resistance of a MOSFET having a relatively low breakdown voltage, which is usually used for cascode connection, is 10 to 15 mΩ, and a device having a controllable current of 100 A class preferably has a Zener diode breakdown voltage of about 1.5 V. However, it is difficult to reduce the Zener breakdown voltage to 5 V or less with the Zener diode using the normal thermal diffusion method, and as a result, it has been a great obstacle to reducing the loss at the turn-off of the cascode device.
【０００８】本発明は上述の問題点に鑑みてなされたも
ので、その目的は、自己消弧型半導体スイッチ素子にダ
イオードを内蔵させることにより、部品点数が低減し、
モジュールの小型化と信頼性の向上が図れる高性能な複
合型半導体装置を提供することである。The present invention has been made in view of the above problems, and an object thereof is to reduce the number of parts by incorporating a diode in a self-arc-extinguishing type semiconductor switching element.
An object of the present invention is to provide a high-performance composite type semiconductor device capable of miniaturizing a module and improving reliability.
【０００９】[0009]
【課題を解決するための手段】本発明は、上記目的を達
成するために、所定極性の第１の半導体層を共通のベー
ス領域とし、該第１の半導体層の一方の面に該第１の半
導体層とは異極性の第２の半導体層を形成してアノード
層となし、前記第１の半導体層の他方の表面に該第１の
半導体層とは異極性の第３の半導体層を設けてゲート層
となし、この第３の半導体層とは隣接離間して前記第１
の半導体層の表面部に該第１の半導体層と同極性の第４
の半導体層を形成してカソード層となし、前記第３の半
導体層とは高抵抗半導体層で分離された第５の半導体層
を前記第３の半導体層に近接させて形成し、前記第４の
半導体層とは別の同極性の第６の半導体層を形成すると
ともに、前記第５の半導体層と第６の半導体層４２とを
金属層で短絡する。In order to achieve the above-mentioned object, the present invention uses a first semiconductor layer of a predetermined polarity as a common base region, and the first semiconductor layer is formed on one surface of the first semiconductor layer. Second semiconductor layer having a polarity different from that of the first semiconductor layer is formed as an anode layer, and a third semiconductor layer having a polarity different from that of the first semiconductor layer is formed on the other surface of the first semiconductor layer. Provided as a gate layer and adjacent to and separated from the third semiconductor layer.
On the surface portion of the semiconductor layer of the fourth semiconductor layer having the same polarity as the first semiconductor layer.
A semiconductor layer is formed as a cathode layer, and a fifth semiconductor layer separated from the third semiconductor layer by a high resistance semiconductor layer is formed close to the third semiconductor layer. Forming a sixth semiconductor layer having the same polarity as that of the sixth semiconductor layer, and short-circuiting the fifth semiconductor layer and the sixth semiconductor layer 42 with a metal layer.
【００１０】また、前記第３の半導体層間の間隔および
該第３の半導体層と第５の半導体層４１の間隔を狭くし
て電圧を印加しない状態で上記第３の半導体層と第５の
半導体層間の領域が空乏層によりピンチオフされている
ことを特徴とする。Further, the third semiconductor layer and the fifth semiconductor layer are narrowed by narrowing the distance between the third semiconductor layer and the third semiconductor layer and the fifth semiconductor layer 41 and applying no voltage. The inter-layer region is pinched off by the depletion layer.
【００１１】[0011]
【作用】第１の半導体層、第２の半導体層、第３の半導
体層、および第４の半導体層によって自己消弧型半導体
スイッチ素子が形成され、第５の半導体層と第６の半導
体層を金属層で短絡することによってダイオードが形成
される。さらに、ダイオードを囲む２つの拡散層間の間
隔を狭くすることにより、寄生デバイスの動作が抑制さ
れる。The first semiconductor layer, the second semiconductor layer, the third semiconductor layer, and the fourth semiconductor layer form a self-arc-extinguishing type semiconductor switch element, and the fifth semiconductor layer and the sixth semiconductor layer. A diode is formed by shorting the with a metal layer. Furthermore, by narrowing the distance between the two diffusion layers surrounding the diode, the operation of the parasitic device is suppressed.
【００１２】[0012]
【実施例】以下に本発明の実施例を図１〜図２を参照し
ながら説明する。Embodiments of the present invention will be described below with reference to FIGS.
【００１３】図１は本発明の実施例による複合型半導体
装置を示すもので、自己消弧型の主デバイスであるＳＩ
サイリスタとダイオード一体に組込んだものである。FIG. 1 shows a composite type semiconductor device according to an embodiment of the present invention, which is a self-extinguishing type main device SI.
It is an integrated thyristor and diode.
【００１４】図１において、１１はＰエミッタ層（第１
のＰ型半導体層）、１２はＮベース層、（第１のＮ型半
導体層）、１３は櫛形の形状をしたＰ型ゲート層（第２
のＰ型半導体層）、１４は隣接するＰ型ゲート層１３間
に設けられたＮ+エミッタ層（第１のＮ+型半導体層）、
１５はＰエミッタ層１１の表面に設けられたアノード電
極、１６はＮ+エミッタ層１４の表面に設けられたカソ
ード電極、１７はＰ型ゲート層１３の表面に設けられた
ゲート電極、１８は酸化膜であって、これらによりＳＩ
サイスリタ１０Ａが構成される。In FIG. 1, 11 is a P emitter layer (first
P-type semiconductor layer), 12 is an N-base layer, (first N-type semiconductor layer), and 13 is a P-type gate layer having a comb shape (second
P type semiconductor layer), 14 is an N + emitter layer (first N + type semiconductor layer) provided between adjacent P type gate layers 13,
Reference numeral 15 is an anode electrode provided on the surface of the P emitter layer 11, 16 is a cathode electrode provided on the surface of the N + emitter layer 14, 17 is a gate electrode provided on the surface of the P-type gate layer 13, and 18 is an oxide. Membrane, which allows SI
The thyristor 10A is configured.
【００１５】本実施例は、耐圧の低いダイオードを複数
個直列にＳＩサイリスタ１０Ａのゲートに付加したこと
を特徴とするものであって、上記Ｐ型ゲート層１３ａ
（１３）に隣接して該Ｐ型ゲート層１３ａとは独立した
（高抵抗半導体層で分離された）別のＰ型拡散層（第３
のＰ型半導体層）４１を複数個設け、Ｐ型拡散層４１と
このＰ型拡散層４１に近接するＰゲート層１３ａとの間
の領域、および互いに近接する各Ｐ型拡散層４１との間
の領域に上記Ｎ+型カソード層１４とは独立した第２の
Ｎ+層４２を設け、Ｐゲート層１３ａからＰＮ接合を複
数個経由してゲート電極端子Ｇに至ることを特徴とする
ものである。この場合、ＳＩサイリスタ１０ＡのＰゲー
ト層１３ａ側から見て逆方向となるＮＰ接合部は半導体
表面において金属層４３で短絡してダイオード４０を形
成し、図２の回路と等価な機能を持たせたことを特徴と
するダイオード内蔵型ＳＩサイリスタとなる。The present embodiment is characterized in that a plurality of diodes having a low breakdown voltage are added in series to the gate of the SI thyristor 10A, and the P-type gate layer 13a is formed.
Adjacent to (13), another P-type diffusion layer independent of the P-type gate layer 13a (separated by the high resistance semiconductor layer) (third part)
A plurality of P-type semiconductor layers) 41 between the P-type diffusion layer 41 and the P-gate layer 13a adjacent to the P-type diffusion layer 41, and between the P-type diffusion layers 41 adjacent to each other. The second N + layer 42, which is independent of the N + type cathode layer 14, is provided in the region of, and reaches the gate electrode terminal G from the P gate layer 13a via a plurality of PN junctions. is there. In this case, the NP junction portion of the SI thyristor 10A, which is in the opposite direction when viewed from the P gate layer 13a side, is short-circuited by the metal layer 43 on the semiconductor surface to form the diode 40, which has a function equivalent to that of the circuit of FIG. This is an SI thyristor with a built-in diode.
【００１６】また、図１の半導体装置ではＰ型エミッタ
層１１およびＮ型ベース層１２とＮ+拡散層４２で構成
されるダイオードがオフ状態で導通しないように上記ゲ
ートとは異なるＰ型拡散層とそれに隣接するＰ型ゲート
層１３ａとの間隔を狭くして両方のＰ型拡散層らか広が
る空乏層で上記隣接するＰ型拡散層間の領域（チャンネ
ル領域）をピンチオフするようにしている。Further, in the semiconductor device of FIG. 1, a P-type diffusion layer different from the gate is formed so that the diode formed of the P-type emitter layer 11 and the N-type base layer 12 and the N + diffusion layer 42 does not conduct in the OFF state. And a P-type gate layer 13a adjacent to the P-type gate layer 13a is narrowed so that a region (channel region) between the adjacent P-type diffusion layers is pinched off by a depletion layer spreading from both P-type diffusion layers.
【００１７】図１の複合型半導体装置は図２の等価回路
で表すことが出来るから、図３のカスコードデバイスを
作成する場合には、ゲート電極端子ＧにｎチャンネルＭ
ＯＳＦＥＴのソースを接続し、主デバイス１０のカソー
ドにＭＯＳＦＥＴのソースを接続すればモジュールの構
成ができる。Since the composite type semiconductor device of FIG. 1 can be represented by the equivalent circuit of FIG. 2, when the cascode device of FIG. 3 is produced, the n-channel M is connected to the gate electrode terminal G.
A module can be configured by connecting the source of the OSFET and connecting the source of the MOSFET to the cathode of the main device 10.
【００１８】本実施例によれば次のような効果が得られ
る。すなわち、 （ａ）．図３のカスコード接続においてツェナーダイオ
ードの代わりにダイオードをツェナーダイオードとは逆
向きに複数個直列接続した構造を採用することにより、
ターンオン時にＳＩサイリスタのゲートとＭＳＯＦＥＴ
のソース間に印加される電圧をダイオードの直列数で細
かく制御できるため、従来よりも損失の少ないカスコー
ド接続デバイスが実現可能になる。According to this embodiment, the following effects can be obtained. That is, (a). By adopting a structure in which a plurality of diodes are connected in series in the direction opposite to the Zener diode in the cascode connection of FIG. 3, instead of the Zener diode,
Gate of SI thyristor and MSOFET at turn-on
Since the voltage applied between the sources of the above can be finely controlled by the number of diodes in series, a cascode connection device with less loss than before can be realized.
【００１９】（ｂ）．本発明のダイオード内蔵形デバイ
スはダイオードを構成するＰ型およびｎ+型半導体層の
形成がＰ型ゲート層やｎ+型エミッタ層の形成と同時に
できるため、従来のように製造プロセスを増やすことな
く、マスクパターンの変更のみにより製作できる。(B). In the device with a built-in diode of the present invention, the P-type and n + -type semiconductor layers forming the diode can be formed at the same time when the P-type gate layer and the n + -type emitter layer are formed. It can be manufactured only by changing the mask pattern.
【００２０】（ｃ）．ダイオード部におけるｎ+半導体
層に隣接する２つのＰ型拡散層の間隔を狭くすることに
よりダイオード内蔵に伴う寄生デバイスの動作を抑制す
ることができる。(C). By narrowing the distance between the two P-type diffusion layers adjacent to the n + semiconductor layer in the diode portion, it is possible to suppress the operation of the parasitic device due to the built-in diode.
【００２１】図１の複合型半導体装置は次のような実施
の態様となる。The composite type semiconductor device of FIG. 1 has the following embodiments.
【００２２】（１）．Ｐ型半導体の一方の主面にｎ型半
導体層を形成し、このｎ型半導体層の上記Ｐ型半導体と
は反対側の主面に第２のＰ型半導体層および前記ｎ型層
よりも濃度の高いｎ+型半導体層を交互に並べたことを
特徴とする静電誘導型サイリスタにおいて前記第２のＰ
型半導体層とは高抵抗半導体層で分離された第３のＰ型
半導体層を第２のＰ型半導体層に近接させて少なくとも
１つ以上形成し、この第３のＰ型半導体層と第２のＰ型
半導体層の間の領域および近接する第３のＰ型半導体層
間の領域に上記ｎ+型半導体層とは別の第２のｎ+型半導
体層を形成したことを特徴とする半導体装置であって、
この半導体装置の第３のＰ型半導体にゲート電極を設
け、前記第２のＰ型半導体から上記ゲート電極を見て逆
方向となるｎＰ接合部の半導体表面を金属膜で短絡した
ことを特徴とする半導体装置。(1). An n-type semiconductor layer is formed on one main surface of the P-type semiconductor, and the concentration of the n-type semiconductor layer is higher than that of the second P-type semiconductor layer and the n-type layer on the main surface of the n-type semiconductor layer opposite to the P-type semiconductor. In the electrostatic induction thyristor, characterized in that n + type semiconductor layers having a high
At least one third P-type semiconductor layer separated from the high-resistance semiconductor layer by the high-resistance semiconductor layer is formed close to the second P-type semiconductor layer, and the third P-type semiconductor layer and the second P-type semiconductor layer are formed. the semiconductor device according to a third characterized by providing a further second n + -type semiconductor layer and the P-type semiconductor layers region to the n + -type semiconductor layer of the region and the proximity between the P-type semiconductor layer of And
A gate electrode is provided on the third P-type semiconductor of this semiconductor device, and the semiconductor surface of the nP junction portion in the opposite direction when the gate electrode is viewed from the second P-type semiconductor is short-circuited with a metal film. Semiconductor device.
【００２３】（２）．上記第１項の静電誘導型半導体装
置において、前記第３のＰ型半導体層間の間隔および第
３のＰ型半導体と第２のＰ型半導体層の間隔を充分狭く
して電圧を印加しない状態で上記Ｐ型半導体層の間の領
域が空乏層によりピンチオフされていることを特徴とす
る半導体装置。(2). In the electrostatic induction semiconductor device of the above item 1, a state in which a space between the third P-type semiconductor layer and a space between the third P-type semiconductor and the second P-type semiconductor layer are sufficiently narrowed and no voltage is applied. In the semiconductor device, the region between the P-type semiconductor layers is pinched off by the depletion layer.
【００２４】（３）上記第１項また第２項の半導体装置
の第１のｎ+半導体層（カソード）をｎチャンネルＭＯ
ＳＦＥＴのドレインに接続し、ゲート電極を前記ＭＯＳ
ＦＥＴのソースに接続し前記ＭＯＳＦＥＴのソースをカ
ソード端子、前記ＭＯＳＦＥＴのゲートをゲート端子、
前項半導体装置の第１のＰ型半導体層をアノード端子に
結線したことを特徴とした３端子複合半導体装置。(3) The first n + semiconductor layer (cathode) of the semiconductor device according to the first or the second term is an n-channel MO.
It is connected to the drain of SFET and the gate electrode is
The source of the MOSFET is connected to the source of the FET, the source of the MOSFET is a cathode terminal, the gate of the MOSFET is a gate terminal,
A three-terminal composite semiconductor device, wherein the first P-type semiconductor layer of the semiconductor device is connected to an anode terminal.
【００２５】[0025]
【発明の効果】本発明は、以上の如くであって、自己消
弧型半導体スイッチ素子に少なくとも１つのダイオード
を内蔵させたものであるから、製造プロセスを増すこと
なく、マスクパターンの変更のみによりダイオード内蔵
が可能にして、部品点数を低減でき、モジュールの小型
化が可能で、高信頼性の複合型半導体装置が得られる。As described above, according to the present invention, since at least one diode is built in the self-arc-extinguishing type semiconductor switch element, the mask pattern can be changed without increasing the manufacturing process. A diode can be built in, the number of components can be reduced, the module can be downsized, and a highly reliable composite semiconductor device can be obtained.
【図１】本発明の実施例による複合型半導体装置の正断
面図。FIG. 1 is a front sectional view of a composite semiconductor device according to an embodiment of the present invention.
【図２】図１の複合型半導体装置の等価回路図。FIG. 2 is an equivalent circuit diagram of the composite semiconductor device of FIG.
【図３】複合型半導体装置のカスコード接続図。FIG. 3 is a cascode connection diagram of the composite semiconductor device.
１０Ａ…静電誘導型サイリスタ（ＳＩサイリスタ） １１…Ｐエミッタ層 １２…Ｎベース層 １３，１３ａ…Ｐゲート層 １４…Ｎ+エミッタ層 １５…アノード電極 １６…カソード電極 １７…ゲート電極 １８…酸化膜 ４０…ダイオード ４１…Ｐ型半導体層 ４２…Ｎ+型半導体層 Ｇ…ゲート電極端子 Ｋ…カソード電極端子10A ... Electrostatic induction thyristor (SI thyristor) 11 ... P emitter layer 12 ... N base layer 13, 13a ... P gate layer 14 ... N + emitter layer 15 ... Anode electrode 16 ... Cathode electrode 17 ... Gate electrode 18 ... Oxide film 40 ... Diode 41 ... P type semiconductor layer 42 ... N + type semiconductor layer G ... Gate electrode terminal K ... Cathode electrode terminal
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/744 Ｈ０１Ｌ 29/74 Ｇ 7210−4Ｍ 27/06 Ｔ Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI Technical display location H01L 29/744 H01L 29/74 G 7210-4M 27/06 T
Claims (3)
ベース領域とし、該第１の半導体層の一方の面に該第１
の半導体層とは異極性の第２の半導体層１１を形成して
アノード層となし、前記第１の半導体層の他方の表面に
該第１の半導体層とは異極性の第３の半導体層１３を設
けてゲート層となし、この第３の半導体層とは隣接離間
して前記第１の半導体層の表面部に該第１の半導体層と
同極性の第４の半導体層１４を形成してカソード層とな
し、前記第３の半導体層とは高抵抗半導体層で分離され
た第５の半導体層３１を前記第３の半導体層に近接させ
て形成し、前記第４の半導体層とは別の同極性の第６の
半導体層４２を形成するとともに、前記第５の半導体層
４１と第６の半導体層４２とを金属層４３で短絡したこ
とを特徴とする複合型半導体装置。1. A first semiconductor layer 12 having a predetermined polarity is used as a common base region, and the first semiconductor layer 12 is formed on one surface of the first semiconductor layer.
Second semiconductor layer 11 having a polarity different from that of the first semiconductor layer is formed as an anode layer, and a third semiconductor layer having a polarity different from that of the first semiconductor layer is formed on the other surface of the first semiconductor layer. 13 is provided to form a gate layer, and a fourth semiconductor layer 14 having the same polarity as that of the first semiconductor layer is formed on the surface portion of the first semiconductor layer so as to be adjacent to and spaced from the third semiconductor layer. A fifth semiconductor layer 31 which is a cathode layer and is separated from the third semiconductor layer by a high resistance semiconductor layer, is formed close to the third semiconductor layer, and the fourth semiconductor layer is A composite type semiconductor device characterized in that another sixth polarity semiconductor layer 42 having the same polarity is formed and the fifth semiconductor layer 41 and the sixth semiconductor layer 42 are short-circuited by a metal layer 43.
前記金属層４３をゲート電極としたことを特徴とする複
合型半導体装置。2. The composite type semiconductor device according to claim 1, wherein
A composite type semiconductor device, wherein the metal layer 43 is used as a gate electrode.
いて、前記第３の半導体層間１３，１３ａの間隔および
該第３の半導体層１３ａと第５の半導体層４１の間隔を
狭くして電圧を印加しない状態で上記第３の半導体層１
３ａと第５の半導体層４１間の領域が空乏層によりピン
チオフされていることを特徴とする複合型半導体装置。3. The composite semiconductor device according to claim 1 or 2, wherein a space between the third semiconductor layers 13 and 13a and a space between the third semiconductor layer 13a and the fifth semiconductor layer 41 are narrowed to reduce a voltage. The third semiconductor layer 1 without applying a voltage.
A composite semiconductor device, wherein a region between 3a and the fifth semiconductor layer 41 is pinched off by a depletion layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15831093A JPH0738081A (en) | 1993-06-29 | 1993-06-29 | Composite semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15831093A JPH0738081A (en) | 1993-06-29 | 1993-06-29 | Composite semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0738081A true JPH0738081A (en) | 1995-02-07 |
Family
ID=15668839
Family Applications (1)
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|---|---|---|---|
| JP15831093A Pending JPH0738081A (en) | 1993-06-29 | 1993-06-29 | Composite semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738081A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011029386A (en) * | 2009-07-24 | 2011-02-10 | Sharp Corp | Semiconductor device and electronic apparatus |
-
1993
- 1993-06-29 JP JP15831093A patent/JPH0738081A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011029386A (en) * | 2009-07-24 | 2011-02-10 | Sharp Corp | Semiconductor device and electronic apparatus |
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