JPH073756B2 - ダイナミック型半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、歩留りの高いダイナミック型半導体記憶装
置に関するものである。

［従来の技術］ 近年、産業用および民生用機器のマイクロエレクトロニ
クス化の要請に応えるため、LSI（大規模集積回路）を
さらに大規模化したVLSI（超大規模集積回路）が開発さ
れ、商用に供されている。

このようなVLSIでは、１つのシリコンチップ上に数百万
個の素子を集積する必要があり、そのため最小寸法約１
μｍという微細な加工技術が用いられる。このため、従
来では問題とならなかった粒径１μｍ以下の異物や、加
工のための各種材料の残留物などがデバイスに悪影響を
与え、良品の取れ率すなわち歩留りが著しく低下され
る。

そこで、この歩留りを向上させるために、一般に冗長回
路技術が採用されている。これは、同一のチップ上に予
備（スペア）のワード線またはビット線を設け、メモリ
セルアレイ内に欠陥セルがあるとき、この欠陥セルをワ
ード線またはビット線単位で予備の線に置き換えるとい
うものである。これにより、不良品として除かれるはず
のチップの大部分がこのような冗長回路を採用すること
により救済されるので、歩留りを大幅に改善することが
できる。

第３図は、冗長回路を備える従来の1M（メガ）ビットダ
イナミックRAM（Random Access Memory）を示すブロッ
ク図である。この図では簡単化のために冗長回路に関す
る部分が省略されているが、これについては後で説明す
る。

第３図を参照して、このダイナミックRAMは、４つのブ
ロックに分割されたメモリアレイ１ないし４と、各メモ
リアレイ１ないし４に含まれるワード線を駆動するため
の信号Ｗ_DSを発生するワード線駆動信号発生回路51と、
ワード線駆動信号Ｗ_DSをブーストするためのワード線ブ
ースト回路10とを含む。ワード線駆動信号発生回路51は
RASバッファ52を介して▲▼（行アドレスストロ
ーブ）信号を受けるように接続される。各メモリアレイ
１ないし４、たとえばメモリアレイ１は、行デコーダ1a
と、センスアンプ1bと、列デコーダ1cとが接続される。

このダイナミックRAMは、４つのブロックのメモリアレ
イ１ないし４に対して、ニブルモードと称される４ビッ
トの高速シリアルアクセスモードでアクセスされる。

次に、動作について説明する。

一般に、ダイナミックRAMは行および列のアドレス信号
を時分割で端子A0ないしA9を介し受ける。まず、それぞ
れのアドレス信号は、それぞれ▲▼信号および▲
▼（列アドレスストローブ）信号が下降するエッ
ジタイミングで入力される。次に、行アドレス信号によ
り４つの行デコーダのうち１つが選択され、ブーストさ
れたワード線駆動信号Ｗ_DBによりワード線が活性化され
る。一方、列アドレス信号により４つの列デコーダのう
ちの１つが選択され、ビット線が選択される。これによ
り、たとえば、読出動作時にはメモリセルにストアされ
た信号がビット線に与えられる。

第４図は、従来の１つのメモリセルの等価回路を示す回
路図である。

第４図を参照して、メモリセルMCは、ワード線WLおよび
ビット線BLに接続されたスイッチング用のトランジスタ
Ｑ_Ｍと、キャパシタＣ_Ｓとを含む。ハイレベル（１）ま
たはローレベル（０）の電圧をこのキャパシタＣ_Ｓに与
えることにより、信号がストアされる。

キャパシタＣ_Ｓの一方電極に或る一定レベルの電圧Ｖ_CP
が与えられる。ワード線WLが活性化されるトランジスタ
Ｑ_Ｍがオンする。これにより、キャパシタＣ_Ｓにストア
された電荷がフローティング状態にもたらされたビット
線BLに与えられる。ここで、ビット線BLの浮遊容量Ｃ_BL
はキャパシタＣ_Ｓの容量の10倍程度の大きさなので、ビ
ット線BLにはわずかな数百mVの電位変化が現われる。

そこで、第３図に示されるように、この電位変化は、セ
ンスアンプにより増幅された後、読出書込用のI/O線に
与えられる。また、この信号はプリアンプによりさらに
増幅される。

以上の一連の動作により、メモリアレイ１ないし４中で
それぞれ指定されたメモリセルMC1ないしMC4の４ビット
の信号がI/O線を介して同時にプリアンプ21ないし24に
与えられる。

ニブルモードにおいて、ニブルデコーダ58はシフトレジ
スタとして動作し、▲▼信号のトグルにより４ビ
ットのこれらの信号を順次高速に出力バッファ57に転送
する。一方、通常のモードでは、ニブルデコーダ58は、
最上位の行および列アドレス信号RA9およびCA9をデコー
ドするデコーダとして動作し、アドレス信号RA9およびC
A9に応答して４ビットの信号のうちから１ビットの信号
が出力バッファ57に転送される。

一方、書込動作では、逆に入力バッファ56を介して入力
された入力データがI/O線を経由してメモリセルMC1ない
しMC4に書込まれる。

次に、ワード線ブースト回路について説明する。

再び第４図を参照して、ワード線WLが高レベルに変化す
るとトランジスタＱ_Ｍがオンする。この高レベルが電源
電圧レベルVccであるとすると、トランジスタＱ_Ｍのし
きい値電圧Ｖ_THだけ高レベルの記憶レベルが失われる。
この損失率は通常20％程度であり、直ちに誤動作が起こ
るわけではない。しかし、たとえば、電源電圧レベルが
低くなると、相対的に損失が大きくなり動作マージンが
減少するなどの問題が生じる。ワード線ブースト回路
は、この問題を解決するためのもので、ワード線の電圧
レベルを、電源電圧レベルVccにトランジスタＱ_Ｍのし
きい値電圧Ｖ_THを加えた値以上に昇圧するものである。

第５図は、従来のワード線ブースト回路の一例を示す回
路図である。

第５図を参照して、このワード線ブースト回路10は、ワ
ード線駆動信号Ｗ_DSを受けるように接続されたインバー
タ41と、その出力に接続されたクロックトインバータ42
と、クロックトインバータ42の出力に接続された遅延の
ためのインバータ43ないし46の直列接続と、ブースト用
のキャパシタＣ_Ｂとを含む。インバータ44および45が接
続されるノードＮ_Ｆはクロックトインバータ42のクロッ
ク入力に接続される。なお、ノードＮ_Ｂはインバータ46
の出力を示し、Ｗ_DBはブーストされたワード線駆動信号
を示す。

第６図は、第５図に示されたワード線ブースト回路の動
作を説明するためのタイミング図である。

次に、第５図および第６図を参照して、このワード線ブ
ースト回路10の動作について説明する。

まず、時刻T₀においてワード線駆動信号Ｗ_DSが高レベル
に変化する。出力信号Ｗ_DBは、インバータ41および42に
より遅延して時刻T₁において高レベルに変化する。さら
に、ノードＮ_Ｆの電圧レベルＶ_NFは、インバータ43およ
び44により遅延して時刻T₂において高レベルに変化す
る。クロックトインバータ42はこの高レベルの電圧Ｖ_NF
によりカットオフされ、クロックトインバータ42の出力
（このワード線ブースト回路10の出力）が電源電圧レベ
ルVccを有するフローティング状態にもたらされる。

この後、さらに、ノードＮ_Ｂの電圧レベルＶ_NBがインバ
ータ45および46の遅延により時刻T₃において高レベルに
変化する。これにより、出力信号Ｗ_DBの電圧レベルはキ
ャパシタＣ_Ｂの容量結合により電源電圧レベルVccを越
えるレベルVcc＋Ｖαに昇圧される。キャパシタＣ_Ｂの
容量値を適当に設定することにより、このＶαをトラン
ジスタＱ_Ｍのしきい値電圧Ｖ_TH以上にする。

このようにして、ワード線駆動信号Ｗ_DSがブーストさ
れ、ブーストされたワード線駆動信号Ｗ_DBが得られるの
であるが、この信号Ｗ_DBの高レベルは、電源から切り離
されてフローティング状態となった出力から出力されて
いる。

このブーストされたワード線駆動信号Ｗ_DBが、第３図に
示されるように、４つの行デコーダを介してメモリアレ
イ１ないし４に与えられ、それぞれにおいてワード線WL
を同時に活性化する。

第７図は、従来の行デコーダの一例を示す概略の回路図
である。この図では、例として第３図の行デコーダ1aが
示される。

第７図を参照して、この行デコーダ1aは、それぞれが51
2行のうちの１行を活性化するための512個の単位行デコ
ーダRDを含み、この図では、Ｋ番目の単位行デコーダRD
_Ｋとそれに隣接するＫ＋１番目の単位行デコーダRD
_Ｋ＋１とが示される。たとえばＫ番目の単位行デコーダ
RD_Ｋは、行アドレス信号RA0ないしRA8を受けるように接
続されたNANDゲート71と、その出力に接続されたインバ
ータ72と、３つのＮチャネルトランジスタＱ_AK、Ｑ_BKお
よびＱ_CKとを含む。

動作において、たとえばこの単位行デコーダRD_Ｋが選択
されたとき、行アドレス信号RA0ないしRA8がすべて高レ
ベルとなり、NANDゲート71は低レベルの信号を出力す
る。この信号は、インバータ72により反転されてトラン
ジスタＱ_BKのゲートに与えられ、また、トランジスタＱ
_CKのゲートにも与えられる。これにより、トランジスタ
Ｑ_BKはオンし、ブーストされたワード線駆動信号Ｗ_DBが
このトランジスタＱ_BKを介してワード線WL_Ｋに与えられ
る。

一方、隣接する単位行デコーダRD_Ｋ＋１では、非選択状
態のためNANDゲートが高レベルの信号を出力し、したが
って、トランジスタＱ_{B K＋１}がオフし、トランジスタ
Ｑ_{C K＋１}がオンする。これにより、ワード線WL_Ｋ＋１
が低レベルにもたらされる。

次に、冗長回路について説明する。

第８図は、従来のメモリアレイとそこに設けられた冗長
回路とを示す概念図である。

第８図を参照して、ここでは冗長回路として、行デコー
ダ1aの中に設けられた予備行デコーダ1asと、メモリア
レイ１の中に設けられ予備のための複数のメモリセルを
有する予備行1sとが設けられている。一般には、さら予
備列デコーダおよび予備列が備えられるが、この図では
省略されている。

冗長テストによりメモリアレイ１中の或るメモリセルま
たはワード線に欠陥が発見された場合、そのワード線を
活性化するための単位行デコーダを常に不活性となるよ
うにし、この不良の単位行デコーダを選択するアドレス
信号が与えられたとき、予備の行デコーダ1asが選択さ
れるようにプログラムする。一般に、このプログラムは
ヒューズ素子を高電圧パルスまたはレーザ光線により溶
断することにより行なわれる。このようにして、欠陥を
含む行が予備行1sに置換され、不良品が良品として再生
される。

［発明が解決しようとする課題］ 第９図は、第７図に示された行デコーダに異常がある場
合を示す回路図である。

第９図を参照して、この図では、異常の例として、隣接
する２本のワード線WL_ＫおよびWL_Ｋ＋１が低抗Ｒ_Ｓを有
する異物によりショートした場合が示される。これによ
り、ブーストされたワード線駆動信号Ｗ_DBが抵抗Ｒ_Ｓを
介して矢印で示される経路で接地に流れる。前述のよう
に、この信号Ｗ_DBは出力がフローティング状態にもたら
されたワード線ブースト回路から出力されているので、
信号Ｗ_DBのレベルが低下し、このワード線WL_Ｋが不良と
なる。

しかし、第３図に示されるように、この信号Ｗ_DBは４つ
の行デコーダを介して４本のワード線WLに同時に与えら
れているので、たとえば、メモリアレイ１のワード線だ
けがこのような不良を起こした場合でも、信号Ｗ_DBのレ
ベルが低下するので他のメモリアレイ２ないし４のワー
ド線も不良と判断される。すなわち、他のワード線には
何ら欠陥がないにもかかわらず、これらは不良とみなさ
れる。

これにより、各メモリアレイ１ないし４に予備行デコー
ダおよび予備行が１つずつしか設けられていない場合に
は、これらのすべてがワード線の置換のために使用され
てしまい、メモリセルに欠陥が存在するときにはこれを
救済することができないので歩留りが低下するという課
題があった。また、予備行デコーダおよび予備行が２つ
ずつ以上用意されている場合でも、前述したような見か
け上の不良があるためこれらを有効に使用できないとい
う課題もある。

この発明は、上記のような課題を解消するためになされ
たもので、有効に対策を施すことにより歩留りの高いダ
イナミック型半導体記憶装置を得ることを目的とする。

［課題を解決するための手段］ この発明に係るダイナミック型半導体記憶装置は、複数
のメモリセルアレイブロックごとに設けられ、それぞれ
のメモリセルアレイブロックのワード線を駆動するため
の駆動電圧をそれぞれ発生する複数の駆動電圧発生手段
と、複数のメモリセルアレイブロックのそれぞれに接続
され、複数の駆動電圧発生手段からの駆動電圧を２以上
の対応するメモリセルアレイブロックのアドレス信号に
より指定されたワード線に同時に与える複数のデコーダ
手段とを含む。

［作用］ この発明におけるダイナミック型半導体記憶装置は、複
数の駆動電圧発生手段をメモリセルアレイブロックごと
に設けたので、不良が存在する箇所をメモリセルアレイ
ブロックごとに限定して知ることができる。これによ
り、例えば冗長回路を適用するなど、有効に対策を施す
ことができる。

［発明の実施例］ 第１図は、この発明の一実施例を示す1Mビットダイナミ
ックRAMを示すブロック図である。

第１図を参照して、このダイナミックRAMと第３図に示
された従来のものとを比較して異なる点は、４つのワー
ド線ブースト回路11ないし14がメモリアレイ１ないし４
ごとに設けられていることである。すなわち、ワード線
ブースト回路11ないし14は、ワード線駆動信号発生回路
51からそれぞれワード線駆動信号Ｗ_DSを受け、それぞれ
ブーストされたワード線駆動信号Ｗ_DB1ないしＷ_DB4を出
力し、各行デコーダに与える。

第２図は、第１図で使用される４つのワード線ブースト
回路の一例を示す回路図である。

第２図を参照して、これらのワード線ブースト回路11な
いし14は、それぞれが第５図に示されたものと同様であ
り、説明は省略する。

これにより、たとえば、第９図に示されるようにワード
線に異物によるショートが発生した場合でも、信号Ｗ
_DB1のレベルは低下するが、他の信号Ｗ_DB2ないしＷ_DB4
は電気的に切り離されているのでレベルが低下しない。
したがって、同時に選択された他のメモリアレイ２ない
し４のワード線は不良とみなされず、これらのメモリア
レイ２ないし４に設けられた予備行デコーダを他のメモ
リセルなどの不良の救済に使用できるので、歩留りを向
上させることができる。

なお、上記の実施例ではワード線ブースト回路だけを複
数にしてワード線駆動信号発生回路は複数にしていな
い。これは、複数のワード線駆動信号発生回路を設けた
場合、これらの回路による占有面積が増大し好ましくな
いからである。

また、上記実施例ではＮチャネル型メモリセルを用いた
ダイナミック型半導体記憶装置について説明したが、Ｐ
チャネル型メモリセルを用いたダイナミック型半導体記
憶装置についてもこの発明は適用できる。その場合、ワ
ード線ブースト回路として接地電位より低い電位にブー
ストする回路を設ければよい。

［発明の効果］ 以上のように、この発明によれば、複数のメモリセルア
レイブロックごとに設けられたワード線を駆動するため
の複数の駆動電圧発生手段を含むので、不良が存在する
箇所をメモリセルアレイブロックごとに限定して知るこ
とができ、例えば冗長回路を適用するなど、有効に対策
を施すことにより、歩留りの高いダイナミック型半導体
記憶装置を得ることができる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す1Mビットダイナミ
ックRAMを示すブロック図である。第２図は、第１図に
示されたダイナミックRAMで使用される４つのワード線
ブースト回路の一例を示す回路図である。第３図は、従
来の1MビットダイナミックRAMを示すブロック図であ
る。第４図は、従来のメモリセルの等価回路を示す回路
図である。第５図は、従来のワード線ブースト回路の一
例を示す回路図である。第６図は、第５図に示されたワ
ード線ブースト回路の動作を説明するためのタイミング
図である。第７図は、従来の行デコーダの一例を示す概
略の回路図である。第８図は、従来のメモリアレイとそ
こに設けられた冗長回路とを示す概念図である。第９図
は、第７図に示された行デコーダに異常がある場合を示
す回路図である。 図において、１ないし４はメモリアレイ、1aは行デコー
ダ、1bはセンスアンプ、1cは列デコーダ、1asは予備行
デコーダ、1sは予備行、10ないし14はワード線ブースト
回路、51はワード線駆動信号発生回路である。 なお、図中、同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】それぞれが複数のワード線に接続された複
   数のメモリセルを含む複数のメモリセルアレイブロック
   を備えたダイナミック型半導体記憶装置であって、 外部から前記記憶装置の状態を制御するための状態制御
   信号を受ける状態入力手段と、 外部から前記記憶装置をアドレッシングするためのアド
   レス信号を受けるアドレス入力手段と、 前記複数のメモリセルアレイブロックごとに設けられ、
   前記状態入力手段からの状態信号および前記アドレス入
   力手段からのアドレス信号に応答して、前記メモリセル
   アレイブロックのワード線を駆動するための駆動電圧を
   それぞれ発生する複数の駆動電圧発生手段と、 前記複数のメモリセルアレイブロックのそれぞれに接続
   され、かつ、前記複数の駆動電圧発生手段のそれぞれに
   接続され、前記アドレス入力手段からのアドレス信号を
   デコードして、前記複数のメモリセルアレイブロックの
   ２以上のそれぞれのデコードによって指定されたワード
   線に、対応する前記複数の駆動電圧発生手段のそれぞれ
   からの駆動電圧を同時に与える複数のデコーダ手段とを
   含み、 前記記憶装置のアドレッシングは、前記駆動電圧発生手
   段からの駆動電圧を前記デコードによって指定されたワ
   ード線に与えることによってなされる、ダイナミック型
   半導体記憶装置。