JPH07325758A - メモリコントローラ - Google Patents
メモリコントローラInfo
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- JPH07325758A JPH07325758A JP6119936A JP11993694A JPH07325758A JP H07325758 A JPH07325758 A JP H07325758A JP 6119936 A JP6119936 A JP 6119936A JP 11993694 A JP11993694 A JP 11993694A JP H07325758 A JPH07325758 A JP H07325758A
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- JP
- Japan
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- read
- data
- buffer
- read buffer
- memory
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 リードバッファを備えたメモリコントローラ
に関し、リードバッファにヒットする確率が低くなるこ
とを抑止する。 【構成】 リードバッファを備えたメモリコントローラ
において、リード要求を出したバスマスタに対応して、
リードバッファにリードデータをバッファリングするか
否かを制御をする。又、リードバッファを複数個設け
て、リード要求を出したマスタによって、リードバッフ
ァを切り換える。又、バスマスタからのリード要求のデ
ータがプログラム領域のデータのとき、バッファリング
し、データ領域のデータのときにはバッファリングしな
いように制御する。
に関し、リードバッファにヒットする確率が低くなるこ
とを抑止する。 【構成】 リードバッファを備えたメモリコントローラ
において、リード要求を出したバスマスタに対応して、
リードバッファにリードデータをバッファリングするか
否かを制御をする。又、リードバッファを複数個設け
て、リード要求を出したマスタによって、リードバッフ
ァを切り換える。又、バスマスタからのリード要求のデ
ータがプログラム領域のデータのとき、バッファリング
し、データ領域のデータのときにはバッファリングしな
いように制御する。
Description
【０００１】
【産業上の利用分野】本発明は、複数個のマスタから、
個々に、リード要求された以上のデータをメモリから読
み込み、メモリコントローラ内部のリードバッファにバ
ッファリングし、次にリード要求されたデータが、上記
リードバッファにバッファリングされているデータであ
るとき、上記リードバッファからデータを出力するメモ
リコントローラに関する。
個々に、リード要求された以上のデータをメモリから読
み込み、メモリコントローラ内部のリードバッファにバ
ッファリングし、次にリード要求されたデータが、上記
リードバッファにバッファリングされているデータであ
るとき、上記リードバッファからデータを出力するメモ
リコントローラに関する。
【０００２】
【従来の技術】図４, 図５は、従来のリードバッファ付
きメモリコントローラを説明する図であって、図４は、
データ処理システムの全体構成の例を示し、図５は、従
来のリードバッファ付きメモリコントローラの構成例を
示している。
きメモリコントローラを説明する図であって、図４は、
データ処理システムの全体構成の例を示し、図５は、従
来のリードバッファ付きメモリコントローラの構成例を
示している。
【０００３】データ処理システムは、図４に示されてい
るように、例えば、複数個のバスマスタ｛バスマスタ
(1),(2),〜、以下、単に、バスマスタと省略して言う｝
2と、メモリコントローラ 1と、メモリ 3とから構成さ
れており、各バスマスタ 2からリード要求があると、該
リード要求を指示する命令が指示するデータサイズのデ
ータをメモリ 3から読み込む。
るように、例えば、複数個のバスマスタ｛バスマスタ
(1),(2),〜、以下、単に、バスマスタと省略して言う｝
2と、メモリコントローラ 1と、メモリ 3とから構成さ
れており、各バスマスタ 2からリード要求があると、該
リード要求を指示する命令が指示するデータサイズのデ
ータをメモリ 3から読み込む。
【０００４】このとき、バス幅以上のリード要求がある
と、メモリコントローラ内部のリードバッファ 7にバッ
ファリングし、次のリード要求が、上記リードバッファ
7にバッファリングされているデータであるとき、上記
リードバッファ 7からデータを出力する。
と、メモリコントローラ内部のリードバッファ 7にバッ
ファリングし、次のリード要求が、上記リードバッファ
7にバッファリングされているデータであるとき、上記
リードバッファ 7からデータを出力する。
【０００５】上記の動作を、図５により、具体的に説明
する。先ず、図４のバスマスタ 2からリード要求がくる
と、図５のメモリコントローラ 1は、要求アドレス(k
本) 9の内の上位(k-m) 本と、リードバッファアドレス
レジスタ 4の出力アドレスとを比較回路 5で比較し、一
致信号 (ヒット信号) 12が得られないと、ミスヒットと
言うことで、メモリ制御回路 6は、上記バスマスタ 2か
らのメモリアドレスの内の上位のｋ−ｍ本を、上記リー
ドバッファアドレスレジスタ 4にラッチし、同時に、メ
モリ 3よりメモリデータバス 10 を介して、データをリ
ードし、マルチプレクサ 8を通して、上記バスマスタ 2
に出力する。
する。先ず、図４のバスマスタ 2からリード要求がくる
と、図５のメモリコントローラ 1は、要求アドレス(k
本) 9の内の上位(k-m) 本と、リードバッファアドレス
レジスタ 4の出力アドレスとを比較回路 5で比較し、一
致信号 (ヒット信号) 12が得られないと、ミスヒットと
言うことで、メモリ制御回路 6は、上記バスマスタ 2か
らのメモリアドレスの内の上位のｋ−ｍ本を、上記リー
ドバッファアドレスレジスタ 4にラッチし、同時に、メ
モリ 3よりメモリデータバス 10 を介して、データをリ
ードし、マルチプレクサ 8を通して、上記バスマスタ 2
に出力する。
【０００６】このとき、上記バスマスタ 2が発行した命
令が指示するデータサイズが上記メモリ 3からのメモリ
データバス幅以上であると、上記アドレスバス 9からの
アドレスに続くデータをリードバッファ 7へバッファリ
ングする。
令が指示するデータサイズが上記メモリ 3からのメモリ
データバス幅以上であると、上記アドレスバス 9からの
アドレスに続くデータをリードバッファ 7へバッファリ
ングする。
【０００７】今、上記バスマスタ 2からの要求アドレス
(k本) がバイトアドレスであり、上記リードバッファア
ドレスレジスタ 4にラッチされるアドレスが、要求アド
レス(k本) の内のｋ−ｍ本であると、下位のｍ本のアド
レスに対応する２m 個のバイトデータが、リードバッフ
ァ 7にバッファリングされ、上記命令が指示したデータ
サイズのデータが、要求元のバスマスタ 2に対して、マ
ルチプレクサ 8を通して送出されることになるが、上記
メモリデータバスのバス幅が、ｎバイト幅であると、一
度にｎバイトのデータがメモリ3 から送られてくるの
で、リードバッファ 7としては、２m / ｎ個のリードバ
ッファが設けられる。例えば、m=4 であり、データバス
幅が４バイト幅であると、一つの命令で最大 16 バイト
のデータがメモリ 3から読み出され、24/4=4個のリード
バッファ 7に、上記 16 バイトのデータがバッファリン
グされると共に、該命令が指示するサイズのデータが、
リード要求元のバスマスタ 2に送出される。
(k本) がバイトアドレスであり、上記リードバッファア
ドレスレジスタ 4にラッチされるアドレスが、要求アド
レス(k本) の内のｋ−ｍ本であると、下位のｍ本のアド
レスに対応する２m 個のバイトデータが、リードバッフ
ァ 7にバッファリングされ、上記命令が指示したデータ
サイズのデータが、要求元のバスマスタ 2に対して、マ
ルチプレクサ 8を通して送出されることになるが、上記
メモリデータバスのバス幅が、ｎバイト幅であると、一
度にｎバイトのデータがメモリ3 から送られてくるの
で、リードバッファ 7としては、２m / ｎ個のリードバ
ッファが設けられる。例えば、m=4 であり、データバス
幅が４バイト幅であると、一つの命令で最大 16 バイト
のデータがメモリ 3から読み出され、24/4=4個のリード
バッファ 7に、上記 16 バイトのデータがバッファリン
グされると共に、該命令が指示するサイズのデータが、
リード要求元のバスマスタ 2に送出される。
【０００８】勿論、上記要求アドレス(k本) が語アドレ
スであり、データバス幅が一語のバイト幅と同一である
と、上記リードバッファの数は２m 個となる。上記の比
較処理で、一致信号 (ヒット信号) 12が得られたとき、
メモリ制御回路 6は動作せず、リードバッファ制御回路
16 が、上記要求アドレス(k本) の下位ｍ本をデコード
して、データセレクト信号 13 を生成し、リードバッフ
ァ 7から、上記命令が指示するデータサイズのデータを
読み出し、バスマスタ 2に送出することで、メモリ 3か
らリードするよりも、高速に、要求元のバスマスタ 2に
データを出力していた。
スであり、データバス幅が一語のバイト幅と同一である
と、上記リードバッファの数は２m 個となる。上記の比
較処理で、一致信号 (ヒット信号) 12が得られたとき、
メモリ制御回路 6は動作せず、リードバッファ制御回路
16 が、上記要求アドレス(k本) の下位ｍ本をデコード
して、データセレクト信号 13 を生成し、リードバッフ
ァ 7から、上記命令が指示するデータサイズのデータを
読み出し、バスマスタ 2に送出することで、メモリ 3か
らリードするよりも、高速に、要求元のバスマスタ 2に
データを出力していた。
【０００９】
【発明が解決しようとする課題】従って、複数個のバス
マスタ 2が接続されている場合、それぞれのバスマスタ
2が要求するデータのアドレスが離れている場合が殆ど
である為、上記のように、リードバッファ 7にバッファ
リングしても、別のバスマスタ 2からのリード要求がく
ると、ミスヒットとなり、上記リードバッファ 7にバッ
ファリングされているデータは、全て、入れ換えられて
しまい、リードバッファ 7にヒットする確率が低くなる
という問題があった。
マスタ 2が接続されている場合、それぞれのバスマスタ
2が要求するデータのアドレスが離れている場合が殆ど
である為、上記のように、リードバッファ 7にバッファ
リングしても、別のバスマスタ 2からのリード要求がく
ると、ミスヒットとなり、上記リードバッファ 7にバッ
ファリングされているデータは、全て、入れ換えられて
しまい、リードバッファ 7にヒットする確率が低くなる
という問題があった。
【００１０】又、バスマスタ 2からのリード要求が、プ
ログラム領域であるとき、プログラム領域のリードは、
連続したアドレスが続くことが殆どであるので、リード
バッファ 7が有効に機能するが、データ領域のリード要
求が、その間に入ると、プログラム領域とデータ領域の
アドレスは、お互いに独立している為、リード要求のア
ドレスの連続性が保証されず、ミスヒットが多くなり、
リードバッファ 7のデータ (プログラムデータ) は全て
入れ換えられてしまう為、リードバッファ 7にヒットと
する確率が低くなるという問題があった。
ログラム領域であるとき、プログラム領域のリードは、
連続したアドレスが続くことが殆どであるので、リード
バッファ 7が有効に機能するが、データ領域のリード要
求が、その間に入ると、プログラム領域とデータ領域の
アドレスは、お互いに独立している為、リード要求のア
ドレスの連続性が保証されず、ミスヒットが多くなり、
リードバッファ 7のデータ (プログラムデータ) は全て
入れ換えられてしまう為、リードバッファ 7にヒットと
する確率が低くなるという問題があった。
【００１１】本発明は上記従来の欠点に鑑み、リードバ
ッファを備えたメモリコントローラにおいて、リードバ
ッファにヒットする確率が低くなることを抑止すること
ができるメモリコントローラを提供することを目的とす
るものである。
ッファを備えたメモリコントローラにおいて、リードバ
ッファにヒットする確率が低くなることを抑止すること
ができるメモリコントローラを提供することを目的とす
るものである。
【００１２】
【課題を解決するための手段】図１〜図３は、本発明の
一実施例を示した図である。上記の問題点は下記の如く
に構成したメモリコントローラによって解決される。
一実施例を示した図である。上記の問題点は下記の如く
に構成したメモリコントローラによって解決される。
【００１３】(1) 複数個のマスタ 2から、個々に、リー
ド要求された以上のデータをメモリ3から読み込み、メ
モリコントローラ 1内部のリードバッファ 7にバッファ
リングし、次にリード要求されたデータが、上記リード
バッファ 7にバッファリングされているデータであると
き、上記リードバッファ 7からデータを出力するメモリ
コントローラ 1であって、リード要求を出したマスタ 2
の識別信号によって、上記メモリ 3から読み込むだデ
ータを、上記リードバッファ 7にバッファリングするか
否かを制御する手段 18aを設けるように構成する。
ド要求された以上のデータをメモリ3から読み込み、メ
モリコントローラ 1内部のリードバッファ 7にバッファ
リングし、次にリード要求されたデータが、上記リード
バッファ 7にバッファリングされているデータであると
き、上記リードバッファ 7からデータを出力するメモリ
コントローラ 1であって、リード要求を出したマスタ 2
の識別信号によって、上記メモリ 3から読み込むだデ
ータを、上記リードバッファ 7にバッファリングするか
否かを制御する手段 18aを設けるように構成する。
【００１４】(2) 複数個のマスタ 2から、個々に、リー
ド要求された以上のデータをメモリ3から読み込み、メ
モリコントローラ 1内部のリードバッファ 7にバッファ
リングし、次にリード要求されたデータが、上記リード
バッファ 7にバッファリングされているデータであると
き、上記リードバッファ 7からデータを出力するメモリ
コントローラ 1であって、リードバッファ 7を複数個設
け、リード要求を出したマスタ 2の識別信号によっ
て、上記リードバッファ 7を切り換える手段 18bを設け
るように構成する。
ド要求された以上のデータをメモリ3から読み込み、メ
モリコントローラ 1内部のリードバッファ 7にバッファ
リングし、次にリード要求されたデータが、上記リード
バッファ 7にバッファリングされているデータであると
き、上記リードバッファ 7からデータを出力するメモリ
コントローラ 1であって、リードバッファ 7を複数個設
け、リード要求を出したマスタ 2の識別信号によっ
て、上記リードバッファ 7を切り換える手段 18bを設け
るように構成する。
【００１５】(3) 複数個のマスタ 2から、個々に、リー
ド要求された以上のデータをメモリ3から読み込み、メ
モリコントローラ 1内部のリードバッファ 7にバッファ
リングし、次にリード要求されたデータが、上記リード
バッファ 7にバッファリングされているデータであると
き、上記リードバッファ 7からデータを出力するメモリ
コントローラ 1であって、上記マスタ 2からのリード要
求のデータが、上記メモリ 3のプログラム領域のデータ
のとき、上記リードバッファ 7にバッファリングし、デ
ータ領域のデータのときには、上記リードバッファ 7に
バッファリングしないように制御する手段18c を設ける
ように構成する。
ド要求された以上のデータをメモリ3から読み込み、メ
モリコントローラ 1内部のリードバッファ 7にバッファ
リングし、次にリード要求されたデータが、上記リード
バッファ 7にバッファリングされているデータであると
き、上記リードバッファ 7からデータを出力するメモリ
コントローラ 1であって、上記マスタ 2からのリード要
求のデータが、上記メモリ 3のプログラム領域のデータ
のとき、上記リードバッファ 7にバッファリングし、デ
ータ領域のデータのときには、上記リードバッファ 7に
バッファリングしないように制御する手段18c を設ける
ように構成する。
【００１６】
【作用】即ち、本発明においては、図１に示したよう
に、バッファリングしないバスマスタ 2を識別する信号
を、各バスマスタ 2から受信し、該受信したバスマス
タ識別信号を、リードバッファデイセーブル信号生成
回路 18aに入力し、該リードバッファデイセーブル信号
生成回路 18aで生成されたリードバッファデイセーブル
信号ａによって、メモリ制御回路 6では、比較回路 5
からのヒット信号の有無に係わらず、リードバッファ 7
に対するミスヒットに見せて、メモリ 3をアクセスする
ように動作すると共に、リードバッファ制御回路 16 で
は、リードバッファ 7に対してデイセーブル制御を行う
ようにする。
に、バッファリングしないバスマスタ 2を識別する信号
を、各バスマスタ 2から受信し、該受信したバスマス
タ識別信号を、リードバッファデイセーブル信号生成
回路 18aに入力し、該リードバッファデイセーブル信号
生成回路 18aで生成されたリードバッファデイセーブル
信号ａによって、メモリ制御回路 6では、比較回路 5
からのヒット信号の有無に係わらず、リードバッファ 7
に対するミスヒットに見せて、メモリ 3をアクセスする
ように動作すると共に、リードバッファ制御回路 16 で
は、リードバッファ 7に対してデイセーブル制御を行う
ようにする。
【００１７】このように制御することにより、バスマス
タ 2から、バッファリングしない特定のバスマスタであ
ることを示すバスマスタ識別信号を受信したとき、メ
モリ制御回路 6では、ヒット信号の有無 (真偽) に係わ
らず、メモリ 3より要求データバイトをリードする制御
を行い、リードバッファ制御回路 16 は、リードバッフ
ァ 7の状態を更新することなく、上記メモリ 3からのリ
ードデータを、要求元のバスマスタ 2に出力することが
でき、バッファリングする他の特定のバスマスタ 2から
のリード要求の時のみ、リードバッファ 7を動作させる
ことができ、リードバッファ 7に対するヒット率を向上
させることができる。
タ 2から、バッファリングしない特定のバスマスタであ
ることを示すバスマスタ識別信号を受信したとき、メ
モリ制御回路 6では、ヒット信号の有無 (真偽) に係わ
らず、メモリ 3より要求データバイトをリードする制御
を行い、リードバッファ制御回路 16 は、リードバッフ
ァ 7の状態を更新することなく、上記メモリ 3からのリ
ードデータを、要求元のバスマスタ 2に出力することが
でき、バッファリングする他の特定のバスマスタ 2から
のリード要求の時のみ、リードバッファ 7を動作させる
ことができ、リードバッファ 7に対するヒット率を向上
させることができる。
【００１８】又、図２に示したように、バスマスタ 2毎
に、リードバッファ 71,72, 〜と、リードバッファアド
レスレジスタ 41,42, 〜とを設け、バスマスタ 2からの
バスマスタ識別信号を受信して、リードバッファ選択
信号生成回路 18bに入力し、該リードバッファ選択信号
生成回路 18bで生成されたリードバッファ選択信号ｂ
をセレクタ 4a と、メモリ制御回路 6と、リードバッフ
ァ制御回路 16 に入力するように構成する。
に、リードバッファ 71,72, 〜と、リードバッファアド
レスレジスタ 41,42, 〜とを設け、バスマスタ 2からの
バスマスタ識別信号を受信して、リードバッファ選択
信号生成回路 18bに入力し、該リードバッファ選択信号
生成回路 18bで生成されたリードバッファ選択信号ｂ
をセレクタ 4a と、メモリ制御回路 6と、リードバッフ
ァ制御回路 16 に入力するように構成する。
【００１９】セレクタ 4a では、上記リードバッファ選
択信号ｂが指示するリードバッファアドレスレジスタ
41,42, 〜を選択し、リードバッファ制御回路 16 で
は、上記リードバッファ選択信号ｂが指示するリード
バッファ 71,72,,〜を選択することで、異なるバスマス
タ 2からの連続しないアドレスのリード要求がきても、
他のバスマスタ 2のリードバッファ 71,72, 〜を更新す
ることなく、該当のリードバッファ 71,72, 〜に、リー
ドデータをバッファリングすることができる。
択信号ｂが指示するリードバッファアドレスレジスタ
41,42, 〜を選択し、リードバッファ制御回路 16 で
は、上記リードバッファ選択信号ｂが指示するリード
バッファ 71,72,,〜を選択することで、異なるバスマス
タ 2からの連続しないアドレスのリード要求がきても、
他のバスマスタ 2のリードバッファ 71,72, 〜を更新す
ることなく、該当のリードバッファ 71,72, 〜に、リー
ドデータをバッファリングすることができる。
【００２０】又、図３に示したように、バスマスタ 2か
らのリード要求に基づいて、プログラム領域のデータを
リードしているとき、該バスマスタ 2から送出されるデ
ータ領域識別信号を、リードバッファデイセーブル信
号生成回路 18cに入力し、該リードバッファデイセーブ
ル信号生成回路 18cで生成されたリードバッファデイセ
ーブル信号ｃによって、メモリ制御回路 6では、比較
回路 5からのヒット信号の有無に係わらず、リードバッ
ファ 7に対するミスヒットに見せて、メモリ 3をアクセ
スするように動作すると共に、リードバッファ制御回路
16 では、リードバッファ 7に対してデイセーブル制御
を行うようにする。
らのリード要求に基づいて、プログラム領域のデータを
リードしているとき、該バスマスタ 2から送出されるデ
ータ領域識別信号を、リードバッファデイセーブル信
号生成回路 18cに入力し、該リードバッファデイセーブ
ル信号生成回路 18cで生成されたリードバッファデイセ
ーブル信号ｃによって、メモリ制御回路 6では、比較
回路 5からのヒット信号の有無に係わらず、リードバッ
ファ 7に対するミスヒットに見せて、メモリ 3をアクセ
スするように動作すると共に、リードバッファ制御回路
16 では、リードバッファ 7に対してデイセーブル制御
を行うようにする。
【００２１】このように制御することにより、リードバ
ッファ制御回路 16 は、現在、リードバッファ 7に格納
されているプログラム領域のデータを更新することな
く、メモリ 3からのデータ領域のデータを、リード要求
元のバスマスタ 2に出力することができ、プログラム領
域のリード要求のみ、リードバッファ 7が機能するの
で、該プログラム領域のリード要求時でのヒット率が低
下するのを防ぐことができる。
ッファ制御回路 16 は、現在、リードバッファ 7に格納
されているプログラム領域のデータを更新することな
く、メモリ 3からのデータ領域のデータを、リード要求
元のバスマスタ 2に出力することができ、プログラム領
域のリード要求のみ、リードバッファ 7が機能するの
で、該プログラム領域のリード要求時でのヒット率が低
下するのを防ぐことができる。
【００２２】
【実施例】以下本発明の実施例を図面によって詳述す
る。前述の図１〜図３が、本発明の一実施例を示した図
である。
る。前述の図１〜図３が、本発明の一実施例を示した図
である。
【００２３】本発明においては、複数個のマスタ 2か
ら、個々に、リード要求された以上のデータをメモリ 3
から読み込み、メモリコントローラ 1内部のリードバッ
ファ 7にバッファリングし、次にリード要求されたデー
タが、上記リードバッファ 7にバッファリングされてい
るデータであるとき、上記リードバッファ 7からデータ
を出力するメモリコントローラ 1であって、リード要求
を出したバスマスタ 2の識別信号によって、上記メモ
リ 3から読み込んだデータを、上記リードバッファ 7に
バッファリングするか否かを変更する手段 18a, リード
バッファ 7を複数個設け、リード要求を出したバスマス
タ 2の識別信号によって、上記リードバッファ 7を切
り換える手段 18b, 上記バスマスタ 2からのリード要求
のデータが、上記メモリ 3のプログラム領域のデータの
とき、上記リードバッファ 7にバッファリングし、デー
タ領域のデータのときには、上記リードバッファ 7にバ
ッファリングしないように制御する手段 18cが、本発明
を実施するのに必要な手段である。尚、全図を通して同
じ符号は同じ対象物を示している。
ら、個々に、リード要求された以上のデータをメモリ 3
から読み込み、メモリコントローラ 1内部のリードバッ
ファ 7にバッファリングし、次にリード要求されたデー
タが、上記リードバッファ 7にバッファリングされてい
るデータであるとき、上記リードバッファ 7からデータ
を出力するメモリコントローラ 1であって、リード要求
を出したバスマスタ 2の識別信号によって、上記メモ
リ 3から読み込んだデータを、上記リードバッファ 7に
バッファリングするか否かを変更する手段 18a, リード
バッファ 7を複数個設け、リード要求を出したバスマス
タ 2の識別信号によって、上記リードバッファ 7を切
り換える手段 18b, 上記バスマスタ 2からのリード要求
のデータが、上記メモリ 3のプログラム領域のデータの
とき、上記リードバッファ 7にバッファリングし、デー
タ領域のデータのときには、上記リードバッファ 7にバ
ッファリングしないように制御する手段 18cが、本発明
を実施するのに必要な手段である。尚、全図を通して同
じ符号は同じ対象物を示している。
【００２４】以下、図１〜図３によって、本発明のメモ
リコントローラの構成と動作を説明する。前述のよう
に、複数個のバスマスタ 2があった場合、それぞれのバ
スマスタ 2が要求するデータのアドレスは、離れている
場合が殆どである。従って、図４で説明したように、一
つのバスマスタ 2からのリード要求に基づいて、メモリ
3からリードしたリードデータを、リードバッファ 7に
バッファリングしても、別のバスマスタ 2からのリード
要求がくると、上記リードバッファ 7にバッファリング
されているデータは全て入れ換えられてしまうため、該
バスマスタ 2からのリード要求があったとき、該リード
バッファ 7にヒットする確率が低下する。
リコントローラの構成と動作を説明する。前述のよう
に、複数個のバスマスタ 2があった場合、それぞれのバ
スマスタ 2が要求するデータのアドレスは、離れている
場合が殆どである。従って、図４で説明したように、一
つのバスマスタ 2からのリード要求に基づいて、メモリ
3からリードしたリードデータを、リードバッファ 7に
バッファリングしても、別のバスマスタ 2からのリード
要求がくると、上記リードバッファ 7にバッファリング
されているデータは全て入れ換えられてしまうため、該
バスマスタ 2からのリード要求があったとき、該リード
バッファ 7にヒットする確率が低下する。
【００２５】そこで、本発明では、図１に示したよう
に、特定のバッファリングしないバスマスタ 2からのバ
スマスタ識別信号を、リードバッファディセーブル信
号生成回路 18aに入力し、リードバッファディセーブル
信号ａを生成する。
に、特定のバッファリングしないバスマスタ 2からのバ
スマスタ識別信号を、リードバッファディセーブル信
号生成回路 18aに入力し、リードバッファディセーブル
信号ａを生成する。
【００２６】具体的には、特定のバスマスタ 2からの上
記バスマスタ識別信号を論理和し、該論理和出力が論
理“１”であるとき、上記リードバッファディセーブル
信号ａを出力するように構成する。
記バスマスタ識別信号を論理和し、該論理和出力が論
理“１”であるとき、上記リードバッファディセーブル
信号ａを出力するように構成する。
【００２７】このようにして生成されたリードバッファ
ディセーブル信号ａをメモリ制御回路 6と、リードバ
ッファ制御回路 16 に伝える。メモリ制御回路 6では、
比較回路 5からのヒット信号の真偽に係わらず、ミスヒ
ット処理として、メモリ 3より要求されたバイト数のデ
ータをリードし、且つ、リードバッファ制御回路 16で
は、リードバッファ 7の現在の状態を更新することな
く、該メモリ 3からのリードデータを、マルチプレクサ
8を介して、要求元のバスマスタ 2に出力する。
ディセーブル信号ａをメモリ制御回路 6と、リードバ
ッファ制御回路 16 に伝える。メモリ制御回路 6では、
比較回路 5からのヒット信号の真偽に係わらず、ミスヒ
ット処理として、メモリ 3より要求されたバイト数のデ
ータをリードし、且つ、リードバッファ制御回路 16で
は、リードバッファ 7の現在の状態を更新することな
く、該メモリ 3からのリードデータを、マルチプレクサ
8を介して、要求元のバスマスタ 2に出力する。
【００２８】この制御手段では、リードバッファを備え
ているバスマスタ 2、例えば、マイクロプロセッサ(MP
U) からのリード要求に対しては、それほど、有効では
ないが、リードバッファを備えていないバスマスタ 2、
例えば、ダイレクトメモリアクセスコントローラ(DMAC)
からのリード要求に対しては、上記メモリコントローラ
のリードバッファ 7が有効に働くといった場合に有効な
手段となる。｛請求項１に対応する実施例｝次に、図２
の実施例について説明する。図１の実施例は、特定のバ
スマスタ 2に対して、メモリコントローラ上のリードバ
ッファ 7を有効にするか否かを、バスマスタ識別信号
で制御するようにしたものであるが、図２に示した実施
例は、各バスマスタ 2に対して、リードバッファ 71,7
2, 〜と、リードバッファアドレスレジスタ 41,42, 〜
を設けて、各バスマスタ 2を識別するバスマスタ識別信
号を、リードバッファ選択信号生成回路 18bに入力
し、リードバッファ選択信号ｂを生成する。具体的に
は、各バスマスタ 2からのバスマスタ識別信号を、上
記リードバッファ 71,72, 〜, 及び、リードバッファア
ドレスレジスタ 41,42, 〜を選択する為のリードバッフ
ァ選択信号ｂとして、セレクタ 4a,及び、リードバッ
ファ制御回路 16 に送出する。
ているバスマスタ 2、例えば、マイクロプロセッサ(MP
U) からのリード要求に対しては、それほど、有効では
ないが、リードバッファを備えていないバスマスタ 2、
例えば、ダイレクトメモリアクセスコントローラ(DMAC)
からのリード要求に対しては、上記メモリコントローラ
のリードバッファ 7が有効に働くといった場合に有効な
手段となる。｛請求項１に対応する実施例｝次に、図２
の実施例について説明する。図１の実施例は、特定のバ
スマスタ 2に対して、メモリコントローラ上のリードバ
ッファ 7を有効にするか否かを、バスマスタ識別信号
で制御するようにしたものであるが、図２に示した実施
例は、各バスマスタ 2に対して、リードバッファ 71,7
2, 〜と、リードバッファアドレスレジスタ 41,42, 〜
を設けて、各バスマスタ 2を識別するバスマスタ識別信
号を、リードバッファ選択信号生成回路 18bに入力
し、リードバッファ選択信号ｂを生成する。具体的に
は、各バスマスタ 2からのバスマスタ識別信号を、上
記リードバッファ 71,72, 〜, 及び、リードバッファア
ドレスレジスタ 41,42, 〜を選択する為のリードバッフ
ァ選択信号ｂとして、セレクタ 4a,及び、リードバッ
ファ制御回路 16 に送出する。
【００２９】セレクタ 4a では、リード要求をしたバス
マスタ 2からのバスマスタ識別信号に基づいて生成さ
れたリードバッファ選択信号ｂに基づいて、対応する
リードバッファアドレスレジスタ 41,42, 〜を選択し、
比較回路 5でヒットの有無を調べ、リードバッファ制御
回路 16 では、対応するリードバッファ 71,72, 〜を選
択する。従って、異なるバスマスタ 2から、連続しない
アドレスのリード要求がきても、他のバスマスタ 2のリ
ードバッファ 7は更新されないので、上記リード要求を
したバスマスタ 2からのリード要求があったときの、該
リードバッファ7に対してヒットする確率が下がるのを
防ぐことができる。尚、メモリ制御回路6では、上記バ
ス選択信号ｂが、図１のリードバッファディセーブル
信号と同様に作用する。｛請求項２に対応する実施例｝ 図３は、他の実施例を示したものである。あるバスマス
タ 2からのリード要求で、メモリ 3のプログラム領域を
リードする場合には、前述のように、連続したアドレス
が続くことが殆どであるので、リードバッファ 7が有効
に機能するが、該バスマスタ 2からのリード要求中に、
該プログラム領域とは異なるデータ領域に対するリード
要求が、その間に入る場合は、プログラム領域とデータ
領域とは、別領域であるので、アドレスが連続していな
い為、リードバッファ 7のプログラ領域のデータは全て
入れ換えられて、ミスヒットすることが多くなる。
マスタ 2からのバスマスタ識別信号に基づいて生成さ
れたリードバッファ選択信号ｂに基づいて、対応する
リードバッファアドレスレジスタ 41,42, 〜を選択し、
比較回路 5でヒットの有無を調べ、リードバッファ制御
回路 16 では、対応するリードバッファ 71,72, 〜を選
択する。従って、異なるバスマスタ 2から、連続しない
アドレスのリード要求がきても、他のバスマスタ 2のリ
ードバッファ 7は更新されないので、上記リード要求を
したバスマスタ 2からのリード要求があったときの、該
リードバッファ7に対してヒットする確率が下がるのを
防ぐことができる。尚、メモリ制御回路6では、上記バ
ス選択信号ｂが、図１のリードバッファディセーブル
信号と同様に作用する。｛請求項２に対応する実施例｝ 図３は、他の実施例を示したものである。あるバスマス
タ 2からのリード要求で、メモリ 3のプログラム領域を
リードする場合には、前述のように、連続したアドレス
が続くことが殆どであるので、リードバッファ 7が有効
に機能するが、該バスマスタ 2からのリード要求中に、
該プログラム領域とは異なるデータ領域に対するリード
要求が、その間に入る場合は、プログラム領域とデータ
領域とは、別領域であるので、アドレスが連続していな
い為、リードバッファ 7のプログラ領域のデータは全て
入れ換えられて、ミスヒットすることが多くなる。
【００３０】そこで、本発明においては、図３に示され
ているように、上記プログラム領域に対してリード要求
を出しているバスマスタ 2からのリード要求が、データ
領域になったことを示すデータ領域識別信号を、リー
ドバッファディセーブル信号生成回路 18cに入力し、リ
ードバッファディセーブル信号ｃを生成する。具体的
には、各バスマスタ 2からのデータ領域識別信号を論
理和し、論理和出力を、リードバッファディセーブル信
号ｃとする。
ているように、上記プログラム領域に対してリード要求
を出しているバスマスタ 2からのリード要求が、データ
領域になったことを示すデータ領域識別信号を、リー
ドバッファディセーブル信号生成回路 18cに入力し、リ
ードバッファディセーブル信号ｃを生成する。具体的
には、各バスマスタ 2からのデータ領域識別信号を論
理和し、論理和出力を、リードバッファディセーブル信
号ｃとする。
【００３１】このようにして生成されたリードバッファ
ディセーブル信号ｃを、メモリ制御回路 6と、リード
バッファ制御回路 16 に送出する。メモリ制御回路 6で
は、ヒット信号の真偽に係わらず、メモリ 3よりリード
要求されたデータ領域のデータをリードし、リードバッ
ファ制御回路 16 では、上記リードバッファディセーブ
ル信号ｃに基づいて、リードバッファ 7の状態を更新
することなく、マルチプレクサ 8を介して、対応するバ
スマスタ 2に、該リードデータを出力する。
ディセーブル信号ｃを、メモリ制御回路 6と、リード
バッファ制御回路 16 に送出する。メモリ制御回路 6で
は、ヒット信号の真偽に係わらず、メモリ 3よりリード
要求されたデータ領域のデータをリードし、リードバッ
ファ制御回路 16 では、上記リードバッファディセーブ
ル信号ｃに基づいて、リードバッファ 7の状態を更新
することなく、マルチプレクサ 8を介して、対応するバ
スマスタ 2に、該リードデータを出力する。
【００３２】このように制御することで、プログラム領
域のリード要求のときのみ、リードバッファ 7が機能す
るので、該プログラム領域のリード要求時でのヒット率
が下がるのを防ぐことができる。｛請求項３に対応する
実施例｝このように、本発明のメモリコントローラで
は、リード要求を出したバスマスタの種別により、リー
ドバッファにリードデータをバッファリングするか否か
を変更制御する。又、リードバッファを複数個設けて、
リード要求を出したバスマスタによって、リードバッフ
ァを切り換える。又、バスマスタからのリード要求のデ
ータがプログラム領域のデータのとき、バッファリング
し、データ領域のデータのときにはバッファリングしな
いように制御するようにしたところに特徴がある。
域のリード要求のときのみ、リードバッファ 7が機能す
るので、該プログラム領域のリード要求時でのヒット率
が下がるのを防ぐことができる。｛請求項３に対応する
実施例｝このように、本発明のメモリコントローラで
は、リード要求を出したバスマスタの種別により、リー
ドバッファにリードデータをバッファリングするか否か
を変更制御する。又、リードバッファを複数個設けて、
リード要求を出したバスマスタによって、リードバッフ
ァを切り換える。又、バスマスタからのリード要求のデ
ータがプログラム領域のデータのとき、バッファリング
し、データ領域のデータのときにはバッファリングしな
いように制御するようにしたところに特徴がある。
【００３３】
【発明の効果】以上、詳細に説明したように、本発明の
メモリコントローラによれば、複数個のマスタ 2から、
個々に、リード要求された以上のデータをメモリ 3から
読み込み、メモリコントローラ 1内部のリードバッファ
7にバッファリングし、次のリード要求が、上記リード
バッファ 7にバッファリングされているデータであると
き、上記リードバッファ 7からデータを出力するメモリ
コントローラ 1においては、バスマスタ 2からのバスマ
スタ識別信号, , 或いは、データ領域識別信号に
よって、選択的に、リードバッファ 7に対するバッファ
リングの制御を行っているので、該リードバッファ 7に
対するリード要求があって、そのアドレスが異なったと
きのリードバッファ 7の状態を更新することが少なくな
り、該リードバッファ 7に対するヒット率が下がるのを
防ぐことができる効果がある。
メモリコントローラによれば、複数個のマスタ 2から、
個々に、リード要求された以上のデータをメモリ 3から
読み込み、メモリコントローラ 1内部のリードバッファ
7にバッファリングし、次のリード要求が、上記リード
バッファ 7にバッファリングされているデータであると
き、上記リードバッファ 7からデータを出力するメモリ
コントローラ 1においては、バスマスタ 2からのバスマ
スタ識別信号, , 或いは、データ領域識別信号に
よって、選択的に、リードバッファ 7に対するバッファ
リングの制御を行っているので、該リードバッファ 7に
対するリード要求があって、そのアドレスが異なったと
きのリードバッファ 7の状態を更新することが少なくな
り、該リードバッファ 7に対するヒット率が下がるのを
防ぐことができる効果がある。
【図１】本発明の一実施例を示した図（その１）
【図２】本発明の一実施例を示した図（その２）
【図３】本発明の一実施例を示した図（その３）
【図４】従来のリードバッファ付きメモリコントローラ
を説明する図（その１）
を説明する図（その１）
【図５】従来のリードバッファ付きメモリコントローラ
を説明する図（その２）
を説明する図（その２）
1 メモリコントローラ 2,21,22 バスマスタ 3 メモリ 4 リードバッファアドレスレジスタ 4a セレクタ 5 比較回路 6 メモリ制
御回路 7 リードバッファ 8 マルチプ
レクサ , バスマスタ識別信号 データ領域識別信号 ａ，ｃ リードバッファディセーブル信号 ｂ リードバッファ選択信号
御回路 7 リードバッファ 8 マルチプ
レクサ , バスマスタ識別信号 データ領域識別信号 ａ，ｃ リードバッファディセーブル信号 ｂ リードバッファ選択信号
Claims (3)
- 【請求項１】複数個のマスタ(2) から、個々に、リード
要求された以上のデータをメモリ(3) から読み込み、メ
モリコントローラ(1) 内部のリードバッファ(7) にバッ
ファリングし、次にリード要求されたデータが、上記リ
ードバッファ(7) にバッファリングされているデータで
あるとき、上記リードバッファ(7) からデータを出力す
るメモリコントローラ(1) であって、 リード要求を出したマスタ(2) の識別信号 () によっ
て、上記メモリ(3) から読み込んだデータを、上記リー
ドバッファ(7) にバッファリングするか否かを制御する
手段 (18a)を設けたことを特徴とするメモリコントロー
ラ。 - 【請求項２】複数個のマスタ(2) から、個々に、リード
要求された以上のデータをメモリ(3) から読み込み、メ
モリコントローラ(1) 内部のリードバッファ(7) にバッ
ファリングし、次にリード要求されたデータが、上記リ
ードバッファ(7) にバッファリングされているデータで
あるとき、上記リードバッファ(7) からデータを出力す
るメモリコントローラ(1) であって、 リードバッファ(7) を複数個設け、リード要求を出した
マスタ(2) の識別信号() によって、上記リードバッ
ファ(7) を切り換える手段 (18b)を設けたことを特徴と
するメモリコントローラ。 - 【請求項３】複数個のマスタ(2) から、個々に、リード
要求された以上のデータをメモリ(3) から読み込み、メ
モリコントローラ(1) 内部のリードバッファ(7) にバッ
ファリングし、次にリード要求されたデータが、上記リ
ードバッファ(7) にバッファリングされているデータで
あるとき、上記リードバッファ(7) からデータを出力す
るメモリコントローラ(1) であって、 上記マスタ(2) からのリード要求のデータが、上記メモ
リ(3) のプログラム領域のデータのとき、上記リードバ
ッファ(7) にバッファリングし、データ領域のデータの
ときには、上記リードバッファ(7) にバッファリングし
ないように制御する手段 (18c)を設けたことを特徴とす
るメモリコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6119936A JPH07325758A (ja) | 1994-06-01 | 1994-06-01 | メモリコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6119936A JPH07325758A (ja) | 1994-06-01 | 1994-06-01 | メモリコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07325758A true JPH07325758A (ja) | 1995-12-12 |
Family
ID=14773839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6119936A Pending JPH07325758A (ja) | 1994-06-01 | 1994-06-01 | メモリコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07325758A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001175534A (ja) * | 1999-12-17 | 2001-06-29 | Sanyo Electric Co Ltd | メモリ制御回路 |
-
1994
- 1994-06-01 JP JP6119936A patent/JPH07325758A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001175534A (ja) * | 1999-12-17 | 2001-06-29 | Sanyo Electric Co Ltd | メモリ制御回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20031202 |