JPH07325112A - 負荷電流検出回路 - Google Patents

Abstract

(57)【要約】 【構成】 演算増幅器１８及び負荷２４間に、第１及び
第２電流検出用抵抗器２０、２２を直列に接続し、一方
の抵抗器の両端にスイッチ２６を接続し、負荷電圧を電
圧検出器３２で検出し、ＤＡＣ３６の出力電圧を制御し
て、検出電圧に等しい電圧を負荷に供給し、スイッチ４
０をオン状態にし、ＦＥＴを徐々にオン状態にした後、
ＤＡＣ３６の出力電圧を減少させて第１及び第２抵抗器
の両端電圧をゼロにした後に、スイッチ２６をオンにし
て電流検出用抵抗器の切替える。 【効果】 各スイッチの切替時にスパイク・ノイズが発
生することがなく、更に、電流検出感度の切替レンジを
増加させても、ＤＡＣ３６の如きＤＡＣの数を増加させ
る必要がなく、構成が簡単で製造コストを低くできる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、抵抗器を切り替えて負
荷電流の検出感度を変える負荷電流検出回路に関する。

【０００２】

【従来の技術】負荷電流検出回路は、増幅器への入力電
圧に比例した所定電圧を負荷に印加し、そのときに負荷
に流れる電流を負荷に直列に接続した電流検出抵抗器に
より電圧に変換して検出する回路である。この回路で
は、負荷への印加電圧又は負荷のインピーダンスの大き
さにより変化する負荷電流に応じて、電流検出抵抗器を
切り換えて、電流の検出感度を変化させている。しか
し、この電流検出抵抗器を適当に切り替えるときに、増
幅器の応答の遅れによりスパイク・ノイズが発生して負
荷に加えられ、半導体等の負荷に悪影響を与えることが
ある。

【０００３】図６は、この様なスパイク・ノイズの発生
を抑制した特公昭６４−８３１０号公報に記載の従来の
抵抗器切替回路付電流検出回路を示す回路図である。こ
の回路では、入力電圧は抵抗器５２を介して高利得の演
算増幅器５０の反転入力端に入力される。この演算増幅
器５０の出力電流は、例えば１００ｋΩの第１の電流検
出抵抗器５４と、直列接続したＦＥＴ（電界効果トラン
ジスタ）５６、例えば１ｋΩの第２の電流検出抵抗器５
８及びスイッチ６０とから成る並列回路を介して負荷６
２に供給される。ＦＥＴのゲートには、鋸歯状波信号発
生器６４の一方の端子が接続され、この発生器６４の他
方の端子はスイッチ６６の共通端子Ｓに接続される。ス
イッチ６６の共通端子Ｓは、増幅器５０の出力端子に接
続された接点ａ、電圧フォロア６８の出力端子に接続さ
れた接点ａ又は基準電位点に接続された接点ｃに選択的
に接続される。負荷６２に生じた電圧は、電圧フォロア
６８及び抵抗器７０を介して演算増幅器５０の反転入力
端子に負帰還され、負荷６２には入力電圧に対応した一
定電圧が生ずる。

【０００４】この回路では、まず、鋸歯状波発生器６４
の出力電圧を最大負電圧にしてＦＥＴ６６をオフにした
状態でスイッチ６０をオン状態にする。鋸歯状波発生器
６４の出力電圧を、増幅器５０のスルーレートより十分
に小さい一定のスルーレートで増加させる。ＦＥＴ５６
に電流が流れ始めると、負荷電圧は増加し、この電圧変
化は増幅器５０の出力電圧を負方向に変化させ、ＦＥＴ
５６のゲート電圧はピンチオフ電圧に一定になり、ＦＥ
Ｔ５６が完全にオンなる。この様に、電流検出抵抗器は
緩慢に切替えられるので、負荷回路にスパイク・ノイズ
は加えられない。

【０００５】

【発明が解決しようとする課題】しかし、図６の回路で
は、電流検出感度の切替レンジの数だけ、ＦＥＴ、電流
検出抵抗器、スイッチ及び鋸歯状波発生器から成る回路
を必要とする。１つの鋸歯状波発生器を複数のＦＥＴに
兼用することも考えられるが、その場合、鋸歯状波発生
器が接続されないＦＥＴのゲートには、ＦＥＴをオフ状
態に保持するための電圧源を接続する必要がある。した
がって、図６に示す従来の電流検出回路では、多数の切
替レンジを設けると、構成部品数が多くなり製造コスト
が高くなるという欠点がある。

【０００６】したがって、本発明は、少ない構成部品で
構成可能な安価な負荷電流検出回路の提供にある。

【０００７】

【課題を解決するための手段】本発明の負荷電流検出回
路は、入力電圧が供給される共に負荷の一端に生じた電
圧が負帰還される演算増幅器と、演算増幅器の出力端子
及び負荷の一端間に直列接続された第１及び第２電流検
出用抵抗器と、第１及び第２電流検出用抵抗器の一方の
両端間に接続された第１スイッチと、直列接続した第１
及び第２電流検出用抵抗器の両端間の電圧を検出する電
圧検出器と、電圧検出器の出力電圧が供給されるアナロ
グ・デジタル変換器と、アナログ・デジタル変換器の出
力データを受け取る制御手段と、制御手段からの出力デ
ータにより制御されるデジタル・アナログ変換器と、デ
ジタル・アナログ変換器の出力電圧が供給される電圧フ
ォロアと、電圧フォロア回路の出力電圧が入力端に供給
され、制御入力端に傾斜信号発生手段に接続された半導
体スイッチと、半導体スイッチの出力端及び電圧フォロ
アの出力端子及び上記負荷の一端間に接続された第２ス
イッチとを具え、演算増幅器、電圧検出回路、アナログ
・デジタル変換器、デジタルアナログ変換器及び電圧フ
ォロアは、共通のフローティング電位を基準に動作し、
演算増幅器の出力端子にもこのフローティング電位が供
給される。

【０００８】

【作用】電圧検出回路は、負荷に供給される出力電圧Ｖ
out及びフローティング電位Ｖfの差電圧検出し、アナロ
グ・デジタル変換器に供給する。制御手段は、アナログ
・デジタル変換器の出力データと同一のデータをデジタ
ル・アナログ変換器に設定する。電圧フォロアの出力電
圧Ｖout’は電圧Ｖout略等しいが、デジタル誤差により
正確に等しくはならない。第２スイッチをオン状態にし
た後、ＦＥＴをオフ状態から徐々にオン状態に変化させ
ることにより、スイッチ４０の切替によるスパイク・ノ
イズは発生しない。次に、ＣＰＵは、デジタル・アナロ
グ変換器の出力電圧を徐々に変化させてフローティング
電位にし、直列接続された第１及び第２抵抗器の両端電
圧をゼロにする。このとき、電流検出感度を変更するた
めに、第１スイッチをオン状態に切り替える。第１スイ
ッチの両端子間の電位差はゼロであるから、切替時にス
パイク・ノイズは発生しない。次に、ＣＰＵがデジタル
・アナログ変換器の出力電圧Ｖout’を徐々に変化させ
て、略出力電圧Ｖoutにした後、ＦＥＴ３９をオン状態
から徐々にオフ状態に変化させ、第２スイッチをオフ状
態に切り替えることで、この際にも、第２スイッチの切
替によるスパイク・ノイズは発生しない。

【０００９】

【実施例】図１は、本発明の負荷電流検出回路を示す回
路図である。制御手段である中央処理ユニット（以下Ｃ
ＰＵという）１０は、ホストコンピュータ又はキーボー
ドからの入力命令に従い、バス１２を介して他の構成要
素と間でデータのやり取りを行い、スイッチのスイッチ
ング動作を制御する。

【００１０】デジタル・アナログ変換器（以下ＤＡＣと
いう）１４は、ＣＰＵ１０が入力命令に従って出力した
デジタル電圧データを受け取りアナログ電圧に変換し、
出力電圧Ｖinを入力抵抗器１６を介して高利得の演算増
幅器１８の反転入力端子に供給する。演算増幅器１８の
出力端子は、第１の電流検出抵抗器２０及び第２の電流
検出抵抗器２２を介して、一端が接地された負荷２４の
他端に接続される。抵抗器２２の両端には、スイッチ２
６が接続される。この回路の電流検出感度は、スイッチ
２６をオン又はオフすることにより変化する。負荷２４
の他端に生じた出力電圧Ｖoutは、電圧フォロア２８及
び帰還抵抗器３０を介して演算増幅器１８の反転入力端
子に負帰還される。抵抗器１６及び３０の抵抗値をＲ1
及びＲ2とすれば、出力電圧Ｖoutは、Ｖout＝（−Ｒ2／
Ｒ1）・Ｖinに一定に保たれる。

【００１１】電圧検出器である差動増幅器３２の反転入
力端子は電圧フォロア２８の出力端子に接続され、その
非反転入力端子は演算増幅器１８の出力端子に接続さ
れ、抵抗器２０、２２及びスイッチ２６から成る回路の
両端電圧を検出する。検出された電圧は、アナログ・デ
ジタル変換器（以下ＡＤＣという）３４に供給されて、
デジタル・データに変換された後に、ＣＰＵ１０に送ら
れる。ＤＡＣ３６は、後述する様に設定されたＣＰＵ１
０からのデジタル・データをアナログ電圧に変換し出力
する。ＤＡＣ３６の出力端子は、電圧フォロア３８と、
ＦＥＴ３９のソース及びドレインとを介してスイッチ４
０の一方の一方の接点に接続される。スイッチ４０の他
方の接点は、負荷２４の他端に接続される。ＦＥＴ３９
のゲートは、ＣＰＵ１０からのデジタル・データをアナ
ログ電圧に変換するＤＡＣ４２の出力端子に接続され
る。

【００１２】この回路では、ＤＡＣ１４、演算増幅器１
８、電圧フォロア２８、３８、差動増幅器３２及びＤＡ
Ｃ３６、４２は、フローティング電位Ｖfを基準として
動作し、差動増幅器３２の非反転入力端子が接続された
演算増幅器１８の出力端子にもフローティング電位Ａが
供給される。これにより、高電圧測定を行うために負荷
２４に高電圧を供給しても、差動増幅器３２の入力電圧
の同相分が増加して、差動増幅器が破壊されるおそれが
ない。

【００１３】以下に図１の回路の動作タイミング図であ
る図２及びＣＰＵ１０の動作を表す流れ図である図３を
参照して、図１の回路において、電流検出用抵抗器の抵
抗値即ち電流検出感度を切り替える動作を説明する。初
期の状態では、スイッチ２６及びスイッチ４０はオフ状
態であり、ＦＥＴ３９もゲートにＤＡＣ４２から負電圧
が供給されてオフ状態である。ここでは、スイッチ２６
をオン状態にして、電流検出感度を下げるものとする。
電流検出感度を下げる入力命令を受け取ると、ＣＰＵ１
０は、電圧（Ｖout−Ｖf）を表すデジタル・データをＡ
ＤＣ３４から受け取り、同一のデジタル・データをＤＡ
Ｃ３６に設定する。ＤＡＣ３６は、入力デジタル・デー
タをアナログ電圧Ｖout’に変換して出力するが、入力
デジタル・データはデジタル誤差を含むので、ＤＡＣ３
６の出力電圧Ｖout’は正確に電圧Ｖoutに等しくはなら
ず、わずかに異なる。

【００１４】ＣＰＵ１０は、時点ｔ1にスイッチ４０を
オン状態にした後、時点ｔ2からＤＡＣ４２の出力電圧
即ちＦＥＴ３９のゲート電圧ＶG1を、例えば５Ｖ／２０
０ｍｓの速度で徐々に増加させると、ＦＥＴ３９に徐々
に電流ＩAが流れ始める。時点ｔ3でＦＥＴ３９がオン状
態になると、ＦＥＴ３９のオン抵抗による電圧降下を無
視すれば、ＤＡＣ３６の出力電圧Ｖout’が、負荷２４
の他端に供給される。電圧Ｖout及びＶout’は上述の如
くわずかに異なり、例えば、電圧Ｖout’が電圧Ｖoutよ
りも絶対値で小さい場合は、時点ｔ2及びｔ3の間、抵抗
器２０及び２２を流れる電流ＩR1及びＩR2が徐々に減少
する。この電流の減少に応じて、正又は負の電流ＩAが
徐々に増加し、接地電位を基準とする出力電圧Ｖoutが
一定に保たれる。この様に、ＦＥＴ３９がオフ状態から
オン状態にする変化する間、電流ＩAは徐々に変化し、
スパイク・ノイズは発生しない。

【００１５】次に、時点ｔ4で、ＣＰＵ１０は、ＤＡＣ
３６の入力デジタル・データを変化させ始め、ＤＡＣ３
６の出力電圧を演算増幅器１８のスルーレートより十分
に遅く、徐々に変化させてフローティング電位に等しく
する。ＤＡＣ３６の出力電圧がフローティング電位に近
づくにつれ、抵抗器２０及び２２の両端電圧は減少する
ので、抵抗器２０及び２２に夫々流れる電流ＩR1及びＩ
R2は減少する。この電流の減少に応じて、負荷２４に流
れる正又は負の電流ＩAが増加し、出力電圧Ｖoutは一定
に保たれる。時点ｔ5で、ＤＡＣ３６の出力電圧がフロ
ーティング電位Ｖfに等しくなると、抵抗器２０及び２
２に流れる電流はゼロであり、負荷電流は全て電流ＩA
により供給される。

【００１６】ＣＰＵ１０は、時点ｔ6にスイッチ２６を
オン状態にする。このとき、抵抗器２０及び２２の両端
の電位は共にフローティング電位Ｖfであるので、スイ
ッチ２６の両端子間に電位差は無く、スイッチ２６の切
替時にスパイク・ノイズは発生しない。初期状態でスイ
ッチ２６がオン状態であり、電流検出感度を上げるので
あれば、スイッチ２６をオフ状態にする。この際も同様
の理由でスパイク・ノイズは発生しない。

【００１７】ＣＰＵ１０は、時点ｔ7にＤＡＣ３６の入
力デジタル・データを変化させ始め、ＤＡＣ３６の出力
電圧Ｖout’を演算増幅器１８のスルーレートより遅
く、出力電圧Ｖoutに徐々に近づける。この際、デジタ
ル・データを、負荷電流の全部が抵抗器２０を流れた場
合に生じる電圧降下に等しい電圧を表す値になる時点ｔ
8まで変化させる。しかし、この場合も、デジタル誤差
により、電圧Ｖout’は正確に電圧Ｖoutに等しくはなら
ない。このＤＡＣ３６の出力電圧Ｖout’が電圧Ｖoutに
近づくにつれ、抵抗器２０の両端電圧が増加するので、
電流ＩR1は増加する。この電流の増加に応じて、正又は
負の電流ＩAが減少し、出力電圧Ｖoutは一定に保たれ
る。電圧Ｖout及びＶout’の誤差により、わずかに電流
ＩAが流れる。

【００１８】ＣＰＵ１０は、時点ｔ9からＦＥＴ３９の
ゲート電圧ＶG1を徐々に減少させると、それに応じて電
流ＩAも減少し、ＦＥＴ３９がオフ状態になる時点ｔ10
でゼロになる。電流ＩAがゼロになった後、時点ｔ11で
スイッチ４０をオフ状態に切り替えることにより、スイ
ッチの切替によるスパイク・ノイズは発生しない。よっ
て、電流検出感度を切り替える操作中に、スパイク・ノ
イズの発生を抑制できる。

【００１９】図４は、ＦＥＴ３９のオン抵抗によるドレ
イン及びソース間の電圧降下を補償するために図１の回
路の一部を変更した回路である。図１で電圧フォロア３
８を構成していた演算増幅器３８’の反転入力端子は、
高抵抗器４４を介して演算増幅器３８’の出力端子に接
続されると共に、ＦＥＴ４６のソースに接続される。Ｆ
ＥＴ４６のドレインはＦＥＴ３９のドレインに接続さ
れ、ゲートは遅延素子４８を介してＤＡＣ４２の出力端
子に接続される。

【００２０】図５は、斯る変更回路の動作を示すタイミ
ング図であるり、ＦＥＴ４６のゲート電圧ＶG2以外のタ
イミング関係は、図２と同じである。遅延素子４８は、
ＦＥＴ３９のゲート電圧ＶG1の増加期間ｔ2〜ｔ3よりも
わずかに長い遅延時間を有し、ＦＥＴ４６のゲート電圧
ＶG2は、時点ｔ3〜ｔ4の間に増加する。即ち、ＦＥＴ３
９がオン状態に成った後、ＦＥＴ４６がオン状態にな
り、ＦＥＴ３９のドレイン電圧が、演算増幅器３８’の
反転入力端子に帰還される。演算増幅器３８’の作用に
より、ＦＥＴ３９のドレイン電圧は、演算増幅器３８’
の入力電圧に等しくなり、ＦＥＴ３９のオン抵抗による
電圧降下が補償される。また、時点ｔ8〜ｔ9では、ＦＥ
Ｔ３９をオフ状態にする前に、ＦＥＴ４６をオフ状態に
するために、ゲート電圧ＶG2を減少させる。

【００２１】

【発明の効果】本発明の負荷電流検出回路では、上述の
様に、ＤＡＣ３６の出力電圧Ｖout’を負荷電圧Ｖoutに
等しい電圧をスイッチ４０を介して負荷に供給した後、
減少させて演算増幅器１８及び負荷２４間の両端電位差
をゼロにした後に、電流検出用抵抗器の切り替えを行い
切替時のスパイク・ノイズの発生を防止している。よっ
て、更に、電流検出抵抗器及びスイッチの並列回路を演
算増幅器１８及び負荷２４間に直列接続して、電流検出
感度の切替レンジを増加させても、ＤＡＣ５８の如きＤ
ＡＣを増加させる必要がなく、構成が簡単で製造コスト
を低くできる。また、スイッチ４０をオン状態にした後
に、ＦＥＴ３９を徐々にオン状態にすることにより、デ
ジタル誤差による電圧Ｖout’及びＶout間の誤差による
スイッチ切替時のスパイク・ノイズの発生のおそれがな
い。

【図面の簡単な説明】

【図１】本発明の負荷電流検出回路を示す回路図。

【図２】図１の回路の動作を説明するためのタイミング
図。

【図３】図１の回路の動作を説明するための流れ図。

【図４】図１の回路の一部の他の実施例を示す回路図。

【図５】図４の回路の動作を説明するためのタイミング
図。

【図６】従来の抵抗器切替回路付電流検出回路を示す回
路図。

【符号の説明】

１０ 制御手段 １８ 演算増幅器 ２０ 第１電流検出用抵抗器 ２２ 第２電流検出用抵抗器 ３２ 電圧検出器 ３４ アナログ・デジタル変換器 ３６ デジタル・アナログ変換器 ３８ 電圧フォロア ３９ 半導体スイッチ ４２ 傾斜信号発生手段

Claims (2)

【特許請求の範囲】
1. 【請求項１】 入力電圧が供給され、負荷の一端に生じ
   た電圧が負帰還される演算増幅器と、 該演算増幅器の出力端子及び上記負荷の一端間に直列接
   続された第１及び第２電流検出用抵抗器と、 該第１及び第２電流検出用抵抗器の一方の両端間に接続
   された第１スイッチと、 直列接続した第１及び第２電流検出用抵抗器の両端間の
   電圧を検出する電圧検出器と、 該電圧検出器の出力電圧が供給されるアナログ・デジタ
   ル変換器と、 該アナログ・デジタル変換器の出力データを受け取る制
   御手段と、 該制御手段からの出力データにより制御されるデジタル
   ・アナログ変換器と、 該デジタル・アナログ変換器の出力電圧が供給される電
   圧フォロアと、 該電圧フォロア回路の出力電圧が入力端に供給された半
   導体スイッチと、 該半導体スイッチの制御入力端に接続された傾斜信号発
   生手段と、 該半導体スイッチの出力端及び上記負荷の一端間に接続
   された第２スイッチとを具えることを特徴とする負荷電
   流検出回路。
2. 【請求項２】 上記負荷は固定電位を基準電位とし、上
   記演算増幅器、上記電圧検出器、上記アナログ・デジタ
   ル変換器、上記デジタル・アナログ変換器、上記電圧フ
   ォロア及び上記傾斜信号発生手段は、フローティング電
   位を基準として動作する請求項１に記載の負荷電流検出
   回路。