JPH07321842A - パケット交換ネットワークを複数個のデータ端末にインタフェースする装置、フレームリレーパケットを交換するシステムに複数個のエンドポイントをインタフェースするモジュール、ならびにデータパケットを交換するシステムに端末をインタフェースする方法 - Google Patents
パケット交換ネットワークを複数個のデータ端末にインタフェースする装置、フレームリレーパケットを交換するシステムに複数個のエンドポイントをインタフェースするモジュール、ならびにデータパケットを交換するシステムに端末をインタフェースする方法Info
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- JPH07321842A JPH07321842A JP10749595A JP10749595A JPH07321842A JP H07321842 A JPH07321842 A JP H07321842A JP 10749595 A JP10749595 A JP 10749595A JP 10749595 A JP10749595 A JP 10749595A JP H07321842 A JPH07321842 A JP H07321842A
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- Computer Security & Cryptography (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
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Abstract
(57)【要約】
【目的】 フレームリレーおよびセルリレーネットワー
クのためのラインインタフェース装置（ＬＩＤ）を提供
する。 【構成】 フレームリレー交換システムを特定のデータ
端末にインタフェースできるように交換可能なＬＩＤモ
ジュールが提供される。これは受信側で入力ライン上の
情報をクロック信号ＣＬＫとＨＤＬＣのフレームにされ
たデータに物理的に変換することによって行なわれ、送
信側ではＨＤＬＣのフレームにされたデータおよびクロ
ック信号ＣＬＫはデータ端末に適したデータに変換され
る。変換のタイプはインタフェースされるラインに特有
である。同期データ端末をサポートするためには、同期
データストリームから有効なデータパターンを抽出する
同期受信機が提供される。
クのためのラインインタフェース装置（ＬＩＤ）を提供
する。 【構成】 フレームリレー交換システムを特定のデータ
端末にインタフェースできるように交換可能なＬＩＤモ
ジュールが提供される。これは受信側で入力ライン上の
情報をクロック信号ＣＬＫとＨＤＬＣのフレームにされ
たデータに物理的に変換することによって行なわれ、送
信側ではＨＤＬＣのフレームにされたデータおよびクロ
ック信号ＣＬＫはデータ端末に適したデータに変換され
る。変換のタイプはインタフェースされるラインに特有
である。同期データ端末をサポートするためには、同期
データストリームから有効なデータパターンを抽出する
同期受信機が提供される。
Description
【０００１】
【技術分野】この発明は一般にデータパケット交換に関
し、より特定的には、フレームリレーおよびセルリレー
ネットワークのためのラインインタフェース装置（ＬＩ
Ｄ）に関する。
し、より特定的には、フレームリレーおよびセルリレー
ネットワークのためのラインインタフェース装置（ＬＩ
Ｄ）に関する。
【０００２】
【背景技術】高速パケットネットワークの基本的なコン
セプトは、インテリジェントなエンドユーザシステム、
信頼できるデジタル送信設備、および高速通信システム
に見出される。高速通信を必要とするコンピュータにお
ける応用の成長、インテリジェントなＰＣおよびワーク
ステーションの急増、ならびにエラーのない高速送信ラ
インの利用可能性の成長が組合わさって、広域ネットワ
ーク交換の新しい形態の必要性が生じている。この新し
い交換技術には、仮想回路を基準としたスピードの速
さ、遅延の少なさ、ポートの共有、および帯域幅の共有
が必要とされる。ＴＤＭ回路交換は始めの２つの特性を
提供するものであり、Ｘ．２５パケット交換は後の２つ
を提供する。高速パケット技術は、４つすべての特性を
提供するための「パケットモード」交換の新しい形態と
して開発されたものであって、これらの特性が合わさる
と、高速パケットネットワークはＬＡＮ−ＷＡＮインタ
ネットワーキングに見られるバーストの起こるトラフィ
ックソースに対する理想的な解決策となる。
セプトは、インテリジェントなエンドユーザシステム、
信頼できるデジタル送信設備、および高速通信システム
に見出される。高速通信を必要とするコンピュータにお
ける応用の成長、インテリジェントなＰＣおよびワーク
ステーションの急増、ならびにエラーのない高速送信ラ
インの利用可能性の成長が組合わさって、広域ネットワ
ーク交換の新しい形態の必要性が生じている。この新し
い交換技術には、仮想回路を基準としたスピードの速
さ、遅延の少なさ、ポートの共有、および帯域幅の共有
が必要とされる。ＴＤＭ回路交換は始めの２つの特性を
提供するものであり、Ｘ．２５パケット交換は後の２つ
を提供する。高速パケット技術は、４つすべての特性を
提供するための「パケットモード」交換の新しい形態と
して開発されたものであって、これらの特性が合わさる
と、高速パケットネットワークはＬＡＮ−ＷＡＮインタ
ネットワーキングに見られるバーストの起こるトラフィ
ックソースに対する理想的な解決策となる。
【０００３】高速パケット技術により、ユーザは幾つか
の重要なタイプのネットワークの応用について劇的に性
能（応答時間）を改善し送信コストを下げることができ
るようになる。効果的であるためには、高速パケットネ
ットワークは次の３つの条件が満たされることを要求す
る。すなわち、（１）終端装置はインテリジェントなよ
り高層のプロトコルを実行していなければならない。
（２）送信ラインは事実上エラーのないものでなければ
ならない。（３）この応用は可変遅延に耐えるものでな
ければならない。
の重要なタイプのネットワークの応用について劇的に性
能（応答時間）を改善し送信コストを下げることができ
るようになる。効果的であるためには、高速パケットネ
ットワークは次の３つの条件が満たされることを要求す
る。すなわち、（１）終端装置はインテリジェントなよ
り高層のプロトコルを実行していなければならない。
（２）送信ラインは事実上エラーのないものでなければ
ならない。（３）この応用は可変遅延に耐えるものでな
ければならない。
【０００４】Ｘ．２５パケット交換およびＴＤＭ回路交
換などの、他の広域ネットワーク交換技術は、ラインの
品質がそれほど良くない場合や、ネットワーク自体がエ
ラーのない受け渡しを保証しなければならない場合、ま
たはトラフィック（たとえば映像または音声）が遅延に
耐えるものではない場合には、やはり重要である。
換などの、他の広域ネットワーク交換技術は、ラインの
品質がそれほど良くない場合や、ネットワーク自体がエ
ラーのない受け渡しを保証しなければならない場合、ま
たはトラフィック（たとえば映像または音声）が遅延に
耐えるものではない場合には、やはり重要である。
【０００５】高速パケットネットワークは、統計的マル
チプレクスおよびポート共有特性を用いる「パケットモ
ード」サービスを提供する。しかしながらＸ．２５とは
違い、高速パケットネットワークは層３におけるすべて
の処理を完全に排除する。さらに、高速パケットネット
ワークは層２の機能の一部、すなわち有効なエラーのな
いフレームに対する検査を含むがエラーが見つかると再
送信を要求しない、いわゆる「コア局面」しか使用しな
い。したがって、高速パケットネットワーク内では、シ
ーケンス番号、ウィンドウ回転、肯定応答および監視パ
ケットなどのプロトコル機能は行なわれない。高速パケ
ットネットワークからそこまで多くの機能を取除いた結
果としては、各パケットが要求する処理がずっと少ない
ために、スループット（すなわちハードウェアの所与の
コストについて１秒当たりの処理され得るフレーム数）
が劇的に増やせるということがある。同じ理由により、
高速パケットネットワークを介しての遅延は、全く何の
処理も行なわないＴＤＭネットワークよりは高いままで
あるとはいえ、Ｘ．２５のものよりは低くなる。
チプレクスおよびポート共有特性を用いる「パケットモ
ード」サービスを提供する。しかしながらＸ．２５とは
違い、高速パケットネットワークは層３におけるすべて
の処理を完全に排除する。さらに、高速パケットネット
ワークは層２の機能の一部、すなわち有効なエラーのな
いフレームに対する検査を含むがエラーが見つかると再
送信を要求しない、いわゆる「コア局面」しか使用しな
い。したがって、高速パケットネットワーク内では、シ
ーケンス番号、ウィンドウ回転、肯定応答および監視パ
ケットなどのプロトコル機能は行なわれない。高速パケ
ットネットワークからそこまで多くの機能を取除いた結
果としては、各パケットが要求する処理がずっと少ない
ために、スループット（すなわちハードウェアの所与の
コストについて１秒当たりの処理され得るフレーム数）
が劇的に増やせるということがある。同じ理由により、
高速パケットネットワークを介しての遅延は、全く何の
処理も行なわないＴＤＭネットワークよりは高いままで
あるとはいえ、Ｘ．２５のものよりは低くなる。
【０００６】高速パケットネットワークからそれほど多
くの機能を取除くことができるようにするためには、終
端間におけるエラーのないデータの送信を確実なものと
するための責任を終端装置が負わなければならない。実
際、ますます多くの終端装置、特にＬＡＮに取付けられ
たものが、その機能を果たすための知能および処理能力
を有するようになってきている。
くの機能を取除くことができるようにするためには、終
端間におけるエラーのないデータの送信を確実なものと
するための責任を終端装置が負わなければならない。実
際、ますます多くの終端装置、特にＬＡＮに取付けられ
たものが、その機能を果たすための知能および処理能力
を有するようになってきている。
【０００７】フレームリレーおよびセルリレーは高速パ
ケット技術の２つの部門である。フレームリレーは、た
だの数個から１０００を軽く超える数のキャラクタまで
の範囲に及ぶ可変の長さを有するフレーミング構造を用
いる。Ｘ．２５と共通するこの特徴は、フレームリレー
をＬＡＮや可変のフレームサイズを必要とする他の同期
データトラフィックのソースと良好に動作させるにあた
って非常に重要である。またこのことは、このトラフィ
ックが遭遇する遅延は（常にＸ．２５よりは低いとはい
え）送られているフレームのサイズによって変動すると
いうことを意味する。トラフィックのうち幾つかのタイ
プのものは遅延、特に可変である遅延には耐えられな
い。音声はその一例であり、別の例が映像である。この
理由により、フレームリレーはそのような遅延に敏感な
トラフィックを伝えるにはあまり適していない。一方、
これはＬＡＮ間トラフィックなどのバーストの起こるデ
ータソースの要求には非常によく適合している。
ケット技術の２つの部門である。フレームリレーは、た
だの数個から１０００を軽く超える数のキャラクタまで
の範囲に及ぶ可変の長さを有するフレーミング構造を用
いる。Ｘ．２５と共通するこの特徴は、フレームリレー
をＬＡＮや可変のフレームサイズを必要とする他の同期
データトラフィックのソースと良好に動作させるにあた
って非常に重要である。またこのことは、このトラフィ
ックが遭遇する遅延は（常にＸ．２５よりは低いとはい
え）送られているフレームのサイズによって変動すると
いうことを意味する。トラフィックのうち幾つかのタイ
プのものは遅延、特に可変である遅延には耐えられな
い。音声はその一例であり、別の例が映像である。この
理由により、フレームリレーはそのような遅延に敏感な
トラフィックを伝えるにはあまり適していない。一方、
これはＬＡＮ間トラフィックなどのバーストの起こるデ
ータソースの要求には非常によく適合している。
【０００８】Ｘ．２５パケットと比較した場合、フレー
ムリレーはフレームの始めのヘッダに付け加えを行なう
ことによってフレーム構造を僅かに変えている。フレー
ムリレーヘッダは、特定の行先に対応するフレームリレ
ーの仮想回路番号である、データリンク接続識別子（Ｄ
ＬＣＩ）を含む。ＬＡＮ−ＷＡＮインタネットワーキン
グの場合、ＤＬＣＩは行先ＬＡＮが取付けられているポ
ートを示すだろう。ＤＬＣＩにより、フレームリレーネ
ットワークノードに入ってくるデータは以下に示す３つ
のステップからなるプロセスを用いネットワークをわた
って送ることができるようになる。
ムリレーはフレームの始めのヘッダに付け加えを行なう
ことによってフレーム構造を僅かに変えている。フレー
ムリレーヘッダは、特定の行先に対応するフレームリレ
ーの仮想回路番号である、データリンク接続識別子（Ｄ
ＬＣＩ）を含む。ＬＡＮ−ＷＡＮインタネットワーキン
グの場合、ＤＬＣＩは行先ＬＡＮが取付けられているポ
ートを示すだろう。ＤＬＣＩにより、フレームリレーネ
ットワークノードに入ってくるデータは以下に示す３つ
のステップからなるプロセスを用いネットワークをわた
って送ることができるようになる。
【０００９】１．フレームチェックシーケンス（ＦＣ
Ｓ）を用いてフレームの保全性をチェックし、エラーが
示されたならば、そのフレームを廃棄する。
Ｓ）を用いてフレームの保全性をチェックし、エラーが
示されたならば、そのフレームを廃棄する。
【００１０】２．テーブルでＤＬＣＩを調べ、ＤＬＣＩ
がこのリンクについては規定されていなければ、フレー
ムを廃棄する。
がこのリンクについては規定されていなければ、フレー
ムを廃棄する。
【００１１】３．テーブル中で特定されているポートま
たはトランクからフレームを送り出すことにより、フレ
ームをその行先に向かってリレーする。
たはトランクからフレームを送り出すことにより、フレ
ームをその行先に向かってリレーする。
【００１２】フレームリレーデータが廃棄されるかもし
れない２つの主要な理由は、フレーム内でエラーが検出
されることと、輻輳が起こること（すなわちネットワー
クがオーバロードされていること）である。ＰＣ、ワー
クステーション、およびホストなどのエンドポイント装
置にインテリジェンスがあるので、フレームの廃棄が通
信の保全性に干渉することはない。これらのインテリジ
ェントな装置は、ネットワーク内におけるデータの損失
を検出し、回復することができるマルチレベルプロトコ
ルで動作している。終端装置の上層プロトコルは、送ら
れたり受取られたりしている様々なフレームのシーケン
ス番号に絶えず注目する。どのフレーム番号が守備よく
受取られたか送信終端に知らせるべく、肯定応答が送ら
れる。シーケンス番号が失われていれば、受信終端が再
送信を要求する。この態様で、終端装置は確実にすべて
のフレームがやがてエラーなしで受信されるようにす
る。
れない２つの主要な理由は、フレーム内でエラーが検出
されることと、輻輳が起こること（すなわちネットワー
クがオーバロードされていること）である。ＰＣ、ワー
クステーション、およびホストなどのエンドポイント装
置にインテリジェンスがあるので、フレームの廃棄が通
信の保全性に干渉することはない。これらのインテリジ
ェントな装置は、ネットワーク内におけるデータの損失
を検出し、回復することができるマルチレベルプロトコ
ルで動作している。終端装置の上層プロトコルは、送ら
れたり受取られたりしている様々なフレームのシーケン
ス番号に絶えず注目する。どのフレーム番号が守備よく
受取られたか送信終端に知らせるべく、肯定応答が送ら
れる。シーケンス番号が失われていれば、受信終端が再
送信を要求する。この態様で、終端装置は確実にすべて
のフレームがやがてエラーなしで受信されるようにす
る。
【００１３】図１は、フレームリレー高水準データリン
ク制御（ＨＤＬＣ）フォーマットのフィールド図であっ
て、これはフレームの範囲を定めるために用いられるフ
ラグエリアを含み、これにはフレームリレーのアドレス
指定メカニズムを表わすＤＬＣＩエリアが続く。ＤＬＣ
Ｉはフレームリレーフレームにおける第２のオクテット
の上位６ビットに第３のオクテットの上位４ビットを加
えたものからなる。第２のオクテットにおけるＤＬＣＩ
ビットには、コマンド／応答（Ｃ／Ｒ）表示ビットが続
く。拡張アドレス（ＥＡ）ビットの値によって決まる付
加的なビットを、１０ビットを超えるようにＤＬＣＩを
拡張して完全なＤＬＣＩを形成するために用いてもよ
い。図１に示されるＤＬＣＩの２オクテットのバージョ
ンは、１０２４個のアドレスをカバーする。
ク制御（ＨＤＬＣ）フォーマットのフィールド図であっ
て、これはフレームの範囲を定めるために用いられるフ
ラグエリアを含み、これにはフレームリレーのアドレス
指定メカニズムを表わすＤＬＣＩエリアが続く。ＤＬＣ
Ｉはフレームリレーフレームにおける第２のオクテット
の上位６ビットに第３のオクテットの上位４ビットを加
えたものからなる。第２のオクテットにおけるＤＬＣＩ
ビットには、コマンド／応答（Ｃ／Ｒ）表示ビットが続
く。拡張アドレス（ＥＡ）ビットの値によって決まる付
加的なビットを、１０ビットを超えるようにＤＬＣＩを
拡張して完全なＤＬＣＩを形成するために用いてもよ
い。図１に示されるＤＬＣＩの２オクテットのバージョ
ンは、１０２４個のアドレスをカバーする。
【００１４】フレームリレーのこの実現例では、ＡＮＳ
Ｉ指定毎のＤＬＣＩ値の割当には幾つかの限定が行なわ
れている。ＤＬＣＩ０はチャネル内呼出し制御信号発生
のために予約される。ＤＬＣＩ１から１５および１００
８から１０２２は後に使用するために予約され、ＤＬＣ
Ｉ１０２３はローカルマネージメントインタフェース
（ＬＭＩ）通信のために予約される。これにより、９９
２個のＤＬＣＩ１６から１００７がユーザデータのため
に利用可能なものとして残される。ＤＬＣＩ１６〜９９
１は論理的接続に割当てられ、ＤＬＣＩ９９２〜１００
７は層２のマネージメントのために用いられる。
Ｉ指定毎のＤＬＣＩ値の割当には幾つかの限定が行なわ
れている。ＤＬＣＩ０はチャネル内呼出し制御信号発生
のために予約される。ＤＬＣＩ１から１５および１００
８から１０２２は後に使用するために予約され、ＤＬＣ
Ｉ１０２３はローカルマネージメントインタフェース
（ＬＭＩ）通信のために予約される。これにより、９９
２個のＤＬＣＩ１６から１００７がユーザデータのため
に利用可能なものとして残される。ＤＬＣＩ１６〜９９
１は論理的接続に割当てられ、ＤＬＣＩ９９２〜１００
７は層２のマネージメントのために用いられる。
【００１５】ＤＬＣＩエリアには順方向明示輻輳通知
（ＦＥＣＮ）および逆方向明示輻輳通知（ＢＥＣＮ）ビ
ットが続く。ＦＥＣＮビットは、輻輳回避手順がフレー
ム方向（ソース→ネットワーク→エンドポイント）にお
いて開始されるべきであることを示す。このビットは行
先制御された送信機の速度を調節するために受信エンド
ポイントによって用いられてもよい。エンドポイントは
応答／肯定応答をもたらすメッセージの送信を遅くする
筈である。
（ＦＥＣＮ）および逆方向明示輻輳通知（ＢＥＣＮ）ビ
ットが続く。ＦＥＣＮビットは、輻輳回避手順がフレー
ム方向（ソース→ネットワーク→エンドポイント）にお
いて開始されるべきであることを示す。このビットは行
先制御された送信機の速度を調節するために受信エンド
ポイントによって用いられてもよい。エンドポイントは
応答／肯定応答をもたらすメッセージの送信を遅くする
筈である。
【００１６】ＢＥＣＮビットは輻輳回避手順がフレーム
と逆方向（エンドポイント→ネットワーク→ソース）に
開始されるべきであることを示す。このビットはソース
制御された送信機の速度を調節するために受信エンドポ
イントによって用いられてもよい。ソースはネットワー
クへのすべての送信を遅くする筈である。
と逆方向（エンドポイント→ネットワーク→ソース）に
開始されるべきであることを示す。このビットはソース
制御された送信機の速度を調節するために受信エンドポ
イントによって用いられてもよい。ソースはネットワー
クへのすべての送信を遅くする筈である。
【００１７】廃棄適格（ＤＥ）ビットが、ネットワーク
に輻輳が起きている状況において或るフレームが廃棄に
適していることを示すのに用いられる。示されたフレー
ムは輻輳が起きている間、他のフレームより優先的に廃
棄されるべきである。
に輻輳が起きている状況において或るフレームが廃棄に
適していることを示すのに用いられる。示されたフレー
ムは輻輳が起きている間、他のフレームより優先的に廃
棄されるべきである。
【００１８】可変長の情報フィールドは、フレームリレ
ーによって解釈されないユーザ制御データおよび情報を
保持する。
ーによって解釈されないユーザ制御データおよび情報を
保持する。
【００１９】情報フィールドに続く２オクテットのフレ
ームチェックシーケンス（ＦＣＳ）フィールドは、フレ
ームが送信中に崩れていないということをベリファイす
るのに用いられる。ＦＣＳは、巡回冗長検査（ＣＲＣ）
多項式を、アドレスフィールドの最初のビットから情報
フィールドの最後のビットまでのフレームに適用した結
果である。ＦＣＳはソース装置によって計算され、行先
装置によって再計算される。２つのＦＣＳが一致しなけ
れば、その場合そのフレームは廃棄される。ＦＣＳには
終了フラグが続く。
ームチェックシーケンス（ＦＣＳ）フィールドは、フレ
ームが送信中に崩れていないということをベリファイす
るのに用いられる。ＦＣＳは、巡回冗長検査（ＣＲＣ）
多項式を、アドレスフィールドの最初のビットから情報
フィールドの最後のビットまでのフレームに適用した結
果である。ＦＣＳはソース装置によって計算され、行先
装置によって再計算される。２つのＦＣＳが一致しなけ
れば、その場合そのフレームは廃棄される。ＦＣＳには
終了フラグが続く。
【００２０】セルリレーは、高速パケット技術における
もう１つの部門である。フレームリレーと同じく、セル
リレーはインテリジェントな終端システム、信頼できる
デジタル送信設備、および広帯域幅の容量を要求する。
フレームリレーとセルリレーとの間の主要な差異は、転
送される情報の単位である。フレームリレーは可変長の
「フレーム」で情報を転送するが、セルリレーは固定長
の「セル」で情報を転送するものである。
もう１つの部門である。フレームリレーと同じく、セル
リレーはインテリジェントな終端システム、信頼できる
デジタル送信設備、および広帯域幅の容量を要求する。
フレームリレーとセルリレーとの間の主要な差異は、転
送される情報の単位である。フレームリレーは可変長の
「フレーム」で情報を転送するが、セルリレーは固定長
の「セル」で情報を転送するものである。
【００２１】フレームリレープロトコルは表１に列挙し
た規格において規定される。セルリレーはＡＴＭおよび
８０２．６ＤＱＤＢ規格において規定される。
た規格において規定される。セルリレーはＡＴＭおよび
８０２．６ＤＱＤＢ規格において規定される。
【００２２】
【表１】
【００２３】典型的な実現例では、フレームリレーおよ
びセルリレープロトコルはソフトウェア内で行なわれ
る。システムのスループットはプロセッサのパワーによ
って制限される。したがって、フレームまたはセルリレ
ーシステムを特定のネットワーキングの解決に限定する
ことなく、フレームリレーおよびセルリレーがハードウ
ェア内において実現されるようにする必要性がある。よ
って、様々なラインインタフェースをサポートし、特定
のネットワーキングの解決とフレームまたはセルリレー
ネットワークとの間に接続をもたらすための交換可能な
ラインインタフェースモジュールを提供することが望ま
しいだろう。
びセルリレープロトコルはソフトウェア内で行なわれ
る。システムのスループットはプロセッサのパワーによ
って制限される。したがって、フレームまたはセルリレ
ーシステムを特定のネットワーキングの解決に限定する
ことなく、フレームリレーおよびセルリレーがハードウ
ェア内において実現されるようにする必要性がある。よ
って、様々なラインインタフェースをサポートし、特定
のネットワーキングの解決とフレームまたはセルリレー
ネットワークとの間に接続をもたらすための交換可能な
ラインインタフェースモジュールを提供することが望ま
しいだろう。
【００２４】
【発明の開示】この発明の１つの利点は、フレームまた
はセルリレーの特定のネットワーキングの解決に対応す
る様々なラインインタフェースをサポートすべきモジュ
ラフレームまたはセルリレーネットワークにおいて交換
可能なラインインタフェースモジュールを提供すること
にある。
はセルリレーの特定のネットワーキングの解決に対応す
る様々なラインインタフェースをサポートすべきモジュ
ラフレームまたはセルリレーネットワークにおいて交換
可能なラインインタフェースモジュールを提供すること
にある。
【００２５】この発明の他の利点は、ネットワークが広
範囲のデータ速度においてフレームまたはセルリレーの
要求を扱うことができるようにフレームまたはセルリレ
ーネットワークにおいてラインインタフェース装置を提
供することにある。
範囲のデータ速度においてフレームまたはセルリレーの
要求を扱うことができるようにフレームまたはセルリレ
ーネットワークにおいてラインインタフェース装置を提
供することにある。
【００２６】この発明のさらなる利点は、ネットワーク
が様々なシステム相互接続規格に対処することができる
ようにフレームまたはセルリレーネットワークにおいて
ラインインタフェース装置を提供することにある。
が様々なシステム相互接続規格に対処することができる
ようにフレームまたはセルリレーネットワークにおいて
ラインインタフェース装置を提供することにある。
【００２７】この発明の他の利点は、様々なデータ速度
で将来のネットワークにおける特定のインタフェースを
サポートできる標準的なハードウェアインタフェースを
フレームまたはセルネットワークに提供することにあ
る。
で将来のネットワークにおける特定のインタフェースを
サポートできる標準的なハードウェアインタフェースを
フレームまたはセルネットワークに提供することにあ
る。
【００２８】この発明の上述、および他の利点は、少な
くとも部分的には、パケット交換ネットワークを複数個
の送信および受信データ端末にインタフェースするため
のシステムを提供することによって達成される。このシ
ステムは、送信データ端末に応答して、送信されたデー
タを交換の実現例と互換性のある論理レベルを有する論
理データ信号に変換する、受信ライン回路を含む。ネッ
トワークの制御プロセッサに応答するインタフェース制
御回路が、インタフェースシステムにアドレスフィール
ドを供給して交換を提供する。受信ライン回路およびイ
ンタフェース制御回路に応答する信号形成回路は、交換
ネットワークにクロック信号とデータ信号およびアドレ
スフィールドを含むデータパケットとを供給する。最後
に、交換ネットワークからのデータパケットに応答する
送信ライン回路は、アドレスフィールドを取除き、デー
タ信号を受信データ端末に供給される受信されたデータ
に変換する。
くとも部分的には、パケット交換ネットワークを複数個
の送信および受信データ端末にインタフェースするため
のシステムを提供することによって達成される。このシ
ステムは、送信データ端末に応答して、送信されたデー
タを交換の実現例と互換性のある論理レベルを有する論
理データ信号に変換する、受信ライン回路を含む。ネッ
トワークの制御プロセッサに応答するインタフェース制
御回路が、インタフェースシステムにアドレスフィール
ドを供給して交換を提供する。受信ライン回路およびイ
ンタフェース制御回路に応答する信号形成回路は、交換
ネットワークにクロック信号とデータ信号およびアドレ
スフィールドを含むデータパケットとを供給する。最後
に、交換ネットワークからのデータパケットに応答する
送信ライン回路は、アドレスフィールドを取除き、デー
タ信号を受信データ端末に供給される受信されたデータ
に変換する。
【００２９】本発明の１つの局面に従い、データパケッ
トはフレームリレーの要求に対応する可変長のデータフ
レームを含む。
トはフレームリレーの要求に対応する可変長のデータフ
レームを含む。
【００３０】この発明の他の局面に従い、データパケッ
トはセルリレーの要求に対応する固定長のデータセルを
含む。
トはセルリレーの要求に対応する固定長のデータセルを
含む。
【００３１】この発明の好ましい実施例に従い、インタ
フェースに同期データ端末を提供するには、受信ライン
回路が送信されたデータを論理データ信号に変換するた
めのデータバッファと送信端末によって送信された同期
パターンから有効なデータを選択するための同期受信機
とを含む。信号形成回路は、アドレスフィールドを有効
データの各バイトとともに送ることができるように選択
された周波数のクロック信号を与え、複数個の有効デー
タバイトをバッファするためのパケットバッファを含ん
でいてもよい。送信ライン回路は同期パターンを交換ネ
ットワークから受信された有効データと置換えるための
同期送信機を含む。
フェースに同期データ端末を提供するには、受信ライン
回路が送信されたデータを論理データ信号に変換するた
めのデータバッファと送信端末によって送信された同期
パターンから有効なデータを選択するための同期受信機
とを含む。信号形成回路は、アドレスフィールドを有効
データの各バイトとともに送ることができるように選択
された周波数のクロック信号を与え、複数個の有効デー
タバイトをバッファするためのパケットバッファを含ん
でいてもよい。送信ライン回路は同期パターンを交換ネ
ットワークから受信された有効データと置換えるための
同期送信機を含む。
【００３２】フレームまたはセルリレーネットワークを
サポートするＴ１ラインとインタフェースするには、信
号形成回路は送信されたデータからクロック情報を抽出
するための位相同期ループと送信されたデータ内のデー
タ情報から信号送信情報を分離させるための信号送信デ
ータセレクタとを含んでもよい。信号送信データバッフ
ァが、複数個の信号送信ビットを累積して信号送信デー
タパケットを形成する。インタフェース制御回路は信号
送信データパケットに信号送信アドレスフィールドを与
える。信号形成回路は別個になった信号送信ラインを介
して交換ネットワークへ信号送信情報パケットを供給す
る。送信ライン回路は交換ネットワークから受取られた
信号送信データパケットを受信されたデータと混合する
ための信号送信データミキサを含む。
サポートするＴ１ラインとインタフェースするには、信
号形成回路は送信されたデータからクロック情報を抽出
するための位相同期ループと送信されたデータ内のデー
タ情報から信号送信情報を分離させるための信号送信デ
ータセレクタとを含んでもよい。信号送信データバッフ
ァが、複数個の信号送信ビットを累積して信号送信デー
タパケットを形成する。インタフェース制御回路は信号
送信データパケットに信号送信アドレスフィールドを与
える。信号形成回路は別個になった信号送信ラインを介
して交換ネットワークへ信号送信情報パケットを供給す
る。送信ライン回路は交換ネットワークから受取られた
信号送信データパケットを受信されたデータと混合する
ための信号送信データミキサを含む。
【００３３】非同期端末とインタフェースするには、信
号形成回路は送信データ端末から送信された非同期デー
タに応答してパケットアセンブリングを行なうための手
段を含んでいてもよく、送信ライン回路は交換ネットワ
ークからのデータパケットに応答して受信データ端末に
非同期データを供給すべくパケットの逆アセンブリング
を行なうための手段を含んでいてもよい。パケットのア
センブリングおよび逆アセンブリングのための手段は、
パケットアセンブリ−逆アセンブリプロセッサおよびデ
ータパケットを累積するためのメモリを含んでもよい。
また、信号形成回路はパケットアセンブリング手段に非
同期データを供給するための非同期受信機を含み、送信
ライン回路はパケット逆アセンブリング手段からの非同
期データを受信データ端末に送信するための非同期送信
機を含む。
号形成回路は送信データ端末から送信された非同期デー
タに応答してパケットアセンブリングを行なうための手
段を含んでいてもよく、送信ライン回路は交換ネットワ
ークからのデータパケットに応答して受信データ端末に
非同期データを供給すべくパケットの逆アセンブリング
を行なうための手段を含んでいてもよい。パケットのア
センブリングおよび逆アセンブリングのための手段は、
パケットアセンブリ−逆アセンブリプロセッサおよびデ
ータパケットを累積するためのメモリを含んでもよい。
また、信号形成回路はパケットアセンブリング手段に非
同期データを供給するための非同期受信機を含み、送信
ライン回路はパケット逆アセンブリング手段からの非同
期データを受信データ端末に送信するための非同期送信
機を含む。
【００３４】この発明のさらなる局面に従い、フレーム
リレーネットワークでは、複数個の受信および送信エン
ドポイントをフレームリレーパケットを交換するための
システムにインタフェースするためのモジュールは、そ
のモジュールに送信エンドポイントからの情報信号を供
給し、かつ受信エンドポイントにモジュールからの情報
信号を供給するためのライン適合回路を含む。制御回路
はモジュールにネットワークプロセッサからのフレーム
リレーアドレスデータを供給する。ライン適合回路およ
び制御回路に応答するパケット処理手段は、情報信号に
フレームリレーアドレスデータを加え、交換システムに
供給されるフレームリレーパケットを形成する。交換シ
ステムの受信側では、パケット処理手段はフレームリレ
ーパケットからフレームリレーデータを取除き、受信エ
ンドポイントに供給される情報信号を形成する。
リレーネットワークでは、複数個の受信および送信エン
ドポイントをフレームリレーパケットを交換するための
システムにインタフェースするためのモジュールは、そ
のモジュールに送信エンドポイントからの情報信号を供
給し、かつ受信エンドポイントにモジュールからの情報
信号を供給するためのライン適合回路を含む。制御回路
はモジュールにネットワークプロセッサからのフレーム
リレーアドレスデータを供給する。ライン適合回路およ
び制御回路に応答するパケット処理手段は、情報信号に
フレームリレーアドレスデータを加え、交換システムに
供給されるフレームリレーパケットを形成する。交換シ
ステムの受信側では、パケット処理手段はフレームリレ
ーパケットからフレームリレーデータを取除き、受信エ
ンドポイントに供給される情報信号を形成する。
【００３５】この発明の方法に従い、高速パケットネッ
トワークでは交換データパケットのためのシステムに送
信および受信端末をインタフェースさせるために以下の
ステップが行なわれる。すなわち、送信端末からの情報
信号をネットワークに適合させて、ネットワークを介し
て転送される内部信号を形成するステップと、ネットワ
ークアドレスソースから供給されるネットワークアドレ
スフィールドをネットワーク信号に加えて、交換システ
ムに供給されるデータパケットを形成するステップと、
交換システムより供給されたデータパケットからネット
ワークアドレスフィールドを取除いてネットワーク信号
を形成するステップと、受信端末に送るためにネットワ
ーク信号を適合させるステップと、である。
トワークでは交換データパケットのためのシステムに送
信および受信端末をインタフェースさせるために以下の
ステップが行なわれる。すなわち、送信端末からの情報
信号をネットワークに適合させて、ネットワークを介し
て転送される内部信号を形成するステップと、ネットワ
ークアドレスソースから供給されるネットワークアドレ
スフィールドをネットワーク信号に加えて、交換システ
ムに供給されるデータパケットを形成するステップと、
交換システムより供給されたデータパケットからネット
ワークアドレスフィールドを取除いてネットワーク信号
を形成するステップと、受信端末に送るためにネットワ
ーク信号を適合させるステップと、である。
【００３６】本発明のさらに他の利点が、この後に記載
する詳細な説明から当業者には容易に明らかとなるであ
ろう。ここでは発明の好ましい実施例のみが単にこの発
明を実施するべく企図されているベストモードの例示と
して示されかつ説明されているのみである。認識される
であろうように、この発明には他の異なった実施例が可
能であり、また幾つかの細部は種々の明らかな点におい
て変形が可能であるが、これらすべてはこの発明から逸
脱することなく行なわれるものである。したがって、図
面および説明は本質的に例示的なものとして考えられる
べきであって、限定的なものととられるべきではない。
する詳細な説明から当業者には容易に明らかとなるであ
ろう。ここでは発明の好ましい実施例のみが単にこの発
明を実施するべく企図されているベストモードの例示と
して示されかつ説明されているのみである。認識される
であろうように、この発明には他の異なった実施例が可
能であり、また幾つかの細部は種々の明らかな点におい
て変形が可能であるが、これらすべてはこの発明から逸
脱することなく行なわれるものである。したがって、図
面および説明は本質的に例示的なものとして考えられる
べきであって、限定的なものととられるべきではない。
【００３７】
【発明を実施するためのベストモード】この発明は一般
にデータパケット操作の分野における応用性を有するも
のであるが、この発明を実施するためのベストモードは
部分的にパケット交換ネットワークを介して転送される
データパケットが図１に示したフレームリレーＨＤＬＣ
フォーマットを有するという認識に基づくものである。
したがって、この発明の開示はフレームリレーの分野に
おいて行なわれる一方で、この発明をそのように限定す
るべきではないということが理解されるべきである。
にデータパケット操作の分野における応用性を有するも
のであるが、この発明を実施するためのベストモードは
部分的にパケット交換ネットワークを介して転送される
データパケットが図１に示したフレームリレーＨＤＬＣ
フォーマットを有するという認識に基づくものである。
したがって、この発明の開示はフレームリレーの分野に
おいて行なわれる一方で、この発明をそのように限定す
るべきではないということが理解されるべきである。
【００３８】図２を参照して、フレームリレーネットワ
ークではラインインタフェース装置（ＬＩＤ）ＬＩＤ0
〜ＬＩＤN は入力／出力（Ｉ／Ｏ）通信ラインを介して
終端装置に結合される。開示をより明確にするため、図
２はＬＩＤの受信セクションと送信セクションとを、そ
れぞれ入力通信ライン４２−０〜４２−Ｎおよび出力通
信ライン５２−０〜５２−Ｎに結合された別個のブロッ
ク４０−０〜４０−Ｎおよび５０−０〜５０−Ｎとして
示す。しかしながら、ＬＩＤ４０および５０はＩ／Ｏ通
信バスとの双方向ラインインタフェースを備えた完全な
装置として実現されてもよい。ＬＩＤは、受信側で入力
ライン上の情報をクロック信号ＣＬＫおよび図１に示し
たフォーマットを有するＨＤＬＣのフレームにされたデ
ータへ物理的に変換することによって、ネットワークを
特定のデータ端末、たとえば同期、非同期端末またはＴ
１ラインにインタフェースさせてもよい。送信側では、
ＨＤＬＣのフレームにされたデータおよびクロック信号
ＣＬＫは終端装置に適したデータに変換される。変換の
タイプはインタフェースをされるべきラインに対して特
定的なものである。ＬＩＤ構造および動作は後により詳
細に説明する。
ークではラインインタフェース装置（ＬＩＤ）ＬＩＤ0
〜ＬＩＤN は入力／出力（Ｉ／Ｏ）通信ラインを介して
終端装置に結合される。開示をより明確にするため、図
２はＬＩＤの受信セクションと送信セクションとを、そ
れぞれ入力通信ライン４２−０〜４２−Ｎおよび出力通
信ライン５２−０〜５２−Ｎに結合された別個のブロッ
ク４０−０〜４０−Ｎおよび５０−０〜５０−Ｎとして
示す。しかしながら、ＬＩＤ４０および５０はＩ／Ｏ通
信バスとの双方向ラインインタフェースを備えた完全な
装置として実現されてもよい。ＬＩＤは、受信側で入力
ライン上の情報をクロック信号ＣＬＫおよび図１に示し
たフォーマットを有するＨＤＬＣのフレームにされたデ
ータへ物理的に変換することによって、ネットワークを
特定のデータ端末、たとえば同期、非同期端末またはＴ
１ラインにインタフェースさせてもよい。送信側では、
ＨＤＬＣのフレームにされたデータおよびクロック信号
ＣＬＫは終端装置に適したデータに変換される。変換の
タイプはインタフェースをされるべきラインに対して特
定的なものである。ＬＩＤ構造および動作は後により詳
細に説明する。
【００３９】交換ネットワークを介して転送されるデー
タフレームは、対応するフレームリレーパケットマネー
ジメント装置（ＦＲＹＰＡＭ）を介してＬＩＤに結合さ
れるフレームバッファＲＡＭ４６内にバッファされる。
受信ＦＲＹＰＡＭセクション４４−０〜４４−Ｎは、受
信ＬＩＤセクション４０−０〜４０−Ｎからそれぞれ送
信されるフレーム待ち行列のマネージメントを提供す
る。送信ＦＲＹＰＡＭセクション５４−０〜５４−Ｎは
フレームバッファＲＡＭ４６から読出されたフレームを
それぞれ送信ＬＩＤセクション５０−０〜５０−Ｎへ転
送する。
タフレームは、対応するフレームリレーパケットマネー
ジメント装置（ＦＲＹＰＡＭ）を介してＬＩＤに結合さ
れるフレームバッファＲＡＭ４６内にバッファされる。
受信ＦＲＹＰＡＭセクション４４−０〜４４−Ｎは、受
信ＬＩＤセクション４０−０〜４０−Ｎからそれぞれ送
信されるフレーム待ち行列のマネージメントを提供す
る。送信ＦＲＹＰＡＭセクション５４−０〜５４−Ｎは
フレームバッファＲＡＭ４６から読出されたフレームを
それぞれ送信ＬＩＤセクション５０−０〜５０−Ｎへ転
送する。
【００４０】上に示したように、受信ＬＩＤから受信Ｆ
ＲＹＰＡＭへの入力はＨＤＬＣのフレームにされたデー
タおよびクロックＣＬＫを含む。ＦＲＹＰＡＭは巡回冗
長コード（ＣＲＣ）を含むかもしれないフレームにおけ
るＦＣＳフィールドをチェックする。フレームは、その
ＣＲＣにエラーがあれば廃棄される。さらに、ＦＲＹＰ
ＡＭは受信されたフレームにおける１０ビットＤＬＣＩ
フィールドを抽出し、この値を各受信ＦＲＹＰＡＭに取
付けられた変換（ＸＬＡＴ）ＲＡＭ４８内へのアドレス
として用いる。
ＲＹＰＡＭへの入力はＨＤＬＣのフレームにされたデー
タおよびクロックＣＬＫを含む。ＦＲＹＰＡＭは巡回冗
長コード（ＣＲＣ）を含むかもしれないフレームにおけ
るＦＣＳフィールドをチェックする。フレームは、その
ＣＲＣにエラーがあれば廃棄される。さらに、ＦＲＹＰ
ＡＭは受信されたフレームにおける１０ビットＤＬＣＩ
フィールドを抽出し、この値を各受信ＦＲＹＰＡＭに取
付けられた変換（ＸＬＡＴ）ＲＡＭ４８内へのアドレス
として用いる。
【００４１】それぞれＦＲＹＰＡＭ４４−０〜４４−Ｎ
に結合されている変換ＲＡＭ４８−０〜４８−Ｎの各々
は、行先アドレスと、接続アクティブビットと、ポート
選択フィールドと、制御フィールドとを含む図３に示し
たルックアップテーブルを備える。フレームがＦＲＹＰ
ＡＭによって受信されるにつれ、抽出されたＤＬＣＩア
ドレスフィールドはテーブル内の新しい行先アドレスに
インデックスを提供する。新しい行先アドレスは変換Ｒ
ＡＭから読出されて受信されたフレーム内のアドレスに
とって代わる。同じインデックスが、行先ポートを選択
し、受信されたフレームで行なわれるべき付加的な機能
を決定するために使用される。接続アクティブビットが
ＤＬＣＩはアクティブでないということを示した場合、
そのフレームは廃棄される。
に結合されている変換ＲＡＭ４８−０〜４８−Ｎの各々
は、行先アドレスと、接続アクティブビットと、ポート
選択フィールドと、制御フィールドとを含む図３に示し
たルックアップテーブルを備える。フレームがＦＲＹＰ
ＡＭによって受信されるにつれ、抽出されたＤＬＣＩア
ドレスフィールドはテーブル内の新しい行先アドレスに
インデックスを提供する。新しい行先アドレスは変換Ｒ
ＡＭから読出されて受信されたフレーム内のアドレスに
とって代わる。同じインデックスが、行先ポートを選択
し、受信されたフレームで行なわれるべき付加的な機能
を決定するために使用される。接続アクティブビットが
ＤＬＣＩはアクティブでないということを示した場合、
そのフレームは廃棄される。
【００４２】フレームがリレーされるべきであれば、そ
のＤＬＣＩは新しい行先アドレスと置換えられて、受信
ＦＲＹＰＡＭが書込制御信号ＷＲ ＣＮＴＬおよびアド
レス指定信号ＡＤＤＲを発生して、新しいアドレスを残
りのフレームデータとともにフレームバッファＲＡＭの
位置に書込む。フレームバッファＲＡＭ内に完全なフレ
ームがストアされたなら、受信ＦＲＹＰＡＭは送信およ
び受信ＦＲＹＰＡＭをすべて接続する相互ＦＲＹＰＡＭ
通信リンク５６を介して、行先送信ＦＲＹＰＡＭへパケ
ット利用可能メッセージを送る。行先ＦＲＹＰＡＭの識
別番号は変換ＲＡＭ内のルックアップテーブルから読出
される。パケット利用可能メッセージはフレームバッフ
ァＲＡＭ内のフレームのアドレスおよびフレームの長さ
を示すバイト数を含む。送信ＦＲＹＰＡＭはそれが送信
しなければならないすべてのフレームのための送信待ち
行列を維持する。それは読出制御信号ＲＤ ＣＮＴＬお
よびアドレス指定信号ＡＤＤＲを発生して、フレームバ
ッファＲＡＭ４６からのフレームを読出し、それらをク
ロック信号ＣＬＫとともにＨＤＬＣフォーマット（ＨＤ
ＬＣデータ）内の対応する送信ＬＩＤ５０に送る。送信
ＬＩＤはＦＲＹＰＡＭからのＨＤＬＣデータを特定のラ
インインタフェースに適したフォーマットに変換する。
この情報は次に通信ライン５２を介して受信終端装置ま
たはデータ端末へ送信される。ＬＩＤと同じく、ＦＲＹ
ＰＡＭの受信および送信セクションは完全な装置として
実現されてもよい。受信および送信ＦＲＹＰＡＭによっ
て行なわれるフレーム処理手順、およびそれらの構造
が、本出願と同時に米国に提出されここに引用によって
援用される「高速パケットネットワークのためのパケッ
トマネージメント装置（Packet Management Device for
Fast-Packet Network）」と題された本願発明者による
同時係属中の出願連続番号 でより詳細に
開示されている。
のＤＬＣＩは新しい行先アドレスと置換えられて、受信
ＦＲＹＰＡＭが書込制御信号ＷＲ ＣＮＴＬおよびアド
レス指定信号ＡＤＤＲを発生して、新しいアドレスを残
りのフレームデータとともにフレームバッファＲＡＭの
位置に書込む。フレームバッファＲＡＭ内に完全なフレ
ームがストアされたなら、受信ＦＲＹＰＡＭは送信およ
び受信ＦＲＹＰＡＭをすべて接続する相互ＦＲＹＰＡＭ
通信リンク５６を介して、行先送信ＦＲＹＰＡＭへパケ
ット利用可能メッセージを送る。行先ＦＲＹＰＡＭの識
別番号は変換ＲＡＭ内のルックアップテーブルから読出
される。パケット利用可能メッセージはフレームバッフ
ァＲＡＭ内のフレームのアドレスおよびフレームの長さ
を示すバイト数を含む。送信ＦＲＹＰＡＭはそれが送信
しなければならないすべてのフレームのための送信待ち
行列を維持する。それは読出制御信号ＲＤ ＣＮＴＬお
よびアドレス指定信号ＡＤＤＲを発生して、フレームバ
ッファＲＡＭ４６からのフレームを読出し、それらをク
ロック信号ＣＬＫとともにＨＤＬＣフォーマット（ＨＤ
ＬＣデータ）内の対応する送信ＬＩＤ５０に送る。送信
ＬＩＤはＦＲＹＰＡＭからのＨＤＬＣデータを特定のラ
インインタフェースに適したフォーマットに変換する。
この情報は次に通信ライン５２を介して受信終端装置ま
たはデータ端末へ送信される。ＬＩＤと同じく、ＦＲＹ
ＰＡＭの受信および送信セクションは完全な装置として
実現されてもよい。受信および送信ＦＲＹＰＡＭによっ
て行なわれるフレーム処理手順、およびそれらの構造
が、本出願と同時に米国に提出されここに引用によって
援用される「高速パケットネットワークのためのパケッ
トマネージメント装置（Packet Management Device for
Fast-Packet Network）」と題された本願発明者による
同時係属中の出願連続番号 でより詳細に
開示されている。
【００４３】変換ＲＡＭにおけるルックアップテーブル
が、受信されたフレームが制御または保守情報を保持し
ていることを示すならば、送信ＦＲＹＰＡＭはこのフレ
ームを交換ネットワークにおける制御および保守動作を
扱う制御および保守プロセッサに送る。プロセッサ６０
は制御および保守フレームを用いて仮想的な接続が変更
されるにつれて変換ＲＡＭの内容をリアルタイムで更新
する。またこれはたとえばループバックまたはエラーカ
ウントなど、ネットワーク全体を通じて交換サービスを
サポートし、保守動作に応答する、または保守動作を開
始させるための呼出し処理機能をも果たすものである。
さらに、制御および保守プロセッサ６０は、ＬＩＤのす
べてを互いに接続しかつそれらをプロセッサ６０に接続
する相互ＬＩＤリンク５８を介して、ＤＬＣＩおよびラ
インインタフェースパラメータと通信する。
が、受信されたフレームが制御または保守情報を保持し
ていることを示すならば、送信ＦＲＹＰＡＭはこのフレ
ームを交換ネットワークにおける制御および保守動作を
扱う制御および保守プロセッサに送る。プロセッサ６０
は制御および保守フレームを用いて仮想的な接続が変更
されるにつれて変換ＲＡＭの内容をリアルタイムで更新
する。またこれはたとえばループバックまたはエラーカ
ウントなど、ネットワーク全体を通じて交換サービスを
サポートし、保守動作に応答する、または保守動作を開
始させるための呼出し処理機能をも果たすものである。
さらに、制御および保守プロセッサ６０は、ＬＩＤのす
べてを互いに接続しかつそれらをプロセッサ６０に接続
する相互ＬＩＤリンク５８を介して、ＤＬＣＩおよびラ
インインタフェースパラメータと通信する。
【００４４】上述のように、受信ＦＲＹＰＡＭは受信さ
れたフレームをフレームバッファＲＡＭ４６に書込む。
複数のＦＲＹＰＡＭが複数個のフレームバッファを有す
る共通のフレームバッファＲＡＭに書込みを行なってい
る状態で、ＲＡＭにおける利用可能なフレームバッファ
の動的リストを維持するフレームバッファマネージャ６
２が、受信ＦＲＹＰＡＭ動作のためのフレームバッファ
の割当をもたらす。ＦＲＹＰＡＭとフレームバッファマ
ネージャとの間の通信は、ＦＲＹＰＡＭのすべてを互い
に接続しかつそれらをフレームバッファマネージャ６２
に接続する、フレームバッファ割当リンク６４を介して
起こる。このリンクを介して、送信ＦＲＹＰＡＭは割当
解除信号を送り、それによりフレームバッファマネージ
ャはデータがライン上に送信されると割当てられたバッ
ファを解放する。フレームバッファは連続的にすべての
受信ＦＲＹＰＡＭのためのバッファを維持しようとす
る。利用可能なバッファがなければ、受信されたフレー
ムは廃棄される。すべてのフレームにはフレームバッフ
ァＲＡＭ内における同じ量のスペースが割当てられてい
る。このスペースはネットワーク上で利用可能な最も大
きいフレーム（典型的には４キロバイト）をバッファす
るのに十分な大きさのものであってもよい。図２に示さ
れるシステムの構造および動作は、本出願と同時に米国
に提出されここに引用によって援用される「高速パケッ
トネットワークのためのモジュールのアーキテクチャ
（Modular Architecture For Fast-Packet Network）」
と題された本願発明者による同時係属中の出願連続番号
第０８／１８８，８７３号でより詳細に開示されてい
る。
れたフレームをフレームバッファＲＡＭ４６に書込む。
複数のＦＲＹＰＡＭが複数個のフレームバッファを有す
る共通のフレームバッファＲＡＭに書込みを行なってい
る状態で、ＲＡＭにおける利用可能なフレームバッファ
の動的リストを維持するフレームバッファマネージャ６
２が、受信ＦＲＹＰＡＭ動作のためのフレームバッファ
の割当をもたらす。ＦＲＹＰＡＭとフレームバッファマ
ネージャとの間の通信は、ＦＲＹＰＡＭのすべてを互い
に接続しかつそれらをフレームバッファマネージャ６２
に接続する、フレームバッファ割当リンク６４を介して
起こる。このリンクを介して、送信ＦＲＹＰＡＭは割当
解除信号を送り、それによりフレームバッファマネージ
ャはデータがライン上に送信されると割当てられたバッ
ファを解放する。フレームバッファは連続的にすべての
受信ＦＲＹＰＡＭのためのバッファを維持しようとす
る。利用可能なバッファがなければ、受信されたフレー
ムは廃棄される。すべてのフレームにはフレームバッフ
ァＲＡＭ内における同じ量のスペースが割当てられてい
る。このスペースはネットワーク上で利用可能な最も大
きいフレーム（典型的には４キロバイト）をバッファす
るのに十分な大きさのものであってもよい。図２に示さ
れるシステムの構造および動作は、本出願と同時に米国
に提出されここに引用によって援用される「高速パケッ
トネットワークのためのモジュールのアーキテクチャ
（Modular Architecture For Fast-Packet Network）」
と題された本願発明者による同時係属中の出願連続番号
第０８／１８８，８７３号でより詳細に開示されてい
る。
【００４５】ここで、フレームリレー交換システムを同
期データ端末にインタフェースするＬＩＤを示す図４を
参照する。データ端末に結合された物理コネクタ４０２
はＬＩＤの一部であってもよいし、交換ネットワークに
おけるどこか他の場所に位置していてもよい。受信され
る信号はラインインタフェース受信機４０４によってバ
ッファされ、このラインインタフェース受信機４０４は
ラインレベルをシステムの論理レベルに変換する。たと
えばラインインタフェース受信機４０４としてはＲＳ２
３２またはＲＳ４２２の受信機が用いられてもよい。デ
ータおよびクロックシンボルを含む適合された同期信号
ストリームは、汎用同期／非同期受信機／送信機（ＵＳ
ＡＲＴ）の１セクションであってよい同期受信機４０６
によって処理される。同期受信機はデータおよびクロッ
ク信号を総合的な受信されたストリームから抽出する。
実施にあたっては、アイドル状態にある同期端末が、有
効データキャラクタとは考えられない既知の同期パター
ン（典型的には１バイトの長さ）を連続的に送る。端末
がデータバイトを送信すると、これらは同期パターンに
とって代わる。同期受信機４０６はデータバイトを有効
データパターンとして認識し、それらをＨＤＬＣフレー
ム４０８に送る。同期パターンは無視され、フレーム４
０８には転送されない。
期データ端末にインタフェースするＬＩＤを示す図４を
参照する。データ端末に結合された物理コネクタ４０２
はＬＩＤの一部であってもよいし、交換ネットワークに
おけるどこか他の場所に位置していてもよい。受信され
る信号はラインインタフェース受信機４０４によってバ
ッファされ、このラインインタフェース受信機４０４は
ラインレベルをシステムの論理レベルに変換する。たと
えばラインインタフェース受信機４０４としてはＲＳ２
３２またはＲＳ４２２の受信機が用いられてもよい。デ
ータおよびクロックシンボルを含む適合された同期信号
ストリームは、汎用同期／非同期受信機／送信機（ＵＳ
ＡＲＴ）の１セクションであってよい同期受信機４０６
によって処理される。同期受信機はデータおよびクロッ
ク信号を総合的な受信されたストリームから抽出する。
実施にあたっては、アイドル状態にある同期端末が、有
効データキャラクタとは考えられない既知の同期パター
ン（典型的には１バイトの長さ）を連続的に送る。端末
がデータバイトを送信すると、これらは同期パターンに
とって代わる。同期受信機４０６はデータバイトを有効
データパターンとして認識し、それらをＨＤＬＣフレー
ム４０８に送る。同期パターンは無視され、フレーム４
０８には転送されない。
【００４６】上に示したように、制御および保守プロセ
ッサ６０は相互ＬＩＤリンク５８を介してＬＩＤに適切
なＤＬＣＩおよびラインインタフェースパラメータを供
給し、かつループバック動作および他の関連する制御お
よび保守手順を要求してもよい。リンク５８はたとえば
直列ポーリング、並列ポーリング、マルチタスクＨＤＬ
Ｃ、トークンパッシング、ＣＳＭＡ／ＣＤ等の全二重通
信をサポートするいかなるプロトコルによって実現され
てもよい。
ッサ６０は相互ＬＩＤリンク５８を介してＬＩＤに適切
なＤＬＣＩおよびラインインタフェースパラメータを供
給し、かつループバック動作および他の関連する制御お
よび保守手順を要求してもよい。リンク５８はたとえば
直列ポーリング、並列ポーリング、マルチタスクＨＤＬ
Ｃ、トークンパッシング、ＣＳＭＡ／ＣＤ等の全二重通
信をサポートするいかなるプロトコルによって実現され
てもよい。
【００４７】相互ＬＩＤリンクに結合されたＬＩＤ制御
装置４１０はＨＤＬＣフレーマ４０８に入力Ｃを介して
供給されるＨＤＬＣおよび制御情報を与え、受信された
データバイトを適切なＤＬＣＩとともにＨＤＬＣフレー
ム内に内包する。ＨＤＬＣのフレームにされたデータは
クロック信号とともにＦＲＹＰＡＭに転送される。フレ
ーミング動作により、受信されたデータの総合的な長さ
が増大するため、ＦＲＹＰＡＭに供給されるクロック速
度は、ＤＬＣＩ、ＣＲＣおよび他の付加的なＨＤＬＣフ
レームのフィールドを受信された各データバイトに付加
できるようにするための同期端末ライン速度の、６倍を
超えるかもしれない。好ましくは、幾つかの受信された
データバイトがＦＲＹＰＡＭに送信される前にバッファ
される。したがってＬＩＤは、ＦＲＹＰＡＭにいつデー
タフレームが送られるべきか、またはどれほどの大きさ
で送られるべきかということを決定するためのマイクロ
プロセッサを含んでいてもよい。しかしながら、同じ結
果が当業者には明らかな他の方法によって達成されても
よいということが理解されるべきである。
装置４１０はＨＤＬＣフレーマ４０８に入力Ｃを介して
供給されるＨＤＬＣおよび制御情報を与え、受信された
データバイトを適切なＤＬＣＩとともにＨＤＬＣフレー
ム内に内包する。ＨＤＬＣのフレームにされたデータは
クロック信号とともにＦＲＹＰＡＭに転送される。フレ
ーミング動作により、受信されたデータの総合的な長さ
が増大するため、ＦＲＹＰＡＭに供給されるクロック速
度は、ＤＬＣＩ、ＣＲＣおよび他の付加的なＨＤＬＣフ
レームのフィールドを受信された各データバイトに付加
できるようにするための同期端末ライン速度の、６倍を
超えるかもしれない。好ましくは、幾つかの受信された
データバイトがＦＲＹＰＡＭに送信される前にバッファ
される。したがってＬＩＤは、ＦＲＹＰＡＭにいつデー
タフレームが送られるべきか、またはどれほどの大きさ
で送られるべきかということを決定するためのマイクロ
プロセッサを含んでいてもよい。しかしながら、同じ結
果が当業者には明らかな他の方法によって達成されても
よいということが理解されるべきである。
【００４８】送信側では、ＦＲＹＰＡＭによって送られ
たフレームは逆アセンブリング回路４１２に供給され
る。この逆アセンブリング回路４１２はＤＬＣＩ、ＣＲ
Ｃ、および他の付加的なＨＤＬＣフィールドを取除き、
データをＵＳＡＲＴユニットの同期送信機４１４に転送
する。クロック情報はＦＲＹＰＡＭから送信回路に供給
されてもよいし、スイッチＳ１の接触を閉じることによ
って対応する受信回路から転送されてもよい。ＬＩＤ制
御装置４１０は入力Ｄを介して同期パターンおよび保守
情報を同期送信機４１４に転送する。同期送信機４１４
はアイドル状態において、データがＦＲＹＰＡＭから供
給されたときに同期データストリームで置換えられる同
期パターンを送信する。データおよびクロック成分を含
む同期データストリームはラインインタフェースドライ
バ４１６に供給される。これは同期送信機から受信され
る論理レベルを、データストリームを受信する同期端末
に適切なレベルへ変換するものである。ＲＳ２３２また
はＲＳ４２２の送信機が、このラインインタフェースド
ライバ４１６の例である。
たフレームは逆アセンブリング回路４１２に供給され
る。この逆アセンブリング回路４１２はＤＬＣＩ、ＣＲ
Ｃ、および他の付加的なＨＤＬＣフィールドを取除き、
データをＵＳＡＲＴユニットの同期送信機４１４に転送
する。クロック情報はＦＲＹＰＡＭから送信回路に供給
されてもよいし、スイッチＳ１の接触を閉じることによ
って対応する受信回路から転送されてもよい。ＬＩＤ制
御装置４１０は入力Ｄを介して同期パターンおよび保守
情報を同期送信機４１４に転送する。同期送信機４１４
はアイドル状態において、データがＦＲＹＰＡＭから供
給されたときに同期データストリームで置換えられる同
期パターンを送信する。データおよびクロック成分を含
む同期データストリームはラインインタフェースドライ
バ４１６に供給される。これは同期送信機から受信され
る論理レベルを、データストリームを受信する同期端末
に適切なレベルへ変換するものである。ＲＳ２３２また
はＲＳ４２２の送信機が、このラインインタフェースド
ライバ４１６の例である。
【００４９】フレームリレー交換システムをＴ１ライン
にインタフェースするＬＩＤを示す図５がここで参照さ
れる。Ｔ１ラインを介してフレームリレーに転送される
データストリームは既にＨＤＬＣフォーマットとなって
いると仮定される。Ｔ１ラインに結合される物理コネク
タ５０２は、ＬＩＤの一部であってもよいし、交換シス
テムのどこか他のところに位置していてもよい。コネク
タ５０２に結合される保護回路５０４は、ＬＩＤをたと
えば雷やＡＣ電力など外部からの有害な入力から保護す
るために設けられる。そのような保護システムは、広域
ネットワークを顧客の家屋、中央局、または他の何らか
の地点に結合するラインインタフェースには典型的なも
のである。位相同期ループ（ＰＬＬ）およびフィルタ回
路５０６が、受信されたデータストリームのフィルタリ
ングを提供し、ＰＬＬを用いてそのストリームからクロ
ック情報を抽出して、システムの論理レベルにおけるデ
ータ、クロック、およびフレーム同期信号を形成する。
データ／信号送信分離回路５０８はこれらの信号を用い
てユーザデータから信号送信データを分離させる。１つ
の信号送信フレームを転送するのに、１９３ビットのフ
レームが要求される。したがって１９２ビットのユーザ
データにつき、分離回路５０８は信号送信データを１ビ
ット形成する。１９３ビットストリームの長さは、１２
５μｓに等しいものであってよい。既にＨＤＬＣフォー
マットになっているユーザデータは、対応するクロック
信号とともにＦＲＹＰＡＭに転送される。信号送信ビッ
トは信号送信フレームバッファ５１０内に累積され、信
号送信フレームバッファ５１０は相互ＬＩＤリンクに結
合されるＬＩＤ制御装置５１２から制御入力Ｃを介して
ＨＤＬＣ情報を、分離回路５０８からクロック信号を受
取る。信号送信フレームバッファ５１０は割当てられた
ＤＬＣＩ、ＣＲＣ、および他のＨＤＬＣフィールドを信
号送信データに付加して、ＦＲＹＰＡＭに送られるべき
ＨＤＬＣフレームを形成する。信号送信フレームは制御
および保守プロセッサによって扱われてもよい。好まし
くは、ユーザデータと信号送信データとはそれぞれ別個
のデータＦＲＹＰＡＭと信号送信ＦＲＹＰＡＭとに転送
される。送信側では、信号送信ＦＲＹＰＡＭは信号送信
フレームを信号送信フレームバッファ５１４に転送し、
信号送信フレームバッファ５１４はＤＬＣＩ、ＣＲＣ、
および信号送信フレームからの他の付加的なフィールド
を取除くために、ＬＩＤ制御装置５１２から制御入力Ｃ
を介してＤＬＣＩおよびＣＲＣ情報を受信する。データ
／信号送信混合回路５１６が、バッファ５１４から供給
された信号送信データをデータＦＲＹＰＡＭから供給さ
れたユーザデータと組合せる。利用可能なデータがない
場合、データＦＲＹＰＡＭはＨＤＬＣフラグを供給す
る。
にインタフェースするＬＩＤを示す図５がここで参照さ
れる。Ｔ１ラインを介してフレームリレーに転送される
データストリームは既にＨＤＬＣフォーマットとなって
いると仮定される。Ｔ１ラインに結合される物理コネク
タ５０２は、ＬＩＤの一部であってもよいし、交換シス
テムのどこか他のところに位置していてもよい。コネク
タ５０２に結合される保護回路５０４は、ＬＩＤをたと
えば雷やＡＣ電力など外部からの有害な入力から保護す
るために設けられる。そのような保護システムは、広域
ネットワークを顧客の家屋、中央局、または他の何らか
の地点に結合するラインインタフェースには典型的なも
のである。位相同期ループ（ＰＬＬ）およびフィルタ回
路５０６が、受信されたデータストリームのフィルタリ
ングを提供し、ＰＬＬを用いてそのストリームからクロ
ック情報を抽出して、システムの論理レベルにおけるデ
ータ、クロック、およびフレーム同期信号を形成する。
データ／信号送信分離回路５０８はこれらの信号を用い
てユーザデータから信号送信データを分離させる。１つ
の信号送信フレームを転送するのに、１９３ビットのフ
レームが要求される。したがって１９２ビットのユーザ
データにつき、分離回路５０８は信号送信データを１ビ
ット形成する。１９３ビットストリームの長さは、１２
５μｓに等しいものであってよい。既にＨＤＬＣフォー
マットになっているユーザデータは、対応するクロック
信号とともにＦＲＹＰＡＭに転送される。信号送信ビッ
トは信号送信フレームバッファ５１０内に累積され、信
号送信フレームバッファ５１０は相互ＬＩＤリンクに結
合されるＬＩＤ制御装置５１２から制御入力Ｃを介して
ＨＤＬＣ情報を、分離回路５０８からクロック信号を受
取る。信号送信フレームバッファ５１０は割当てられた
ＤＬＣＩ、ＣＲＣ、および他のＨＤＬＣフィールドを信
号送信データに付加して、ＦＲＹＰＡＭに送られるべき
ＨＤＬＣフレームを形成する。信号送信フレームは制御
および保守プロセッサによって扱われてもよい。好まし
くは、ユーザデータと信号送信データとはそれぞれ別個
のデータＦＲＹＰＡＭと信号送信ＦＲＹＰＡＭとに転送
される。送信側では、信号送信ＦＲＹＰＡＭは信号送信
フレームを信号送信フレームバッファ５１４に転送し、
信号送信フレームバッファ５１４はＤＬＣＩ、ＣＲＣ、
および信号送信フレームからの他の付加的なフィールド
を取除くために、ＬＩＤ制御装置５１２から制御入力Ｃ
を介してＤＬＣＩおよびＣＲＣ情報を受信する。データ
／信号送信混合回路５１６が、バッファ５１４から供給
された信号送信データをデータＦＲＹＰＡＭから供給さ
れたユーザデータと組合せる。利用可能なデータがない
場合、データＦＲＹＰＡＭはＨＤＬＣフラグを供給す
る。
【００５０】受信経路内に形成されたクロック信号によ
って制御されるミキサ５１６は、クロックを送信経路内
のデータおよび信号送信ＦＲＹＰＡＭへ供給し、ＦＲＹ
ＰＡＭとフレームバッファＲＡＭとの送信速度を制御す
る。これにより、ＦＲＹＰＡＭがオーバフローになるこ
とが回避され、フレームバッファＲＡＭはすべてのデー
タを、それらが送られるまで保持できるようになる。
って制御されるミキサ５１６は、クロックを送信経路内
のデータおよび信号送信ＦＲＹＰＡＭへ供給し、ＦＲＹ
ＰＡＭとフレームバッファＲＡＭとの送信速度を制御す
る。これにより、ＦＲＹＰＡＭがオーバフローになるこ
とが回避され、フレームバッファＲＡＭはすべてのデー
タを、それらが送られるまで保持できるようになる。
【００５１】混合されたデータおよび対応する同期信号
は、ミキサ５１６から、送信されるデータをＴ１ライン
に適合させるエンコードおよび駆動回路５１８に供給さ
れる。エンコードおよび駆動回路５１８は対応する規格
に従いＴ１ラインのフレーミングをサポートする。
は、ミキサ５１６から、送信されるデータをＴ１ライン
に適合させるエンコードおよび駆動回路５１８に供給さ
れる。エンコードおよび駆動回路５１８は対応する規格
に従いＴ１ラインのフレーミングをサポートする。
【００５２】上述のように、ＬＩＤ制御装置５１２は制
御および保守プロセッサがＨＤＬＣ情報をＬＩＤに転送
できるようにし、かつループバックや他の関連の制御お
よび保守手順を要求するものである。
御および保守プロセッサがＨＤＬＣ情報をＬＩＤに転送
できるようにし、かつループバックや他の関連の制御お
よび保守手順を要求するものである。
【００５３】ここで、フレームリレー交換システムをＮ
ポートＸ．２５ネットワークにインタフェースさせるた
めのＬＩＤを示す図６が参照される。ＬＩＤにおける非
同期ポート０からＮの各々は、非同期端末０からＮへ
の、およびそこからのデータおよび制御ビット（ＣＮＴ
Ｌ）の送信（Ｔｘ）および受信（Ｒｘ）をサポートす
る。コネクタ６０２は対応する端末が交換システムに物
理的に接続されるようにするものである。ライントラン
シーバ６０４は受信された信号のレベルをシステムの論
理レベルに変換し、Ｎ個のポートを介して対応する論理
レベル信号をＮポート汎用非同期受信機／送信機（ＵＡ
ＲＴ）６０６に供給する。ＵＡＲＴ６０６は非同期端末
とＲＡＭ６０８との間の受信、送信、およびハードウェ
アのフロー制御動作をサポートする。マイクロプロセッ
サ６１０はハードウェアおよびソフトウェアのフロー制
御手順を扱い、ＲＡＭ６０８およびＵＡＲＴ６０６間で
のデータ交換を提供する。このプログラムはＲＯＭ６１
２またはたとえばフラッシュメモリ、ＳＲＡＭ、ＤＲＡ
Ｍ等の他の何らかのプログラム記憶手段からマイクロプ
ロセッサ６１０に供給される。マイクロプロセッサは
Ｘ．３、Ｘ．２１、およびＸ．２５勧告に従う各非同期
ポートについてパケットアセンブリ／逆アセンブリ（Ｐ
ＡＤ）およびバランスのとられたリンク−アクセス手順
をサポートする。したがってＲＡＭ６０８は受信された
データをＸ．２５フォーマットで含む。
ポートＸ．２５ネットワークにインタフェースさせるた
めのＬＩＤを示す図６が参照される。ＬＩＤにおける非
同期ポート０からＮの各々は、非同期端末０からＮへ
の、およびそこからのデータおよび制御ビット（ＣＮＴ
Ｌ）の送信（Ｔｘ）および受信（Ｒｘ）をサポートす
る。コネクタ６０２は対応する端末が交換システムに物
理的に接続されるようにするものである。ライントラン
シーバ６０４は受信された信号のレベルをシステムの論
理レベルに変換し、Ｎ個のポートを介して対応する論理
レベル信号をＮポート汎用非同期受信機／送信機（ＵＡ
ＲＴ）６０６に供給する。ＵＡＲＴ６０６は非同期端末
とＲＡＭ６０８との間の受信、送信、およびハードウェ
アのフロー制御動作をサポートする。マイクロプロセッ
サ６１０はハードウェアおよびソフトウェアのフロー制
御手順を扱い、ＲＡＭ６０８およびＵＡＲＴ６０６間で
のデータ交換を提供する。このプログラムはＲＯＭ６１
２またはたとえばフラッシュメモリ、ＳＲＡＭ、ＤＲＡ
Ｍ等の他の何らかのプログラム記憶手段からマイクロプ
ロセッサ６１０に供給される。マイクロプロセッサは
Ｘ．３、Ｘ．２１、およびＸ．２５勧告に従う各非同期
ポートについてパケットアセンブリ／逆アセンブリ（Ｐ
ＡＤ）およびバランスのとられたリンク−アクセス手順
をサポートする。したがってＲＡＭ６０８は受信された
データをＸ．２５フォーマットで含む。
【００５４】相互ＬＩＤリンクに結合されるＬＩＤ制御
装置６１４は、Ｘ．２５データをフレームリレーＨＤＬ
Ｃフレームに内包するのに必要なＤＬＣＩ、ＣＲＣ、お
よび付加的なＨＤＬＣ情報を提供する。この情報に基づ
き、ＨＤＬＣ制御装置６１６は割当てられたＤＬＣＩを
付加し、ＦＲＹＰＡＭに送られるＨＤＬＣフレームをク
ロック信号とともに形成する。各Ｘ．２５接続につき、
ＬＩＤ制御装置を介して制御および保守プロセッサによ
って別個になった１つのＤＬＣＩフィールドが割当てら
れる。複数のＸ．２５接続が同じエンドポイントについ
て行先を定められる場合、同じＤＬＣＩフィールドが各
接続に割当てられる。
装置６１４は、Ｘ．２５データをフレームリレーＨＤＬ
Ｃフレームに内包するのに必要なＤＬＣＩ、ＣＲＣ、お
よび付加的なＨＤＬＣ情報を提供する。この情報に基づ
き、ＨＤＬＣ制御装置６１６は割当てられたＤＬＣＩを
付加し、ＦＲＹＰＡＭに送られるＨＤＬＣフレームをク
ロック信号とともに形成する。各Ｘ．２５接続につき、
ＬＩＤ制御装置を介して制御および保守プロセッサによ
って別個になった１つのＤＬＣＩフィールドが割当てら
れる。複数のＸ．２５接続が同じエンドポイントについ
て行先を定められる場合、同じＤＬＣＩフィールドが各
接続に割当てられる。
【００５５】送信側では、ＦＲＹＰＡＭからのＨＤＬＣ
データはＨＤＬＣ制御装置６１６に供給される。ＨＤＬ
Ｃ制御装置６１６は付加的なＨＤＬＣフィールドを取除
き、ＲＡＭ６０８に転送されるＸ．２５送信データを形
成する。上述のように、マイクロプロセッサ６０６によ
ってサポートされるＵＡＲＴ６０６は割当てられた非同
期端末に非同期データ送信をもたらす。
データはＨＤＬＣ制御装置６１６に供給される。ＨＤＬ
Ｃ制御装置６１６は付加的なＨＤＬＣフィールドを取除
き、ＲＡＭ６０８に転送されるＸ．２５送信データを形
成する。上述のように、マイクロプロセッサ６０６によ
ってサポートされるＵＡＲＴ６０６は割当てられた非同
期端末に非同期データ送信をもたらす。
【００５６】したがって、受信側で入力ライン上の情報
をクロック信号ＣＬＫおよびＨＤＬＣのフレームにされ
たデータへ物理的に変換することにより、フレームリレ
ー交換システムを特定のデータ端末、たとえば同期、非
同期端末またはＴ１ラインにインタフェースできるよう
にする交換可能ＬＩＤモジュールが説明されてきた。送
信側では、ＨＤＬＣのフレームにされたデータおよびク
ロック信号ＣＬＫはデータ端末に適したデータに変換さ
れる。変換のタイプはインタフェースされるべきライン
に特有である。
をクロック信号ＣＬＫおよびＨＤＬＣのフレームにされ
たデータへ物理的に変換することにより、フレームリレ
ー交換システムを特定のデータ端末、たとえば同期、非
同期端末またはＴ１ラインにインタフェースできるよう
にする交換可能ＬＩＤモジュールが説明されてきた。送
信側では、ＨＤＬＣのフレームにされたデータおよびク
ロック信号ＣＬＫはデータ端末に適したデータに変換さ
れる。変換のタイプはインタフェースされるべきライン
に特有である。
【００５７】したがって開示された構造は、広い範囲の
ネットワーキングの解決が幾つかの交換可能なモジュー
ルで対処されるようにし、かつ様々なデータ速度での将
来のネットワークにおける特定的なインタフェースをサ
ポートすることのできるフレームまたはセルリレーネッ
トワークに標準的なネットワークインタフェースを提供
する。
ネットワーキングの解決が幾つかの交換可能なモジュー
ルで対処されるようにし、かつ様々なデータ速度での将
来のネットワークにおける特定的なインタフェースをサ
ポートすることのできるフレームまたはセルリレーネッ
トワークに標準的なネットワークインタフェースを提供
する。
【００５８】この開示においては、発明の好ましい実施
例のみが示されかつ説明されているが、この発明にはこ
こに表現されている発明的な概念の範囲内で変更および
変形を行なうことができるということが理解されるべき
である。
例のみが示されかつ説明されているが、この発明にはこ
こに表現されている発明的な概念の範囲内で変更および
変形を行なうことができるということが理解されるべき
である。
【図１】フレームリレーネットワークにおけるフレーム
のフォーマットを示す図である。
のフォーマットを示す図である。
【図２】本発明に従う交換ネットワークの一般的なアー
キテクチャを示す図である。
キテクチャを示す図である。
【図３】ＸＬＡＴ ＲＡＭにおけるルックアップテーブ
ルを示す図である。
ルを示す図である。
【図４】同期データ送信をサポートするＬＩＤの図であ
る。
る。
【図５】フレームリレー交換ネットワークをＴ１ライン
とインタフェースさせるＬＩＤの図である。
とインタフェースさせるＬＩＤの図である。
【図６】複数個の非同期データ端末をサポートするＬＩ
Ｄの図である。
Ｄの図である。
４０ 受信ラインインタフェース装置（ＬＩＤ） ４４ 受信フレームリレーパケットマネージメント装置
（ＦＲＹＰＡＭ） ４６ フレームバッファＲＡＭ ５０ 送信ラインインタフェース装置（ＬＩＤ） ５４ 送信フレームリレーパケットマネージメント装置
（ＦＲＹＰＡＭ）
（ＦＲＹＰＡＭ） ４６ フレームバッファＲＡＭ ５０ 送信ラインインタフェース装置（ＬＩＤ） ５４ 送信フレームリレーパケットマネージメント装置
（ＦＲＹＰＡＭ）
───────────────────────────────────────────────────── フロントページの続き (54)【発明の名称】 パケット交換ネットワークを複数個のデータ端末にインタフェースする装置、フレームリレーパ ケットを交換するシステムに複数個のエンドポイントをインタフェースするモジュール、ならび にデータパケットを交換するシステムに端末をインタフェースする方法
Claims (19)
- 【請求項１】 パケット交換ネットワークを複数個の送
信および受信データ端末にインタフェースする装置であ
って、 前記送信データ端末に応答して、送信されたデータを前
記交換ネットワークと互換性のある論理レベルを有する
論理データ信号に変換するための受信ライン回路と、 前記ネットワークの制御プロセッサに応答してアドレス
フィールドを供給するためのインタフェース制御回路
と、 前記受信ライン回路およびインタフェース制御回路に応
答して、前記交換ネットワークに、クロック信号と、前
記データ信号および前記アドレスフィールドを前記論理
レベルにおいて含むデータパケットとを供給するための
信号形成回路と、 前記交換ネットワークからの前記データパケットに応答
して、前記アドレスフィールドを取除き、前記データ信
号を前記受信データ端末に供給される受信されたデータ
に変換するための送信ライン回路とを備える、装置。 - 【請求項２】 前記データパケットは、可変長のデータ
フレームを含む、請求項１に記載の装置。 - 【請求項３】 前記データパケットは、固定長のデータ
セルを含む、請求項１に記載の装置。 - 【請求項４】 前記受信ライン回路は、送信されたデー
タを前記論理データ信号に変換するためのデータバッフ
ァを含む、請求項１に記載の装置。 - 【請求項５】 前記受信ライン回路は、前記送信端末に
よって送信された同期パターンから有効データを選択す
るための同期受信機を含む、請求項１に記載の装置。 - 【請求項６】 前記信号形成回路は、アドレスフィール
ドを前記有効データの各バイトとともに送ることができ
るように選択される周波数においてクロック信号を与え
る、請求項５に記載の装置。 - 【請求項７】 前記信号形成回路は、複数個の有効デー
タバイトをプログラム可能なレベルにおいてバッファす
るためのパケットバッファを含む、請求項６に記載の装
置。 - 【請求項８】 前記送信ライン回路は、前記同期パター
ンを交換ネットワークから受信された有効データと置換
えるための同期送信機を含む、請求項５に記載の装置。 - 【請求項９】 前記信号形成回路は、前記送信されたデ
ータからクロック情報を抽出するための位相同期ループ
を含む、請求項１に記載の装置。 - 【請求項１０】 前記信号形成回路は、前記送信された
データから信号送信データを選択するための信号送信デ
ータセレクタを含む、請求項１に記載の装置。 - 【請求項１１】 前記信号形成回路は、複数個のデータ
パケットを累積して信号送信データパケットを形成する
ための信号送信データバッファを含む、請求項１０に記
載の装置。 - 【請求項１２】 前記インタフェース制御回路は、前記
信号送信データパケットに信号送信アドレスフィールド
を提供する、請求項１１に記載の装置。 - 【請求項１３】 前記信号形成回路は、信号送信データ
パケットを送るための別個の信号送信ラインを介して前
記交換ネットワークに供給する、請求項１２に記載の装
置。 - 【請求項１４】 前記送信ライン回路は、交換ネットワ
ークから受取られた信号送信データパケットを受信され
たデータと混合するための信号送信データミキサを含
む、請求項１２に記載の装置。 - 【請求項１５】 前記信号形成回路は、送信データ端末
から送信された非同期データに応答してパケットアセン
ブリングを行なうための手段を含み、前記送信ライン回
路は、交換ネットワークからのデータパケットに応答し
て受信データ端末に非同期データを供給するためにパケ
ット逆アセンブリングを行なうための手段を含む、請求
項１に記載の装置。 - 【請求項１６】 パケットアセンブリングおよび逆アセ
ンブリングのための前記手段は、パケットアセンブリ−
逆アセンブリプロセッサおよびデータパケットを累積す
るためのメモリを含む、請求項１５に記載の装置。 - 【請求項１７】 前記信号形成回路は、前記パケットア
センブリング手段に非同期データを供給するための非同
期受信機を含み、前記送信ライン回路は、前記パケット
逆アセンブリング手段から前記受信データ端末へ非同期
データを送信するための非同期送信機を含む、請求項１
６に記載の装置。 - 【請求項１８】 フレームリレーネットワークにおいて
フレームリレーパケットを交換するシステムに複数個の
受信および送信エンドポイントをインタフェースするモ
ジュールであって、 前記モジュールに前記送信エンドポイントからの情報信
号を供給するための、および前記受信エンドポイントに
前記モジュールからの前記情報信号を供給するためのラ
イン適合回路と、 モジュールにネットワークプロセッサからのフレームリ
レーアドレスデータを供給するための制御回路と、 前記ライン適合回路および制御回路に応答して、前記フ
レームリレーデータを前記情報信号に加え、前記交換シ
ステムに供給される前記フレームリレーパケットを形成
するための、および前記フレームリレーデータを前記フ
レームリレーパケットから取除いて前記受信エンドポイ
ントに供給される前記情報信号を形成するためのパケッ
ト処理手段とを含む、モジュール。 - 【請求項１９】 高速パケットネットワークにおいてデ
ータパケットを交換するシステムに送信および受信端末
をインタフェースする方法であって、 前記送信端末からの情報信号を前記ネットワークに適合
させてネットワーク信号を形成するステップと、 ネットワークアドレスソースから供給されるネットワー
クアドレスフィールドをネットワーク信号に加えて前記
交換システムに供給されるデータパケットを形成するス
テップと、 前記交換システムから供給されるデータパケットから前
記ネットワークアドレスフィールドを取除きネットワー
ク信号を形成するステップと、 ネットワーク信号を前記受信端末に送るために適合する
ステップとを含む、方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US236853 | 1994-05-02 | ||
| US08/236,853 US5533017A (en) | 1994-05-02 | 1994-05-02 | Line interface device for fast-packet switching network |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07321842A true JPH07321842A (ja) | 1995-12-08 |
Family
ID=22891256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10749595A Withdrawn JPH07321842A (ja) | 1994-05-02 | 1995-05-01 | パケット交換ネットワークを複数個のデータ端末にインタフェースする装置、フレームリレーパケットを交換するシステムに複数個のエンドポイントをインタフェースするモジュール、ならびにデータパケットを交換するシステムに端末をインタフェースする方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5533017A (ja) |
| EP (1) | EP0685951B1 (ja) |
| JP (1) | JPH07321842A (ja) |
| KR (1) | KR950035218A (ja) |
| AT (1) | ATE202880T1 (ja) |
| DE (1) | DE69521565T2 (ja) |
| TW (1) | TW245861B (ja) |
Families Citing this family (20)
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