JPH07321342A - 接合型電界効果トランジスタ - Google Patents
接合型電界効果トランジスタInfo
- Publication number
- JPH07321342A JPH07321342A JP10542894A JP10542894A JPH07321342A JP H07321342 A JPH07321342 A JP H07321342A JP 10542894 A JP10542894 A JP 10542894A JP 10542894 A JP10542894 A JP 10542894A JP H07321342 A JPH07321342 A JP H07321342A
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- JP
- Japan
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- source
- resistance
- conductivity type
- concentration
- length
- Prior art date
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- Pending
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 ソース配線のレイアウトに関して、配線抵抗
の影響を抑えつつ、少ないパッド数でレイアウト可能に
すること。 【構成】 中濃度の第１の導電型からなる半導体表面
に、高濃度の前記第１の導電型からなる直線状のソース
領域２と高濃度の第２の導電型からなる直線状のゲート
領域３とを交互に複数本配置し、前記半導体裏面側全面
に高濃度の前記第１の導電型からなるドレイン領域を配
置させた縦型の接合型電界効果トランジスタにおいて、
前記ソース領域２からの配線材料のシート抵抗をＲS 、
ソースコンタクトの単位面積当たりのオン時抵抗をρC
としたとき、複数本配置する前記ソース領域２の１本当
たりの長さを√（ρC ／ＲS ）＝Ｌｅ以下に設定した。
の影響を抑えつつ、少ないパッド数でレイアウト可能に
すること。 【構成】 中濃度の第１の導電型からなる半導体表面
に、高濃度の前記第１の導電型からなる直線状のソース
領域２と高濃度の第２の導電型からなる直線状のゲート
領域３とを交互に複数本配置し、前記半導体裏面側全面
に高濃度の前記第１の導電型からなるドレイン領域を配
置させた縦型の接合型電界効果トランジスタにおいて、
前記ソース領域２からの配線材料のシート抵抗をＲS 、
ソースコンタクトの単位面積当たりのオン時抵抗をρC
としたとき、複数本配置する前記ソース領域２の１本当
たりの長さを√（ρC ／ＲS ）＝Ｌｅ以下に設定した。
Description
【０００１】
【産業上の利用分野】本発明は、縦型の接合型電界効果
トランジスタに関する。
トランジスタに関する。
【０００２】
【従来の技術】高速のスイッチング用デバイスの一つし
て、従来より、電界効果トランジスタ（ＦＥＴ）が知ら
れている。このＦＥＴとしては、接合型ＦＥＴ（Ｊ‐Ｆ
ＥＴ）とＭＯＳ型（ＭＯＳ‐ＦＥＴ）とがある。ここ
に、Ｊ‐ＦＥＴはＭＯＳ‐ＦＥＴに比べて、一般に、 オン抵抗（Ｒon）が低い 入力レベルなどに対するオン抵抗変化が少ない 絶縁破壊の問題がなく取扱が容易である スイッチング速度が速い 等の利点がある。
て、従来より、電界効果トランジスタ（ＦＥＴ）が知ら
れている。このＦＥＴとしては、接合型ＦＥＴ（Ｊ‐Ｆ
ＥＴ）とＭＯＳ型（ＭＯＳ‐ＦＥＴ）とがある。ここ
に、Ｊ‐ＦＥＴはＭＯＳ‐ＦＥＴに比べて、一般に、 オン抵抗（Ｒon）が低い 入力レベルなどに対するオン抵抗変化が少ない 絶縁破壊の問題がなく取扱が容易である スイッチング速度が速い 等の利点がある。
【０００３】ここに、従来のＪ‐ＦＥＴは、同一表面上
にゲート、ソース及びドレインを配置させたプレーナ型
として構成されている。このようなプレーナ型ではゲー
ト領域を不純物拡散で形成するため、小型化することが
難しく、オン時抵抗は数１００Ω程度と高いのが一般的
となっている。これに対して、オン時抵抗を下げるた
め、電流を基板厚み方向に流し、かつ、ソースを２次元
的に配置し実効ソース長を長くした縦型のＪ‐ＦＥＴが
考えられている。例えば、B.J.Baliga,“A PowerJuncti
on Gate Field-Effect Transisitor Structure with Hi
gh Blocking Gain”,IEEE Trans.Electron Dev.ED27,pp
368-373,1980 なる文献中に示されるＦＥＴでは、高い
ドレイン電圧（４００Ｖ以上）をスイッチングするた
め、低不純物濃度で厚いエピタキシャル基板を用い、オ
ン時抵抗はソース本数６０本で２０Ω程度が報告されて
いる。
にゲート、ソース及びドレインを配置させたプレーナ型
として構成されている。このようなプレーナ型ではゲー
ト領域を不純物拡散で形成するため、小型化することが
難しく、オン時抵抗は数１００Ω程度と高いのが一般的
となっている。これに対して、オン時抵抗を下げるた
め、電流を基板厚み方向に流し、かつ、ソースを２次元
的に配置し実効ソース長を長くした縦型のＪ‐ＦＥＴが
考えられている。例えば、B.J.Baliga,“A PowerJuncti
on Gate Field-Effect Transisitor Structure with Hi
gh Blocking Gain”,IEEE Trans.Electron Dev.ED27,pp
368-373,1980 なる文献中に示されるＦＥＴでは、高い
ドレイン電圧（４００Ｖ以上）をスイッチングするた
め、低不純物濃度で厚いエピタキシャル基板を用い、オ
ン時抵抗はソース本数６０本で２０Ω程度が報告されて
いる。
【０００４】
【発明が解決しようとする課題】ところで、近年、ノー
ト型パソコン或いは携帯電話等のバッテリ駆動の携帯用
電子機器の普及が目覚ましい。これらの携帯用電子機器
は、低消費電力であることが望ましく、使用される電子
デバイスの電源電圧の低電圧化とデバイスのオン時抵抗
Ｒonの低減などにより、低消費電力化が図られている。
ト型パソコン或いは携帯電話等のバッテリ駆動の携帯用
電子機器の普及が目覚ましい。これらの携帯用電子機器
は、低消費電力であることが望ましく、使用される電子
デバイスの電源電圧の低電圧化とデバイスのオン時抵抗
Ｒonの低減などにより、低消費電力化が図られている。
【０００５】ここに、前述した縦型のＪ‐ＦＥＴでは、 ソース‐ドレイン間を短くすることが容易である 電源電圧が低い場合には不純物濃度が高く薄いエピ
タキシャル基板を使用できる 直線状のソース、ゲートを交互に、或いは、セル状
に２次元的に配置して実効的にソース長を長くすること
が容易である ことから、オン時抵抗Ｒonを低くすることが可能であ
る。
タキシャル基板を使用できる 直線状のソース、ゲートを交互に、或いは、セル状
に２次元的に配置して実効的にソース長を長くすること
が容易である ことから、オン時抵抗Ｒonを低くすることが可能であ
る。
【０００６】しかし、上記の実効ソース長は、長けれ
ば長いほど、デバイスのオン時抵抗Ｒonを低くすること
ができるが、ゲートに起因する入力容量がこのソース長
に比例して大きくなるため、デバイス損失の観点からは
ソース長には限度がある。
ば長いほど、デバイスのオン時抵抗Ｒonを低くすること
ができるが、ゲートに起因する入力容量がこのソース長
に比例して大きくなるため、デバイス損失の観点からは
ソース長には限度がある。
【０００７】この点、適切な長さの実効ソース長を２次
元的にレイアウトする最も簡単な方法としては、実効ソ
ース長を適当な長さの単位ソース長に分割し、これらの
単位ソース長による複数本のソースを並列に配置し、ソ
ース配線材料により電気的に接続することにより実現で
きる。図６はこの例として、デバイス表面におけるゲー
トＧとソースＳとの配線のレイアウトを簡略化して示す
ものである。
元的にレイアウトする最も簡単な方法としては、実効ソ
ース長を適当な長さの単位ソース長に分割し、これらの
単位ソース長による複数本のソースを並列に配置し、ソ
ース配線材料により電気的に接続することにより実現で
きる。図６はこの例として、デバイス表面におけるゲー
トＧとソースＳとの配線のレイアウトを簡略化して示す
ものである。
【０００８】しかし、エピタキシャル基板の高濃度化及
び薄層化により、オン時抵抗Ｒonが小さく設計されたデ
バイスでは、従来問題にならなかったソース領域からパ
ッドまでのソース配線抵抗が無視できなくなり、単位ソ
ース長が長すぎればこの配線抵抗が大きくなり、ソース
長に対応した抵抗の減少を期待できないものとなってし
まう。
び薄層化により、オン時抵抗Ｒonが小さく設計されたデ
バイスでは、従来問題にならなかったソース領域からパ
ッドまでのソース配線抵抗が無視できなくなり、単位ソ
ース長が長すぎればこの配線抵抗が大きくなり、ソース
長に対応した抵抗の減少を期待できないものとなってし
まう。
【０００９】
【課題を解決するための手段】中濃度の第１の導電型か
らなる半導体表面に、高濃度の前記第１の導電型からな
る直線状のソース領域と高濃度の第２の導電型からなる
直線状のゲート領域とを交互に複数本配置し、前記半導
体裏面側全面に高濃度の前記第１の導電型からなるドレ
イン領域を配置させた縦型の接合型電界効果トランジス
タにおいて、前記ソース領域からの配線材料のシート抵
抗をＲS 、ソースコンタクトの単位面積当たりのオン時
抵抗をρC としたとき、複数本配置する前記ソース領域
の１本当たりの長さを√（ρC ／ＲS ）以下に設定し
た。
らなる半導体表面に、高濃度の前記第１の導電型からな
る直線状のソース領域と高濃度の第２の導電型からなる
直線状のゲート領域とを交互に複数本配置し、前記半導
体裏面側全面に高濃度の前記第１の導電型からなるドレ
イン領域を配置させた縦型の接合型電界効果トランジス
タにおいて、前記ソース領域からの配線材料のシート抵
抗をＲS 、ソースコンタクトの単位面積当たりのオン時
抵抗をρC としたとき、複数本配置する前記ソース領域
の１本当たりの長さを√（ρC ／ＲS ）以下に設定し
た。
【００１０】
【作用】縦型の接合型電界効果トランジスタのソース配
線のレイアウトに関して、電気特性を満足するのに必要
なソース長を実現するために、複数本配置するソース領
域の１本当たりの長さを、その長さ当たりの配線抵抗と
デバイスコンダクタンスとから適切な値に設定している
ので、配線抵抗の影響を抑えて、少ないパッド数でレイ
アウトすることができる。
線のレイアウトに関して、電気特性を満足するのに必要
なソース長を実現するために、複数本配置するソース領
域の１本当たりの長さを、その長さ当たりの配線抵抗と
デバイスコンダクタンスとから適切な値に設定している
ので、配線抵抗の影響を抑えて、少ないパッド数でレイ
アウトすることができる。
【００１１】
【実施例】本発明の一実施例を図１ないし図５に基づい
て説明する。まず、単位縦型Ｊ‐ＦＥＴの断面構成及び
抵抗成分を模式的に示す図２を参照して、縦型Ｊ‐ＦＥ
Ｔの概要を前述した問題点を含めて説明する。ここで
は、ｎチャネルＪ‐ＦＥＴを例にとり説明するものであ
り、第１の導電型はｎ型、第２の導電型はｐ型とされて
いる。ｎ型Ｓｉエピタキシャル層（中濃度のｎ型の半導
体）１の表面には、高濃度ｎ型のＳｉ領域によるソース
領域２と、高濃度ｐ型のＳｉ領域によるゲート領域３と
が、直線状に形成されている。また、ｎ型Ｓｉエピタキ
シャル層１の裏面側には高濃度ｎ型のＳｉ基板がドレイ
ン領域４として全面的に配置されている。なお、図２で
は、図が煩雑になるのを避けるため、ソース端子やドレ
イン端子からの配線は省略してある。
て説明する。まず、単位縦型Ｊ‐ＦＥＴの断面構成及び
抵抗成分を模式的に示す図２を参照して、縦型Ｊ‐ＦＥ
Ｔの概要を前述した問題点を含めて説明する。ここで
は、ｎチャネルＪ‐ＦＥＴを例にとり説明するものであ
り、第１の導電型はｎ型、第２の導電型はｐ型とされて
いる。ｎ型Ｓｉエピタキシャル層（中濃度のｎ型の半導
体）１の表面には、高濃度ｎ型のＳｉ領域によるソース
領域２と、高濃度ｐ型のＳｉ領域によるゲート領域３と
が、直線状に形成されている。また、ｎ型Ｓｉエピタキ
シャル層１の裏面側には高濃度ｎ型のＳｉ基板がドレイ
ン領域４として全面的に配置されている。なお、図２で
は、図が煩雑になるのを避けるため、ソース端子やドレ
イン端子からの配線は省略してある。
【００１２】これによれば、オン時抵抗Ｒonは、Ｊ‐Ｆ
ＥＴ抵抗Ｒj とｎ型Ｓｉエピタキシャル層１の拡がり抵
抗Ｒepi と基板抵抗Ｒsub とソースコンタクト抵抗Ｒc1
とドレインコンタクト抵抗Ｒc2との総和であることが分
かる。一般に、このような縦型Ｊ‐ＦＥＴでは、単位デ
バイスを縮小することでオン時抵抗Ｒonを低減させる方
法がとられる。しかし、前述したように単位デバイスを
縮小することによりソースコンタクトの面積も減少し、
ソースコンタクト抵抗Ｒc1が増加してしまう。このよう
に増加するソースコンタクト抵抗Ｒc1は全体のオン時抵
抗Ｒonを増加させる一因となるので、デバイス縮小化に
よるオン時抵抗Ｒonの低減効果は不十分なことも分か
る。
ＥＴ抵抗Ｒj とｎ型Ｓｉエピタキシャル層１の拡がり抵
抗Ｒepi と基板抵抗Ｒsub とソースコンタクト抵抗Ｒc1
とドレインコンタクト抵抗Ｒc2との総和であることが分
かる。一般に、このような縦型Ｊ‐ＦＥＴでは、単位デ
バイスを縮小することでオン時抵抗Ｒonを低減させる方
法がとられる。しかし、前述したように単位デバイスを
縮小することによりソースコンタクトの面積も減少し、
ソースコンタクト抵抗Ｒc1が増加してしまう。このよう
に増加するソースコンタクト抵抗Ｒc1は全体のオン時抵
抗Ｒonを増加させる一因となるので、デバイス縮小化に
よるオン時抵抗Ｒonの低減効果は不十分なことも分か
る。
【００１３】ところで、実効ソース長は、ＦＥＴの電力
損失が最小となるように選定される。ここに、スイッチ
ング用のＦＥＴでの電力損失は、導通損失とスイッチン
グ損失との和であり、ドレイン電流をＩd 、入力容量を
Ｃi 、ゲート電圧をＶg 、スイッチング周波数をｆ、デ
ューティをＤとすれば、電力損失Ｐlossは、 Ｐloss＝Ｉd 2×Ｒon×Ｄ＋Ｃi×Ｖg 2×ｆ ………………………（１） で表される。さらに、Ｒon＝ＲL ／Ｌ、Ｃi ＝ＣL ×
Ｌ、Ｌ；実効ソース長とすれば、 Ｐloss＝Ｉd 2×(ＲL ／Ｌ)×Ｄ＋ＣL ×Ｌ×Ｖg 2×ｆ ………（２） となる。
損失が最小となるように選定される。ここに、スイッチ
ング用のＦＥＴでの電力損失は、導通損失とスイッチン
グ損失との和であり、ドレイン電流をＩd 、入力容量を
Ｃi 、ゲート電圧をＶg 、スイッチング周波数をｆ、デ
ューティをＤとすれば、電力損失Ｐlossは、 Ｐloss＝Ｉd 2×Ｒon×Ｄ＋Ｃi×Ｖg 2×ｆ ………………………（１） で表される。さらに、Ｒon＝ＲL ／Ｌ、Ｃi ＝ＣL ×
Ｌ、Ｌ；実効ソース長とすれば、 Ｐloss＝Ｉd 2×(ＲL ／Ｌ)×Ｄ＋ＣL ×Ｌ×Ｖg 2×ｆ ………（２） となる。
【００１４】この結果、例えば、ソースコンタクト幅１
μｍで、ＲL ＝３．１×１０4 Ω・μｍ、ＣL ＝３．４
×１０~15 Ｆ／μｍ、Ｉd ＝８Ａ、Ｖg ＝７Ｖ、Ｄ＝５
０％、ｆ＝３ＭＨｚとした場合、ソース長に対するデバ
イス損失の曲線は図３に示すようなものとなり、最小の
損失を与える実効ソース長Ｌは１．４×１０6 μｍと見
積もることができる。
μｍで、ＲL ＝３．１×１０4 Ω・μｍ、ＣL ＝３．４
×１０~15 Ｆ／μｍ、Ｉd ＝８Ａ、Ｖg ＝７Ｖ、Ｄ＝５
０％、ｆ＝３ＭＨｚとした場合、ソース長に対するデバ
イス損失の曲線は図３に示すようなものとなり、最小の
損失を与える実効ソース長Ｌは１．４×１０6 μｍと見
積もることができる。
【００１５】このような実効ソース長を２次元的にレイ
アウトするには、直線状のソース及びゲートの繰り返し
パターンとし（図６参照）、アルミニウムなどの配線材
料によって電気的に並列に接続することで容易に実現で
きる。
アウトするには、直線状のソース及びゲートの繰り返し
パターンとし（図６参照）、アルミニウムなどの配線材
料によって電気的に並列に接続することで容易に実現で
きる。
【００１６】しかし、前述したように、ソース及びゲー
トのパッド数を少なくするために単位ソース長を長くす
ればソース配線材料の抵抗に起因するコンタクト抵抗が
大きくなってしまい、また、逆に単位ソース長を短くし
すぎるとパッド数が多くなり実装が煩雑になってしまう
不都合がある。
トのパッド数を少なくするために単位ソース長を長くす
ればソース配線材料の抵抗に起因するコンタクト抵抗が
大きくなってしまい、また、逆に単位ソース長を短くし
すぎるとパッド数が多くなり実装が煩雑になってしまう
不都合がある。
【００１７】ソース１本当たりのデバイス構成を模式的
に示す図４を参照してより詳細に説明する。ソース・パ
ッドの一端からソース領域２にアルミニウム等の金属配
線５で電極を取り出す場合、その電気回路は図４に示す
ような分布定数回路と考えられる。従って、このような
デバイスではオン時抵抗Ｒonは金属配線５の抵抗Ｒと半
導体（ｎ型Ｓｉエピタキシャル層１）内のコンダクタン
スＧとからなる分布定数回路で検討する必要がある。
に示す図４を参照してより詳細に説明する。ソース・パ
ッドの一端からソース領域２にアルミニウム等の金属配
線５で電極を取り出す場合、その電気回路は図４に示す
ような分布定数回路と考えられる。従って、このような
デバイスではオン時抵抗Ｒonは金属配線５の抵抗Ｒと半
導体（ｎ型Ｓｉエピタキシャル層１）内のコンダクタン
スＧとからなる分布定数回路で検討する必要がある。
【００１８】いま、ソース電極のシート抵抗をＲS 、半
導体（ｎ型Ｓｉエピタキシャル層１）内の各抵抗Ｒj ，
Ｒepi ，Ｒsub を考慮した単位ソースコンタクト面積当
たりの抵抗をρC とすると、伝送線路モデルから、ソー
ス‐ドレイン抵抗Ｒは、（３）式で与えられる。なお、
（３）式において、Ｌｅ＝√（ρC ／ＲS ）である。
導体（ｎ型Ｓｉエピタキシャル層１）内の各抵抗Ｒj ，
Ｒepi ，Ｒsub を考慮した単位ソースコンタクト面積当
たりの抵抗をρC とすると、伝送線路モデルから、ソー
ス‐ドレイン抵抗Ｒは、（３）式で与えられる。なお、
（３）式において、Ｌｅ＝√（ρC ／ＲS ）である。
【００１９】
【数１】
【００２０】例えば、ソース電極を抵抗率２．８×１０
~6Ω・ｃｍのアルミニウム製で幅２μｍ，厚さ０．６μ
ｍ、ソースコンタクト幅Ｗ＝１μｍのものとし、半導体
（ｎ型Ｓｉエピタキシャル層１）内部の抵抗を単位ソー
スコンタクト面積当たりの抵抗ρC ＝３．０Ω・ｃｍ2
とした場合のオン時抵抗Ｒonの１本当たりのソース長依
存性を求めてみたところ、図５中に示すようになったも
のである。この図４では、ソース配線抵抗を考慮しない
場合の計算結果も併せてプロットしてある。この図５に
示す特性によれば、配線抵抗を考慮しない場合にはオン
時抵抗Ｒonは実効ソース長Ｌに反比例するのに対して、
配線抵抗を考慮した場合には、Ｌｅ以上のソース長では
オン時抵抗Ｒonの減少は飽和してほぼ一定値になってし
まうことが分かる。
~6Ω・ｃｍのアルミニウム製で幅２μｍ，厚さ０．６μ
ｍ、ソースコンタクト幅Ｗ＝１μｍのものとし、半導体
（ｎ型Ｓｉエピタキシャル層１）内部の抵抗を単位ソー
スコンタクト面積当たりの抵抗ρC ＝３．０Ω・ｃｍ2
とした場合のオン時抵抗Ｒonの１本当たりのソース長依
存性を求めてみたところ、図５中に示すようになったも
のである。この図４では、ソース配線抵抗を考慮しない
場合の計算結果も併せてプロットしてある。この図５に
示す特性によれば、配線抵抗を考慮しない場合にはオン
時抵抗Ｒonは実効ソース長Ｌに反比例するのに対して、
配線抵抗を考慮した場合には、Ｌｅ以上のソース長では
オン時抵抗Ｒonの減少は飽和してほぼ一定値になってし
まうことが分かる。
【００２１】よって、実効ソース長Ｌを長くしてオン時
抵抗Ｒonを減少させようとする場合、適切な長さの単位
ソース長で複数本並列にレイアウトすることが必要なこ
とが分かる。その適切な単位ソース長として、Ｌｅ＝√
（ρC ／ＲS ）以下であれば、ソース配線抵抗の影響を
抑制し得ることも分かる。
抵抗Ｒonを減少させようとする場合、適切な長さの単位
ソース長で複数本並列にレイアウトすることが必要なこ
とが分かる。その適切な単位ソース長として、Ｌｅ＝√
（ρC ／ＲS ）以下であれば、ソース配線抵抗の影響を
抑制し得ることも分かる。
【００２２】そこで、本実施例の縦型Ｊ‐ＦＥＴでは、
単位ソース長をソース配線のシート抵抗ＲS と半導体内
の単位ソースコンタクト面積当たりの抵抗ρC とから、
Ｌｅ＝√（ρC ／ＲS ）として求まる値Ｌｅを上限とし
て、このＬｅ以下の長さとなるようにしてレイアウトさ
せるようにしたものである。これにより、配線抵抗の影
響を極力抑えつつ低いオン時抵抗Ｒonのデバイスを提供
できるものとなる。
単位ソース長をソース配線のシート抵抗ＲS と半導体内
の単位ソースコンタクト面積当たりの抵抗ρC とから、
Ｌｅ＝√（ρC ／ＲS ）として求まる値Ｌｅを上限とし
て、このＬｅ以下の長さとなるようにしてレイアウトさ
せるようにしたものである。これにより、配線抵抗の影
響を極力抑えつつ低いオン時抵抗Ｒonのデバイスを提供
できるものとなる。
【００２３】このような構成に関して、具体例に基づき
効果を明らかにする。ここでは、ｎ型Ｓｉエピタキシャ
ル基板に繰り返しピッチ７μｍで縦型Ｊ‐ＦＥＴを試作
した。ここに、ｎ型Ｓｉエピタキシャル基板におけるｎ
型Ｓｉエピタキシャル層１の厚さは５μｍ、濃度Ｎd は
５×１０15／ｃｍ3 、基板をなすドレイン領域４はその
基板抵抗Ｒsub が十分小さくなる濃度及び厚さとされて
いる。ｐ型のゲート領域３の拡散深さは約２μｍ、ゲー
ト領域３間の距離は約１．９μｍとされている。また、
ソース領域２に対する金属配線５の材料はアルミニウム
とし、その幅が２μｍ、厚さが０．６μｍ、ソース領域
２とのコンタクト幅Ｗは１μｍとされている。また、ソ
ース領域２はイオン注入法により、Ａｓイオンを３０ｋ
ｅＶでドーズ量２×１０15／ｃｍ2 で注入し、金属配線
５のアルミニウムと半導体（ｎ型Ｓｉエピタキシャル層
１）表面での接触抵抗が小さくなるように配慮されてい
る。
効果を明らかにする。ここでは、ｎ型Ｓｉエピタキシャ
ル基板に繰り返しピッチ７μｍで縦型Ｊ‐ＦＥＴを試作
した。ここに、ｎ型Ｓｉエピタキシャル基板におけるｎ
型Ｓｉエピタキシャル層１の厚さは５μｍ、濃度Ｎd は
５×１０15／ｃｍ3 、基板をなすドレイン領域４はその
基板抵抗Ｒsub が十分小さくなる濃度及び厚さとされて
いる。ｐ型のゲート領域３の拡散深さは約２μｍ、ゲー
ト領域３間の距離は約１．９μｍとされている。また、
ソース領域２に対する金属配線５の材料はアルミニウム
とし、その幅が２μｍ、厚さが０．６μｍ、ソース領域
２とのコンタクト幅Ｗは１μｍとされている。また、ソ
ース領域２はイオン注入法により、Ａｓイオンを３０ｋ
ｅＶでドーズ量２×１０15／ｃｍ2 で注入し、金属配線
５のアルミニウムと半導体（ｎ型Ｓｉエピタキシャル層
１）表面での接触抵抗が小さくなるように配慮されてい
る。
【００２４】このとき、単位ソース長は以下のように設
定した。上述したようなゲート構造とした時の半導体
（ｎ型Ｓｉエピタキシャル層１）内部の抵抗は、ソース
コンタクトで単位面積当たりρC ＝３．５４Ω・ｃｍ2
であると予想される。また、使用条件は、駆動周波数ｆ
＝３ＭＨｚ、スイッチングするドレイン電流Ｉd ＝８
Ａ、ゲート電圧Ｖg ＝７Ｖ、デューティＤ＝５０％とし
た。この場合、損失が最小となるソース長を計算すれば
約１．４×１０6 μｍと求まる。次に、このソース長を
複数のソース本数で実現するための最適な単位ソース長
は、上述したような本実施例の方式、即ち、Ｌｅ以下と
なるように決定した。この場合、Ｌｅは１２３２μｍと
なるので、この具体例では、単位ソース長を８００μｍ
に設定した。よって、ソース本数は１７６０本とし、１
ブロック当たり４４０本として４ブロック用意したレイ
アウト構成とした。図１はこのようなソース及びゲート
配線のレイアウトを模式的に示すものである。このよう
に設計されたデバイスのオン時抵抗Ｒonの設計値は３４
ｍΩと小さくなったものである。さらに、このような設
計値に基づき試作されたデバイスの特性を測定した結
果、オン時抵抗Ｒonの実測値は４０ｍΩと小さくなった
ものである。なお、この実測値は、ソース・パッドに針
を当てて測定したもので、実装された状態のものではな
い。以上、まとめると、オン時抵抗Ｒonは表１に示すよ
うになったものである。
定した。上述したようなゲート構造とした時の半導体
（ｎ型Ｓｉエピタキシャル層１）内部の抵抗は、ソース
コンタクトで単位面積当たりρC ＝３．５４Ω・ｃｍ2
であると予想される。また、使用条件は、駆動周波数ｆ
＝３ＭＨｚ、スイッチングするドレイン電流Ｉd ＝８
Ａ、ゲート電圧Ｖg ＝７Ｖ、デューティＤ＝５０％とし
た。この場合、損失が最小となるソース長を計算すれば
約１．４×１０6 μｍと求まる。次に、このソース長を
複数のソース本数で実現するための最適な単位ソース長
は、上述したような本実施例の方式、即ち、Ｌｅ以下と
なるように決定した。この場合、Ｌｅは１２３２μｍと
なるので、この具体例では、単位ソース長を８００μｍ
に設定した。よって、ソース本数は１７６０本とし、１
ブロック当たり４４０本として４ブロック用意したレイ
アウト構成とした。図１はこのようなソース及びゲート
配線のレイアウトを模式的に示すものである。このよう
に設計されたデバイスのオン時抵抗Ｒonの設計値は３４
ｍΩと小さくなったものである。さらに、このような設
計値に基づき試作されたデバイスの特性を測定した結
果、オン時抵抗Ｒonの実測値は４０ｍΩと小さくなった
ものである。なお、この実測値は、ソース・パッドに針
を当てて測定したもので、実装された状態のものではな
い。以上、まとめると、オン時抵抗Ｒonは表１に示すよ
うになったものである。
【００２５】
【表１】
【００２６】表１に示す結果によれば、配線抵抗を考慮
した設計値と実測値とはほぼ等しく、配線抵抗によるオ
ン時抵抗Ｒonの増加があることを示している。ソース長
をより長くすれば、さらに配線抵抗の影響が大きくなる
ことは明白である。
した設計値と実測値とはほぼ等しく、配線抵抗によるオ
ン時抵抗Ｒonの増加があることを示している。ソース長
をより長くすれば、さらに配線抵抗の影響が大きくなる
ことは明白である。
【００２７】なお、本実施例では、ｎチャネルＪ‐ＦＥ
Ｔを例にとり説明したが、ｐチャネルＪ‐ＦＥＴの場合
にも同様に適用し得ることはもちろんである。
Ｔを例にとり説明したが、ｐチャネルＪ‐ＦＥＴの場合
にも同様に適用し得ることはもちろんである。
【００２８】ちなみに、ソース・パッドが両端に形成で
きるＪ‐ＦＥＴの場合であれば、その単位ソース長をＬ
ｅの２倍とし得ることは明白である。
きるＪ‐ＦＥＴの場合であれば、その単位ソース長をＬ
ｅの２倍とし得ることは明白である。
【００２９】
【発明の効果】本発明の接合型電界効果トランジスタに
よれば、中濃度の第１の導電型からなる半導体表面に、
高濃度の前記第１の導電型からなる直線状のソース領域
と高濃度の第２の導電型からなる直線状のゲート領域と
を交互に複数本配置し、前記半導体裏面側全面に高濃度
の前記第１の導電型からなるドレイン領域を配置させた
縦型の接合型電界効果トランジスタにおいて、前記ソー
ス領域からの配線材料のシート抵抗をＲS 、ソースコン
タクトの単位面積当たりのオン時抵抗をρC としたと
き、複数本配置する前記ソース領域の１本当たりの長さ
を√（ρC ／ＲS ）以下に設定したので、ソース配線の
レイアウトに関して、配線抵抗の影響を抑えつつ、少な
いパッド数でレイアウトすることができる。
よれば、中濃度の第１の導電型からなる半導体表面に、
高濃度の前記第１の導電型からなる直線状のソース領域
と高濃度の第２の導電型からなる直線状のゲート領域と
を交互に複数本配置し、前記半導体裏面側全面に高濃度
の前記第１の導電型からなるドレイン領域を配置させた
縦型の接合型電界効果トランジスタにおいて、前記ソー
ス領域からの配線材料のシート抵抗をＲS 、ソースコン
タクトの単位面積当たりのオン時抵抗をρC としたと
き、複数本配置する前記ソース領域の１本当たりの長さ
を√（ρC ／ＲS ）以下に設定したので、ソース配線の
レイアウトに関して、配線抵抗の影響を抑えつつ、少な
いパッド数でレイアウトすることができる。
【図１】本発明の一実施例のゲート及びソース配線のレ
イアウトを示す模式図である。
イアウトを示す模式図である。
【図２】縦型Ｊ‐ＦＥＴのオン時抵抗の内訳を含めて示
す断面構造図である。
す断面構造図である。
【図３】その実効ソース長とデバイス損失との関係を示
す特性図である。
す特性図である。
【図４】ソース１本当たりの分布定数回路を説明するた
めの斜視図である。
めの斜視図である。
【図５】ソース１本当たりのオン時抵抗Ｒonの単位ソー
ス長依存性を示す特性図である。
ス長依存性を示す特性図である。
【図６】従来のゲート及びソース配線のレイアウトを示
す模式図である。
す模式図である。
【符号の説明】 １ 半導体 ２ ソース領域 ３ ゲート領域 ４ ドレイン領域
Claims (1)
- 【請求項１】 中濃度の第１の導電型からなる半導体表
面に、高濃度の前記第１の導電型からなる直線状のソー
ス領域と高濃度の第２の導電型からなる直線状のゲート
領域とを交互に複数本配置し、前記半導体裏面側全面に
高濃度の前記第１の導電型からなるドレイン領域を配置
させた縦型の接合型電界効果トランジスタにおいて、前
記ソース領域からの配線材料のシート抵抗をＲS 、ソー
スコンタクトの単位面積当たりのオン時抵抗をρC とし
たとき、複数本配置する前記ソース領域の１本当たりの
長さを√（ρC ／ＲS ）以下に設定したことを特徴とす
る接合型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10542894A JPH07321342A (ja) | 1994-05-19 | 1994-05-19 | 接合型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10542894A JPH07321342A (ja) | 1994-05-19 | 1994-05-19 | 接合型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07321342A true JPH07321342A (ja) | 1995-12-08 |
Family
ID=14407336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10542894A Pending JPH07321342A (ja) | 1994-05-19 | 1994-05-19 | 接合型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07321342A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008007467A1 (fr) * | 2006-07-12 | 2008-01-17 | Kabushiki Kaisha Toshiba | Transistor à effet de champ |
-
1994
- 1994-05-19 JP JP10542894A patent/JPH07321342A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008007467A1 (fr) * | 2006-07-12 | 2008-01-17 | Kabushiki Kaisha Toshiba | Transistor à effet de champ |
| US7755112B2 (en) | 2006-07-12 | 2010-07-13 | Kabushiki Kaisha Toshiba | Field effect transistor with air bridge |
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