CN216213475U - 屏蔽栅沟槽型功率mosfet器件 - Google Patents

Abstract

本实用新型提供一种屏蔽栅沟槽型功率MOSFET器件，包括衬底，衬底上形成有外延层；沟槽，位于外延层内，且沿外延层的厚度方向延伸，沟槽的上部空间设置有多晶硅栅极，下部空间设置有屏蔽栅；第一介质层，位于沟槽的内部，包裹屏蔽栅；其中，屏蔽栅的中间位置对应的第一介质层包括沿沟槽的侧壁依次设置的第一氧化层、氮化层及第二氧化层。本实用新型将屏蔽栅的中间位置对应的第一介质层设置为层叠结构，提高介电常数，增大源漏电容，相同耐压下可耗尽更多的电荷，提高外延层的掺杂浓度，降低了单位面积的导通电阻，节省了芯片面积，对小功率驱动、功率放大应用、中低频开关应用都是非常有利。

Description

屏蔽栅沟槽型功率MOSFET器件

技术领域

本实用新型涉及半导体器件制造领域，特别是涉及一种屏蔽栅沟槽型功率MOSFET器件。

背景技术

随着电子消费产品需求的增长，功率MOSFET的需求越来越大，例如磁盘驱动，汽车电子以及功率器件等等方面。沟槽型MOSFET(Trench MOS)由于其器件的集成度较高，导通电阻较低，具有较低的栅-漏电荷密度、较大的电流容量，因而具备较低的开关损耗和较快的开关速度，被广泛地应用在低压功率领域。

现有的一种的屏蔽栅沟槽型功率MOSFET器件如图1所示，在外延层10内形成有沟槽11，通过屏蔽栅结构，栅漏电容完全转换为源漏电容，栅漏电容得以消除。另外，在关断状态(栅源端接0电位)，由于底部屏蔽栅介质层存在，产生横向耗尽，从而提高击穿电压BV。

如图1所示，作为屏蔽栅沟槽型功率MOSFET的屏蔽栅(通常也称为源多晶硅，Source Ploy)12与外延层10(EPI)之间的介质层13，其介电常数越高，Cds(源漏电容)越大，相同耐压下可耗尽更多的电荷，因而可采用掺杂更浓的EPI，从而降低了单位面积的导通电阻(RSP)，进而可以采用更小的芯片面积来达到目标参数；如果维持导通电阻不变，则Cds增大50％以上，Cgd(栅漏电容)、Cgs(栅源电容)可以降低到介电常数所升高的倍数的倒数倍，但Cds(源漏电容)相比较而言不降反升，会导致Qds(输出电荷)增加，开关损耗较大。现有技术是单一介电常数的介质(SiO₂)或两种介电常数的介质(SiO₂和Si₃N₄)，作为屏蔽栅与外延层EPI之间的介质层，其结构设计都不是很合理，要么输出电容过大、要么耐压不够高或导通电阻不够小。

实用新型内容

本实用新型的目的在于提供一种屏蔽栅沟槽型功率MOSFET器件，以降低单位面积的导通电阻，节省芯片面积，。

为达到上述目的，本实用新型提供一种屏蔽栅沟槽型功率MOSFET器件，包括：

第一导电类型衬底，所述衬底上形成有第一导电类型的外延层；

沟槽，位于所述外延层内，且沿所述外延层的厚度方向延伸，所述沟槽的上部空间设置有多晶硅栅极，下部空间设置有屏蔽栅；

第一介质层，位于所述沟槽的内部，包裹所述屏蔽栅，以将所述屏蔽栅与所述外延层及所述多晶硅栅极隔离；

其中，所述屏蔽栅的中间位置对应的所述第一介质层包沿所述沟槽的侧壁依次设置的第一氧化层、氮化层及第二氧化层。

可选的，所述中间位置包括所述屏蔽栅的高度的1/4处至3/4处。

可选的，所述屏蔽栅的中间位置对应的外延层的掺杂浓度大于所述屏蔽栅的下部位置及底部位置对应的外延层的掺杂浓度。

可选的，所述屏蔽栅的上部位置对应的外延层的掺杂浓度小于所述屏蔽栅的下部位置及底部位置对应的外延层的掺杂浓度。

可选的，异于所述屏蔽栅的中间位置对应的所述第一介质层包括第三氧化层，所述第一氧化层、第二氧化层及第三氧化层的材料相同。

可选的，所述第一氧化层、所述第二氧化层及第三氧化层的材料均包括氧化硅，所述氮化层的材料包括氮化硅。

可选的，所述氮化层的横向截面宽度大于所述第一氧化层或所述第二氧化层的横向截面宽度。

可选的，所述第一导电类型包括N型，且所述第二导电类型包括P型；或者，所述第一导电类型包括P型，且所述第二导电类型包括N型。

可选的，所述沟槽内还包括第二介质层，位于所述多晶硅栅极的侧壁。

可选的，还包括：

第二导电类型的体区，位于所述第一导电类型的外延层内，且位于所述第二介质层的***；

第一导电类型的源区，位于所述第一导电类型的外延层内，且位于所述第二介质层的***，并位于所述第二导电类型的体区上方。

可选的，还包括：

栅极电极，与所述多晶硅栅极相连接；

源极电极，与所述第二导电类型的体区相连接；

漏极电极，位于所述第一导电类型的衬底的下表面。

综上所述，本实用新型提供的屏蔽栅沟槽型功率MOSFET器件中，屏蔽栅的中间位置对应的第一介质层包括沿所述沟槽的侧壁依次设置的第一氧化层、氮化层及第二氧化层，层叠结构设置的第一介质层介电常数大，源漏电容增大，相同耐压下可耗尽更多的电荷，因而可采用掺杂更浓的EPI，降低了单位面积的导通电阻，节省了芯片面积，对小功率驱动、功率放大应用、中低频开关应用都是非常有利。

附图说明

图1为一屏蔽栅沟槽型功率MOSFET器件的结构示意图；

图2为本实用新型实施例提供的屏蔽栅沟槽型功率MOSFET器件的结构示意图；

图3a至图3d为根据表1的仿真数据所作的雷达图。

附图标记说明：

10-外延层；11-沟槽；12-屏蔽栅；13-介质层；

100-衬底；101-外延层；110-沟槽；120-屏蔽栅；140-多晶硅栅极；130-第一介质层；131a-第一氧化层；131b-氮化层；131c-第二氧化层；132-第三氧化层；141-第二导电类型的体区；142-第一导电类型的源区；150-第二介质层；160-层间介质层；171-金属接触通孔；170-源极电极；180-漏极电极。

具体实施方式

以下结合附图和具体实施例对本实用新型的屏蔽栅沟槽型功率MOSFET器件作进一步详细说明。根据下面的说明和附图，本实用新型的优点和特征将更清楚，然而，需说明的是，本实用新型技术方案的构思可按照多种不同的形式实施，并不局限于在此阐述的特定实施例。附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本实用新型实施例的目的。

在说明书中的术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换，例如可使得本文所述的本实用新型实施例能够以不同于本文所述的或所示的其他顺序来操作。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。若某附图中的构件与其他附图中的构件相同，虽然在所有附图中都可轻易辨认出这些构件，但为了使附图的说明更为清楚，本说明书不会将所有相同构件的标号标于每一图中。

图2为本实施例提供的屏蔽栅沟槽型功率MOSFET器件的结构图。如图2所示，本实施例提供的屏蔽栅沟槽型功率MOSFET器件包括：

第一导电类型的衬底100，所述衬底100上形成有第一导电类型的外延层101；

沟槽110，位于所述外延层101内，且沿所述外延层101的厚度方向延伸，所述沟槽110的上部空间设置有多晶硅栅极140，下部空间设置有屏蔽栅120；

第一介质层130，位于所述沟槽110的内部，包裹所述屏蔽栅120，将所述屏蔽栅120与所述外延层101及所述多晶硅栅极140隔离；

其中，所述屏蔽栅120的中间位置对应的所述第一介质层130包括沿所述沟槽110的侧壁依次设置的第一氧化层131a、氮化层131b及第二氧化层131c。

具体的，本实施例中所述第一导电类型可以包括N型，此时，所述第二导电类型可以包括P型；相应的，所述第一导电类型可以包括P型，此时，所述第二导电类型可以包括N型。以下以N型屏蔽栅沟槽型功率MOSFET器件为例进行介绍。

所述第一导电类型的衬底100可以包括但不仅限于硅衬底、碳化硅衬底或锗硅衬底。优选地，本实施例中，所述第一导电类型的衬底100为硅衬底。具体的，所述第一导电类型的衬底100可以为通过对本征衬底进行第一导电类型的离子注入形成的衬底。所述第一导电类型的外延层101可以作为漂移区。

所述沟槽110的数量可以为一个，也可以为多个，其中，图2中以所述沟槽110的数量为三个作为示例，在实际示例中，所述沟槽110的数量并不以此为限。多个所述沟槽110沿垂直于所述沟槽110延伸的方向间隔排布。多个所述沟槽11可以等间距间隔排布，也可以不等间距间隔排布。

所述沟槽110的深度可以根据实际需要进行设定，优选地，所述沟槽110的深度小于所述第一导电类型的外延层101的厚度，所述沟槽110可以为深沟槽，所述沟槽110的深宽比可以均大于5:1，例如，所述沟槽11的深宽比可以大于15:1。

所述沟槽110内部空间划分为上半部和下半部两部分，其中上半部为多晶硅栅极140，下半部为屏蔽栅120。所述屏蔽栅120由沟槽110下半部的第一介质层130包裹，将所述屏蔽栅120与所述外延层101、所述多晶硅栅极140隔离，即所述屏蔽栅120的上部(包括顶部)、两侧以及下部(包括底部)均具有第一介质层130。

本实施例中，所述第一介质层130包括两部分，第一部分为位于所述屏蔽栅120的中间位置的所述第一介质层130，第二部分为异于所述屏蔽栅的中间位置对应的所述第一介质层130，即包括位于所述屏蔽栅120上部和下部的第一介质层130，其中，位于所述屏蔽栅120的顶部的第一介质层可以作为所述屏蔽栅120和所述多晶硅栅极140之间的栅间绝缘层。所述第一介质层130的第二部分包括第三氧化层132，所述第一氧化层131a、第二氧化层131c及第三氧化层132的材料相同，例如所述第一氧化层131a、第二氧化层131c及第三氧化层132的材料均为氧化硅，所述氮化层131b的材料为氮化硅，优选的，所述氮化层131b的横向截面宽度大于所述第一氧化层131a或所述第二氧化层131c的横向截面宽度。在本发明其他实施例中，所述第一氧化层131a、第二氧化层131c及第三氧化层132的材料也可以不同，在此不作具体限制。

所述沟槽110上半部为侧壁具有作为栅介质层的第二介质层150，所述第二介质层150的厚度远低于第一介质层130。所述第二介质层150的材料与所述第一介质层130中的第三氧化层132的材料相同，例如均为氧化硅，所述第二介质层150与所述第一介质层130融合衔接在一起，将所述沟槽110内的屏蔽栅120和多晶硅栅极140与外延层101隔离。

所述屏蔽栅沟槽型功率MOSFET器件还包括第二导电类型的体区(P-body)141和第一导电类型的源区(N-Plus)142，所述第二导电类型的体区141位于所述第一导电类型的外延层101内，且所述第二导电类型的体区141位于所述第二介质层142的***，第一导电类型的源区(N-Plus)142，所述第一导电类型的源区142位于所述第一导电类型的外延层101内，且位于所述第二介质层150的***，并位于所述第二导电类型的体区142上方。

所述屏蔽栅沟槽型功率MOSFET器件还包括：栅极电极(未示出)、源极电极170及漏极电极180，所述栅极电极与所述多晶硅栅极140相连接；所述源极电极170与所述第二导电类型的体区141相连接，如所述源极电极170通过贯穿所述层间介质层160的金属接触通孔171与所述第二导电类型的体区141相连接；所述漏极电极180位于所述第一导电类型的衬底100的下表面。作为示例，所述源极电极170、所述栅极电极及所述漏极电极180均可以包括金属电极，例如，铜电极、铝电极、金电极、银电极或镍电极等。

本实施例中，所述屏蔽栅120的中间位置包括所述屏蔽栅120的高度的1/4处至3/4处，优选的，所述中间位置位于所述屏蔽栅120的高度的1/3处至2/3处。

在所述屏蔽栅120的中间位置的第一介质层130设置为沿所述沟槽110的侧壁依次设置的第一氧化层131a、氮化层131b及第二氧化层131c，相比单一介电常数的介质层，介电常数大，相同耐压下耗尽区有较多的电荷，相同距离单位电荷间的作用力较小，因而利于抑制电场峰值，这样会得到耐压和导通电阻的优势，但Cds会是劣势，而由于避开了屏蔽栅120的上段，这一劣势会在很大程度上得到抑制，从而比单一介电常数更具优势。

如果所述屏蔽栅120的下部位置的第一介质层130设置为沿所述沟槽110的侧壁依次设置的第一氧化层131a、氮化层131b及第二氧化层131c，虽然对降低Cds更有利、第一介质层两个面附近相同距离单位电荷间的作用力较小，利于抑制电场，但由于相同耐压下其耗尽电荷更多(相同介质厚度的情况下增加1倍)从而导致沟槽110底部附近电场过高和器件耐压过低，从器件整体性能上没有优势；

如果所述屏蔽栅120的上部位置的第一介质层130设置为沿所述沟槽110的侧壁依次设置的第一氧化层131a、氮化层131b及第二氧化层131，虽然第一介质层两面附近相同距离单位电荷间的作用力较小，不利于抑制电场，但由于相同耐压下其耗尽电荷更多(相同介质厚度的情况下增加1倍)，从而导致PN结附近电场降低和器件耐压升高，而由于Cds过大，从器件整体性能上同样没有优势。

由于所述屏蔽栅120的中间位置第一介质层130的层叠结构的设置，且屏蔽栅120中间位置附近的外延层中Si中有更高的电荷密度，容许屏蔽栅120的中间位置对应的外延层EPI2有较浓的掺杂。也就是说，所述屏蔽栅120的中间位置对应的外延层EPI2的掺杂浓度为三层外延层(EPI1、EPI2及EPI3)中最高的。即所述屏蔽栅120的中间位置对应的外延层EPI2的掺杂浓度大于所述屏蔽栅120的上部位置对应的外延层EPI3的掺杂浓度、及所屏蔽栅120的下部位置对应的外延层EPI1的掺杂浓度。且所述屏蔽栅120的下部位置对应的外延层EPI1的掺杂浓度大于所述屏蔽栅120的上部位置对应的外延层EPI3的掺杂浓度.

另外，相比于传统屏蔽栅沟槽型功率MOSFET器件中采用单一介电材料的第一介质层，如果维持导通电阻不变，本实施例提供的屏蔽栅沟槽型功率MOSFET器件中Cds则已减小很多，Cgd、Cgs可以降低到介电常数所升高的倍数的倒数倍附近，具有很大的优势。

表1是针对传统屏蔽栅沟槽型功率MOSFET器件结构(图1)和本实施例提供的屏蔽栅沟槽型功率MOSFET器件结构(图2)进行仿真的仿真数据。图3a至图3d为根据表1的仿真数据所作的雷达图(图中的值代表所标参数所优化的倍数)。参考表1和图3a至图3d可知，相比于传统屏蔽栅沟槽型功率MOSFET器件，如果维持导通电阻不变，本实施例提供的屏蔽栅沟槽型功率MOSFET器件的Cds已减小很多，Cgd、Cgs可以降低到介电常数所升高的倍数的倒数倍附近。且本实施例提供的屏蔽栅沟槽型功率MOSFET器件结构中第一介质层中两种介电常数的材料层(第一、第二氧化层和氮化层)的布局(位于屏蔽栅中间位置)是最优的。

表1

根据仿真设计(图2，RSP为8mΩ·mm²)数据，相同的耐压(BV)和导通电阻(Ron)下相比于目前最优的传统结构(图1，RSP为11.3mΩ·mm²)，已可节省30％的芯片面积(Area)，输入电容(ciss)与反向传输电容(crss)已可降低50％以上，但由于高介电常数介质的弊端，输出电容(coss)约增加80％，如图3a和图3b所示；如果在相同的耐压(BV)和芯片面积(Area)下去比较，就是导通电阻(Ron)降低了30％，输入电容(ciss)降低了35％，反向传输电容(crss)降低了50％，输出电容(coss)约增加120％，如图3c和图3d所示。本实施例提供的高介电常数介质的SGT结构，输出电容得到很好的优化对于小功率驱动、功率放大应用、中低频开关应用都是非常有利的。如果与目前的相同耐压的普通传统结构(RSP约为16mΩ·mm²)相比，则可节省50％的芯片面积，这些电容降低的比例更大，输出电容增加的比例更小(相同导通电阻下增加的比例约为20％)，优势更为明显。

综上所述，本实用新型提供一种屏蔽栅沟槽型功率MOSFET器件，包括衬底，衬底上形成有外延层；沟槽，位于外延层内，且沿外延层的厚度方向延伸，沟槽的上部空间设置有多晶硅栅极，下部空间设置有屏蔽栅；第一介质层，位于沟槽的内部，包裹屏蔽栅；其中，屏蔽栅的中间位置对应的第一介质层包括沿沟槽的侧壁依次设置的第一氧化层、氮化层及第二氧化层。本实用新型将屏蔽栅的中间位置对应的第一介质层设置为层叠结构，提高介电常数，增大源漏电容，相同耐压下可耗尽更多的电荷，提高外延层的掺杂浓度，降低了单位面积的导通电阻，节省了芯片面积，对小功率驱动、功率放大应用、中低频开关应用都是非常有利。

上述描述仅是对本实用新型较佳实施例的描述，并非对本实用新型范围的任何限定，本实用新型领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (9)

1.一种屏蔽栅沟槽型功率MOSFET器件，其特征在于，包括：

第一导电类型的衬底，所述衬底上形成有第一导电类型的外延层；

沟槽，位于所述外延层内，且沿所述外延层的厚度方向延伸，所述沟槽的上部空间设置有多晶硅栅极，下部空间设置有屏蔽栅；

第一介质层，位于所述沟槽的内部，包裹所述屏蔽栅，将所述屏蔽栅与所述外延层及所述多晶硅栅极隔离；

其中，所述屏蔽栅的中间位置对应的所述第一介质层包括沿所述沟槽的侧壁依次设置的第一氧化层、氮化层及第二氧化层。

2.根据权利要求1所述的屏蔽栅沟槽型功率MOSFET器件，其特征在于，所述中间位置包括所述屏蔽栅的高度的1/4处至3/4处。

3.根据权利要求1所述的屏蔽栅沟槽型功率MOSFET器件，其特征在于，所述屏蔽栅的中间位置对应的外延层的掺杂浓度大于所述屏蔽栅的下部位置对应的外延层的掺杂浓度。

4.根据权利要求3所述的屏蔽栅沟槽型功率MOSFET器件，其特征在于，所述屏蔽栅的上部位置对应的外延层的掺杂浓度小于所述屏蔽栅的下部位置对应的外延层的掺杂浓度。

5.根据权利要求1所述的屏蔽栅沟槽型功率MOSFET器件，其特征在于，异于所述屏蔽栅的中间位置对应的所述第一介质层包括第三氧化层，所述第一氧化层、第二氧化层及第三氧化层的材料相同。

6.根据权利要求1所述的屏蔽栅沟槽型功率MOSFET器件，其特征在于，所述氮化层的横向截面宽度大于所述第一氧化层或所述第二氧化层的横向截面宽度。

7.根据权利要求1所述的屏蔽栅沟槽型功率MOSFET器件，其特征在于，所述沟槽内还包括第二介质层，位于所述多晶硅栅极的侧壁。

8.根据权利要求7所述的屏蔽栅沟槽型功率MOSFET器件，其特征在于，还包括：

第二导电类型的体区，位于所述第一导电类型的外延层内，且位于所述第二介质层的***；

第一导电类型的源区，位于所述第一导电类型的外延层内，且位于所述第二介质层的***，并位于所述第二导电类型的体区上方；

所述第一导电类型包括N型，且所述第二导电类型包括P型；或者，所述第一导电类型包括P型，且所述第二导电类型包括N型。

9.根据权利要求8所述的屏蔽栅沟槽型功率MOSFET器件，其特征在于，还包括：

栅极电极，与所述多晶硅栅极相连接；

源极电极，与所述第二导电类型的体区相连接；

漏极电极，位于所述第一导电类型的衬底的下表面。

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