JPH0732125B2 - Method for growing compound semiconductor layer - Google Patents
Method for growing compound semiconductor layerInfo
- Publication number
- JPH0732125B2 JPH0732125B2 JP63082892A JP8289288A JPH0732125B2 JP H0732125 B2 JPH0732125 B2 JP H0732125B2 JP 63082892 A JP63082892 A JP 63082892A JP 8289288 A JP8289288 A JP 8289288A JP H0732125 B2 JPH0732125 B2 JP H0732125B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- growth
- compound semiconductor
- temperature
- growing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） この発明は、シリコン（Si）基板上にこの基板と格子定
数が異なった化合物半導体層、特にIII−Ｖ族化合物半
導体層をヘテロエピタキシャル成長させる方法に関す
る。The present invention relates to a method for heteroepitaxially growing a compound semiconductor layer having a different lattice constant from that of a silicon (Si) substrate, particularly a group III-V compound semiconductor layer, on a silicon (Si) substrate. Regarding
（従来の技術） 従来より、Si基板上にGaAs等のIII−Ｖ族化合物半導体
層を成長させて、大型で良質のウエハを製作する技術の
開発が進められ、実用に供されている。Si基板にこれら
化合物半導体層をヘテロエピタキシャル成長させると、
ほぼ鏡面の成長層が得られるが、この成長層中には108/
cm2程度の密度の転位が残留していた。この転位密度が
高いと光学的及び電気的な特性が悪くなるため、従来よ
りこれを低減する技術が開発されてきている。(Prior Art) Conventionally, a technique for growing a III-V group compound semiconductor layer such as GaAs on a Si substrate to manufacture a large-sized and high-quality wafer has been developed and put to practical use. When these compound semiconductor layers are heteroepitaxially grown on a Si substrate,
A nearly mirror-like growth layer is obtained, but 10 8 /
Dislocations with a density of about cm 2 remained. If the dislocation density is high, the optical and electrical characteristics deteriorate. Therefore, techniques for reducing the dislocation density have been developed.
文献:Appl.Phys.Lett.48（18）（1986）p.1223-1225
に開示されている技術は、第３図に示すように、Si基板
20上にGaAs層22を成長させた後、その上側にGaAs/InGaA
s等の歪超格子の層24を成長させ、さらにその上側にGaA
s層26を成長させる方法を取っている。Reference: Appl.Phys.Lett. 48 (18) (1986) p.1223-1225
As shown in Fig. 3, the technology disclosed in
After growing a GaAs layer 22 on top of the
A strained superlattice layer 24 such as s is grown, and GaA
The method of growing the s-layer 26 is used.
文献：日本結晶成長学会誌，13（４）（1986）p.253
−258に開示されている技術は、第４図（Ａ）（横軸に
時間及び縦軸に温度（℃）をプロットして示してあ
る。）及び第４図（Ｂ）に示すように、Si基板30を900
℃程度の温度で熱処理した後、第１段階では400℃程度
の低温でGaAsの薄層32を成長させ、続いて第２段階で
は、通常の温度例えば700℃程度の温度でGaAs層を成長
させる２段階成長法である。この技術では、２段階目の
成長を、その成長途中で成長を一旦停止し、300℃程
度まで温度降下、続いて通常の成長温度である700℃
程度までの温度上昇、その後のGaAs層の再成長を１つ
の周期とした熱サイクルを複数回繰り返し行う熱サイク
ル成長法で行っている。図中熱サイクルで形成した複数
のGaAs層を全体として34で示し、この熱サイクル層34の
上側に通常の温度で成長させたGaAs層を36で示してあ
る。Reference: Journal of Japan Society for Crystal Growth, 13 (4) (1986) p.253.
The technique disclosed in −258 is as shown in FIG. 4 (A) (time is plotted on the horizontal axis and temperature (° C.) on the vertical axis) and FIG. 4 (B). 900 Si substrate 30
After heat treatment at a temperature of about ℃, a thin layer 32 of GaAs is grown at a low temperature of about 400 ℃ in the first step, and then a GaAs layer is grown at a normal temperature of about 700 ℃ in the second step. This is a two-step growth method. In this technology, the growth of the second stage is temporarily stopped during the growth, the temperature is lowered to about 300 ° C, and then the normal growth temperature of 700 ° C is reached.
The thermal cycle growth method is performed in which a thermal cycle in which the temperature is raised to a certain degree and the regrowth of the GaAs layer is performed as one cycle is repeated a plurality of times. In the figure, a plurality of GaAs layers formed by the thermal cycle are indicated by 34 as a whole, and a GaAs layer grown at a normal temperature is indicated by 36 on the upper side of the thermal cycle layer 34.
文献:Appl.Phys.Lett.50（15）（1986）p.992−994に
開示されている技術は、GaAs層の成長後高温でアニール
する方法である。Reference: Appl. Phys. Lett. 50 (15) (1986) p.992-994 discloses a technique in which a GaAs layer is grown and then annealed at a high temperature.
文献に開示された高温でアニールする方法は短時間で
処理出来ること及び文献に開示されているような歪超
格子を形成する場合のように、他の物質を必要としない
ため、容易に実施出来ること等といった利点を有してい
る。The method of annealing at high temperature disclosed in the literature can be performed easily because it can be processed in a short time and does not require any other material as in the case of forming a strained superlattice as disclosed in the literature. It has advantages such as that.
（発明が解決しようとする問題点） しかしながら、これらいずれの従来方法によっても、低
減出来る転位は高々１桁程度であり、従って107/cm2程
度となるにすぎない。この程度の転位密度であると、得
られたウエハを発光素子等の少数キャリアを用いる素子
に用いるにはその結晶性が電気的及び光学的に不充分で
あった。(Problems to be Solved by the Invention) However, the dislocations that can be reduced by any of these conventional methods are at most about one digit, and therefore only about 10 7 / cm 2 . With the dislocation density of this level, the crystallinity of the obtained wafer was insufficient electrically and optically for use in a device using minority carriers such as a light emitting device.
また、高温での成長後のアニールは発光素子等を作り込
むウエハ表面近くの層を高温にすることになり、添加す
る不純物の拡散といった不所望な現象が生じてしまうと
いう問題点があった。In addition, annealing after growth at a high temperature raises the temperature of a layer near the surface of a wafer in which a light emitting element or the like is to be built, which causes an undesired phenomenon such as diffusion of impurities to be added.
この発明の目的は、Si基板上に化合物半導体層をヘテロ
エピタキシャル成長させたとき、化合物半導体層中に残
留する転位密度を一層低減させて高品質の化合物半導体
成長層を得る方法を提供することにある。An object of the present invention is to provide a method for obtaining a high quality compound semiconductor growth layer by further reducing the dislocation density remaining in the compound semiconductor layer when the compound semiconductor layer is heteroepitaxially grown on a Si substrate. .
（問題点を解決するための手段） 上記問題点を解決するため、この発明は、 シリコン（Si）基板上に、あらかじめ選択されたIII−
Ｖ族化合物半導体からなる化合物半導体層をエピタキシ
ャル成長させるに当り、 900℃以上の温度で前記基板を熱処理して、前記基板の
表面を清浄化する工程と、 前記熱処理された基板上に、400℃〜450℃の範囲内の温
度で、100Å〜200Åの厚さの前記化合物半導体の最下層
を成長させる工程と、 前記化合物半導体の通常の成長温度で数千Åの厚さの前
記化合物半導体層を成長し、次いで成長を停止して前記
通常の成長温度よりも100℃〜300℃高い温度でアニール
するサイクルを複数回繰り返すことにより、前記最下層
上に前記化合物半導体の繰り返し成長層を形成する工程
と、 前記繰り返し成長層上に、前記化合物半導体の通常の成
長温度で、所望の厚さの前記化合物半導体層を成長させ
る工程とを有することを特徴とする。(Means for Solving the Problems) In order to solve the above problems, the present invention provides a pre-selected III-on a silicon (Si) substrate.
In epitaxially growing a compound semiconductor layer made of a Group V compound semiconductor, a step of heat treating the substrate at a temperature of 900 ° C. or higher to clean the surface of the substrate, and 400 ° C. Growing a bottom layer of the compound semiconductor having a thickness of 100Å to 200Å at a temperature in the range of 450 ° C., and growing the compound semiconductor layer having a thickness of several thousand Å at a normal growth temperature of the compound semiconductor. A step of forming a repeated growth layer of the compound semiconductor on the lowermost layer by repeating the cycle of stopping the growth and annealing at a temperature 100 ° C to 300 ° C higher than the normal growth temperature a plurality of times. A step of growing the compound semiconductor layer having a desired thickness on the repeated growth layer at a normal growth temperature of the compound semiconductor.
（作用） 上述したこの発明の構成によれば、成長途中で、通常の
成長温度での化合物半導体層の成長と、それより100〜3
00℃高温でのアニールとを１サイクルとする成長を行う
ので、成長を短時間で行わせることが出来ると共に、成
長層の転位密度を低減させることが出来る。(Operation) According to the above-described configuration of the present invention, during the growth, the growth of the compound semiconductor layer at the normal growth temperature and 100 to 3
Since growth is performed with annealing at a high temperature of 00 ° C. as one cycle, the growth can be performed in a short time and the dislocation density of the growth layer can be reduced.
この発明では、Si基板上に同一の化合物半導体層を繰り
返し成長させて一つの成長層を形成するので、従来の歪
超格子を用いる場合のように他の物質を導入することな
く、転位密度を効果的に低減させることが出来る。In the present invention, since the same compound semiconductor layer is repeatedly grown on the Si substrate to form one growth layer, dislocation density can be increased without introducing another substance as in the case of using a conventional strained superlattice. It can be effectively reduced.
さらに、この発明の構成によれば、成長途中で上述のサ
イクルによる成長を行い、成長層の最上層は通常の成長
温度で成長させることが出来るので、この最上層に不純
物が拡散する恐れはなく、従って電気的、光学的な特性
の優れた高品質の化合物半導体層を得ることが出来る。Further, according to the configuration of the present invention, since the growth is performed in the above cycle during the growth and the uppermost layer of the growth layer can be grown at the normal growth temperature, there is no fear that impurities will diffuse into this uppermost layer. Therefore, a high quality compound semiconductor layer having excellent electrical and optical characteristics can be obtained.
（実施例） 以下、図面を参照して、この発明の実施例につき説明す
る。Embodiments Embodiments of the present invention will be described below with reference to the drawings.
この実施例では、Si基板上にIII−Ｖ化合物のうち一例
としてGaAs層をMOCVD法によって成長させ、第３図
（Ｂ）に示したような構造のウエハを得る場合につき説
明する。In this example, as an example of a III-V compound, a GaAs layer is grown by MOCVD method on a Si substrate to obtain a wafer having a structure as shown in FIG. 3 (B).
第１図はこの発明の化合物半導体層の成長方法における
成長温度と熱処理温度の説明に供する図であり、第２図
（Ａ）〜（Ｂ）は化合物半導体層の成長状態の説明に供
する工程図である。尚、第２図に示す各図は、この発明
を理解出来る程度に主要工程段階でのウエハの状態を概
略的に示す断面図であり、寸法、形状等は図示例にのみ
限定されるものではないことを理解されたい。また、断
面を表わすハッチング等は省略して示してある。FIG. 1 is a diagram for explaining the growth temperature and the heat treatment temperature in the compound semiconductor layer growth method of the present invention, and FIGS. 2 (A) and 2 (B) are process diagrams for explaining the growth state of the compound semiconductor layer. Is. Each of the drawings shown in FIG. 2 is a sectional view schematically showing the state of the wafer in the main process steps to the extent that the present invention can be understood, and the dimensions, shapes, etc. are not limited to those shown in the drawings. Please understand that there is no. Further, hatching and the like showing the cross section are omitted.
また、以下説明する実施例は、単なる好適例であるにす
ぎないため、数値的条件、その他の条件はこの実施例に
あげた例にのみ限定されるものではないことを理解され
たい。Further, it should be understood that the embodiments described below are merely preferable examples, and therefore numerical conditions and other conditions are not limited to the examples given in this embodiment.
先ず、Si基板10を用意し、これを従来と同様に900℃程
度或はそれ以上の好適な温度で加熱処理を行ってその表
面の清浄化を行う（第１図にＩで示す及び第２図
（Ａ））。First, a Si substrate 10 is prepared, and the surface of the Si substrate 10 is cleaned by heat treatment at a suitable temperature of about 900 ° C. or higher as in the conventional case (see I and 2 in FIG. 1). (A).
次に、この基板10上に２段回成長法によって、GaAs層を
成長させる。このため、第１段階では、従来と同様に、
温度を400〜450℃程度の低温成長温度にまで降下させ、
この低温度でSi基板10上に100〜200Å程度の膜厚のGaAs
の最下層12を成長させる（第１図にIIで示す及び第２図
（Ｂ））。Next, a GaAs layer is grown on this substrate 10 by the two-step growth method. Therefore, in the first stage, as in the past,
The temperature is lowered to the low temperature growth temperature of 400-450 ℃,
At this low temperature, GaAs with a film thickness of about 100 to 200Å is formed on the Si substrate 10.
A lowermost layer 12 (shown as II in FIG. 1 and FIG. 2B).
次に、第２段階では、この低温度から通常の成長温度で
ある600〜700℃にまで温度を上昇させて、この温度でGa
Asの層を成長させる。この第２段階でのGaAsの成長の途
中であるが、このGaAs層の単一層の膜厚が数千Å程度と
なったら、一旦成長を停止させ（第１図にIIIで示す及
び第２図（Ｃ））、このGaAs層を以下説明するサイクル
成長によって得られるGaAsの繰り返し成長層14の第一層
14aとする。Next, in the second stage, the temperature is raised from this low temperature to the normal growth temperature of 600 to 700 ° C, and Ga is kept at this temperature.
As layers to grow. Although the growth of GaAs in the second stage is in progress, when the thickness of the single layer of the GaAs layer reaches about several thousand Å, the growth is temporarily stopped (see Fig. 1 at III and Fig. 2). (C)), the first layer of the repeatedly grown layer 14 of GaAs obtained by the cycle growth described below.
14a.
次に、この通常の成長温度から温度上昇させて、好まし
くは、それよりも100〜300℃程度高い例えば800〜900℃
という高温で熱処理従ってアニールを行う（第１図にIV
で示す）。Next, the temperature is raised from this normal growth temperature, and preferably 100 to 300 ° C. higher than that, for example 800 to 900 ° C.
Heat treatment and annealing is performed at a high temperature (See Fig. 1 IV
).
このような通常の成長温度におけるGaAsの成長とそれよ
り高温での熱処理とのサイクルを１回又は２回以上繰り
返して行って、一層が数千Åの膜厚となるように、GaAs
の第二層14b、第三層14c、・・・というように複数層成
長させGaAsの繰り返し成長層14を形成する（第１図にII
I及びIVで示す及び第２図（Ｃ））。勿論、設計条件に
よっては、このGaAs成長層14は第一層14aだけであって
も良い場合もある。Such a cycle of GaAs growth at a normal growth temperature and heat treatment at a higher temperature than that is repeated once or twice or more to obtain a GaAs film having a thickness of several thousand Å.
A plurality of layers such as a second layer 14b, a third layer 14c, ...
Shown as I and IV and FIG. 2 (C)). Of course, depending on the design conditions, the GaAs growth layer 14 may be only the first layer 14a.
このような第２段階の成長を行う間、GaAs成長層14の各
層の分解を抑えるため、アルシン（AsH3）を流しながら
行うのが好適である。During the growth in the second step, it is preferable to flow arsine (AsH 3 ) in order to suppress decomposition of each layer of the GaAs growth layer 14.
また、上述したアニール時間は数分間で充分である。Also, the above-mentioned annealing time is sufficient for several minutes.
最後のサイクルのアニール後、再度ウエハの温度を通常
の成長温度まで降下させて、このGaAs成長層14上に第２
段階のGaAs層の最上層16、すなわち、発光素子等を作り
込むための目的の層を設計に応じた所望の膜厚で成長さ
せ（第１図にＶで示す及び第２図（Ｄ））、最終的なウ
エハを得る。After the last cycle of annealing, the temperature of the wafer is again lowered to the normal growth temperature and a second layer is formed on the GaAs growth layer 14.
The uppermost layer 16 of the stepped GaAs layer, that is, a target layer for forming a light emitting element or the like is grown to a desired film thickness according to the design (indicated by V in FIG. 1 and FIG. 2D). , Get the final wafer.
上述したこの発明の成長方法によれば、第２段階の成長
の途中で、GaAsの通常の成長温度での成長と、それより
も100〜300℃高い温度での熱処理（アニール）とのサイ
クルを１回又は複数回繰り返し行うことによって１層又
は複数層のGaAs層からなるGaAs成長層を形成するしてい
る。According to the above-described growth method of the present invention, a cycle of growth of GaAs at a normal growth temperature and heat treatment (annealing) at a temperature 100 to 300 ° C. higher than that is performed during the second-stage growth. By repeating the process once or a plurality of times, a GaAs growth layer composed of one or a plurality of GaAs layers is formed.
このようにして得られたウエハをエッチピットパターン
の観察によって転位密度評価したところ、上述したGaAs
成長層14のサイクル成長を３〜４回繰り返し行って得た
ウエハであると、転位密度が２桁程度低減し106/cm2と
なっていることが確認出来た。また、この３〜４回の繰
り返し成長を行った場合の転位密度は、従来の文献に
開示されている熱サイクル成長の10回行った場合の転位
密度と同程度なるため、従って、基板上に化合物半導体
を成長させるに要する全体の成長時間を著しく短縮する
ことが出来る。さらに、このサイクル成長を多数回行う
と転位密度をさらに低減出来ることがわかった。The dislocation density of the wafer thus obtained was evaluated by observing the etch pit pattern.
It was confirmed that the wafer obtained by repeating the cycle growth of the growth layer 14 3 to 4 times had the dislocation density reduced by about 2 orders of magnitude to 10 6 / cm 2 . In addition, the dislocation density when the repeated growth is performed 3 to 4 times is approximately the same as the dislocation density when the thermal cycle growth is performed 10 times, which is disclosed in the conventional literature. The total growth time required for growing a compound semiconductor can be significantly shortened. Furthermore, it was found that the dislocation density can be further reduced by repeating this cycle growth many times.
また、上述したこの発明の成長法により、通常の成長温
度での成長とそれより高温でのアニールとを行う場合、
それぞれのGaAs層の成長量を1000Å程度以下とすると、
転位密度の低減が小さくなり、一方、成長量を数千Å程
度以上とすると転位密度の低減が大きく有効となること
も確認出来た。特に、第一層14aのGaAs層は数千Å程度
以上の膜厚とするのが好適であることが確認出来た。Further, when the growth at the normal growth temperature and the annealing at a higher temperature than the above are performed by the above-described growth method of the present invention,
If the growth amount of each GaAs layer is about 1000 Å or less,
It was also confirmed that the reduction in dislocation density was small, while the reduction in dislocation density was large and effective when the growth amount was several thousand liters or more. In particular, it has been confirmed that the GaAs layer of the first layer 14a preferably has a thickness of about several thousand Å or more.
また、ある程度の膜厚まで成長させた後、成長を停止さ
せ、続いてアニールと単なる冷却とを繰り返し行って
も、一回のアニールを行う以上の効果を期待出来なかっ
た。従って、上述したこの発明の成長方法のような成長
とアニールとのサイクルを少なくとも１回或は２回以上
繰り返して行うことが転位密度の低減及び成長時間の短
縮に重要である。Further, even if the growth is stopped to some extent, the growth is stopped, and then annealing and simple cooling are repeatedly performed, the effect more than one annealing cannot be expected. Therefore, it is important to reduce the dislocation density and the growth time by repeating the growth and annealing cycles at least once or twice or more like the growth method of the present invention.
尚、上述した実施例で、特に言及しなかった種々の条件
等は設計に応じて任意好適な条件を設定すれば良い。In the above-described embodiment, various conditions not particularly mentioned may be set to any suitable conditions according to the design.
この発明は上述した実施例にのみ限定されるものではな
く、多くの変形又は変更をなし得ること明らかである。
例えば、GaAs以外のIII−Ｖ族化合物半導体材料例えばI
nP、GaP、これらの混晶、その他の材料を用いてもこの
発明を適用することが出来る。It is clear that the invention is not limited to the embodiments described above, but that many variants or modifications can be made.
For example, a III-V group compound semiconductor material other than GaAs, for example, I
The present invention can be applied by using nP, GaP, mixed crystals thereof, and other materials.
また、この化合物半導体層の成長をMOCVD法以外の方法
で成長させる場合にも、この発明の成長方法を適用して
好適である。Also, when the compound semiconductor layer is grown by a method other than the MOCVD method, the growth method of the present invention is preferably applied.
（発明の効果） 上述した説明からも明らかなように、この発明の化合物
半導体層の成長方法によれば、従来よりも短時間の成長
時間で成長層の転位密度を容易に低減させることが出来
る。(Effects of the Invention) As is clear from the above description, according to the method for growing a compound semiconductor layer of the present invention, the dislocation density of the growth layer can be easily reduced in a shorter growth time than the conventional method. .
しかも、成長の段階で歪超格子を用いる場合のような他
の物質を導入する必要が無いので、転位密度を106/cm2
という程度にまで効果的に低減を図ることが出来る。Moreover, since it is not necessary to introduce another substance at the growth stage as in the case of using a strained superlattice, the dislocation density is 10 6 / cm 2
It can be effectively reduced to such an extent.
さらに、成長層の最上層は通常の成長温度で成長させる
ことが出来るので、成長段階で不純物の拡散等といった
不所望な現象が起ることが無い。Further, since the uppermost layer of the growth layer can be grown at a normal growth temperature, an undesired phenomenon such as diffusion of impurities does not occur at the growth stage.
第１図はこの発明の化合物半導体層の成長方法の説明に
供する、成長温度と熱処理温度とを示す図、 第２図（Ａ）〜（Ｄ）はこの発明の化合物半導体層の成
長方法の説明に供する工程図、 第３図は従来の化合物半導体層の成長方法の説明図、 第４図（Ａ）は従来の化合物半導体層の成長方法の説明
に供する、成長温度と熱処理温度とを示す図、 第４図（Ｂ）は従来の化合物半導体層の成長方法の説明
に供する断面図である。 10……Si半導体基板、12……GaAsの最下層 14……GaAsの繰り返し成長層 14a……（繰り返し成長層の）第一層 14b……（繰り返し成長層の）第二層 14c……（繰り返し成長層の）第三層 16……GaAsの最上層。FIG. 1 is a diagram showing the growth temperature and the heat treatment temperature for explaining the method of growing the compound semiconductor layer of the present invention, and FIGS. 2A to 2D are the explanation of the method of growing the compound semiconductor layer of the present invention. FIG. 3 is an explanatory view of a conventional method for growing a compound semiconductor layer, and FIG. 4 (A) is a view showing a growth temperature and a heat treatment temperature for explaining a conventional method for growing a compound semiconductor layer. FIG. 4 (B) is a sectional view for explaining a conventional method for growing a compound semiconductor layer. 10 …… Si semiconductor substrate, 12 …… Bottom layer of GaAs 14 …… Repeat layer of GaAs 14a …… First layer of repetitive layer 14b …… Second layer of repetitive layer 14c …… ( Third layer (of repeated growth layer) 16 ... The uppermost layer of GaAs.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 第48回応用物理学会学術講演会講演予稿 集（1987年）第１分冊Ｐ．231 20ａ−Ｘ −10 第１分冊Ｐ．232 20ａ−Ｘ−11 第１分冊Ｐ．906 17ｐ−ＺＥ−３ ─────────────────────────────────────────────────── ─── Continuation of the front page (56) References Proceedings of the 48th Annual Meeting of the Society of Applied Physics (1987) 1st Volume P. 231 20a-X-10 First Volume P. 232 20a-X-11 First Volume P. 906 17p-ZE-3
Claims (1)
されたIII−Ｖ族化合物半導体からなる化合物半導体層
をエピタキシャル成長させるに当り、 900℃以上の温度で前記基板を熱処理して、前記基板の
表面を清浄化する工程と、 前記熱処理された基板上に、400℃〜450℃の範囲内の温
度で、100Å〜200Åの厚さの前記化合物半導体の最下層
を成長させる工程と、 前記化合物半導体の通常の成長温度で数千Åの厚さの前
記化合物半導体層を成長し、次いで成長を停止して前記
通常の成長温度よりも100℃〜300℃高い温度でアニール
するサイクルを複数回繰り返すことにより、前記最下層
上に前記化合物半導体の繰り返し成長層を形成する工程
と、 前記繰り返し成長層上に、前記化合物半導体の通常の成
長温度で、所望の厚さの前記化合物半導体層を成長させ
る工程と を有することを特徴とする化合物半導体層の成長方法。1. When epitaxially growing a compound semiconductor layer made of a III-V group compound semiconductor selected in advance on a silicon (Si) substrate, the substrate is heat-treated at a temperature of 900 ° C. or higher, A step of cleaning the surface, a step of growing a bottom layer of the compound semiconductor having a thickness of 100Å to 200Å on the heat-treated substrate at a temperature in the range of 400 ° C to 450 ° C, and the compound semiconductor Repeating multiple cycles of growing the compound semiconductor layer with a thickness of several thousand Å at the normal growth temperature, then stopping the growth and annealing at 100 ° C to 300 ° C higher than the normal growth temperature. A step of forming a repeated growth layer of the compound semiconductor on the lowermost layer, and a compound semiconductor layer having a desired thickness at a normal growth temperature of the compound semiconductor on the repeated growth layer. Method of growing a compound semiconductor layer, characterized in that a step to the length.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63082892A JPH0732125B2 (en) | 1988-04-06 | 1988-04-06 | Method for growing compound semiconductor layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63082892A JPH0732125B2 (en) | 1988-04-06 | 1988-04-06 | Method for growing compound semiconductor layer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01256113A JPH01256113A (en) | 1989-10-12 |
| JPH0732125B2 true JPH0732125B2 (en) | 1995-04-10 |
Family
ID=13786926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63082892A Expired - Lifetime JPH0732125B2 (en) | 1988-04-06 | 1988-04-06 | Method for growing compound semiconductor layer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732125B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5164359A (en) * | 1990-04-20 | 1992-11-17 | Eaton Corporation | Monolithic integrated circuit having compound semiconductor layer epitaxially grown on ceramic substrate |
| JPH081955B2 (en) * | 1991-08-21 | 1996-01-10 | ヒューズ・エアクラフト・カンパニー | Method of manufacturing an inverted modulation-doped heterostructure |
-
1988
- 1988-04-06 JP JP63082892A patent/JPH0732125B2/en not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 第４８回応用物理学会学術講演会講演予稿集（１９８７年）第１分冊Ｐ．２３１２０ａ−Ｘ−１０第１分冊Ｐ．２３２２０ａ−Ｘ−１１第１分冊Ｐ．９０６１７ｐ−ＺＥ−３ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01256113A (en) | 1989-10-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5888885A (en) | Method for fabricating three-dimensional quantum dot arrays and resulting products | |
| JP3114809B2 (en) | Semiconductor device | |
| JPH10256169A (en) | Manufacture of semiconductor device | |
| EP0332329B1 (en) | Method for making a semiconductor substrate including a strained layer superlattice structure | |
| JP2576766B2 (en) | Semiconductor substrate manufacturing method | |
| JPH0732125B2 (en) | Method for growing compound semiconductor layer | |
| JPH0236059B2 (en) | KAGOBUTSU HANDOTAINOSEICHOHOHO | |
| US5183776A (en) | Heteroepitaxy by growth of thermally strained homojunction superlattice buffer layers | |
| JP3667124B2 (en) | Method for manufacturing compound semiconductor substrate | |
| JP2854302B2 (en) | Semiconductor device including epitaxial layer on lattice-mismatched single crystal substrate | |
| JP2687445B2 (en) | Heteroepitaxial growth method | |
| JP2522428B2 (en) | Method for crystal growth of InP layer on GaAs substrate | |
| JP2565908B2 (en) | Compound semiconductor device | |
| JP2902160B2 (en) | Method for manufacturing semiconductor light emitting device | |
| JP2786561B2 (en) | Method for forming low dislocation density region of compound semiconductor layer formed on silicon substrate | |
| JP2547967B2 (en) | Semiconductor laminated structure, manufacturing method thereof, and semiconductor device using the same | |
| JPH05267175A (en) | Compound semiconductor substrate | |
| JPH0645249A (en) | Growth method of gaas layer | |
| JP3400085B2 (en) | Method for forming compound semiconductor layer | |
| JP2742855B2 (en) | Semiconductor thin film manufacturing method | |
| JP2719868B2 (en) | Semiconductor substrate and method of manufacturing the same | |
| JPH0434920A (en) | Hetero epitaxial growth method for group iii-v compound semiconductor on different type board | |
| JPH05291156A (en) | Insulating film/compound semiconductor laminated layer structure on element semiconductor substrate | |
| JP2771635B2 (en) | Ca lower 1-lower x Sr lower x F lower 2 | |
| JPH04271114A (en) | Defect reduction method of compound semiconductor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |