JPH07321061A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07321061A JPH07321061A JP23898294A JP23898294A JPH07321061A JP H07321061 A JPH07321061 A JP H07321061A JP 23898294 A JP23898294 A JP 23898294A JP 23898294 A JP23898294 A JP 23898294A JP H07321061 A JPH07321061 A JP H07321061A
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Abstract
(57)【要約】
【目的】 絶縁膜を形成する工程を有する半導体装置の
製造方法において、高温、短時間の制御性の極めてすぐ
れたIRアニール炉を用いてSiO2 膜等の特性を改善
する。 【構成】 Si等の半導体基体上にSiO2 等の絶縁膜
を、酸化性ガス等、例えば塩素元素を含む雰囲気中等で
形成する工程と、IR加熱法によりN2 、O2 、不活性
ガス等を含む雰囲気中等で該半導体基体と該絶縁膜を加
熱する工程と、上記絶縁膜上に電極(Al電極等)を形
成する工程を備える。
製造方法において、高温、短時間の制御性の極めてすぐ
れたIRアニール炉を用いてSiO2 膜等の特性を改善
する。 【構成】 Si等の半導体基体上にSiO2 等の絶縁膜
を、酸化性ガス等、例えば塩素元素を含む雰囲気中等で
形成する工程と、IR加熱法によりN2 、O2 、不活性
ガス等を含む雰囲気中等で該半導体基体と該絶縁膜を加
熱する工程と、上記絶縁膜上に電極(Al電極等)を形
成する工程を備える。
Description
【0001】
【産業上の利用分野】本発明は半導体装置の製造方法に
関するものである。本発明は例えばメモリー装置の製造
に適用することができ、その場合特に最近のMOSメモ
リー(DRAM,SRAM等)で要求されている薄いS
iO2 膜の特性を著しく改善できる。
関するものである。本発明は例えばメモリー装置の製造
に適用することができ、その場合特に最近のMOSメモ
リー(DRAM,SRAM等)で要求されている薄いS
iO2 膜の特性を著しく改善できる。
【0002】
【発明の概要】本発明は、半導体装置の製造方法におい
て、半導体基体上に絶縁膜を形成し、その後IR加熱に
より加熱処理を施すことにより、短時間の加熱によって
膜特性を著しく改善し得るようにしたものである。
て、半導体基体上に絶縁膜を形成し、その後IR加熱に
より加熱処理を施すことにより、短時間の加熱によって
膜特性を著しく改善し得るようにしたものである。
【0003】
【従来の技術】最近の半導体装置、例えばMOSメモリ
ーは微細化が進み、スケーリング則に従ってゲート酸化
膜等は極めて薄くなってきている。
ーは微細化が進み、スケーリング則に従ってゲート酸化
膜等は極めて薄くなってきている。
【0004】例えば256KDRAMでの容量酸化膜厚
は100〜120Åであり、1MbitDRAMでは8
0〜100Å程度の薄膜が望まれる。SRAMセルでの
酸化膜も同様であり、256KSRAMで200Å、1
MbitSRAMでは150Å以下が要求される。
は100〜120Åであり、1MbitDRAMでは8
0〜100Å程度の薄膜が望まれる。SRAMセルでの
酸化膜も同様であり、256KSRAMで200Å、1
MbitSRAMでは150Å以下が要求される。
【0005】一方この様な薄いSiO2 膜では耐圧の確
保が極めて重要であり、またSi表面のクリーニング処
理と共にSiO2 /Si界面の表面準位の低減も重要で
ある。
保が極めて重要であり、またSi表面のクリーニング処
理と共にSiO2 /Si界面の表面準位の低減も重要で
ある。
【0006】即ち薄いSiO2 膜を形成するには通常9
00℃前後の酸化炉や酸素、窒素混合ガス(O2 +
N2 )キャリアーを用いた実効的酸素分圧を低くした低
圧酸化法等によるが、これらの酸化法では酸化膜の緻密
性に問題があり、耐圧低下や界面準位の増加が懸念され
る。
00℃前後の酸化炉や酸素、窒素混合ガス(O2 +
N2 )キャリアーを用いた実効的酸素分圧を低くした低
圧酸化法等によるが、これらの酸化法では酸化膜の緻密
性に問題があり、耐圧低下や界面準位の増加が懸念され
る。
【0007】
【発明が解決しようとする問題点】上述したように、従
来より薄いSiO2 膜形成のために、低温・低圧酸化法
等が検討されているが、この方法により得られた膜はS
iO2 /Si界面にSiOx結合や未結合のSi原子が
存在し、これらが界面準位の増加、耐圧劣化の要因とな
り得ると言われている。
来より薄いSiO2 膜形成のために、低温・低圧酸化法
等が検討されているが、この方法により得られた膜はS
iO2 /Si界面にSiOx結合や未結合のSi原子が
存在し、これらが界面準位の増加、耐圧劣化の要因とな
り得ると言われている。
【0008】また、高温処理によって膜特性の改善は図
れるが、従来の熱処理では処理時間が長い為に下地接合
形状が変化し三次元素子や微細MOS構造には適さな
い。
れるが、従来の熱処理では処理時間が長い為に下地接合
形状が変化し三次元素子や微細MOS構造には適さな
い。
【0009】本発明は前述した問題点を改善すべく高
温、短時間の制御性の極めてすぐれたIRアニール炉を
用いて絶縁膜例えばSiO2 膜の特性を改善することを
目的とする。
温、短時間の制御性の極めてすぐれたIRアニール炉を
用いて絶縁膜例えばSiO2 膜の特性を改善することを
目的とする。
【0010】
【問題点を解決するための手段】上記目的は、半導体基
体上に酸化性ガスないしは塩素元素を含む雰囲気中等で
絶縁膜(例えばSiO2 )を形成し、その後、窒素、酸
素、不活性ガスの少なくとも一種を含む雰囲気中等でI
R加熱処理を施すことにより、達成される。IR加熱は
短時間でよい。本発明でいうIR加熱とは、ハロゲンラ
ンプ光等による加熱の他、直接試料に照射されるレーザ
ー光による該試料の加熱なども含まれる。
体上に酸化性ガスないしは塩素元素を含む雰囲気中等で
絶縁膜(例えばSiO2 )を形成し、その後、窒素、酸
素、不活性ガスの少なくとも一種を含む雰囲気中等でI
R加熱処理を施すことにより、達成される。IR加熱は
短時間でよい。本発明でいうIR加熱とは、ハロゲンラ
ンプ光等による加熱の他、直接試料に照射されるレーザ
ー光による該試料の加熱なども含まれる。
【0011】本発明の構成を具体的に略述すると以下の
様である。即ち例えば酸化性ガスや、塩素元素を含む雰
囲気中での処理により酸化膜成長させて絶縁膜を形成し
た半導体ウェハーに対し、高出力のハロゲンランプ光等
をウェハーに均一に照射し、瞬間的に加熱するように構
成できる。
様である。即ち例えば酸化性ガスや、塩素元素を含む雰
囲気中での処理により酸化膜成長させて絶縁膜を形成し
た半導体ウェハーに対し、高出力のハロゲンランプ光等
をウェハーに均一に照射し、瞬間的に加熱するように構
成できる。
【0012】
【作用】本発明において、例えばSiO2 膜成長後、高
温のIR加熱を施すことにより、SiO2 −Si界面の
未結合Si−Oボンドを十分なSiO2 結合とすること
ができ、これにより界面特性が改善された半導体装置を
得ることができる。また、このIR加熱は短時間で行え
るので、これにより、例えば三次元素子や微細MOS等
で問題となる下地接合形状の変化による特性劣化が防止
された。
温のIR加熱を施すことにより、SiO2 −Si界面の
未結合Si−Oボンドを十分なSiO2 結合とすること
ができ、これにより界面特性が改善された半導体装置を
得ることができる。また、このIR加熱は短時間で行え
るので、これにより、例えば三次元素子や微細MOS等
で問題となる下地接合形状の変化による特性劣化が防止
された。
【0013】
【実施例】以下に本発明の実施例を詳述する。なお、当
然のことながら本発明は以下に述べる実施例に限定され
るものではない。
然のことながら本発明は以下に述べる実施例に限定され
るものではない。
【0014】実施例1 本実施例においては、半導体基体(ここではSi基板)
上に絶縁膜(ここではSiO2 膜)を形成する工程と、
IR加熱法により該半導体基体と該絶縁膜を加熱する工
程と、上記絶縁膜上に電極(ここではAl電極)を形成
する工程とにより、半導体装置を製造した。
上に絶縁膜(ここではSiO2 膜)を形成する工程と、
IR加熱法により該半導体基体と該絶縁膜を加熱する工
程と、上記絶縁膜上に電極(ここではAl電極)を形成
する工程とにより、半導体装置を製造した。
【0015】特に実施例の絶縁膜は、酸化性ガスによっ
て、特に塩素元素を含む雰囲気中で上記半導体基体表面
を酸化することにより形成した。
て、特に塩素元素を含む雰囲気中で上記半導体基体表面
を酸化することにより形成した。
【0016】また、上記IR加熱法により該半導体基体
と該絶縁膜を加熱する工程は、窒素、酸素、不活性ガス
の少なくとも一種を含む雰囲気(本例ではN2 雰囲気)
中で行った。
と該絶縁膜を加熱する工程は、窒素、酸素、不活性ガス
の少なくとも一種を含む雰囲気(本例ではN2 雰囲気)
中で行った。
【0017】更に詳しくは、本実施例においては、実験
サンプルとしてCZ(100)n−type基板(2〜
3ohm−cm)を用い、これに1100℃,O2 +H
Cl(1%)の雰囲気中でゲート酸化膜(SiO2 )を
900Å成長させた。次に、SiO2 膜のPOA(Po
st−Oxidation−Anneal)処理として
N2 雰囲気中で1000〜1150℃、1秒〜2分のI
Rアニール(ここではハロゲンランプ加熱)処理を施し
た。この後Al蒸着、メタルシンター(400℃、60
分)を行い、MOSキャパシターを作成した。
サンプルとしてCZ(100)n−type基板(2〜
3ohm−cm)を用い、これに1100℃,O2 +H
Cl(1%)の雰囲気中でゲート酸化膜(SiO2 )を
900Å成長させた。次に、SiO2 膜のPOA(Po
st−Oxidation−Anneal)処理として
N2 雰囲気中で1000〜1150℃、1秒〜2分のI
Rアニール(ここではハロゲンランプ加熱)処理を施し
た。この後Al蒸着、メタルシンター(400℃、60
分)を行い、MOSキャパシターを作成した。
【0018】図1に、IRアニール処理温度がそれぞれ
1000℃(図中、線IIIで示す)、1100℃
(同、線Iで示す)、1150℃(同、線IIで示す)
における処理時間と表面電荷Nss(cm-2eV-1)の
関係を示す。
1000℃(図中、線IIIで示す)、1100℃
(同、線Iで示す)、1150℃(同、線IIで示す)
における処理時間と表面電荷Nss(cm-2eV-1)の
関係を示す。
【0019】図1から明らかなように、線I及び線II
で示した1100℃及び1150℃のIRアニール処理
を施した本発明によるサンプルのNss値は、線III
で示した1000℃処理サンプルのNss値よりも低
く、より優れた界面特性を有することがわかる。また1
100℃以上のIRアニール処理を施した本発明による
サンプルのNss値は、瞬間的に0.6〜1×109 c
m-2eV-1となり、処理時間0で示されるPOA処理無
のサンプル(Nss=5.9×109 cm-2eV)と比
較して1/5〜1/10に低減されていることがわか
る。
で示した1100℃及び1150℃のIRアニール処理
を施した本発明によるサンプルのNss値は、線III
で示した1000℃処理サンプルのNss値よりも低
く、より優れた界面特性を有することがわかる。また1
100℃以上のIRアニール処理を施した本発明による
サンプルのNss値は、瞬間的に0.6〜1×109 c
m-2eV-1となり、処理時間0で示されるPOA処理無
のサンプル(Nss=5.9×109 cm-2eV)と比
較して1/5〜1/10に低減されていることがわか
る。
【0020】図2は上述したと同様に成長させたSiO
2 膜のPOA処理をウェットO2 (図中、線IVで示し
た)及びドライO2 (同、線Vで示した)の雰囲気中、
1000℃の電気炉で行った比較例であるが1×109
cm -2 eV-1のNssを得るには60分以上を要して
おり、この条件では三次元素子接合や微細MOSでのウ
ェル層、チャネルストップ領域等、ゲート酸化膜成長時
にすでに形成されている接合は大きく再分布してしま
い、これに比べて図1における線I及び線IIで示した
本発明によるサンプルは瞬間的にNss値が1×10-9
cm -2 eV-1以下に低下し、短時間のIRアニール処
理による本発明によれば膜特性が著しく改善されること
が明らかである。
2 膜のPOA処理をウェットO2 (図中、線IVで示し
た)及びドライO2 (同、線Vで示した)の雰囲気中、
1000℃の電気炉で行った比較例であるが1×109
cm -2 eV-1のNssを得るには60分以上を要して
おり、この条件では三次元素子接合や微細MOSでのウ
ェル層、チャネルストップ領域等、ゲート酸化膜成長時
にすでに形成されている接合は大きく再分布してしま
い、これに比べて図1における線I及び線IIで示した
本発明によるサンプルは瞬間的にNss値が1×10-9
cm -2 eV-1以下に低下し、短時間のIRアニール処
理による本発明によれば膜特性が著しく改善されること
が明らかである。
【0021】実施例2 実施例1と同じCZ(100)n−type2〜3oh
m−cmのSi基板を用い、約150Åの薄いSiO2
膜を形成した。その後N2 雰囲気中で1100℃、10
秒のIRアニールによるPOA処理を行った場合の耐圧
分布を図3に示した。また比較例として、同様のSiO
2 膜を900℃スチーム処理したものの耐圧分布を図4
に示した。図3及び図4はともに横軸に膜破壊のために
かけた電場、縦軸に破壊割合をとっている。図3に示さ
れる本発明による試料は、図中(イ)で示される破壊電
界場9〜10MV/cm付近で集中的に膜破壊が起きて
おり、図4に示される比較試料の図中(ロ)で示される
8.5〜9.5MV/cmに比べ、高電界場側に移動し
ていることがわかる。また、本発明によるIRアニール
処理したものの方が耐圧分布の集中性がみられ、ウェハ
ーの面内均一性が向上していることがわかる。
m−cmのSi基板を用い、約150Åの薄いSiO2
膜を形成した。その後N2 雰囲気中で1100℃、10
秒のIRアニールによるPOA処理を行った場合の耐圧
分布を図3に示した。また比較例として、同様のSiO
2 膜を900℃スチーム処理したものの耐圧分布を図4
に示した。図3及び図4はともに横軸に膜破壊のために
かけた電場、縦軸に破壊割合をとっている。図3に示さ
れる本発明による試料は、図中(イ)で示される破壊電
界場9〜10MV/cm付近で集中的に膜破壊が起きて
おり、図4に示される比較試料の図中(ロ)で示される
8.5〜9.5MV/cmに比べ、高電界場側に移動し
ていることがわかる。また、本発明によるIRアニール
処理したものの方が耐圧分布の集中性がみられ、ウェハ
ーの面内均一性が向上していることがわかる。
【0022】なお、上記IRアニール処理の雰囲気はN
2 中の他、O2 中、N2 +O2 中及びAr中等で行うこ
とができる。また、IR加熱は、高出力のハロゲンラン
プ光の他に9−10μm波長CO2 レーザー光照射によ
ってSi−Oの固有吸収ピークとマッチングさせSiO
2 /Si界面を瞬間的に加熱しても良い。
2 中の他、O2 中、N2 +O2 中及びAr中等で行うこ
とができる。また、IR加熱は、高出力のハロゲンラン
プ光の他に9−10μm波長CO2 レーザー光照射によ
ってSi−Oの固有吸収ピークとマッチングさせSiO
2 /Si界面を瞬間的に加熱しても良い。
【0023】
【発明の効果】上述したように、本発明によれば、高
温、短時間の制御性の極めてすぐれたIRアニール炉を
用いてPOA処理することにより、下地接合を変化する
事なくSiO2 膜の特性の改善が達せられる。
温、短時間の制御性の極めてすぐれたIRアニール炉を
用いてPOA処理することにより、下地接合を変化する
事なくSiO2 膜の特性の改善が達せられる。
【図1】本発明に係る実施例におけるIRアニール処理
時間とNssとの関係を示す図である。
時間とNssとの関係を示す図である。
【図2】比較例のPOA処理時間とNssとの関係を示
す図である。
す図である。
【図3】本発明に係る実施例におけるIRアニール処理
試料の耐圧分布を示す図である。
試料の耐圧分布を示す図である。
【図4】比較例の耐圧分布を示す図である。
I ……1100℃でIRアニール処理した試料 II ……1150℃でIRアニール処理した試料 III……1000℃でIRアニール処理した試料 IV ……ウェットO2 中でPOA処理した試料 V ……ドライO2 中でPOA処理した試料 (イ)……本発明による試料の集中膜破壊部分 (ロ)……比較試料の集中膜破壊部分
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田島 和浩 東京都品川区北品川6丁目7番35号 ソニ ー株式会社内
Claims (5)
- 【請求項1】半導体基体上に絶縁膜を形成する工程と、
IR加熱法により該半導体基体と該絶縁膜を加熱する工
程と、上記絶縁膜上に電極を形成する工程とからなる半
導体装置の製造方法。 - 【請求項2】請求項1記載の半導体装置の製造方法にお
いて、上記絶縁膜は酸化性ガスによって上記半導体基体
表面を酸化することにより形成されることを特徴とする
半導体装置の製造方法。 - 【請求項3】請求項1記載の半導体装置の製造方法にお
いて、上記IR加熱法により該半導体基体と該絶縁膜を
加熱する工程は、窒素、酸素、不活性ガスの少なくとも
一種以上を含む雰囲気中で行われることを特徴とする半
導体装置の製造方法。 - 【請求項4】半導体基体上に絶縁膜を形成する工程と、
窒素、酸素、不活性ガスの少なくとも一種を含む雰囲気
中でIR加熱法により該半導体基体と該絶縁膜を加熱す
る工程とからなる半導体装置の製造方法。 - 【請求項5】半導体基体上に塩素元素を含む雰囲気中で
絶縁膜を形成する工程と、IR加熱法により該半導体基
体と該絶縁膜を加熱する工程とからなる半導体装置の製
法方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23898294A JPH07321061A (ja) | 1994-10-03 | 1994-10-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23898294A JPH07321061A (ja) | 1994-10-03 | 1994-10-03 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07321061A true JPH07321061A (ja) | 1995-12-08 |
Family
ID=17038178
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23898294A Pending JPH07321061A (ja) | 1994-10-03 | 1994-10-03 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07321061A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001144016A (ja) * | 1995-12-15 | 2001-05-25 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
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JPS6187342A (ja) * | 1984-10-05 | 1986-05-02 | Nec Corp | 多重ビ−ム照射Si窒化法 |
JPS61124140A (ja) * | 1984-11-21 | 1986-06-11 | Hitachi Ltd | 酸化膜形成法 |
-
1994
- 1994-10-03 JP JP23898294A patent/JPH07321061A/ja active Pending
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