JPH07321061A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07321061A JPH07321061A JP23898294A JP23898294A JPH07321061A JP H07321061 A JPH07321061 A JP H07321061A JP 23898294 A JP23898294 A JP 23898294A JP 23898294 A JP23898294 A JP 23898294A JP H07321061 A JPH07321061 A JP H07321061A
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- film
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Abstract
(57)【要約】
【目的】 絶縁膜を形成する工程を有する半導体装置の
製造方法において、高温、短時間の制御性の極めてすぐ
れたＩＲアニール炉を用いてＳｉＯ2 膜等の特性を改善
する。 【構成】 Ｓｉ等の半導体基体上にＳｉＯ2 等の絶縁膜
を、酸化性ガス等、例えば塩素元素を含む雰囲気中等で
形成する工程と、ＩＲ加熱法によりＮ2 、Ｏ2 、不活性
ガス等を含む雰囲気中等で該半導体基体と該絶縁膜を加
熱する工程と、上記絶縁膜上に電極（Ａｌ電極等）を形
成する工程を備える。
製造方法において、高温、短時間の制御性の極めてすぐ
れたＩＲアニール炉を用いてＳｉＯ2 膜等の特性を改善
する。 【構成】 Ｓｉ等の半導体基体上にＳｉＯ2 等の絶縁膜
を、酸化性ガス等、例えば塩素元素を含む雰囲気中等で
形成する工程と、ＩＲ加熱法によりＮ2 、Ｏ2 、不活性
ガス等を含む雰囲気中等で該半導体基体と該絶縁膜を加
熱する工程と、上記絶縁膜上に電極（Ａｌ電極等）を形
成する工程を備える。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関するものである。本発明は例えばメモリー装置の製造
に適用することができ、その場合特に最近のＭＯＳメモ
リー（ＤＲＡＭ，ＳＲＡＭ等）で要求されている薄いＳ
ｉＯ2 膜の特性を著しく改善できる。
関するものである。本発明は例えばメモリー装置の製造
に適用することができ、その場合特に最近のＭＯＳメモ
リー（ＤＲＡＭ，ＳＲＡＭ等）で要求されている薄いＳ
ｉＯ2 膜の特性を著しく改善できる。
【０００２】
【発明の概要】本発明は、半導体装置の製造方法におい
て、半導体基体上に絶縁膜を形成し、その後ＩＲ加熱に
より加熱処理を施すことにより、短時間の加熱によって
膜特性を著しく改善し得るようにしたものである。
て、半導体基体上に絶縁膜を形成し、その後ＩＲ加熱に
より加熱処理を施すことにより、短時間の加熱によって
膜特性を著しく改善し得るようにしたものである。
【０００３】
【従来の技術】最近の半導体装置、例えばＭＯＳメモリ
ーは微細化が進み、スケーリング則に従ってゲート酸化
膜等は極めて薄くなってきている。
ーは微細化が進み、スケーリング則に従ってゲート酸化
膜等は極めて薄くなってきている。
【０００４】例えば２５６ＫＤＲＡＭでの容量酸化膜厚
は１００〜１２０Åであり、１ＭｂｉｔＤＲＡＭでは８
０〜１００Å程度の薄膜が望まれる。ＳＲＡＭセルでの
酸化膜も同様であり、２５６ＫＳＲＡＭで２００Å、１
ＭｂｉｔＳＲＡＭでは１５０Å以下が要求される。
は１００〜１２０Åであり、１ＭｂｉｔＤＲＡＭでは８
０〜１００Å程度の薄膜が望まれる。ＳＲＡＭセルでの
酸化膜も同様であり、２５６ＫＳＲＡＭで２００Å、１
ＭｂｉｔＳＲＡＭでは１５０Å以下が要求される。
【０００５】一方この様な薄いＳｉＯ2 膜では耐圧の確
保が極めて重要であり、またＳｉ表面のクリーニング処
理と共にＳｉＯ2 ／Ｓｉ界面の表面準位の低減も重要で
ある。
保が極めて重要であり、またＳｉ表面のクリーニング処
理と共にＳｉＯ2 ／Ｓｉ界面の表面準位の低減も重要で
ある。
【０００６】即ち薄いＳｉＯ2 膜を形成するには通常９
００℃前後の酸化炉や酸素、窒素混合ガス（Ｏ2 ＋
Ｎ2 ）キャリアーを用いた実効的酸素分圧を低くした低
圧酸化法等によるが、これらの酸化法では酸化膜の緻密
性に問題があり、耐圧低下や界面準位の増加が懸念され
る。
００℃前後の酸化炉や酸素、窒素混合ガス（Ｏ2 ＋
Ｎ2 ）キャリアーを用いた実効的酸素分圧を低くした低
圧酸化法等によるが、これらの酸化法では酸化膜の緻密
性に問題があり、耐圧低下や界面準位の増加が懸念され
る。
【０００７】
【発明が解決しようとする問題点】上述したように、従
来より薄いＳｉＯ2 膜形成のために、低温・低圧酸化法
等が検討されているが、この方法により得られた膜はＳ
ｉＯ2 ／Ｓｉ界面にＳｉＯｘ結合や未結合のＳｉ原子が
存在し、これらが界面準位の増加、耐圧劣化の要因とな
り得ると言われている。
来より薄いＳｉＯ2 膜形成のために、低温・低圧酸化法
等が検討されているが、この方法により得られた膜はＳ
ｉＯ2 ／Ｓｉ界面にＳｉＯｘ結合や未結合のＳｉ原子が
存在し、これらが界面準位の増加、耐圧劣化の要因とな
り得ると言われている。
【０００８】また、高温処理によって膜特性の改善は図
れるが、従来の熱処理では処理時間が長い為に下地接合
形状が変化し三次元素子や微細ＭＯＳ構造には適さな
い。
れるが、従来の熱処理では処理時間が長い為に下地接合
形状が変化し三次元素子や微細ＭＯＳ構造には適さな
い。
【０００９】本発明は前述した問題点を改善すべく高
温、短時間の制御性の極めてすぐれたＩＲアニール炉を
用いて絶縁膜例えばＳｉＯ2 膜の特性を改善することを
目的とする。
温、短時間の制御性の極めてすぐれたＩＲアニール炉を
用いて絶縁膜例えばＳｉＯ2 膜の特性を改善することを
目的とする。
【００１０】
【問題点を解決するための手段】上記目的は、半導体基
体上に酸化性ガスないしは塩素元素を含む雰囲気中等で
絶縁膜（例えばＳｉＯ2 ）を形成し、その後、窒素、酸
素、不活性ガスの少なくとも一種を含む雰囲気中等でＩ
Ｒ加熱処理を施すことにより、達成される。ＩＲ加熱は
短時間でよい。本発明でいうＩＲ加熱とは、ハロゲンラ
ンプ光等による加熱の他、直接試料に照射されるレーザ
ー光による該試料の加熱なども含まれる。
体上に酸化性ガスないしは塩素元素を含む雰囲気中等で
絶縁膜（例えばＳｉＯ2 ）を形成し、その後、窒素、酸
素、不活性ガスの少なくとも一種を含む雰囲気中等でＩ
Ｒ加熱処理を施すことにより、達成される。ＩＲ加熱は
短時間でよい。本発明でいうＩＲ加熱とは、ハロゲンラ
ンプ光等による加熱の他、直接試料に照射されるレーザ
ー光による該試料の加熱なども含まれる。
【００１１】本発明の構成を具体的に略述すると以下の
様である。即ち例えば酸化性ガスや、塩素元素を含む雰
囲気中での処理により酸化膜成長させて絶縁膜を形成し
た半導体ウェハーに対し、高出力のハロゲンランプ光等
をウェハーに均一に照射し、瞬間的に加熱するように構
成できる。
様である。即ち例えば酸化性ガスや、塩素元素を含む雰
囲気中での処理により酸化膜成長させて絶縁膜を形成し
た半導体ウェハーに対し、高出力のハロゲンランプ光等
をウェハーに均一に照射し、瞬間的に加熱するように構
成できる。
【００１２】
【作用】本発明において、例えばＳｉＯ2 膜成長後、高
温のＩＲ加熱を施すことにより、ＳｉＯ2 −Ｓｉ界面の
未結合Ｓｉ−Ｏボンドを十分なＳｉＯ2 結合とすること
ができ、これにより界面特性が改善された半導体装置を
得ることができる。また、このＩＲ加熱は短時間で行え
るので、これにより、例えば三次元素子や微細ＭＯＳ等
で問題となる下地接合形状の変化による特性劣化が防止
された。
温のＩＲ加熱を施すことにより、ＳｉＯ2 −Ｓｉ界面の
未結合Ｓｉ−Ｏボンドを十分なＳｉＯ2 結合とすること
ができ、これにより界面特性が改善された半導体装置を
得ることができる。また、このＩＲ加熱は短時間で行え
るので、これにより、例えば三次元素子や微細ＭＯＳ等
で問題となる下地接合形状の変化による特性劣化が防止
された。
【００１３】
【実施例】以下に本発明の実施例を詳述する。なお、当
然のことながら本発明は以下に述べる実施例に限定され
るものではない。
然のことながら本発明は以下に述べる実施例に限定され
るものではない。
【００１４】実施例１ 本実施例においては、半導体基体（ここではＳｉ基板）
上に絶縁膜（ここではＳｉＯ2 膜）を形成する工程と、
ＩＲ加熱法により該半導体基体と該絶縁膜を加熱する工
程と、上記絶縁膜上に電極（ここではＡｌ電極）を形成
する工程とにより、半導体装置を製造した。
上に絶縁膜（ここではＳｉＯ2 膜）を形成する工程と、
ＩＲ加熱法により該半導体基体と該絶縁膜を加熱する工
程と、上記絶縁膜上に電極（ここではＡｌ電極）を形成
する工程とにより、半導体装置を製造した。
【００１５】特に実施例の絶縁膜は、酸化性ガスによっ
て、特に塩素元素を含む雰囲気中で上記半導体基体表面
を酸化することにより形成した。
て、特に塩素元素を含む雰囲気中で上記半導体基体表面
を酸化することにより形成した。
【００１６】また、上記ＩＲ加熱法により該半導体基体
と該絶縁膜を加熱する工程は、窒素、酸素、不活性ガス
の少なくとも一種を含む雰囲気（本例ではＮ2 雰囲気）
中で行った。
と該絶縁膜を加熱する工程は、窒素、酸素、不活性ガス
の少なくとも一種を含む雰囲気（本例ではＮ2 雰囲気）
中で行った。
【００１７】更に詳しくは、本実施例においては、実験
サンプルとしてＣＺ（１００）ｎ−ｔｙｐｅ基板（２〜
３ｏｈｍ−ｃｍ）を用い、これに１１００℃，Ｏ2 ＋Ｈ
Ｃｌ（１％）の雰囲気中でゲート酸化膜（ＳｉＯ2 ）を
９００Å成長させた。次に、ＳｉＯ2 膜のＰＯＡ（Ｐｏ
ｓｔ−Ｏｘｉｄａｔｉｏｎ−Ａｎｎｅａｌ）処理として
Ｎ2 雰囲気中で１０００〜１１５０℃、１秒〜２分のＩ
Ｒアニール（ここではハロゲンランプ加熱）処理を施し
た。この後Ａｌ蒸着、メタルシンター（４００℃、６０
分）を行い、ＭＯＳキャパシターを作成した。
サンプルとしてＣＺ（１００）ｎ−ｔｙｐｅ基板（２〜
３ｏｈｍ−ｃｍ）を用い、これに１１００℃，Ｏ2 ＋Ｈ
Ｃｌ（１％）の雰囲気中でゲート酸化膜（ＳｉＯ2 ）を
９００Å成長させた。次に、ＳｉＯ2 膜のＰＯＡ（Ｐｏ
ｓｔ−Ｏｘｉｄａｔｉｏｎ−Ａｎｎｅａｌ）処理として
Ｎ2 雰囲気中で１０００〜１１５０℃、１秒〜２分のＩ
Ｒアニール（ここではハロゲンランプ加熱）処理を施し
た。この後Ａｌ蒸着、メタルシンター（４００℃、６０
分）を行い、ＭＯＳキャパシターを作成した。
【００１８】図１に、ＩＲアニール処理温度がそれぞれ
１０００℃（図中、線ＩＩＩで示す）、１１００℃
（同、線Ｉで示す）、１１５０℃（同、線ＩＩで示す）
における処理時間と表面電荷Ｎｓｓ（ｃｍ-2ｅＶ-1）の
関係を示す。
１０００℃（図中、線ＩＩＩで示す）、１１００℃
（同、線Ｉで示す）、１１５０℃（同、線ＩＩで示す）
における処理時間と表面電荷Ｎｓｓ（ｃｍ-2ｅＶ-1）の
関係を示す。
【００１９】図１から明らかなように、線Ｉ及び線ＩＩ
で示した１１００℃及び１１５０℃のＩＲアニール処理
を施した本発明によるサンプルのＮｓｓ値は、線ＩＩＩ
で示した１０００℃処理サンプルのＮｓｓ値よりも低
く、より優れた界面特性を有することがわかる。また１
１００℃以上のＩＲアニール処理を施した本発明による
サンプルのＮｓｓ値は、瞬間的に０．６〜１×１０9 ｃ
ｍ-2ｅＶ-1となり、処理時間０で示されるＰＯＡ処理無
のサンプル（Ｎｓｓ＝５．９×１０9 ｃｍ-2ｅＶ）と比
較して１／５〜１／１０に低減されていることがわか
る。
で示した１１００℃及び１１５０℃のＩＲアニール処理
を施した本発明によるサンプルのＮｓｓ値は、線ＩＩＩ
で示した１０００℃処理サンプルのＮｓｓ値よりも低
く、より優れた界面特性を有することがわかる。また１
１００℃以上のＩＲアニール処理を施した本発明による
サンプルのＮｓｓ値は、瞬間的に０．６〜１×１０9 ｃ
ｍ-2ｅＶ-1となり、処理時間０で示されるＰＯＡ処理無
のサンプル（Ｎｓｓ＝５．９×１０9 ｃｍ-2ｅＶ）と比
較して１／５〜１／１０に低減されていることがわか
る。
【００２０】図２は上述したと同様に成長させたＳｉＯ
2 膜のＰＯＡ処理をウェットＯ2 （図中、線ＩＶで示し
た）及びドライＯ2 （同、線Ｖで示した）の雰囲気中、
１０００℃の電気炉で行った比較例であるが１×１０9
ｃｍ -2 ｅＶ-1のＮｓｓを得るには６０分以上を要して
おり、この条件では三次元素子接合や微細ＭＯＳでのウ
ェル層、チャネルストップ領域等、ゲート酸化膜成長時
にすでに形成されている接合は大きく再分布してしま
い、これに比べて図１における線Ｉ及び線ＩＩで示した
本発明によるサンプルは瞬間的にＮｓｓ値が１×１０-9
ｃｍ -2 ｅＶ-1以下に低下し、短時間のＩＲアニール処
理による本発明によれば膜特性が著しく改善されること
が明らかである。
2 膜のＰＯＡ処理をウェットＯ2 （図中、線ＩＶで示し
た）及びドライＯ2 （同、線Ｖで示した）の雰囲気中、
１０００℃の電気炉で行った比較例であるが１×１０9
ｃｍ -2 ｅＶ-1のＮｓｓを得るには６０分以上を要して
おり、この条件では三次元素子接合や微細ＭＯＳでのウ
ェル層、チャネルストップ領域等、ゲート酸化膜成長時
にすでに形成されている接合は大きく再分布してしま
い、これに比べて図１における線Ｉ及び線ＩＩで示した
本発明によるサンプルは瞬間的にＮｓｓ値が１×１０-9
ｃｍ -2 ｅＶ-1以下に低下し、短時間のＩＲアニール処
理による本発明によれば膜特性が著しく改善されること
が明らかである。
【００２１】実施例２ 実施例１と同じＣＺ（１００）ｎ−ｔｙｐｅ２〜３ｏｈ
ｍ−ｃｍのＳｉ基板を用い、約１５０Åの薄いＳｉＯ2
膜を形成した。その後Ｎ2 雰囲気中で１１００℃、１０
秒のＩＲアニールによるＰＯＡ処理を行った場合の耐圧
分布を図３に示した。また比較例として、同様のＳｉＯ
2 膜を９００℃スチーム処理したものの耐圧分布を図４
に示した。図３及び図４はともに横軸に膜破壊のために
かけた電場、縦軸に破壊割合をとっている。図３に示さ
れる本発明による試料は、図中（イ）で示される破壊電
界場９〜１０ＭＶ／ｃｍ付近で集中的に膜破壊が起きて
おり、図４に示される比較試料の図中（ロ）で示される
８．５〜９．５ＭＶ／ｃｍに比べ、高電界場側に移動し
ていることがわかる。また、本発明によるＩＲアニール
処理したものの方が耐圧分布の集中性がみられ、ウェハ
ーの面内均一性が向上していることがわかる。
ｍ−ｃｍのＳｉ基板を用い、約１５０Åの薄いＳｉＯ2
膜を形成した。その後Ｎ2 雰囲気中で１１００℃、１０
秒のＩＲアニールによるＰＯＡ処理を行った場合の耐圧
分布を図３に示した。また比較例として、同様のＳｉＯ
2 膜を９００℃スチーム処理したものの耐圧分布を図４
に示した。図３及び図４はともに横軸に膜破壊のために
かけた電場、縦軸に破壊割合をとっている。図３に示さ
れる本発明による試料は、図中（イ）で示される破壊電
界場９〜１０ＭＶ／ｃｍ付近で集中的に膜破壊が起きて
おり、図４に示される比較試料の図中（ロ）で示される
８．５〜９．５ＭＶ／ｃｍに比べ、高電界場側に移動し
ていることがわかる。また、本発明によるＩＲアニール
処理したものの方が耐圧分布の集中性がみられ、ウェハ
ーの面内均一性が向上していることがわかる。
【００２２】なお、上記ＩＲアニール処理の雰囲気はＮ
2 中の他、Ｏ2 中、Ｎ2 ＋Ｏ2 中及びＡｒ中等で行うこ
とができる。また、ＩＲ加熱は、高出力のハロゲンラン
プ光の他に９−１０μｍ波長ＣＯ2 レーザー光照射によ
ってＳｉ−Ｏの固有吸収ピークとマッチングさせＳｉＯ
2 ／Ｓｉ界面を瞬間的に加熱しても良い。
2 中の他、Ｏ2 中、Ｎ2 ＋Ｏ2 中及びＡｒ中等で行うこ
とができる。また、ＩＲ加熱は、高出力のハロゲンラン
プ光の他に９−１０μｍ波長ＣＯ2 レーザー光照射によ
ってＳｉ−Ｏの固有吸収ピークとマッチングさせＳｉＯ
2 ／Ｓｉ界面を瞬間的に加熱しても良い。
【００２３】
【発明の効果】上述したように、本発明によれば、高
温、短時間の制御性の極めてすぐれたＩＲアニール炉を
用いてＰＯＡ処理することにより、下地接合を変化する
事なくＳｉＯ2 膜の特性の改善が達せられる。
温、短時間の制御性の極めてすぐれたＩＲアニール炉を
用いてＰＯＡ処理することにより、下地接合を変化する
事なくＳｉＯ2 膜の特性の改善が達せられる。
【図１】本発明に係る実施例におけるＩＲアニール処理
時間とＮｓｓとの関係を示す図である。
時間とＮｓｓとの関係を示す図である。
【図２】比較例のＰＯＡ処理時間とＮｓｓとの関係を示
す図である。
す図である。
【図３】本発明に係る実施例におけるＩＲアニール処理
試料の耐圧分布を示す図である。
試料の耐圧分布を示す図である。
【図４】比較例の耐圧分布を示す図である。
Ｉ ……１１００℃でＩＲアニール処理した試料 ＩＩ ……１１５０℃でＩＲアニール処理した試料 ＩＩＩ……１０００℃でＩＲアニール処理した試料 ＩＶ ……ウェットＯ2 中でＰＯＡ処理した試料 Ｖ ……ドライＯ2 中でＰＯＡ処理した試料 （イ）……本発明による試料の集中膜破壊部分 （ロ）……比較試料の集中膜破壊部分
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田島 和浩 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内
Claims (5)
- 【請求項１】半導体基体上に絶縁膜を形成する工程と、
ＩＲ加熱法により該半導体基体と該絶縁膜を加熱する工
程と、上記絶縁膜上に電極を形成する工程とからなる半
導体装置の製造方法。 - 【請求項２】請求項１記載の半導体装置の製造方法にお
いて、上記絶縁膜は酸化性ガスによって上記半導体基体
表面を酸化することにより形成されることを特徴とする
半導体装置の製造方法。 - 【請求項３】請求項１記載の半導体装置の製造方法にお
いて、上記ＩＲ加熱法により該半導体基体と該絶縁膜を
加熱する工程は、窒素、酸素、不活性ガスの少なくとも
一種以上を含む雰囲気中で行われることを特徴とする半
導体装置の製造方法。 - 【請求項４】半導体基体上に絶縁膜を形成する工程と、
窒素、酸素、不活性ガスの少なくとも一種を含む雰囲気
中でＩＲ加熱法により該半導体基体と該絶縁膜を加熱す
る工程とからなる半導体装置の製造方法。 - 【請求項５】半導体基体上に塩素元素を含む雰囲気中で
絶縁膜を形成する工程と、ＩＲ加熱法により該半導体基
体と該絶縁膜を加熱する工程とからなる半導体装置の製
法方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23898294A JPH07321061A (ja) | 1994-10-03 | 1994-10-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23898294A JPH07321061A (ja) | 1994-10-03 | 1994-10-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07321061A true JPH07321061A (ja) | 1995-12-08 |
Family
ID=17038178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23898294A Pending JPH07321061A (ja) | 1994-10-03 | 1994-10-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07321061A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001144016A (ja) * | 1995-12-15 | 2001-05-25 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4915910A (ja) * | 1972-06-07 | 1974-02-12 | ||
| JPS53105975A (en) * | 1977-02-28 | 1978-09-14 | Toshiba Corp | Heat treatment for silicon oxide film |
| JPS5513951A (en) * | 1978-07-18 | 1980-01-31 | Fujitsu Ltd | Manufacturing method of semiconductor device |
| JPS5586123A (en) * | 1978-12-23 | 1980-06-28 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS5898933A (ja) * | 1981-12-09 | 1983-06-13 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPS59175129A (ja) * | 1983-03-23 | 1984-10-03 | Nec Corp | 半導体装置の製造方法 |
| JPS6187342A (ja) * | 1984-10-05 | 1986-05-02 | Nec Corp | 多重ビ−ム照射Ｓｉ窒化法 |
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-
1994
- 1994-10-03 JP JP23898294A patent/JPH07321061A/ja active Pending
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| JP2001144016A (ja) * | 1995-12-15 | 2001-05-25 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
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