JPH07307578A - 高速信号伝送用回路基板の部品搭載用パッド部の構造 - Google Patents
高速信号伝送用回路基板の部品搭載用パッド部の構造Info
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- JPH07307578A JPH07307578A JP6099591A JP9959194A JPH07307578A JP H07307578 A JPH07307578 A JP H07307578A JP 6099591 A JP6099591 A JP 6099591A JP 9959194 A JP9959194 A JP 9959194A JP H07307578 A JPH07307578 A JP H07307578A
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Abstract
(57)【要約】 (修正有)
【目的】 自動設計可能な形状を有する高速信号伝送用
回路基板の部品搭載用パッド部の構造を提供する。 【構成】 伝送ライン31よりも幅の広いパッド34を
有する第1の信号伝送用導体層、この下方に形成する第
1のグランド/電源プレーン層32a、この下方に形成
する第2の信号伝送用導体層、この下方に形成する第2
のグランド/電源プレーン層32b、第1の信号伝送用
導体層のパッド部のインピーダンス整合を、第1のグラ
ンド/電源プレーン層32aと第2のグランド/電源プ
レーン層32bと誘電体層の関係で行うよう、前記パッ
ド34の直下の第1のグランド/電源プレーン層32a
に、パッド34と中心位置が同じで、かつ相似形状で、
小さいくり抜き部35と、第2の信号伝送用導体層に、
第1のグランド/電源プレーン層32aのくり抜き部3
5より大きめの配線禁止領域38とを設ける。
回路基板の部品搭載用パッド部の構造を提供する。 【構成】 伝送ライン31よりも幅の広いパッド34を
有する第1の信号伝送用導体層、この下方に形成する第
1のグランド/電源プレーン層32a、この下方に形成
する第2の信号伝送用導体層、この下方に形成する第2
のグランド/電源プレーン層32b、第1の信号伝送用
導体層のパッド部のインピーダンス整合を、第1のグラ
ンド/電源プレーン層32aと第2のグランド/電源プ
レーン層32bと誘電体層の関係で行うよう、前記パッ
ド34の直下の第1のグランド/電源プレーン層32a
に、パッド34と中心位置が同じで、かつ相似形状で、
小さいくり抜き部35と、第2の信号伝送用導体層に、
第1のグランド/電源プレーン層32aのくり抜き部3
5より大きめの配線禁止領域38とを設ける。
Description
【0001】
【産業上の利用分野】本発明は、高速信号伝送用の回路
基板における部品搭載用パッド部の構造に関する。
基板における部品搭載用パッド部の構造に関する。
【0002】
【従来の技術】従来、この種の分野の技術としては、特
開平5−29772号公報に開示されるものがあった。
図4は第1の従来例を示す高速信号伝送用回路基板のパ
ッド部の構造を示す図であり、図4(a)はその高速信
号伝送用回路基板の伝送ラインのパッド部の上面図、図
4(b)はその高速信号伝送用回路基板の伝送ラインの
パッド部の断面図である。
開平5−29772号公報に開示されるものがあった。
図4は第1の従来例を示す高速信号伝送用回路基板のパ
ッド部の構造を示す図であり、図4(a)はその高速信
号伝送用回路基板の伝送ラインのパッド部の上面図、図
4(b)はその高速信号伝送用回路基板の伝送ラインの
パッド部の断面図である。
【0003】これらの図に示すように、第1層(表層)
は、高速信号用ライン(以下、伝送ラインという)層で
あり、伝送ライン11、部品搭載用パッド及び接続用パ
ッド14(以下、総称してパッドという)、及び誘電体
層13aからなる。第2層はグランド/電源プレーン層
であり、グランド/電源プレーン層12a、誘電体層1
3bからなる。第3層は中層の伝送ライン層であり、中
層の伝送ライン17、誘電体層13cからなる。第4層
はグランド/電源プレーン層であり、グランド/電源プ
レーン層12b、誘電体層13dからなる。
は、高速信号用ライン(以下、伝送ラインという)層で
あり、伝送ライン11、部品搭載用パッド及び接続用パ
ッド14(以下、総称してパッドという)、及び誘電体
層13aからなる。第2層はグランド/電源プレーン層
であり、グランド/電源プレーン層12a、誘電体層1
3bからなる。第3層は中層の伝送ライン層であり、中
層の伝送ライン17、誘電体層13cからなる。第4層
はグランド/電源プレーン層であり、グランド/電源プ
レーン層12b、誘電体層13dからなる。
【0004】図5は第2の従来例を示す高速信号伝送用
回路基板のパッド部の構造を示す図であり、図5(a)
はその高速信号伝送用回路基板の伝送ラインのパッド部
の上面図、図5(b)はその高速信号伝送用回路基板の
伝送ラインのパッド部の断面図、図6はその高速信号伝
送用回路基板の伝送ラインのパッド部の分解斜視図であ
る。
回路基板のパッド部の構造を示す図であり、図5(a)
はその高速信号伝送用回路基板の伝送ラインのパッド部
の上面図、図5(b)はその高速信号伝送用回路基板の
伝送ラインのパッド部の断面図、図6はその高速信号伝
送用回路基板の伝送ラインのパッド部の分解斜視図であ
る。
【0005】これらの図に示すように、第1層は、伝送
ライン21、パッド24、誘電体層23aからなる。第
2層はパッド24の直下に部分的くり抜き部25を設け
たグランド/電源プレーン層22a、誘電体層23bか
らなる。このくり抜き部25は、パッド24から伝送ラ
イン21の引き出し方向を除き、パッド24より若干大
きめである。第3層はくり抜き部25より若干広めの配
線禁止領域28、中層の伝送ライン27、誘電体層23
cからなる。第4層はグランド/電源プレーン層22
b、誘電体層23dからなる。なお、26は伝送ライン
とパッドの接続部である。
ライン21、パッド24、誘電体層23aからなる。第
2層はパッド24の直下に部分的くり抜き部25を設け
たグランド/電源プレーン層22a、誘電体層23bか
らなる。このくり抜き部25は、パッド24から伝送ラ
イン21の引き出し方向を除き、パッド24より若干大
きめである。第3層はくり抜き部25より若干広めの配
線禁止領域28、中層の伝送ライン27、誘電体層23
cからなる。第4層はグランド/電源プレーン層22
b、誘電体層23dからなる。なお、26は伝送ライン
とパッドの接続部である。
【0006】
【発明が解決しようとする課題】しかしながら、第1の
従来例の場合、伝送ラインの幅と異なるパッドに対して
は、インピーダンス整合を行っていなかった。また、伝
送ラインをインピーダンス整合させているため、誘電体
層の厚さが先に決まっており、パッドとグランド間の誘
電体層の厚さが一定となっていることから、パッドに対
してインピーダンス整合させようとした場合、パッドの
幅を伝送ラインと同じにするより方法がないが、実際に
は部品搭載用パッドであったり、接続用パッドであった
り、そのパッド幅はまちまちであり、インピーダンス整
合が困難であるという問題点があった。したがって、伝
送ラインのパッド部で反射が起こり、高速信号特性を劣
化させていた。
従来例の場合、伝送ラインの幅と異なるパッドに対して
は、インピーダンス整合を行っていなかった。また、伝
送ラインをインピーダンス整合させているため、誘電体
層の厚さが先に決まっており、パッドとグランド間の誘
電体層の厚さが一定となっていることから、パッドに対
してインピーダンス整合させようとした場合、パッドの
幅を伝送ラインと同じにするより方法がないが、実際に
は部品搭載用パッドであったり、接続用パッドであった
り、そのパッド幅はまちまちであり、インピーダンス整
合が困難であるという問題点があった。したがって、伝
送ラインのパッド部で反射が起こり、高速信号特性を劣
化させていた。
【0007】このような問題点を解決するために、第2
の従来例のパッドの直下のグランドプレーンに部分的に
くり抜き部を設け、グランドプレーンまでの誘電体層の
厚さを変えることで、パッド幅を伝送ラインと同じ幅に
せずに、インピーダンス整合を図ることができた。しか
し、伝送ラインと誘電体層の厚さによるインピーダンス
整合の関係より、1層あたりの誘電体層の厚さが決まっ
ていることから、パッドからグランドプレーンまでの厚
さは、誘電体層厚の整数倍に制限され、完全なインピー
ダンス整合は困難であるという問題点があった。したが
って、伝送ラインと接続されるパッド部で反射が起こ
り、高速信号の伝送特性を劣化させていた。
の従来例のパッドの直下のグランドプレーンに部分的に
くり抜き部を設け、グランドプレーンまでの誘電体層の
厚さを変えることで、パッド幅を伝送ラインと同じ幅に
せずに、インピーダンス整合を図ることができた。しか
し、伝送ラインと誘電体層の厚さによるインピーダンス
整合の関係より、1層あたりの誘電体層の厚さが決まっ
ていることから、パッドからグランドプレーンまでの厚
さは、誘電体層厚の整数倍に制限され、完全なインピー
ダンス整合は困難であるという問題点があった。したが
って、伝送ラインと接続されるパッド部で反射が起こ
り、高速信号の伝送特性を劣化させていた。
【0008】また、この例の場合、くり抜き部の形状
が、パッドからの伝送ラインの引き出し方向に依存して
おり、この伝送ラインの引き出し方向がまちまちである
ことから、パターン設計及びチェックが容易でなく、更
に自動設計化が困難であった。本発明は、以上述べた高
速信号伝送用回路基板のパッド部のインピーダンス整合
が困難であるという問題点を除去するため、伝送ライン
より幅の広いパッドに対して、パッド直下のグランドの
くり抜き部を、パッドからの伝送ラインの引き出し方向
に依存しない形状とし、インピーダンス整合を図り、か
つ、グランド/電源プレーン層の設計及びチェックが容
易となるようにするとともに、自動設計可能な形状を有
する高速信号伝送用回路基板の部品搭載用パッド部の構
造を提供することを目的とする。
が、パッドからの伝送ラインの引き出し方向に依存して
おり、この伝送ラインの引き出し方向がまちまちである
ことから、パターン設計及びチェックが容易でなく、更
に自動設計化が困難であった。本発明は、以上述べた高
速信号伝送用回路基板のパッド部のインピーダンス整合
が困難であるという問題点を除去するため、伝送ライン
より幅の広いパッドに対して、パッド直下のグランドの
くり抜き部を、パッドからの伝送ラインの引き出し方向
に依存しない形状とし、インピーダンス整合を図り、か
つ、グランド/電源プレーン層の設計及びチェックが容
易となるようにするとともに、自動設計可能な形状を有
する高速信号伝送用回路基板の部品搭載用パッド部の構
造を提供することを目的とする。
【0009】
【課題を解決するための手段】本発明は、上記目的を達
成するために、信号伝送用導体層と中層に形成したグラ
ンド/電源プレーン層との間に誘電体層を形成すること
により、インピーダンス整合を図る高速信号伝送用回路
基板の部品搭載用パッド部の構造において、 (1)表面に形成される伝送ライン(31)よりも幅の
広いパッド(34)を有する第1の信号伝送用導体層
と、この第1の信号伝送用導体層の下方に第1の誘電体
層(33a)を介して形成される第1のグランド/電源
プレーン層(32a)と、この第1のグランド/電源プ
レーン層(32a)の下方に第2の誘電体層(33b)
を介して形成される第2の信号伝送用導体層と、この第
2の信号伝送用導体層の下方に第3の誘電体層(33
c)を介して形成される第2のグランド/電源プレーン
層(32b)と、前記第1の信号伝送用導体層のパッド
部のインピーダンス整合を、第1のグランド/電源プレ
ーン層(32a)と第1の誘電体層(33a)と、第2
のグランド/電源プレーン層(32b)と第2及び第3
誘電体層(33b,33c)とに基づいて行うため、前
記パッド(34)の直下に介在する第1のグランド/電
源プレーン層(32a)に、このパッド(34)と中心
位置が同じであり、かつこのパッド(34)と相似の形
状をなし、該パッドよりも小さいくり抜き部(35)
と、前記第2の信号伝送用導体層に、前記第1のグラン
ド/電源プレーン層(32a)のくり抜き部(35)よ
り若干大きめの配線禁止領域(38)とを設けるように
したものである。
成するために、信号伝送用導体層と中層に形成したグラ
ンド/電源プレーン層との間に誘電体層を形成すること
により、インピーダンス整合を図る高速信号伝送用回路
基板の部品搭載用パッド部の構造において、 (1)表面に形成される伝送ライン(31)よりも幅の
広いパッド(34)を有する第1の信号伝送用導体層
と、この第1の信号伝送用導体層の下方に第1の誘電体
層(33a)を介して形成される第1のグランド/電源
プレーン層(32a)と、この第1のグランド/電源プ
レーン層(32a)の下方に第2の誘電体層(33b)
を介して形成される第2の信号伝送用導体層と、この第
2の信号伝送用導体層の下方に第3の誘電体層(33
c)を介して形成される第2のグランド/電源プレーン
層(32b)と、前記第1の信号伝送用導体層のパッド
部のインピーダンス整合を、第1のグランド/電源プレ
ーン層(32a)と第1の誘電体層(33a)と、第2
のグランド/電源プレーン層(32b)と第2及び第3
誘電体層(33b,33c)とに基づいて行うため、前
記パッド(34)の直下に介在する第1のグランド/電
源プレーン層(32a)に、このパッド(34)と中心
位置が同じであり、かつこのパッド(34)と相似の形
状をなし、該パッドよりも小さいくり抜き部(35)
と、前記第2の信号伝送用導体層に、前記第1のグラン
ド/電源プレーン層(32a)のくり抜き部(35)よ
り若干大きめの配線禁止領域(38)とを設けるように
したものである。
【0010】(2)表面に形成される伝送ライン(4
1)よりも幅の広いパッド(44)を有する第1の信号
伝送用導体層と、この第1の信号伝送用導体層の下方に
第1の誘電体層(43a)を介して形成される第1のグ
ランド/電源プレーン層(42a)と、この第1のグラ
ンド/電源プレーン層(42a)の下方に第2の誘電体
層(43b)を介して形成される第2の信号伝送用導体
層と、この第2の信号伝送用導体層の下方に第3の誘電
体層(43c)を介して形成される第2のグランド/電
源プレーン層(42b)と、この第2のグランド/電源
プレーン層(42b)の下方に第4の誘電体層(43
d)を介して形成される第3の信号伝送用導体層と、こ
の第3の信号伝送用導体層の下方に第5の誘電体層(4
3e)を介して形成される第3のグランド/電源プレー
ン層(42c)と、前記第1の信号伝送用導体層のパッ
ド部のインピーダンス整合を、第1のグランド/電源プ
レーン層(32a)と第1の誘電体層(43a)と、第
2のグランド/電源プレーン層(42b)と第2及び第
3の誘電体層(43b,43c)と、第3のグランド/
電源プレーン層(42c)と第4及び第5の誘電体層
(43d,43e)とに基づいて行うため、前記パッド
(44)の直下に介在する第1のグランド/電源プレー
ン層(42a)に前記パッド(44)の中心位置が同じ
であり、かつこのパッド(44)と相似の形状をなし、
このパッド(44)よりも小さい第1のくり抜き部(4
5a)と、第2の信号伝送用導体層に前記第1のくり抜
き部(45a)よりも若干大きめの第1の配線禁止領域
(47a)と、前記パッド(44)の直下の第2のグラ
ンド/電源プレーン層(42b)に前記パッド(44)
の中心位置が同じであり、かつこのパッド(44)と相
似の形状をなし、このパッドよりも小さい第2のくり抜
き部(45b)と、第2の信号伝送用導体層に前記第2
のくり抜き部(45b)よりも若干大きめの第2の配線
禁止領域(47b)とを設けるようにしたものである。
1)よりも幅の広いパッド(44)を有する第1の信号
伝送用導体層と、この第1の信号伝送用導体層の下方に
第1の誘電体層(43a)を介して形成される第1のグ
ランド/電源プレーン層(42a)と、この第1のグラ
ンド/電源プレーン層(42a)の下方に第2の誘電体
層(43b)を介して形成される第2の信号伝送用導体
層と、この第2の信号伝送用導体層の下方に第3の誘電
体層(43c)を介して形成される第2のグランド/電
源プレーン層(42b)と、この第2のグランド/電源
プレーン層(42b)の下方に第4の誘電体層(43
d)を介して形成される第3の信号伝送用導体層と、こ
の第3の信号伝送用導体層の下方に第5の誘電体層(4
3e)を介して形成される第3のグランド/電源プレー
ン層(42c)と、前記第1の信号伝送用導体層のパッ
ド部のインピーダンス整合を、第1のグランド/電源プ
レーン層(32a)と第1の誘電体層(43a)と、第
2のグランド/電源プレーン層(42b)と第2及び第
3の誘電体層(43b,43c)と、第3のグランド/
電源プレーン層(42c)と第4及び第5の誘電体層
(43d,43e)とに基づいて行うため、前記パッド
(44)の直下に介在する第1のグランド/電源プレー
ン層(42a)に前記パッド(44)の中心位置が同じ
であり、かつこのパッド(44)と相似の形状をなし、
このパッド(44)よりも小さい第1のくり抜き部(4
5a)と、第2の信号伝送用導体層に前記第1のくり抜
き部(45a)よりも若干大きめの第1の配線禁止領域
(47a)と、前記パッド(44)の直下の第2のグラ
ンド/電源プレーン層(42b)に前記パッド(44)
の中心位置が同じであり、かつこのパッド(44)と相
似の形状をなし、このパッドよりも小さい第2のくり抜
き部(45b)と、第2の信号伝送用導体層に前記第2
のくり抜き部(45b)よりも若干大きめの第2の配線
禁止領域(47b)とを設けるようにしたものである。
【0011】
【作用】本発明によれば、上記したように、高速信号伝
送用回路基板の伝送ラインのパッド部でパッド直下のグ
ランド/電源プレーン層にくり抜き部を設ける際、パッ
ドから伝送ラインの引き出し方向にパッドとグランド/
電源プレーン層のオーバーラップをインピーダンス整合
が図れるようにくり抜き部を形成し、パッドからグラン
ド/電源プレーン層までの誘電体層の厚さを部分的に変
化させることにより、インピーダンス整合を図り、反射
を抑え、高速信号の伝送特性の向上を図ることができ
る。
送用回路基板の伝送ラインのパッド部でパッド直下のグ
ランド/電源プレーン層にくり抜き部を設ける際、パッ
ドから伝送ラインの引き出し方向にパッドとグランド/
電源プレーン層のオーバーラップをインピーダンス整合
が図れるようにくり抜き部を形成し、パッドからグラン
ド/電源プレーン層までの誘電体層の厚さを部分的に変
化させることにより、インピーダンス整合を図り、反射
を抑え、高速信号の伝送特性の向上を図ることができ
る。
【0012】
【実施例】以下、本発明の実施例について図を参照しな
がら詳細に説明する。図1は本発明の第1の実施例を示
す高速信号伝送用回路基板のパッド部の構造を示す図で
あり、図1(a)はその高速信号伝送用回路基板のパッ
ド部の上面図、図1(b)はその高速信号伝送用回路基
板のパッド部の断面図、図2はその高速信号伝送用回路
基板のパッド部の分解斜視図である。
がら詳細に説明する。図1は本発明の第1の実施例を示
す高速信号伝送用回路基板のパッド部の構造を示す図で
あり、図1(a)はその高速信号伝送用回路基板のパッ
ド部の上面図、図1(b)はその高速信号伝送用回路基
板のパッド部の断面図、図2はその高速信号伝送用回路
基板のパッド部の分解斜視図である。
【0013】これらの図において、31は表層の伝送ラ
イン(第1の信号伝送用導体層)、32aは第1のグラ
ンド/電源プレーン層、33aは第1の誘電体層、32
bは第2のグランド/電源プレーン層、33bは第2の
誘電体層、37は中層の伝送ライン(第2の信号伝送用
導体層)、33cは第3の誘電体層、33dは第4の誘
電体層、35は第1のグランド/電源プレーン層32a
のくり抜き部、38は中層の伝送ライン(第2の信号伝
送用導体層)の配線禁止領域である。
イン(第1の信号伝送用導体層)、32aは第1のグラ
ンド/電源プレーン層、33aは第1の誘電体層、32
bは第2のグランド/電源プレーン層、33bは第2の
誘電体層、37は中層の伝送ライン(第2の信号伝送用
導体層)、33cは第3の誘電体層、33dは第4の誘
電体層、35は第1のグランド/電源プレーン層32a
のくり抜き部、38は中層の伝送ライン(第2の信号伝
送用導体層)の配線禁止領域である。
【0014】ここで、表層の伝送ライン31は、その伝
送ライン31の幅と第1のグランド/電源プレーン層3
2aまでの厚さ、すなわち、第1の誘電体層33aの厚
さによりインピーダンス整合されている。その表層の伝
送ライン31はパッド34に接続されている。このパッ
ド34は、その表層の伝送ライン31よりも幅が広い。
この時、インピーダンスZは次式で表せる(理想状
態)。
送ライン31の幅と第1のグランド/電源プレーン層3
2aまでの厚さ、すなわち、第1の誘電体層33aの厚
さによりインピーダンス整合されている。その表層の伝
送ライン31はパッド34に接続されている。このパッ
ド34は、その表層の伝送ライン31よりも幅が広い。
この時、インピーダンスZは次式で表せる(理想状
態)。
【0015】Z=(L/C)1/2 L:リアクタンス
C:キャパシタンス ここで、Lはパッドの幅と長さで決まり、Cはパッドの
表面積とパッドとグランド間の距離で決まる。したがっ
て、パッド34のサイズを固定すると、変更可能なパラ
メータは、パッドとグランド間の距離である。このパッ
ドとグランド間の距離が大きいとCが大きくなり、Zは
小さくなる。逆にパッドとグランド間の距離が小さいと
Cが小さくなり、Zは大きくなる。
C:キャパシタンス ここで、Lはパッドの幅と長さで決まり、Cはパッドの
表面積とパッドとグランド間の距離で決まる。したがっ
て、パッド34のサイズを固定すると、変更可能なパラ
メータは、パッドとグランド間の距離である。このパッ
ドとグランド間の距離が大きいとCが大きくなり、Zは
小さくなる。逆にパッドとグランド間の距離が小さいと
Cが小さくなり、Zは大きくなる。
【0016】このように、LとCを調節することで、イ
ンピーダンスをコントロールできる。パッド34はイン
ピーダンス整合されている表層の伝送ライン31よりも
幅が広く、この場合はCが大きくなり、Zは小さくなっ
てインピーダンス整合されない。そのパッド34の直下
の第1のグランド/電源プレーン層32aにくり抜き部
35を設け、パッドとグランド/電源プレーン層間の距
離を、パッド34と第2のグランド/電源プレーン層3
2bの距離となるように大きくし、Cを小さくしてイン
ピーダンス整合を図るものである。このくり抜き部35
の形状は、パッド34と相似形状にする。
ンピーダンスをコントロールできる。パッド34はイン
ピーダンス整合されている表層の伝送ライン31よりも
幅が広く、この場合はCが大きくなり、Zは小さくなっ
てインピーダンス整合されない。そのパッド34の直下
の第1のグランド/電源プレーン層32aにくり抜き部
35を設け、パッドとグランド/電源プレーン層間の距
離を、パッド34と第2のグランド/電源プレーン層3
2bの距離となるように大きくし、Cを小さくしてイン
ピーダンス整合を図るものである。このくり抜き部35
の形状は、パッド34と相似形状にする。
【0017】また、くり抜き部35の大きさはパッド3
4よりも大きくならない範囲で、Cの大きさを考慮し
て、インピーダンス整合可能な値となるような大きさと
する。本発明の高速信号伝送用回路基板における特性イ
ンピーダンスのシュミレーション結果を図3に示す。図
3(b)において、横軸はパッドの面積を1とした場合
のくり抜き部の面積比、縦軸は特性インピーダンスZ0
(Ω)を示している。
4よりも大きくならない範囲で、Cの大きさを考慮し
て、インピーダンス整合可能な値となるような大きさと
する。本発明の高速信号伝送用回路基板における特性イ
ンピーダンスのシュミレーション結果を図3に示す。図
3(b)において、横軸はパッドの面積を1とした場合
のくり抜き部の面積比、縦軸は特性インピーダンスZ0
(Ω)を示している。
【0018】この図において、誘電率4.9の多層基
板、表層の伝送ラインの幅0.2mm、誘電体層厚0.
11mm/層、周波数(f)10GHzの場合におい
て、図3(a)に示すような3種類のパッドサイズ、つ
まり、パッドAはパッド長さlが2.5mm、パッド幅
wが0.3mmであり、パッドBはパッド長さlが2.
5mm、パッド幅wが0.4mmであり、パッドCはパ
ッド長さlが2.5mm、パッド幅wが0.5mmであ
る。
板、表層の伝送ラインの幅0.2mm、誘電体層厚0.
11mm/層、周波数(f)10GHzの場合におい
て、図3(a)に示すような3種類のパッドサイズ、つ
まり、パッドAはパッド長さlが2.5mm、パッド幅
wが0.3mmであり、パッドBはパッド長さlが2.
5mm、パッド幅wが0.4mmであり、パッドCはパ
ッド長さlが2.5mm、パッド幅wが0.5mmであ
る。
【0019】このようなパッドサイズでシュミレーショ
ンを行った。上記した条件の下では、特性インピーダン
スZ0 (Ω)は50Ωに設定されることが望ましい。こ
の図から明らかなように、パッドに対するくり抜き部の
面積比は1.0近傍が望ましいことがわかる。また、く
り抜き部の面積のみに着目すると、パッドに対するくり
抜き部の面積比は1.0以上でもよいが、パッドに対す
るくり抜き部の面積比が1.0以上になると、伝送ライ
ンとの関係で、インピーダンス整合を図ることができな
くなるので、パッドに対するくり抜き部の面積比は1.
0より小さくする必要がある。
ンを行った。上記した条件の下では、特性インピーダン
スZ0 (Ω)は50Ωに設定されることが望ましい。こ
の図から明らかなように、パッドに対するくり抜き部の
面積比は1.0近傍が望ましいことがわかる。また、く
り抜き部の面積のみに着目すると、パッドに対するくり
抜き部の面積比は1.0以上でもよいが、パッドに対す
るくり抜き部の面積比が1.0以上になると、伝送ライ
ンとの関係で、インピーダンス整合を図ることができな
くなるので、パッドに対するくり抜き部の面積比は1.
0より小さくする必要がある。
【0020】上記からして、上記の条件の下では、パッ
ドAで、くり抜き部の面積比は1.0以下で1.0に近
い値が望ましいことがわかる。このように、くり抜き部
35を形成することにより、インピーダンス整合を図る
ことができる。また、形状をパッド34と相似形状とし
ていることから、表層の伝送ライン31の引き出し方向
に依存することなく、設計及びチェックを容易に行うこ
とができ、更に設計の自動化が可能である。
ドAで、くり抜き部の面積比は1.0以下で1.0に近
い値が望ましいことがわかる。このように、くり抜き部
35を形成することにより、インピーダンス整合を図る
ことができる。また、形状をパッド34と相似形状とし
ていることから、表層の伝送ライン31の引き出し方向
に依存することなく、設計及びチェックを容易に行うこ
とができ、更に設計の自動化が可能である。
【0021】また、上述の方法でインピーダンス整合が
できない場合、またはパッドの幅が更に広い場合の実施
例を図7に示す。図7において、41は表層の伝送ライ
ン(第1の信号伝送用導体層)、42a〜42cはグラ
ンド/電源プレーン層、43a〜43fは誘電体層、4
4は表層の伝送ライン41のパッド、45aは第1のグ
ランド/電源プレーン層42aのくり抜き部、45bは
第2のグランド/電源プレーン層42bのくり抜き部、
46aは中層の伝送ライン(第2の信号伝送用導体
層)、46bは中層の伝送ライン(第3の信号伝送用導
体層)、47aは中層の伝送ライン(第2の信号伝送用
導体層)46aに形成される第1の配線禁止領域、47
bは中層の伝送ライン(第3の信号伝送用導体層)46
bに形成される第2の配線禁止領域である。
できない場合、またはパッドの幅が更に広い場合の実施
例を図7に示す。図7において、41は表層の伝送ライ
ン(第1の信号伝送用導体層)、42a〜42cはグラ
ンド/電源プレーン層、43a〜43fは誘電体層、4
4は表層の伝送ライン41のパッド、45aは第1のグ
ランド/電源プレーン層42aのくり抜き部、45bは
第2のグランド/電源プレーン層42bのくり抜き部、
46aは中層の伝送ライン(第2の信号伝送用導体
層)、46bは中層の伝送ライン(第3の信号伝送用導
体層)、47aは中層の伝送ライン(第2の信号伝送用
導体層)46aに形成される第1の配線禁止領域、47
bは中層の伝送ライン(第3の信号伝送用導体層)46
bに形成される第2の配線禁止領域である。
【0022】この実施例では、2層のグランド/電源プ
レーン層であったものを3層に増やし、グランド/電源
プレーン層42a及び42bにくり抜き部45a及び4
5bを設け、このくり抜き部45a及び45bの大きさ
を調整することでインピーダンス整合を図るものであ
る。その場合、グランド/電源プレーン層42a及び4
2bに形成されるくり抜き部45a及び45bの形状
は、第1実施例と同様に、表層の伝送ライン41のパッ
ド44と相似形状にし、前記くり抜き部45a及び45
bの大きさは、表層の伝送ライン41のパッド44より
は大きくならないようにする。
レーン層であったものを3層に増やし、グランド/電源
プレーン層42a及び42bにくり抜き部45a及び4
5bを設け、このくり抜き部45a及び45bの大きさ
を調整することでインピーダンス整合を図るものであ
る。その場合、グランド/電源プレーン層42a及び4
2bに形成されるくり抜き部45a及び45bの形状
は、第1実施例と同様に、表層の伝送ライン41のパッ
ド44と相似形状にし、前記くり抜き部45a及び45
bの大きさは、表層の伝送ライン41のパッド44より
は大きくならないようにする。
【0023】本発明の高速信号伝送用回路基板における
特性インピーダンスのシュミレーション結果を図8に示
す。図8(b)において、横軸はパッドの面積を1とし
た場合の第2のくり抜き部の面積比、縦軸は特性インピ
ーダンスZ0 (Ω)を示している。この図において、誘
電率4.9の多層基板、表層の伝送ラインの幅0.2m
m、誘電体層厚0.11mm/層、周波数(f)10G
Hzの場合において、図8(a)に示すようなパッドサ
イズ、つまり、長さlが2.5mm、幅Wが0.5mm
の場合において、曲線aは第1のくり抜き部の面積比が
1.0の場合、曲線bは第1のくり抜き部の面積比が
0.8の場合を示している。
特性インピーダンスのシュミレーション結果を図8に示
す。図8(b)において、横軸はパッドの面積を1とし
た場合の第2のくり抜き部の面積比、縦軸は特性インピ
ーダンスZ0 (Ω)を示している。この図において、誘
電率4.9の多層基板、表層の伝送ラインの幅0.2m
m、誘電体層厚0.11mm/層、周波数(f)10G
Hzの場合において、図8(a)に示すようなパッドサ
イズ、つまり、長さlが2.5mm、幅Wが0.5mm
の場合において、曲線aは第1のくり抜き部の面積比が
1.0の場合、曲線bは第1のくり抜き部の面積比が
0.8の場合を示している。
【0024】上記した条件の下では、特性インピーダン
スZ0 (Ω)は50Ωに設定されることが望ましい。こ
の図から明らかなように、第1のくり抜き部の面積比が
1.0の場合においては、第2のくり抜き部の面積比が
1.0近傍が、第1のくり抜き部の面積比が0.8の場
合においては、第2のくり抜き部の面積比が1.0近傍
が、それぞれ特性インピーダンスZ0 としては望まし
い。くり抜き部の面積のみに着目すると、パッドに対す
るくり抜き部の面積比は1.0以上でもよいが、パッド
に対するくり抜き部の面積比が1.0以上になると、伝
送ラインとの関係で、インピーダンス整合を図ることが
できなくなるので、パッドに対するくり抜き部の面積比
は1.0より小さくする必要がある。
スZ0 (Ω)は50Ωに設定されることが望ましい。こ
の図から明らかなように、第1のくり抜き部の面積比が
1.0の場合においては、第2のくり抜き部の面積比が
1.0近傍が、第1のくり抜き部の面積比が0.8の場
合においては、第2のくり抜き部の面積比が1.0近傍
が、それぞれ特性インピーダンスZ0 としては望まし
い。くり抜き部の面積のみに着目すると、パッドに対す
るくり抜き部の面積比は1.0以上でもよいが、パッド
に対するくり抜き部の面積比が1.0以上になると、伝
送ラインとの関係で、インピーダンス整合を図ることが
できなくなるので、パッドに対するくり抜き部の面積比
は1.0より小さくする必要がある。
【0025】この実施例では、表層の伝送ライン41の
パッド44の大きさよりは少し小さいくり抜き部45a
を、第1のグランド/電源プレーン層42aに形成し、
更に、小さいくり抜き部45bを、第2のグランド/電
源プレーン層42bに形成するようにしている。また、
第1の配線禁止領域47aよりは下方の第2の配線禁止
領域47bは小さくなるように形成している。
パッド44の大きさよりは少し小さいくり抜き部45a
を、第1のグランド/電源プレーン層42aに形成し、
更に、小さいくり抜き部45bを、第2のグランド/電
源プレーン層42bに形成するようにしている。また、
第1の配線禁止領域47aよりは下方の第2の配線禁止
領域47bは小さくなるように形成している。
【0026】このように構成すると、下方のくり抜き部
及び配線禁止領域は小さくすることができ、グランド/
電源プレーン層を広くとることができるとともに、配線
禁止領域は狭くなるので、配線できる領域を拡大するこ
とができる。なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
及び配線禁止領域は小さくすることができ、グランド/
電源プレーン層を広くとることができるとともに、配線
禁止領域は狭くなるので、配線できる領域を拡大するこ
とができる。なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【0027】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、高速信号伝送用回路基板の伝送ラインのパッド
部の構造において、パッド直下のグランド/電源プレー
ン層にくり抜き部を設け、この際に形状をパッドと相似
形状とし、その大きさをパッドよりも大きくならない範
囲で調整することにより、パッドからグランド/電源プ
レーン層までの誘電体層の厚さを部分的に変化させるこ
とで、インピーダンス整合を図り、反射を抑え、高速信
号の伝送特性の向上を図ることができる。
よれば、高速信号伝送用回路基板の伝送ラインのパッド
部の構造において、パッド直下のグランド/電源プレー
ン層にくり抜き部を設け、この際に形状をパッドと相似
形状とし、その大きさをパッドよりも大きくならない範
囲で調整することにより、パッドからグランド/電源プ
レーン層までの誘電体層の厚さを部分的に変化させるこ
とで、インピーダンス整合を図り、反射を抑え、高速信
号の伝送特性の向上を図ることができる。
【0028】また、高速信号伝送用回路基板の伝送ライ
ンのパッド部と中心が一致し、相似形状のくり抜き部と
なし、くり抜き部を伝送ラインの引き出し方向に依存し
ない形状としたことにより、設計及びチェックを容易に
行うことができ、更に設計の自動化が可能である。
ンのパッド部と中心が一致し、相似形状のくり抜き部と
なし、くり抜き部を伝送ラインの引き出し方向に依存し
ない形状としたことにより、設計及びチェックを容易に
行うことができ、更に設計の自動化が可能である。
【図1】本発明の第1の実施例を示す高速信号伝送用回
路基板のパッド部の構造を示す図である。
路基板のパッド部の構造を示す図である。
【図2】本発明の第1の実施例を示す高速信号伝送用回
路基板のパッド部の分解斜視図である。
路基板のパッド部の分解斜視図である。
【図3】本発明の第1の実施例を示す高速信号伝送用回
路基板における特性インピーダンスのシュミレーション
結果を示す図である。
路基板における特性インピーダンスのシュミレーション
結果を示す図である。
【図4】第1の従来例を示す高速信号伝送用回路基板の
パッド部の構造を示す図である。
パッド部の構造を示す図である。
【図5】第2の従来例を示す高速信号伝送用回路基板の
パッド部の構造を示す図である。
パッド部の構造を示す図である。
【図6】第2の従来例を示す高速信号伝送用回路基板の
パッド部の分解斜視図である。
パッド部の分解斜視図である。
【図7】本発明の第2の実施例を示す高速信号伝送用回
路基板のパッド部の構造を示す図である。
路基板のパッド部の構造を示す図である。
【図8】本発明の第2の実施例を示す高速信号伝送用回
路基板における特性インピーダンスのシュミレーション
結果を示す図である。
路基板における特性インピーダンスのシュミレーション
結果を示す図である。
31,41 表層の伝送ライン(第1の信号伝送用導
体層) 32a,42a 第1のグランド/電源プレーン層 32b,42b 第2のグランド/電源プレーン層 33a,43a 第1の誘電体層 33b,43b 第2の誘電体層 33c,43c 第3の誘電体層 33d 43d 第4の誘電体層 34,44 パッド 35 くり抜き部 37,46a 中層の伝送ライン(第2の信号伝送用
導体層) 38 配線禁止領域 42c 第3のグランド/電源プレーン層 43e 第5の誘電体層 43f 第6の誘電体層 45a 第1のくり抜き部 45b 第2のくり抜き部 46b 中層の伝送ライン(第3の信号伝送用導体
層) 47a 第1の配線禁止領域 47b 第2の配線禁止領域
体層) 32a,42a 第1のグランド/電源プレーン層 32b,42b 第2のグランド/電源プレーン層 33a,43a 第1の誘電体層 33b,43b 第2の誘電体層 33c,43c 第3の誘電体層 33d 43d 第4の誘電体層 34,44 パッド 35 くり抜き部 37,46a 中層の伝送ライン(第2の信号伝送用
導体層) 38 配線禁止領域 42c 第3のグランド/電源プレーン層 43e 第5の誘電体層 43f 第6の誘電体層 45a 第1のくり抜き部 45b 第2のくり抜き部 46b 中層の伝送ライン(第3の信号伝送用導体
層) 47a 第1の配線禁止領域 47b 第2の配線禁止領域
Claims (3)
- 【請求項1】 信号伝送用導体層と中層に形成したグラ
ンド/電源プレーン層との間に誘電体層を形成すること
により、インピーダンス整合を図る高速信号伝送用回路
基板の部品搭載用パッド部の構造において、(a)表面
に形成される伝送ラインよりも幅の広いパッドを有する
第1の信号伝送用導体層と、(b)該第1の信号伝送用
導体層の下方に第1の誘電体層を介して形成される第1
のグランド/電源プレーン層と、(c)該第1のグラン
ド/電源プレーン層の下方に第2の誘電体層を介して形
成される第2の信号伝送用導体層と、(d)該第2の信
号伝送用導体層の下方に第3の誘電体層を介して形成さ
れる第2のグランド/電源プレーン層と、(e)前記パ
ッドの直下に介在する第1のグランド/電源プレーン層
に、前記パッドと中心位置が同じであり、かつ前記パッ
ドと相似の形状をなし、前記パッドよりも小さいくり抜
き部と、前記第2の信号伝送用導体層に、前記第1のグ
ランド/電源プレーン層のくり抜き部より若干大きめの
配線禁止領域とを設けることを特徴とする高速信号伝送
用回路基板の部品搭載用パッド部の構造。 - 【請求項2】 信号伝送用導体層と中層に形成したグラ
ンド/電源プレーンとの間に誘電体層を形成することに
より、インピーダンス整合を図る高速信号伝送用回路基
板の部品搭載用パッド部の構造において、(a)表面に
形成される伝送ラインよりも幅の広いパッドを有する第
1の信号伝送用導体層と、(b)該第1の信号伝送用導
体層の下方に第1の誘電体層を介して形成される第1の
グランド/電源プレーン層と、(c)該第1のグランド
/電源プレーン層の下方に第2の誘電体層を介して形成
される第2の信号伝送用導体層と、(d)該第2の信号
伝送用導体層の下方に第3の誘電体層を介して形成され
る第2のグランド/電源プレーン層と、(e)該第2の
グランド/電源プレーン層の下方に第4の誘電体層を介
して形成される第3の信号伝送用導体層と、(f)該第
3の信号伝送用導体層の下方に第5の誘電体層を介して
形成される第3のグランド/電源プレーン層と、(g)
前記パッドの直下に介在する第1のグランド/電源プレ
ーン層に、前記パッドの中心位置が同じであり、かつ前
記パッドと相似の形状をなし、前記パッドよりも小さい
第1のくり抜き部と、第2の信号伝送用導体層に前記第
1のくり抜き部よりも若干大きめの第1の配線禁止領域
と、前記パッドの直下の第2のグランド/電源プレーン
層に前記パッドの中心位置が同じであり、かつ前記パッ
ドと相似の形状をなし、前記パッドよりも小さい第2の
くり抜き部と、第2の信号伝送用導体層に前記第2のく
り抜き部よりも若干大きめの第2の配線禁止領域とを設
けることを特徴とする高速信号伝送用回路基板の部品搭
載用パッド部の構造。 - 【請求項3】 前記くり抜き部及び配線禁止領域を基板
表面から下方に向かって徐々に小さく設定していくこと
を特徴とする請求項1又は2記載の高速信号伝送用回路
基板の部品搭載用パッド部の構造。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6099591A JPH07307578A (ja) | 1994-05-13 | 1994-05-13 | 高速信号伝送用回路基板の部品搭載用パッド部の構造 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6099591A JPH07307578A (ja) | 1994-05-13 | 1994-05-13 | 高速信号伝送用回路基板の部品搭載用パッド部の構造 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07307578A true JPH07307578A (ja) | 1995-11-21 |
Family
ID=14251342
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6099591A Pending JPH07307578A (ja) | 1994-05-13 | 1994-05-13 | 高速信号伝送用回路基板の部品搭載用パッド部の構造 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07307578A (ja) |
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005244010A (ja) * | 2004-02-27 | 2005-09-08 | Toppan Printing Co Ltd | 回路基板の実装構造 |
JP2006173400A (ja) * | 2004-12-16 | 2006-06-29 | Canon Inc | プリント配線板 |
US7307220B2 (en) * | 2005-01-12 | 2007-12-11 | Hewlett-Packard Development Company, L.P. | Circuit board for cable termination |
JP2009140993A (ja) * | 2007-12-04 | 2009-06-25 | Yokogawa Electric Corp | プリント基板 |
JP2010010164A (ja) * | 2008-06-24 | 2010-01-14 | Kyocera Corp | 容量内蔵基板 |
JP2011082907A (ja) * | 2009-10-09 | 2011-04-21 | Nec Corp | 高速伝送配線構造 |
JP2013089727A (ja) * | 2011-10-17 | 2013-05-13 | Fujikura Ltd | フレキシブルプリント基板 |
CN104244598A (zh) * | 2014-09-24 | 2014-12-24 | 浪潮(北京)电子信息产业有限公司 | 一种控制pcb上传输线的阻抗连续性的方法和装置 |
US9241400B2 (en) | 2013-08-23 | 2016-01-19 | Seagate Technology Llc | Windowed reference planes for embedded conductors |
CN110996505A (zh) * | 2019-12-31 | 2020-04-10 | 联想(北京)有限公司 | 一种印制电路板及电子设备 |
CN114630497A (zh) * | 2022-03-18 | 2022-06-14 | 爱科微半导体(上海)有限公司 | 一种开槽间距的确定方法、装置、设备及存储介质 |
CN115087200A (zh) * | 2022-06-17 | 2022-09-20 | 上海泽丰半导体科技有限公司 | 高速连接器的pcb优化方法及*** |
-
1994
- 1994-05-13 JP JP6099591A patent/JPH07307578A/ja active Pending
Cited By (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP4717431B2 (ja) * | 2004-12-16 | 2011-07-06 | キヤノン株式会社 | プリント配線板 |
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CN110996505A (zh) * | 2019-12-31 | 2020-04-10 | 联想(北京)有限公司 | 一种印制电路板及电子设备 |
CN110996505B (zh) * | 2019-12-31 | 2022-02-18 | 联想(北京)有限公司 | 一种印制电路板及电子设备 |
CN114630497A (zh) * | 2022-03-18 | 2022-06-14 | 爱科微半导体(上海)有限公司 | 一种开槽间距的确定方法、装置、设备及存储介质 |
CN115087200A (zh) * | 2022-06-17 | 2022-09-20 | 上海泽丰半导体科技有限公司 | 高速连接器的pcb优化方法及*** |
CN115087200B (zh) * | 2022-06-17 | 2024-01-23 | 上海泽丰半导体科技有限公司 | 高速连接器的pcb优化方法及*** |
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Legal Events
Date | Code | Title | Description |
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A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991109 |