JPH07307578A - 高速信号伝送用回路基板の部品搭載用パッド部の構造 - Google Patents
高速信号伝送用回路基板の部品搭載用パッド部の構造Info
- Publication number
- JPH07307578A JPH07307578A JP6099591A JP9959194A JPH07307578A JP H07307578 A JPH07307578 A JP H07307578A JP 6099591 A JP6099591 A JP 6099591A JP 9959194 A JP9959194 A JP 9959194A JP H07307578 A JPH07307578 A JP H07307578A
- Authority
- JP
- Japan
- Prior art keywords
- pad
- layer
- ground
- signal transmission
- power plane
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 自動設計可能な形状を有する高速信号伝送用
回路基板の部品搭載用パッド部の構造を提供する。 【構成】 伝送ライン３１よりも幅の広いパッド３４を
有する第１の信号伝送用導体層、この下方に形成する第
１のグランド／電源プレーン層３２ａ、この下方に形成
する第２の信号伝送用導体層、この下方に形成する第２
のグランド／電源プレーン層３２ｂ、第１の信号伝送用
導体層のパッド部のインピーダンス整合を、第１のグラ
ンド／電源プレーン層３２ａと第２のグランド／電源プ
レーン層３２ｂと誘電体層の関係で行うよう、前記パッ
ド３４の直下の第１のグランド／電源プレーン層３２ａ
に、パッド３４と中心位置が同じで、かつ相似形状で、
小さいくり抜き部３５と、第２の信号伝送用導体層に、
第１のグランド／電源プレーン層３２ａのくり抜き部３
５より大きめの配線禁止領域３８とを設ける。
回路基板の部品搭載用パッド部の構造を提供する。 【構成】 伝送ライン３１よりも幅の広いパッド３４を
有する第１の信号伝送用導体層、この下方に形成する第
１のグランド／電源プレーン層３２ａ、この下方に形成
する第２の信号伝送用導体層、この下方に形成する第２
のグランド／電源プレーン層３２ｂ、第１の信号伝送用
導体層のパッド部のインピーダンス整合を、第１のグラ
ンド／電源プレーン層３２ａと第２のグランド／電源プ
レーン層３２ｂと誘電体層の関係で行うよう、前記パッ
ド３４の直下の第１のグランド／電源プレーン層３２ａ
に、パッド３４と中心位置が同じで、かつ相似形状で、
小さいくり抜き部３５と、第２の信号伝送用導体層に、
第１のグランド／電源プレーン層３２ａのくり抜き部３
５より大きめの配線禁止領域３８とを設ける。
Description
【０００１】
【産業上の利用分野】本発明は、高速信号伝送用の回路
基板における部品搭載用パッド部の構造に関する。
基板における部品搭載用パッド部の構造に関する。
【０００２】
【従来の技術】従来、この種の分野の技術としては、特
開平５−２９７７２号公報に開示されるものがあった。
図４は第１の従来例を示す高速信号伝送用回路基板のパ
ッド部の構造を示す図であり、図４（ａ）はその高速信
号伝送用回路基板の伝送ラインのパッド部の上面図、図
４（ｂ）はその高速信号伝送用回路基板の伝送ラインの
パッド部の断面図である。
開平５−２９７７２号公報に開示されるものがあった。
図４は第１の従来例を示す高速信号伝送用回路基板のパ
ッド部の構造を示す図であり、図４（ａ）はその高速信
号伝送用回路基板の伝送ラインのパッド部の上面図、図
４（ｂ）はその高速信号伝送用回路基板の伝送ラインの
パッド部の断面図である。
【０００３】これらの図に示すように、第１層（表層）
は、高速信号用ライン（以下、伝送ラインという）層で
あり、伝送ライン１１、部品搭載用パッド及び接続用パ
ッド１４（以下、総称してパッドという）、及び誘電体
層１３ａからなる。第２層はグランド／電源プレーン層
であり、グランド／電源プレーン層１２ａ、誘電体層１
３ｂからなる。第３層は中層の伝送ライン層であり、中
層の伝送ライン１７、誘電体層１３ｃからなる。第４層
はグランド／電源プレーン層であり、グランド／電源プ
レーン層１２ｂ、誘電体層１３ｄからなる。
は、高速信号用ライン（以下、伝送ラインという）層で
あり、伝送ライン１１、部品搭載用パッド及び接続用パ
ッド１４（以下、総称してパッドという）、及び誘電体
層１３ａからなる。第２層はグランド／電源プレーン層
であり、グランド／電源プレーン層１２ａ、誘電体層１
３ｂからなる。第３層は中層の伝送ライン層であり、中
層の伝送ライン１７、誘電体層１３ｃからなる。第４層
はグランド／電源プレーン層であり、グランド／電源プ
レーン層１２ｂ、誘電体層１３ｄからなる。
【０００４】図５は第２の従来例を示す高速信号伝送用
回路基板のパッド部の構造を示す図であり、図５（ａ）
はその高速信号伝送用回路基板の伝送ラインのパッド部
の上面図、図５（ｂ）はその高速信号伝送用回路基板の
伝送ラインのパッド部の断面図、図６はその高速信号伝
送用回路基板の伝送ラインのパッド部の分解斜視図であ
る。
回路基板のパッド部の構造を示す図であり、図５（ａ）
はその高速信号伝送用回路基板の伝送ラインのパッド部
の上面図、図５（ｂ）はその高速信号伝送用回路基板の
伝送ラインのパッド部の断面図、図６はその高速信号伝
送用回路基板の伝送ラインのパッド部の分解斜視図であ
る。
【０００５】これらの図に示すように、第１層は、伝送
ライン２１、パッド２４、誘電体層２３ａからなる。第
２層はパッド２４の直下に部分的くり抜き部２５を設け
たグランド／電源プレーン層２２ａ、誘電体層２３ｂか
らなる。このくり抜き部２５は、パッド２４から伝送ラ
イン２１の引き出し方向を除き、パッド２４より若干大
きめである。第３層はくり抜き部２５より若干広めの配
線禁止領域２８、中層の伝送ライン２７、誘電体層２３
ｃからなる。第４層はグランド／電源プレーン層２２
ｂ、誘電体層２３ｄからなる。なお、２６は伝送ライン
とパッドの接続部である。
ライン２１、パッド２４、誘電体層２３ａからなる。第
２層はパッド２４の直下に部分的くり抜き部２５を設け
たグランド／電源プレーン層２２ａ、誘電体層２３ｂか
らなる。このくり抜き部２５は、パッド２４から伝送ラ
イン２１の引き出し方向を除き、パッド２４より若干大
きめである。第３層はくり抜き部２５より若干広めの配
線禁止領域２８、中層の伝送ライン２７、誘電体層２３
ｃからなる。第４層はグランド／電源プレーン層２２
ｂ、誘電体層２３ｄからなる。なお、２６は伝送ライン
とパッドの接続部である。
【０００６】
【発明が解決しようとする課題】しかしながら、第１の
従来例の場合、伝送ラインの幅と異なるパッドに対して
は、インピーダンス整合を行っていなかった。また、伝
送ラインをインピーダンス整合させているため、誘電体
層の厚さが先に決まっており、パッドとグランド間の誘
電体層の厚さが一定となっていることから、パッドに対
してインピーダンス整合させようとした場合、パッドの
幅を伝送ラインと同じにするより方法がないが、実際に
は部品搭載用パッドであったり、接続用パッドであった
り、そのパッド幅はまちまちであり、インピーダンス整
合が困難であるという問題点があった。したがって、伝
送ラインのパッド部で反射が起こり、高速信号特性を劣
化させていた。
従来例の場合、伝送ラインの幅と異なるパッドに対して
は、インピーダンス整合を行っていなかった。また、伝
送ラインをインピーダンス整合させているため、誘電体
層の厚さが先に決まっており、パッドとグランド間の誘
電体層の厚さが一定となっていることから、パッドに対
してインピーダンス整合させようとした場合、パッドの
幅を伝送ラインと同じにするより方法がないが、実際に
は部品搭載用パッドであったり、接続用パッドであった
り、そのパッド幅はまちまちであり、インピーダンス整
合が困難であるという問題点があった。したがって、伝
送ラインのパッド部で反射が起こり、高速信号特性を劣
化させていた。
【０００７】このような問題点を解決するために、第２
の従来例のパッドの直下のグランドプレーンに部分的に
くり抜き部を設け、グランドプレーンまでの誘電体層の
厚さを変えることで、パッド幅を伝送ラインと同じ幅に
せずに、インピーダンス整合を図ることができた。しか
し、伝送ラインと誘電体層の厚さによるインピーダンス
整合の関係より、１層あたりの誘電体層の厚さが決まっ
ていることから、パッドからグランドプレーンまでの厚
さは、誘電体層厚の整数倍に制限され、完全なインピー
ダンス整合は困難であるという問題点があった。したが
って、伝送ラインと接続されるパッド部で反射が起こ
り、高速信号の伝送特性を劣化させていた。
の従来例のパッドの直下のグランドプレーンに部分的に
くり抜き部を設け、グランドプレーンまでの誘電体層の
厚さを変えることで、パッド幅を伝送ラインと同じ幅に
せずに、インピーダンス整合を図ることができた。しか
し、伝送ラインと誘電体層の厚さによるインピーダンス
整合の関係より、１層あたりの誘電体層の厚さが決まっ
ていることから、パッドからグランドプレーンまでの厚
さは、誘電体層厚の整数倍に制限され、完全なインピー
ダンス整合は困難であるという問題点があった。したが
って、伝送ラインと接続されるパッド部で反射が起こ
り、高速信号の伝送特性を劣化させていた。
【０００８】また、この例の場合、くり抜き部の形状
が、パッドからの伝送ラインの引き出し方向に依存して
おり、この伝送ラインの引き出し方向がまちまちである
ことから、パターン設計及びチェックが容易でなく、更
に自動設計化が困難であった。本発明は、以上述べた高
速信号伝送用回路基板のパッド部のインピーダンス整合
が困難であるという問題点を除去するため、伝送ライン
より幅の広いパッドに対して、パッド直下のグランドの
くり抜き部を、パッドからの伝送ラインの引き出し方向
に依存しない形状とし、インピーダンス整合を図り、か
つ、グランド／電源プレーン層の設計及びチェックが容
易となるようにするとともに、自動設計可能な形状を有
する高速信号伝送用回路基板の部品搭載用パッド部の構
造を提供することを目的とする。
が、パッドからの伝送ラインの引き出し方向に依存して
おり、この伝送ラインの引き出し方向がまちまちである
ことから、パターン設計及びチェックが容易でなく、更
に自動設計化が困難であった。本発明は、以上述べた高
速信号伝送用回路基板のパッド部のインピーダンス整合
が困難であるという問題点を除去するため、伝送ライン
より幅の広いパッドに対して、パッド直下のグランドの
くり抜き部を、パッドからの伝送ラインの引き出し方向
に依存しない形状とし、インピーダンス整合を図り、か
つ、グランド／電源プレーン層の設計及びチェックが容
易となるようにするとともに、自動設計可能な形状を有
する高速信号伝送用回路基板の部品搭載用パッド部の構
造を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するために、信号伝送用導体層と中層に形成したグラ
ンド／電源プレーン層との間に誘電体層を形成すること
により、インピーダンス整合を図る高速信号伝送用回路
基板の部品搭載用パッド部の構造において、 （１）表面に形成される伝送ライン（３１）よりも幅の
広いパッド（３４）を有する第１の信号伝送用導体層
と、この第１の信号伝送用導体層の下方に第１の誘電体
層（３３ａ）を介して形成される第１のグランド／電源
プレーン層（３２ａ）と、この第１のグランド／電源プ
レーン層（３２ａ）の下方に第２の誘電体層（３３ｂ）
を介して形成される第２の信号伝送用導体層と、この第
２の信号伝送用導体層の下方に第３の誘電体層（３３
ｃ）を介して形成される第２のグランド／電源プレーン
層（３２ｂ）と、前記第１の信号伝送用導体層のパッド
部のインピーダンス整合を、第１のグランド／電源プレ
ーン層（３２ａ）と第１の誘電体層（３３ａ）と、第２
のグランド／電源プレーン層（３２ｂ）と第２及び第３
誘電体層（３３ｂ，３３ｃ）とに基づいて行うため、前
記パッド（３４）の直下に介在する第１のグランド／電
源プレーン層（３２ａ）に、このパッド（３４）と中心
位置が同じであり、かつこのパッド（３４）と相似の形
状をなし、該パッドよりも小さいくり抜き部（３５）
と、前記第２の信号伝送用導体層に、前記第１のグラン
ド／電源プレーン層（３２ａ）のくり抜き部（３５）よ
り若干大きめの配線禁止領域（３８）とを設けるように
したものである。
成するために、信号伝送用導体層と中層に形成したグラ
ンド／電源プレーン層との間に誘電体層を形成すること
により、インピーダンス整合を図る高速信号伝送用回路
基板の部品搭載用パッド部の構造において、 （１）表面に形成される伝送ライン（３１）よりも幅の
広いパッド（３４）を有する第１の信号伝送用導体層
と、この第１の信号伝送用導体層の下方に第１の誘電体
層（３３ａ）を介して形成される第１のグランド／電源
プレーン層（３２ａ）と、この第１のグランド／電源プ
レーン層（３２ａ）の下方に第２の誘電体層（３３ｂ）
を介して形成される第２の信号伝送用導体層と、この第
２の信号伝送用導体層の下方に第３の誘電体層（３３
ｃ）を介して形成される第２のグランド／電源プレーン
層（３２ｂ）と、前記第１の信号伝送用導体層のパッド
部のインピーダンス整合を、第１のグランド／電源プレ
ーン層（３２ａ）と第１の誘電体層（３３ａ）と、第２
のグランド／電源プレーン層（３２ｂ）と第２及び第３
誘電体層（３３ｂ，３３ｃ）とに基づいて行うため、前
記パッド（３４）の直下に介在する第１のグランド／電
源プレーン層（３２ａ）に、このパッド（３４）と中心
位置が同じであり、かつこのパッド（３４）と相似の形
状をなし、該パッドよりも小さいくり抜き部（３５）
と、前記第２の信号伝送用導体層に、前記第１のグラン
ド／電源プレーン層（３２ａ）のくり抜き部（３５）よ
り若干大きめの配線禁止領域（３８）とを設けるように
したものである。
【００１０】（２）表面に形成される伝送ライン（４
１）よりも幅の広いパッド（４４）を有する第１の信号
伝送用導体層と、この第１の信号伝送用導体層の下方に
第１の誘電体層（４３ａ）を介して形成される第１のグ
ランド／電源プレーン層（４２ａ）と、この第１のグラ
ンド／電源プレーン層（４２ａ）の下方に第２の誘電体
層（４３ｂ）を介して形成される第２の信号伝送用導体
層と、この第２の信号伝送用導体層の下方に第３の誘電
体層（４３ｃ）を介して形成される第２のグランド／電
源プレーン層（４２ｂ）と、この第２のグランド／電源
プレーン層（４２ｂ）の下方に第４の誘電体層（４３
ｄ）を介して形成される第３の信号伝送用導体層と、こ
の第３の信号伝送用導体層の下方に第５の誘電体層（４
３ｅ）を介して形成される第３のグランド／電源プレー
ン層（４２ｃ）と、前記第１の信号伝送用導体層のパッ
ド部のインピーダンス整合を、第１のグランド／電源プ
レーン層（３２ａ）と第１の誘電体層（４３ａ）と、第
２のグランド／電源プレーン層（４２ｂ）と第２及び第
３の誘電体層（４３ｂ，４３ｃ）と、第３のグランド／
電源プレーン層（４２ｃ）と第４及び第５の誘電体層
（４３ｄ，４３ｅ）とに基づいて行うため、前記パッド
（４４）の直下に介在する第１のグランド／電源プレー
ン層（４２ａ）に前記パッド（４４）の中心位置が同じ
であり、かつこのパッド（４４）と相似の形状をなし、
このパッド（４４）よりも小さい第１のくり抜き部（４
５ａ）と、第２の信号伝送用導体層に前記第１のくり抜
き部（４５ａ）よりも若干大きめの第１の配線禁止領域
（４７ａ）と、前記パッド（４４）の直下の第２のグラ
ンド／電源プレーン層（４２ｂ）に前記パッド（４４）
の中心位置が同じであり、かつこのパッド（４４）と相
似の形状をなし、このパッドよりも小さい第２のくり抜
き部（４５ｂ）と、第２の信号伝送用導体層に前記第２
のくり抜き部（４５ｂ）よりも若干大きめの第２の配線
禁止領域（４７ｂ）とを設けるようにしたものである。
１）よりも幅の広いパッド（４４）を有する第１の信号
伝送用導体層と、この第１の信号伝送用導体層の下方に
第１の誘電体層（４３ａ）を介して形成される第１のグ
ランド／電源プレーン層（４２ａ）と、この第１のグラ
ンド／電源プレーン層（４２ａ）の下方に第２の誘電体
層（４３ｂ）を介して形成される第２の信号伝送用導体
層と、この第２の信号伝送用導体層の下方に第３の誘電
体層（４３ｃ）を介して形成される第２のグランド／電
源プレーン層（４２ｂ）と、この第２のグランド／電源
プレーン層（４２ｂ）の下方に第４の誘電体層（４３
ｄ）を介して形成される第３の信号伝送用導体層と、こ
の第３の信号伝送用導体層の下方に第５の誘電体層（４
３ｅ）を介して形成される第３のグランド／電源プレー
ン層（４２ｃ）と、前記第１の信号伝送用導体層のパッ
ド部のインピーダンス整合を、第１のグランド／電源プ
レーン層（３２ａ）と第１の誘電体層（４３ａ）と、第
２のグランド／電源プレーン層（４２ｂ）と第２及び第
３の誘電体層（４３ｂ，４３ｃ）と、第３のグランド／
電源プレーン層（４２ｃ）と第４及び第５の誘電体層
（４３ｄ，４３ｅ）とに基づいて行うため、前記パッド
（４４）の直下に介在する第１のグランド／電源プレー
ン層（４２ａ）に前記パッド（４４）の中心位置が同じ
であり、かつこのパッド（４４）と相似の形状をなし、
このパッド（４４）よりも小さい第１のくり抜き部（４
５ａ）と、第２の信号伝送用導体層に前記第１のくり抜
き部（４５ａ）よりも若干大きめの第１の配線禁止領域
（４７ａ）と、前記パッド（４４）の直下の第２のグラ
ンド／電源プレーン層（４２ｂ）に前記パッド（４４）
の中心位置が同じであり、かつこのパッド（４４）と相
似の形状をなし、このパッドよりも小さい第２のくり抜
き部（４５ｂ）と、第２の信号伝送用導体層に前記第２
のくり抜き部（４５ｂ）よりも若干大きめの第２の配線
禁止領域（４７ｂ）とを設けるようにしたものである。
【００１１】
【作用】本発明によれば、上記したように、高速信号伝
送用回路基板の伝送ラインのパッド部でパッド直下のグ
ランド／電源プレーン層にくり抜き部を設ける際、パッ
ドから伝送ラインの引き出し方向にパッドとグランド／
電源プレーン層のオーバーラップをインピーダンス整合
が図れるようにくり抜き部を形成し、パッドからグラン
ド／電源プレーン層までの誘電体層の厚さを部分的に変
化させることにより、インピーダンス整合を図り、反射
を抑え、高速信号の伝送特性の向上を図ることができ
る。
送用回路基板の伝送ラインのパッド部でパッド直下のグ
ランド／電源プレーン層にくり抜き部を設ける際、パッ
ドから伝送ラインの引き出し方向にパッドとグランド／
電源プレーン層のオーバーラップをインピーダンス整合
が図れるようにくり抜き部を形成し、パッドからグラン
ド／電源プレーン層までの誘電体層の厚さを部分的に変
化させることにより、インピーダンス整合を図り、反射
を抑え、高速信号の伝送特性の向上を図ることができ
る。
【００１２】
【実施例】以下、本発明の実施例について図を参照しな
がら詳細に説明する。図１は本発明の第１の実施例を示
す高速信号伝送用回路基板のパッド部の構造を示す図で
あり、図１（ａ）はその高速信号伝送用回路基板のパッ
ド部の上面図、図１（ｂ）はその高速信号伝送用回路基
板のパッド部の断面図、図２はその高速信号伝送用回路
基板のパッド部の分解斜視図である。
がら詳細に説明する。図１は本発明の第１の実施例を示
す高速信号伝送用回路基板のパッド部の構造を示す図で
あり、図１（ａ）はその高速信号伝送用回路基板のパッ
ド部の上面図、図１（ｂ）はその高速信号伝送用回路基
板のパッド部の断面図、図２はその高速信号伝送用回路
基板のパッド部の分解斜視図である。
【００１３】これらの図において、３１は表層の伝送ラ
イン（第１の信号伝送用導体層）、３２ａは第１のグラ
ンド／電源プレーン層、３３ａは第１の誘電体層、３２
ｂは第２のグランド／電源プレーン層、３３ｂは第２の
誘電体層、３７は中層の伝送ライン（第２の信号伝送用
導体層）、３３ｃは第３の誘電体層、３３ｄは第４の誘
電体層、３５は第１のグランド／電源プレーン層３２ａ
のくり抜き部、３８は中層の伝送ライン（第２の信号伝
送用導体層）の配線禁止領域である。
イン（第１の信号伝送用導体層）、３２ａは第１のグラ
ンド／電源プレーン層、３３ａは第１の誘電体層、３２
ｂは第２のグランド／電源プレーン層、３３ｂは第２の
誘電体層、３７は中層の伝送ライン（第２の信号伝送用
導体層）、３３ｃは第３の誘電体層、３３ｄは第４の誘
電体層、３５は第１のグランド／電源プレーン層３２ａ
のくり抜き部、３８は中層の伝送ライン（第２の信号伝
送用導体層）の配線禁止領域である。
【００１４】ここで、表層の伝送ライン３１は、その伝
送ライン３１の幅と第１のグランド／電源プレーン層３
２ａまでの厚さ、すなわち、第１の誘電体層３３ａの厚
さによりインピーダンス整合されている。その表層の伝
送ライン３１はパッド３４に接続されている。このパッ
ド３４は、その表層の伝送ライン３１よりも幅が広い。
この時、インピーダンスＺは次式で表せる（理想状
態）。
送ライン３１の幅と第１のグランド／電源プレーン層３
２ａまでの厚さ、すなわち、第１の誘電体層３３ａの厚
さによりインピーダンス整合されている。その表層の伝
送ライン３１はパッド３４に接続されている。このパッ
ド３４は、その表層の伝送ライン３１よりも幅が広い。
この時、インピーダンスＺは次式で表せる（理想状
態）。
【００１５】Ｚ＝（Ｌ／Ｃ）1/2 Ｌ：リアクタンス
Ｃ：キャパシタンス ここで、Ｌはパッドの幅と長さで決まり、Ｃはパッドの
表面積とパッドとグランド間の距離で決まる。したがっ
て、パッド３４のサイズを固定すると、変更可能なパラ
メータは、パッドとグランド間の距離である。このパッ
ドとグランド間の距離が大きいとＣが大きくなり、Ｚは
小さくなる。逆にパッドとグランド間の距離が小さいと
Ｃが小さくなり、Ｚは大きくなる。
Ｃ：キャパシタンス ここで、Ｌはパッドの幅と長さで決まり、Ｃはパッドの
表面積とパッドとグランド間の距離で決まる。したがっ
て、パッド３４のサイズを固定すると、変更可能なパラ
メータは、パッドとグランド間の距離である。このパッ
ドとグランド間の距離が大きいとＣが大きくなり、Ｚは
小さくなる。逆にパッドとグランド間の距離が小さいと
Ｃが小さくなり、Ｚは大きくなる。
【００１６】このように、ＬとＣを調節することで、イ
ンピーダンスをコントロールできる。パッド３４はイン
ピーダンス整合されている表層の伝送ライン３１よりも
幅が広く、この場合はＣが大きくなり、Ｚは小さくなっ
てインピーダンス整合されない。そのパッド３４の直下
の第１のグランド／電源プレーン層３２ａにくり抜き部
３５を設け、パッドとグランド／電源プレーン層間の距
離を、パッド３４と第２のグランド／電源プレーン層３
２ｂの距離となるように大きくし、Ｃを小さくしてイン
ピーダンス整合を図るものである。このくり抜き部３５
の形状は、パッド３４と相似形状にする。
ンピーダンスをコントロールできる。パッド３４はイン
ピーダンス整合されている表層の伝送ライン３１よりも
幅が広く、この場合はＣが大きくなり、Ｚは小さくなっ
てインピーダンス整合されない。そのパッド３４の直下
の第１のグランド／電源プレーン層３２ａにくり抜き部
３５を設け、パッドとグランド／電源プレーン層間の距
離を、パッド３４と第２のグランド／電源プレーン層３
２ｂの距離となるように大きくし、Ｃを小さくしてイン
ピーダンス整合を図るものである。このくり抜き部３５
の形状は、パッド３４と相似形状にする。
【００１７】また、くり抜き部３５の大きさはパッド３
４よりも大きくならない範囲で、Ｃの大きさを考慮し
て、インピーダンス整合可能な値となるような大きさと
する。本発明の高速信号伝送用回路基板における特性イ
ンピーダンスのシュミレーション結果を図３に示す。図
３（ｂ）において、横軸はパッドの面積を１とした場合
のくり抜き部の面積比、縦軸は特性インピーダンスＺ0
（Ω）を示している。
４よりも大きくならない範囲で、Ｃの大きさを考慮し
て、インピーダンス整合可能な値となるような大きさと
する。本発明の高速信号伝送用回路基板における特性イ
ンピーダンスのシュミレーション結果を図３に示す。図
３（ｂ）において、横軸はパッドの面積を１とした場合
のくり抜き部の面積比、縦軸は特性インピーダンスＺ0
（Ω）を示している。
【００１８】この図において、誘電率４．９の多層基
板、表層の伝送ラインの幅０．２ｍｍ、誘電体層厚０．
１１ｍｍ／層、周波数（ｆ）１０ＧＨｚの場合におい
て、図３（ａ）に示すような３種類のパッドサイズ、つ
まり、パッドＡはパッド長さｌが２．５ｍｍ、パッド幅
ｗが０．３ｍｍであり、パッドＢはパッド長さｌが２．
５ｍｍ、パッド幅ｗが０．４ｍｍであり、パッドＣはパ
ッド長さｌが２．５ｍｍ、パッド幅ｗが０．５ｍｍであ
る。
板、表層の伝送ラインの幅０．２ｍｍ、誘電体層厚０．
１１ｍｍ／層、周波数（ｆ）１０ＧＨｚの場合におい
て、図３（ａ）に示すような３種類のパッドサイズ、つ
まり、パッドＡはパッド長さｌが２．５ｍｍ、パッド幅
ｗが０．３ｍｍであり、パッドＢはパッド長さｌが２．
５ｍｍ、パッド幅ｗが０．４ｍｍであり、パッドＣはパ
ッド長さｌが２．５ｍｍ、パッド幅ｗが０．５ｍｍであ
る。
【００１９】このようなパッドサイズでシュミレーショ
ンを行った。上記した条件の下では、特性インピーダン
スＺ0 （Ω）は５０Ωに設定されることが望ましい。こ
の図から明らかなように、パッドに対するくり抜き部の
面積比は１．０近傍が望ましいことがわかる。また、く
り抜き部の面積のみに着目すると、パッドに対するくり
抜き部の面積比は１．０以上でもよいが、パッドに対す
るくり抜き部の面積比が１．０以上になると、伝送ライ
ンとの関係で、インピーダンス整合を図ることができな
くなるので、パッドに対するくり抜き部の面積比は１．
０より小さくする必要がある。
ンを行った。上記した条件の下では、特性インピーダン
スＺ0 （Ω）は５０Ωに設定されることが望ましい。こ
の図から明らかなように、パッドに対するくり抜き部の
面積比は１．０近傍が望ましいことがわかる。また、く
り抜き部の面積のみに着目すると、パッドに対するくり
抜き部の面積比は１．０以上でもよいが、パッドに対す
るくり抜き部の面積比が１．０以上になると、伝送ライ
ンとの関係で、インピーダンス整合を図ることができな
くなるので、パッドに対するくり抜き部の面積比は１．
０より小さくする必要がある。
【００２０】上記からして、上記の条件の下では、パッ
ドＡで、くり抜き部の面積比は１．０以下で１．０に近
い値が望ましいことがわかる。このように、くり抜き部
３５を形成することにより、インピーダンス整合を図る
ことができる。また、形状をパッド３４と相似形状とし
ていることから、表層の伝送ライン３１の引き出し方向
に依存することなく、設計及びチェックを容易に行うこ
とができ、更に設計の自動化が可能である。
ドＡで、くり抜き部の面積比は１．０以下で１．０に近
い値が望ましいことがわかる。このように、くり抜き部
３５を形成することにより、インピーダンス整合を図る
ことができる。また、形状をパッド３４と相似形状とし
ていることから、表層の伝送ライン３１の引き出し方向
に依存することなく、設計及びチェックを容易に行うこ
とができ、更に設計の自動化が可能である。
【００２１】また、上述の方法でインピーダンス整合が
できない場合、またはパッドの幅が更に広い場合の実施
例を図７に示す。図７において、４１は表層の伝送ライ
ン（第１の信号伝送用導体層）、４２ａ〜４２ｃはグラ
ンド／電源プレーン層、４３ａ〜４３ｆは誘電体層、４
４は表層の伝送ライン４１のパッド、４５ａは第１のグ
ランド／電源プレーン層４２ａのくり抜き部、４５ｂは
第２のグランド／電源プレーン層４２ｂのくり抜き部、
４６ａは中層の伝送ライン（第２の信号伝送用導体
層）、４６ｂは中層の伝送ライン（第３の信号伝送用導
体層）、４７ａは中層の伝送ライン（第２の信号伝送用
導体層）４６ａに形成される第１の配線禁止領域、４７
ｂは中層の伝送ライン（第３の信号伝送用導体層）４６
ｂに形成される第２の配線禁止領域である。
できない場合、またはパッドの幅が更に広い場合の実施
例を図７に示す。図７において、４１は表層の伝送ライ
ン（第１の信号伝送用導体層）、４２ａ〜４２ｃはグラ
ンド／電源プレーン層、４３ａ〜４３ｆは誘電体層、４
４は表層の伝送ライン４１のパッド、４５ａは第１のグ
ランド／電源プレーン層４２ａのくり抜き部、４５ｂは
第２のグランド／電源プレーン層４２ｂのくり抜き部、
４６ａは中層の伝送ライン（第２の信号伝送用導体
層）、４６ｂは中層の伝送ライン（第３の信号伝送用導
体層）、４７ａは中層の伝送ライン（第２の信号伝送用
導体層）４６ａに形成される第１の配線禁止領域、４７
ｂは中層の伝送ライン（第３の信号伝送用導体層）４６
ｂに形成される第２の配線禁止領域である。
【００２２】この実施例では、２層のグランド／電源プ
レーン層であったものを３層に増やし、グランド／電源
プレーン層４２ａ及び４２ｂにくり抜き部４５ａ及び４
５ｂを設け、このくり抜き部４５ａ及び４５ｂの大きさ
を調整することでインピーダンス整合を図るものであ
る。その場合、グランド／電源プレーン層４２ａ及び４
２ｂに形成されるくり抜き部４５ａ及び４５ｂの形状
は、第１実施例と同様に、表層の伝送ライン４１のパッ
ド４４と相似形状にし、前記くり抜き部４５ａ及び４５
ｂの大きさは、表層の伝送ライン４１のパッド４４より
は大きくならないようにする。
レーン層であったものを３層に増やし、グランド／電源
プレーン層４２ａ及び４２ｂにくり抜き部４５ａ及び４
５ｂを設け、このくり抜き部４５ａ及び４５ｂの大きさ
を調整することでインピーダンス整合を図るものであ
る。その場合、グランド／電源プレーン層４２ａ及び４
２ｂに形成されるくり抜き部４５ａ及び４５ｂの形状
は、第１実施例と同様に、表層の伝送ライン４１のパッ
ド４４と相似形状にし、前記くり抜き部４５ａ及び４５
ｂの大きさは、表層の伝送ライン４１のパッド４４より
は大きくならないようにする。
【００２３】本発明の高速信号伝送用回路基板における
特性インピーダンスのシュミレーション結果を図８に示
す。図８（ｂ）において、横軸はパッドの面積を１とし
た場合の第２のくり抜き部の面積比、縦軸は特性インピ
ーダンスＺ0 （Ω）を示している。この図において、誘
電率４．９の多層基板、表層の伝送ラインの幅０．２ｍ
ｍ、誘電体層厚０．１１ｍｍ／層、周波数（ｆ）１０Ｇ
Ｈｚの場合において、図８（ａ）に示すようなパッドサ
イズ、つまり、長さｌが２．５ｍｍ、幅Ｗが０．５ｍｍ
の場合において、曲線ａは第１のくり抜き部の面積比が
１．０の場合、曲線ｂは第１のくり抜き部の面積比が
０．８の場合を示している。
特性インピーダンスのシュミレーション結果を図８に示
す。図８（ｂ）において、横軸はパッドの面積を１とし
た場合の第２のくり抜き部の面積比、縦軸は特性インピ
ーダンスＺ0 （Ω）を示している。この図において、誘
電率４．９の多層基板、表層の伝送ラインの幅０．２ｍ
ｍ、誘電体層厚０．１１ｍｍ／層、周波数（ｆ）１０Ｇ
Ｈｚの場合において、図８（ａ）に示すようなパッドサ
イズ、つまり、長さｌが２．５ｍｍ、幅Ｗが０．５ｍｍ
の場合において、曲線ａは第１のくり抜き部の面積比が
１．０の場合、曲線ｂは第１のくり抜き部の面積比が
０．８の場合を示している。
【００２４】上記した条件の下では、特性インピーダン
スＺ0 （Ω）は５０Ωに設定されることが望ましい。こ
の図から明らかなように、第１のくり抜き部の面積比が
１．０の場合においては、第２のくり抜き部の面積比が
１．０近傍が、第１のくり抜き部の面積比が０．８の場
合においては、第２のくり抜き部の面積比が１．０近傍
が、それぞれ特性インピーダンスＺ0 としては望まし
い。くり抜き部の面積のみに着目すると、パッドに対す
るくり抜き部の面積比は１．０以上でもよいが、パッド
に対するくり抜き部の面積比が１．０以上になると、伝
送ラインとの関係で、インピーダンス整合を図ることが
できなくなるので、パッドに対するくり抜き部の面積比
は１．０より小さくする必要がある。
スＺ0 （Ω）は５０Ωに設定されることが望ましい。こ
の図から明らかなように、第１のくり抜き部の面積比が
１．０の場合においては、第２のくり抜き部の面積比が
１．０近傍が、第１のくり抜き部の面積比が０．８の場
合においては、第２のくり抜き部の面積比が１．０近傍
が、それぞれ特性インピーダンスＺ0 としては望まし
い。くり抜き部の面積のみに着目すると、パッドに対す
るくり抜き部の面積比は１．０以上でもよいが、パッド
に対するくり抜き部の面積比が１．０以上になると、伝
送ラインとの関係で、インピーダンス整合を図ることが
できなくなるので、パッドに対するくり抜き部の面積比
は１．０より小さくする必要がある。
【００２５】この実施例では、表層の伝送ライン４１の
パッド４４の大きさよりは少し小さいくり抜き部４５ａ
を、第１のグランド／電源プレーン層４２ａに形成し、
更に、小さいくり抜き部４５ｂを、第２のグランド／電
源プレーン層４２ｂに形成するようにしている。また、
第１の配線禁止領域４７ａよりは下方の第２の配線禁止
領域４７ｂは小さくなるように形成している。
パッド４４の大きさよりは少し小さいくり抜き部４５ａ
を、第１のグランド／電源プレーン層４２ａに形成し、
更に、小さいくり抜き部４５ｂを、第２のグランド／電
源プレーン層４２ｂに形成するようにしている。また、
第１の配線禁止領域４７ａよりは下方の第２の配線禁止
領域４７ｂは小さくなるように形成している。
【００２６】このように構成すると、下方のくり抜き部
及び配線禁止領域は小さくすることができ、グランド／
電源プレーン層を広くとることができるとともに、配線
禁止領域は狭くなるので、配線できる領域を拡大するこ
とができる。なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
及び配線禁止領域は小さくすることができ、グランド／
電源プレーン層を広くとることができるとともに、配線
禁止領域は狭くなるので、配線できる領域を拡大するこ
とができる。なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００２７】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、高速信号伝送用回路基板の伝送ラインのパッド
部の構造において、パッド直下のグランド／電源プレー
ン層にくり抜き部を設け、この際に形状をパッドと相似
形状とし、その大きさをパッドよりも大きくならない範
囲で調整することにより、パッドからグランド／電源プ
レーン層までの誘電体層の厚さを部分的に変化させるこ
とで、インピーダンス整合を図り、反射を抑え、高速信
号の伝送特性の向上を図ることができる。
よれば、高速信号伝送用回路基板の伝送ラインのパッド
部の構造において、パッド直下のグランド／電源プレー
ン層にくり抜き部を設け、この際に形状をパッドと相似
形状とし、その大きさをパッドよりも大きくならない範
囲で調整することにより、パッドからグランド／電源プ
レーン層までの誘電体層の厚さを部分的に変化させるこ
とで、インピーダンス整合を図り、反射を抑え、高速信
号の伝送特性の向上を図ることができる。
【００２８】また、高速信号伝送用回路基板の伝送ライ
ンのパッド部と中心が一致し、相似形状のくり抜き部と
なし、くり抜き部を伝送ラインの引き出し方向に依存し
ない形状としたことにより、設計及びチェックを容易に
行うことができ、更に設計の自動化が可能である。
ンのパッド部と中心が一致し、相似形状のくり抜き部と
なし、くり抜き部を伝送ラインの引き出し方向に依存し
ない形状としたことにより、設計及びチェックを容易に
行うことができ、更に設計の自動化が可能である。
【図１】本発明の第１の実施例を示す高速信号伝送用回
路基板のパッド部の構造を示す図である。
路基板のパッド部の構造を示す図である。
【図２】本発明の第１の実施例を示す高速信号伝送用回
路基板のパッド部の分解斜視図である。
路基板のパッド部の分解斜視図である。
【図３】本発明の第１の実施例を示す高速信号伝送用回
路基板における特性インピーダンスのシュミレーション
結果を示す図である。
路基板における特性インピーダンスのシュミレーション
結果を示す図である。
【図４】第１の従来例を示す高速信号伝送用回路基板の
パッド部の構造を示す図である。
パッド部の構造を示す図である。
【図５】第２の従来例を示す高速信号伝送用回路基板の
パッド部の構造を示す図である。
パッド部の構造を示す図である。
【図６】第２の従来例を示す高速信号伝送用回路基板の
パッド部の分解斜視図である。
パッド部の分解斜視図である。
【図７】本発明の第２の実施例を示す高速信号伝送用回
路基板のパッド部の構造を示す図である。
路基板のパッド部の構造を示す図である。
【図８】本発明の第２の実施例を示す高速信号伝送用回
路基板における特性インピーダンスのシュミレーション
結果を示す図である。
路基板における特性インピーダンスのシュミレーション
結果を示す図である。
３１，４１ 表層の伝送ライン（第１の信号伝送用導
体層） ３２ａ，４２ａ 第１のグランド／電源プレーン層 ３２ｂ，４２ｂ 第２のグランド／電源プレーン層 ３３ａ，４３ａ 第１の誘電体層 ３３ｂ，４３ｂ 第２の誘電体層 ３３ｃ，４３ｃ 第３の誘電体層 ３３ｄ ４３ｄ 第４の誘電体層 ３４，４４ パッド ３５ くり抜き部 ３７，４６ａ 中層の伝送ライン（第２の信号伝送用
導体層） ３８ 配線禁止領域 ４２ｃ 第３のグランド／電源プレーン層 ４３ｅ 第５の誘電体層 ４３ｆ 第６の誘電体層 ４５ａ 第１のくり抜き部 ４５ｂ 第２のくり抜き部 ４６ｂ 中層の伝送ライン（第３の信号伝送用導体
層） ４７ａ 第１の配線禁止領域 ４７ｂ 第２の配線禁止領域
体層） ３２ａ，４２ａ 第１のグランド／電源プレーン層 ３２ｂ，４２ｂ 第２のグランド／電源プレーン層 ３３ａ，４３ａ 第１の誘電体層 ３３ｂ，４３ｂ 第２の誘電体層 ３３ｃ，４３ｃ 第３の誘電体層 ３３ｄ ４３ｄ 第４の誘電体層 ３４，４４ パッド ３５ くり抜き部 ３７，４６ａ 中層の伝送ライン（第２の信号伝送用
導体層） ３８ 配線禁止領域 ４２ｃ 第３のグランド／電源プレーン層 ４３ｅ 第５の誘電体層 ４３ｆ 第６の誘電体層 ４５ａ 第１のくり抜き部 ４５ｂ 第２のくり抜き部 ４６ｂ 中層の伝送ライン（第３の信号伝送用導体
層） ４７ａ 第１の配線禁止領域 ４７ｂ 第２の配線禁止領域
Claims (3)
- 【請求項１】 信号伝送用導体層と中層に形成したグラ
ンド／電源プレーン層との間に誘電体層を形成すること
により、インピーダンス整合を図る高速信号伝送用回路
基板の部品搭載用パッド部の構造において、（ａ）表面
に形成される伝送ラインよりも幅の広いパッドを有する
第１の信号伝送用導体層と、（ｂ）該第１の信号伝送用
導体層の下方に第１の誘電体層を介して形成される第１
のグランド／電源プレーン層と、（ｃ）該第１のグラン
ド／電源プレーン層の下方に第２の誘電体層を介して形
成される第２の信号伝送用導体層と、（ｄ）該第２の信
号伝送用導体層の下方に第３の誘電体層を介して形成さ
れる第２のグランド／電源プレーン層と、（ｅ）前記パ
ッドの直下に介在する第１のグランド／電源プレーン層
に、前記パッドと中心位置が同じであり、かつ前記パッ
ドと相似の形状をなし、前記パッドよりも小さいくり抜
き部と、前記第２の信号伝送用導体層に、前記第１のグ
ランド／電源プレーン層のくり抜き部より若干大きめの
配線禁止領域とを設けることを特徴とする高速信号伝送
用回路基板の部品搭載用パッド部の構造。 - 【請求項２】 信号伝送用導体層と中層に形成したグラ
ンド／電源プレーンとの間に誘電体層を形成することに
より、インピーダンス整合を図る高速信号伝送用回路基
板の部品搭載用パッド部の構造において、（ａ）表面に
形成される伝送ラインよりも幅の広いパッドを有する第
１の信号伝送用導体層と、（ｂ）該第１の信号伝送用導
体層の下方に第１の誘電体層を介して形成される第１の
グランド／電源プレーン層と、（ｃ）該第１のグランド
／電源プレーン層の下方に第２の誘電体層を介して形成
される第２の信号伝送用導体層と、（ｄ）該第２の信号
伝送用導体層の下方に第３の誘電体層を介して形成され
る第２のグランド／電源プレーン層と、（ｅ）該第２の
グランド／電源プレーン層の下方に第４の誘電体層を介
して形成される第３の信号伝送用導体層と、（ｆ）該第
３の信号伝送用導体層の下方に第５の誘電体層を介して
形成される第３のグランド／電源プレーン層と、（ｇ）
前記パッドの直下に介在する第１のグランド／電源プレ
ーン層に、前記パッドの中心位置が同じであり、かつ前
記パッドと相似の形状をなし、前記パッドよりも小さい
第１のくり抜き部と、第２の信号伝送用導体層に前記第
１のくり抜き部よりも若干大きめの第１の配線禁止領域
と、前記パッドの直下の第２のグランド／電源プレーン
層に前記パッドの中心位置が同じであり、かつ前記パッ
ドと相似の形状をなし、前記パッドよりも小さい第２の
くり抜き部と、第２の信号伝送用導体層に前記第２のく
り抜き部よりも若干大きめの第２の配線禁止領域とを設
けることを特徴とする高速信号伝送用回路基板の部品搭
載用パッド部の構造。 - 【請求項３】 前記くり抜き部及び配線禁止領域を基板
表面から下方に向かって徐々に小さく設定していくこと
を特徴とする請求項１又は２記載の高速信号伝送用回路
基板の部品搭載用パッド部の構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6099591A JPH07307578A (ja) | 1994-05-13 | 1994-05-13 | 高速信号伝送用回路基板の部品搭載用パッド部の構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6099591A JPH07307578A (ja) | 1994-05-13 | 1994-05-13 | 高速信号伝送用回路基板の部品搭載用パッド部の構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07307578A true JPH07307578A (ja) | 1995-11-21 |
Family
ID=14251342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6099591A Pending JPH07307578A (ja) | 1994-05-13 | 1994-05-13 | 高速信号伝送用回路基板の部品搭載用パッド部の構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07307578A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005244010A (ja) * | 2004-02-27 | 2005-09-08 | Toppan Printing Co Ltd | 回路基板の実装構造 |
| JP2006173400A (ja) * | 2004-12-16 | 2006-06-29 | Canon Inc | プリント配線板 |
| US7307220B2 (en) * | 2005-01-12 | 2007-12-11 | Hewlett-Packard Development Company, L.P. | Circuit board for cable termination |
| JP2009140993A (ja) * | 2007-12-04 | 2009-06-25 | Yokogawa Electric Corp | プリント基板 |
| JP2010010164A (ja) * | 2008-06-24 | 2010-01-14 | Kyocera Corp | 容量内蔵基板 |
| JP2011082907A (ja) * | 2009-10-09 | 2011-04-21 | Nec Corp | 高速伝送配線構造 |
| JP2013089727A (ja) * | 2011-10-17 | 2013-05-13 | Fujikura Ltd | フレキシブルプリント基板 |
| CN104244598A (zh) * | 2014-09-24 | 2014-12-24 | 浪潮(北京)电子信息产业有限公司 | 一种控制pcb上传输线的阻抗连续性的方法和装置 |
| US9241400B2 (en) | 2013-08-23 | 2016-01-19 | Seagate Technology Llc | Windowed reference planes for embedded conductors |
| CN110996505A (zh) * | 2019-12-31 | 2020-04-10 | 联想(北京)有限公司 | 一种印制电路板及电子设备 |
| CN114630497A (zh) * | 2022-03-18 | 2022-06-14 | 爱科微半导体(上海)有限公司 | 一种开槽间距的确定方法、装置、设备及存储介质 |
| CN115087200A (zh) * | 2022-06-17 | 2022-09-20 | 上海泽丰半导体科技有限公司 | 高速连接器的pcb优化方法及*** |
-
1994
- 1994-05-13 JP JP6099591A patent/JPH07307578A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005244010A (ja) * | 2004-02-27 | 2005-09-08 | Toppan Printing Co Ltd | 回路基板の実装構造 |
| JP4543699B2 (ja) * | 2004-02-27 | 2010-09-15 | 凸版印刷株式会社 | 回路基板の実装構造 |
| JP2006173400A (ja) * | 2004-12-16 | 2006-06-29 | Canon Inc | プリント配線板 |
| JP4717431B2 (ja) * | 2004-12-16 | 2011-07-06 | キヤノン株式会社 | プリント配線板 |
| US7307220B2 (en) * | 2005-01-12 | 2007-12-11 | Hewlett-Packard Development Company, L.P. | Circuit board for cable termination |
| JP2009140993A (ja) * | 2007-12-04 | 2009-06-25 | Yokogawa Electric Corp | プリント基板 |
| JP2010010164A (ja) * | 2008-06-24 | 2010-01-14 | Kyocera Corp | 容量内蔵基板 |
| JP2011082907A (ja) * | 2009-10-09 | 2011-04-21 | Nec Corp | 高速伝送配線構造 |
| JP2013089727A (ja) * | 2011-10-17 | 2013-05-13 | Fujikura Ltd | フレキシブルプリント基板 |
| US9241400B2 (en) | 2013-08-23 | 2016-01-19 | Seagate Technology Llc | Windowed reference planes for embedded conductors |
| CN104244598A (zh) * | 2014-09-24 | 2014-12-24 | 浪潮(北京)电子信息产业有限公司 | 一种控制pcb上传输线的阻抗连续性的方法和装置 |
| CN110996505A (zh) * | 2019-12-31 | 2020-04-10 | 联想(北京)有限公司 | 一种印制电路板及电子设备 |
| CN110996505B (zh) * | 2019-12-31 | 2022-02-18 | 联想(北京)有限公司 | 一种印制电路板及电子设备 |
| CN114630497A (zh) * | 2022-03-18 | 2022-06-14 | 爱科微半导体(上海)有限公司 | 一种开槽间距的确定方法、装置、设备及存储介质 |
| CN115087200A (zh) * | 2022-06-17 | 2022-09-20 | 上海泽丰半导体科技有限公司 | 高速连接器的pcb优化方法及*** |
| CN115087200B (zh) * | 2022-06-17 | 2024-01-23 | 上海泽丰半导体科技有限公司 | 高速连接器的pcb优化方法及*** |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5898403A (en) | Antenna formed of multiple dielectric substrates including shielded LC filter | |
| US5689217A (en) | Directional coupler and method of forming same | |
| EP1354502B1 (en) | High frequency printed circuit board via | |
| KR100301363B1 (ko) | 차폐그리드를포함한회로기판장치와그구성방법 | |
| JPH07307578A (ja) | 高速信号伝送用回路基板の部品搭載用パッド部の構造 | |
| US6016084A (en) | Method for connecting printed circuit board with housing, and electronic instrument having connection structure according to the connecting method | |
| US5926078A (en) | Dielectric filter including various means of adjusting the coupling between resonators | |
| KR20010041972A (ko) | 인덕턴스 장치 | |
| US5187455A (en) | Delay line device with adjustable time delay | |
| JPH0529772A (ja) | 高速信号伝送用回路基板 | |
| US5972231A (en) | Imbedded PCB AC coupling capacitors for high data rate signal transfer | |
| JPH11330808A (ja) | 整合回路 | |
| US6150905A (en) | Dielectric filter with through-hole having large and small diameter portions and a coupling adjustment portion | |
| JPH06260773A (ja) | 高速信号伝送用回路基板のパッド部の構造 | |
| JPH0338101A (ja) | 高周波同軸共振器 | |
| JP2000068713A (ja) | 分布定数線路のフィードスルー構造およびそれを用いたパッケージ基板 | |
| JPH06338712A (ja) | 高周波集積回路 | |
| JPH11283707A (ja) | マイクロストリップ線路用コネクタ装置 | |
| US20030186569A1 (en) | . Component mounting structure | |
| JPH08316703A (ja) | 誘電体フィルタ | |
| JPH05327230A (ja) | 多層配線基板 | |
| JPH05167310A (ja) | 誘電体フィルタおよび共振器 | |
| JP3141350B2 (ja) | 発振回路の発振周波数の調整方法 | |
| JP4032609B2 (ja) | チップアンテナの調整方法 | |
| JP3187214B2 (ja) | 誘電体積層フィルタ及びその調整方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991109 |