JPH0729980A

JPH0729980A - 半導体集積回路装置における集積回路素子の配置方法及び半導体集積回路装置

Info

Publication number: JPH0729980A
Application number: JP5153343A
Authority: JP
Inventors: Hideo Matsuzaki; 日出夫松崎
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-06-24
Filing date: 1993-06-24
Publication date: 1995-01-31

Abstract

(57)【要約】【目的】各信号線の配線長を、装置を正常に動作可能
な長さ以内に設定し、かつ配線混雑が小さくなるように
することができる半導体集積回路装置における集積回路
素子の配置方法を得る。【構成】ステップＳ４で、予想配線長と許容上限値と
に基づき、カットラインと交差する場合に配線長が許容
上限値を上回る危険性が高くなる場合に大きくなるよう
に、各信号線の重みの値を決定する。そして、ステップ
Ｓ５で、以下の２つの条件を満たすように集積回路素子
がカットラインのいずれかの側に割付けられる。条件
(i) は、カットラインと交わる信号線の重みの和が最小
となることであり、条件(ii)は、カットライン両側の一
方領域及び他方領域それぞれに割付けられる各集積回路
素子の面積の合計それぞれが各領域の面積それぞれを越
えないことである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体基板上の所定
の平面領域に複数の集積回路素子を配置し、複数の集積
回路素子間を複数の信号線で配線して構成される半導体
集積回路装置における集積回路素子の配置方法に関す
る。

【０００２】

【従来の技術】図８は、ミニカット法による従来の半導
体集積回路装置における集積回路素子の配置方法を示す
フローチャートである。ミニカット法（文献Ｍ. Ａ.Bre
uer:゛ＭＩＮ−ＣＵＴ Placement”,Proc.Journal of D
esign Automation and Fault Tolerant Computing, Oc
t.,pp343-362,1977)は、集積回路素子の配置方法の１つ
であり、半導体基板上に仮想的に設けた垂直方向および
水平方向の直線（以下、「カットライン」と称する）と
交差する集積回路素子の信号線の重みの総和であるカッ
ト数が最小となるように集積回路素子を半導体基板上に
配置する方法である。

【０００３】以下、図８を参照して、ミニカット法によ
る処理について説明する。まず、ステップＳ１１におい
て初期設定を行う。すなわち、(i) 集積回路基板を分割
するための垂直方向および水平方向の複数本のカットラ
インの設定処理、(ii)そのカットラインによる分割順序
の決定処理、(iii) 集積回路中の信号線ごとの重みの値
の設定処理が実行される。(iii) の処理において、各信
号線の重みの値は、通常１であるが、特定の信号線の配
線長を意図的に短くする必要がある場合は、その信号線
の重みを大きな値を設定する。

【０００４】そして、ステップＳ１２において、処理中
のカットライン識別番号を示す変数ｉが「１」に初期化
される。カットライン識別番号ｉは、ステップＳ１１の
(ii)の処理中に、優先順位の高いものから順に「１」を
起点として若い番号に設定される。

【０００５】次に、ステップＳ１３において、分割順序
ｉ番目のカットラインｉで集積回路基板を２つの領域
（一方領域，他方領域）に分割する。したがって、ステ
ップＳ１２の直後のステップＳ１３では、ｉ＝１のた
め、カットライン「１」により集積回路基板が２つの領
域に分割される。

【０００６】そして、ステップＳ１４において、配線時
にカットラインと交わる信号線の重みの値の和が最小と
なり（条件(i) ）、かつカットラインの両側の各領域
（一方領域，他方領域）に割付けられる集積回路素子の
面積の合計が各領域の面積以下となる（条件(ii)）よう
に、集積回路素子がカットラインにより分割されるいず
れかの側の領域に割付けられる。

【０００７】そして、ステップＳ１５において、変数ｉ
とカットラインの本数との比較処理が行われ、両者が一
致した場合に処理を終了し、不一致の場合に処理を終了
する。

【０００８】ステップＳ１６において、変数ｉのカウン
トアップ処理を行い、ステップＳ１３に戻る。したがっ
て、すべてのカットラインについて処理を終える（ステ
ップＳ１５でＹＥＳとなる）まで、ステップＳ１６、Ｓ
１３及びＳ１４の処理が繰り返されることにより、順
次、カットラインによる集積回路基板の領域分割処理、
集積回路素子の割付処理が行われる。

【０００９】図９〜図１４は、上記の従来のミニカット
方法による集積回路素子の配置過程を示す図であり、図
９は配置対象の集積回路素子群の一例を示す模式図であ
る。

【００１０】図９に示すように、集積回路素子９ａ，９
ｂは信号線１０ａによって接続される。集積回路素子９
ａ，９ｃは信号線１０ｂによって接続される。集積回路
素子９ｂ，９ｄは信号線１０ｃによって接続される。集
積回路素子９ｃ，９ｄは信号線１０ｄによって接続され
る。集積回路素子９ｃ，９ｅ及び９ｇは信号線１０ｅに
よって接続される。集積回路素子９ｄ，９ｆは信号線１
０ｆによって接続される。集積回路素子９ｅ，９ｆは信
号線１０ｇによって接続される。集積回路素子９ｆ，９
ｈは信号線１０ｈによって接続される。集積回路素子９
ｇ，９ｈは信号線１０ｉによって接続される。集積回路
素子９ａ，９ｈは信号線１０ｊによって接続される。以
下では、集積回路素子９ａ〜９ｈからなる集積回路素子
群を１つの集積回路基板の領域に、ミニカット法により
配置する場合について考える。

【００１１】図１０は、集積回路基板を分割するカット
ライン例を示す模式図である。同図に示すように、集積
回路基板１１の平面領域を分割するために４本のカット
ライン１４ａ，１４ｂ，１４ｃ，１４ｄが割り当てられ
ている。配置領域１２ａ，１２ｂは集積回路素子９ａ〜
９ｈを配置するための領域である。また、破線で示され
る配線格子１３は、各集積回路素子間の配線を行なうた
めに用いられる格子である。

【００１２】以下、図８及び図９〜図１３を参照して、
従来のミニカット法による集積回路素子の配置方法につ
いて詳細に説明する。

【００１３】まず、ステップＳ１１の(i) の処理で、集
積回路基板１１を分割するためのカットライン１４ａ〜
１４ｄが設定される。ここでは、図１０に示すように、
カットライン１４ａ〜１４ｄによる分割で定められる８
つの領域Ａ１〜Ａ８に集積回路素子９ａ〜９ｈが、それ
ぞれ１個ずつ配置されるように設定している。

【００１４】そして、ステップＳ１１の(ii)の処理で、
カットライン１４ｂ、１４ｄ、１４ａ、１４ｃの順で分
割順序が設定される。つまり、変数ｉで識別されるカッ
トライン「１」がカットライン１４ｂ、カットライン
「２」がカットライン１４ｄ、カットライン「３」がカ
ットライン１４ａ、カットライン「４」がカットライン
１４ｃとなる。

【００１５】さらに、ステップＳ１１の(iii) の処理
で、信号線が１０ａ〜１０ｊそれぞれに対して重みの値
が設定される。ここでは、信号線１０ａ〜１０ｊの重み
の値がすべて１であるとする。

【００１６】次に、ステップＳ１２で変数ｉが「１」に
設定された後、ステップＳ１３で、未処理のカットライ
ン１４ａ〜１４ｄの中から１本のカットラインを選択カ
ットラインとして選択する。最初は変数ｉが「１」であ
るため、カットライン「１」としてカットライン１４ｂ
が選択される。

【００１７】そして、ステップＳ１３で、選択カットラ
インにより、集積回路基板上の配線領域を一方領域と他
方領域とに分割する。最初は選択カットラインがカット
ライン１４ｂとなり、カットライン１４ｂにより、集積
回路基板１１の配線領域１２ａ及び１２ｂを一方領域
（Ａ１，Ａ２，Ａ５，Ａ６）と他方領域（Ａ３，Ａ４，
Ａ７，Ａ８）とに分割する。

【００１８】次に、ステップＳ１４で、配線時にカット
ライン１４ｂと交わる信号線の重みの和が最小となる
(i) の条件を満たし、かつ、カットライン１４ｂで分割
された一方領域と他方領域それぞれに割り付けられる集
積回路素子の面積の合計それぞれが各領域それぞれの面
積を越えない(ii)の条件を満足するように、集積回路素
子９ａ〜９ｈが割付けられる。ここでは、図１１に示さ
れるように、集積回路素子９ａ，９ｂ，９ｃ，９ｄがの
一方領域に、集積回路素子９ｅ，９ｆ，９ｇ，９ｈが他
方領域にそれぞれ割付けられる。

【００１９】そして、ステップＳ１５でＮＯとなりステ
ップＳ１６で、変数ｉが「２」にカウントアップされ、
ステップＳ１３及びＳ１４の処理を行い、図１２に示す
ように、カットライン１４ｄ及びカットライン１４ｂに
より分割された４つの領域に、集積回路素子９ａ〜９ｈ
を、（９ａ，９ｃ）、（９ｂ，９ｄ）、（９ｅ，９ｈ）
及び（９ｆ，９ｇ）に割り付ける。

【００２０】以降、ステップＳ１５でＹＥＳと判定され
るまで、ステップＳ１６、Ｓ１３及びＳ１４を繰り返す
ことによって、残りのカットライン１４ａ及び１４ｃに
ついても上記と同様の処理が行なわれる。このようにし
て、図１３に示されるように、各集積回路素子９ａ〜９
ｈが配置された後、最終的に信号線１０ａ〜１０ｊが配
線格子１３上に配線される。

【００２１】また、ステップＳ１の(iii) の処理におい
て、信号線１０ａ〜１０ｉの重みの値が各々１、信号線
１０ｊの重みの値が３と設定された場合には、上記と同
様の処理により、図１４に示すように、集積回路基板１
１の配線領域１２ａ，１２ｂに集積回路素子９ａ〜９ｈ
が配置された後、最終的に信号線１０ａ〜１０ｊが配線
される。

【００２２】

【発明が解決しようとする課題】ミニカット法による従
来の半導体集積回路装置における集積回路素子の配置方
法は、以上のようにカットラインによるカット数を最小
化するような配置結果を得る方法である。これは、各信
号線の重みの値がすべて１であるとすると、各分割線と
交差する信号線数を少なくすることができるため、配線
混雑の少ない配置結果が得られる。

【００２３】しかし、ミニカット法は、各信号線の配線
長は直接的には考慮していない。このため、特定の信号
線の配線長が長くなるように集積回路素子が配置されて
しまい、その信号線で伝達される電気信号の伝播遅延時
間が長くなることにより、半導体集積回路装置の誤動作
が引き起こされる危険性がある。

【００２４】この危険性を抑制するため特定の信号線の
重みの値を大きくすれば、その信号線に接続される集積
回路素子がカットラインに対して同じ側に割り付けられ
る可能性が高くなり、その信号線の配線長を短く形成す
る可能性を高めることができる。

【００２５】しかし、特定の信号線の重みの値を大きく
すれば、配線混雑は増加するという別の問題点が生じ
る。また、重みを大きくした信号線が短くなる代わりに
他の信号線の配線長が長くなり、回路の誤動作を引き起
こす危険性もある。

【００２６】すなわち、従来の集積回路素子の配置方法
は、基本的に、信号線の重みの値と配線長との間との関
係を考慮していないため、半導体集積回路装置によって
は、重みの値を変更しながら、集積回路素子の配置を何
度も繰り返し、最適な集積回路素子の配置を見いだす必
要がある。また、必要以上に特定の信号線の重みを大き
くすることは、前述したように配線混雑を増大させるた
め、望ましい方法とはいえない。

【００２７】このように、従来のミニカット法で特定の
信号線の重みの値を予め大きく設定する方法では、半導
体集積回路装置の誤動作が起こらず、かつ、配線混雑の
少ない配置結果を得ることは極めて困難であるという問
題点があった。

【００２８】この発明は上記問題点を解決するためにな
されたもので、各信号線の配線長を装置を正常に動作可
能な長さ以内に設定し、かつ配線混雑が小さくなるよう
にすることができる半導体集積回路装置における集積回
路素子の配置方法及び半導体集積回路装置を得ることを
目的とする。

【００２９】

【課題を解決するための手段】この発明にかかる請求項
１記載の半導体集積回路装置における集積回路素子の配
置方法は、半導体基板上の所定の平面領域に複数の集積
回路素子を配置し、前記複数の集積回路素子間を複数の
信号線で配線して構成される半導体集積回路装置対して
行い、(a) 前記平面領域を仮想的に分割する複数の分割
線を、分割順序とともに設定するステップと、(b) 前記
複数の信号線それぞれの配線長の許容上限値を設定する
ステップと、(c) 前記分割順序に基づき、前記複数の分
割線のうちの一の分割線を選択分割線として順次選択す
るステップと、(d) 前記選択分割線で分割された前記平
面領域の一方領域と他方領域とに前記複数の集積回路素
子を割り当てるステップとを備え、前記ステップ(d)
は、(d-1) 前記選択分割線と交差する場合と交差しない
場合とに対して、それぞれ見積もられる前記複数の信号
線各々の予想配線長と前記許容上限値との比較に基づ
き、交差する場合に配線長が許容上限値を上回る危険性
が高くなる信号線の重みの値が大きくなるように、前記
複数の信号線各々に対して重みの値を設定するステップ
と、(d- 2) 前記複数の信号線のうち、前記選択分割線
と交差する信号線の前記重みの値の和が最小となり、か
つ前記一方領域及び前記他方領域それぞれに割り当てら
れる前記集積回路素子の面積の合計それぞれが、前記一
方領域及び前記他方領域それぞれの面積を越えないよう
に、前記複数の集積回路素子を配置するステップとを備
える。

【００３０】また、請求項２記載の半導体集積回路装置
は、請求項１記載の配置方法によって、半導体基板上の
所定の平面領域に複数の集積回路素子が配置され、前記
複数の集積回路素子間を複数の信号線で配線して構成さ
れる。

【００３１】

【作用】この発明における請求項１記載の半導体集積回
路装置における集積回路素子の配置方法のステップ(d)
は、ステップ(c) で選択分割線が選択される度に行わ
れ、以下のステップを備えている。

【００３２】(d-1) 選択分割線と交差する場合と交差し
ない場合とに対して、それぞれ見積もられる複数の信号
線各々の予想配線長と許容上限値との比較に基づき、交
差する場合に配線長が許容上限値を上回る危険性が高く
なる信号線の重みの値が大きくなるように、複数の信号
線各々に対して重みの値を設定するステップ。

【００３３】(d- 2) 複数の信号線のうち、選択分割線
と交差する信号線の重みの値の和が最小となり、かつ一
方領域及び他方領域それぞれに割り当てられる集積回路
素子の面積の合計それぞれが、一方領域及び他方領域そ
れぞれの面積を越えないように、複数の集積回路素子を
配置するステップ。

【００３４】したがって、選択分割線を交差する場合に
配線長が許容上限値を上回る危険性が高くなる信号線を
選択分割線で分割されにくくしながら、信号線の配線効
率を高めて各集積回路素子を配置することができる。

【００３５】

【実施例】図１は、この発明の一実施例である半導体集
積回路装置における集積回路素子の配置方法を示すフロ
ーチャートである。以下、図１を参照してその動作説明
を行う。

【００３６】まず、ステップＳ１において初期設定を行
う。すなわち、(i) 集積回路基板を分割するための垂直
方向および水平方向の複数本のカットラインの設定処
理、(ii)そのカットラインによる分割順序の決定処理、
(iii) 集積回路中の信号線ごとの配線長の許容上限値の
設定処理が実行される。なお、カットラインとは、半導
体基板上に仮想的に設けた垂直方向および水平方向の直
線を意味する。

【００３７】ステップＳ２において、処理中のカットラ
インを示す変数ｉが「１」に初期化される。カットライ
ン識別番号ｉは、ステップＳ１の(ii)の処理中に、優先
順位の高いものから「１」と起点として若い番号順に設
定される。

【００３８】ステップＳ３において、分割順序のｉ番目
のカットラインで集積回路基板が２つの領域（一方領
域，他方領域）に分割される。ステップＳ２直後のステ
ップ３では、変数ｉ＝１のため、カットライン「１」に
より集積回路基板が一方領域と他方領域とに分割され
る。

【００３９】そして、ステップＳ４において、予想配線
長と許容上限値とに基づき、各信号線の重みの値を決定
する。以下、その内容を詳述する。

【００４０】まず、各信号線の予想配線長を、各信号線
に接続するすべての端子を囲む最小矩形の大きさをもと
に見積もる。すなわち、信号線ｎに接続する全ての集積
回路素子の端子を囲む最小矩形の水平、垂直方向の辺の
長さを、隣接端子間距離を１単位として求めた値を、各
々、ｈｎ、ｖｎとし、信号線ｎに接続する集積回路素子
数をｍｎとして、信号線ｎの予想配線長Ｌｎを、Ｌｎ＝
ｆ（ｈｎ、ｖｎ、ｍｎ）で計算することにより見積も
る。ここで、ｆ（ｈｎ、ｖｎ、ｍｎ）は、予め統計的に
決められた関数である。各集積回路素子は、全ての分割
が終了するまでは、配置位置が確定しないため、水平方
向辺長ｈｎ、垂直方向辺長ｖｎの値としてそれぞれ最小
値と最大値とを考える。

【００４１】ｈｎ、ｖｎの最小値を各々ｈｎmin 、ｖｎ
min 、最大値を各々ｈｎmax 、ｖｎmax として、予想最
小配線長Ｌｎmin 及び予想最大配線長Ｌｎmax をそれぞ
れＬｎmin ＝ｆ（ｈｎmin 、ｖｎmin 、ｍｎ）、Ｌｎma
x ＝ｆ（ｈｎmax 、ｖｎmax、ｍｎ）とすると、Ｌｎmin
≦Ｌｎ≦Ｌｎmax となる。ここで、信号線ｎの配線長
の許容上限値をＬｎlim とすると、Ｌｎlim −Ｌｎmin
が小さくなるほど、信号線ｎが許容上限値以下の配線長
で配線できる可能性は小さくなる。またＬｎmax ≦Ｌｎ
lim になれば、信号線ｎが１００％の確率で許容上限値
以下の配線長で配線できる。

【００４２】そこで、ｒｎ＝Ｌｎlim −Ｌｎmin を配線
長マージンとする。集積回路素子間の配線時に信号線ｎ
がカットラインと交差する場合と交差しない場合の配線
長マージンをそれぞれ、ｒ’ｎ、ｒ”ｎ（ｒ’ｎ≦ｒ”
ｎ）とする。

【００４３】信号線ｎの重みｗｎは、信号線ｎがカット
ラインと必ず交差する場合、信号線ｎがカットライン必
ず交差しない場合及び交差しても交差しなくてもＬｎma
x ≦Ｌｎlim の場合にはすべて１とし、それ以外の場合
には、次の(I) 式で決定する。

【００４４】ｗｎ＝１＋ｋｎ×（ｒ”ｎ−ｒｎ’）／ｒ”ｎ…(I) ここで共有信号線数ｋｎは、信号線ｎが接続する集積回
路素子の共有するすべての信号線数である。

【００４５】したがって、(I) 式で決定する重みｗｎ
は、カットラインと交差する場合に配線長が許容上限値
を上回る危険性が高くなる場合に大きくなる性質を有す
る。

【００４６】ステップＳ５において、以下の２つの条件
を満たすように集積回路素子がカットラインのいずれか
の側に割付けられる。

【００４７】(i) カットラインと交わる信号線の重みの
和が最小となること (ii)カットライン両側の一方領域及び他方領域それぞれ
に割付けられる各集積回路素子の面積の合計それぞれが
各領域の面積それぞれを越えないことステップＳ６において、変数ｉの示す値がステップＳ１
で設定したカットラインの本数と等しくなったかどうか
を判定し、等しくない場合（ＮＯ）は、ステップＳ７に
おいて変数ｉの値を１だけ増加しステップＳ３に戻り、
等しい場合（ＹＥＳ）は、終了する。

【００４８】以降、ステップＳ６でＹＥＳと判定される
まで、ステップＳ７、Ｓ３〜Ｓ５の処理を繰り返えす。

【００４９】図２〜図７は、上記実施例の方法による集
積回路素子の配置課程を示す模式図であり、図２は配置
対象の集積回路素子群の一例を示す模式図である。

【００５０】図２で示す集積回路素子群は、従来例の図
９で示した構成と全く同様に、集積回路素子９ａ〜９ｈ
間が信号線１０ａ〜１０ｊのいずれかによって接続され
る。

【００５１】以下、図１及び図２〜図７を用いて、本実
施例の半導体集積回路装置における集積回路素子の配置
方法について詳細に説明する。従来例と同様に、図２に
示された集積回路素子９ａ〜９ｈが信号線１０ａ〜１０
ｊによって接続されるものとする。これらの集積回路素
子９ａ〜９ｈは、図３における集積回路基板１１上の配
置領域１２ａ、１２ｂの領域Ａ１〜Ａ８のいずれかに配
置されるものとする。ここで、領域Ａ１〜Ａ４は下方に
向かって、水平方向に沿って最大で３端子設けることが
でき、領域Ａ５〜Ａ８は上方に向かって、水平方向に沿
って最大で３端子設けることができる。例えば、領域Ａ
１に集積回路素子を配置した場合、Ｐ１〜Ｐ３に端子を
設けることができ、領域Ａ５に集積回路素子を配置した
場合、Ｐ４〜Ｐ６に端子を設けることができる。また、
配線領域１２ａと１２ｂとの垂直方向の距離は６単位で
ある。

【００５２】まず、ステップＳ１の(i) の処理で、集積
回路基板１１を分割するためのカットライン１４ａ〜１
４ｄが設定される。そして、ステップＳ１の(ii)の処
理で、カットライン１４ｂ、１４ｄ、１４ａ、１４ｃの
順で分割順序が設定される。つまり、変数ｉで識別され
るカットライン「１」がカットライン１４ｂ、カットラ
イン「２」がカットライン１４ｄ、カットライン「３」
がカットライン１４ａ、カットライン「４」がカットラ
イン１４ｃとなる。

【００５３】さらに、ステップＳ１の(iii) の処理で、
信号線１０ａ〜１０ｊそれぞれの許容上限値Ｌｎlim を
すべて１４単位に設定する。

【００５４】次に、ステップＳ２で変数ｉが「１」に設
定された後、ステップＳ３で、未処理のカットライン１
４ａ〜１４ｄの中から１本のカットラインを選択する。
最初は変数ｉが「１」であるため、カットライン「１」
としてカットライン１４ｂが選択される。

【００５５】そして、ステップＳ４で、予想配線長Ｌｎ
と許容上限値Ｌｎlim とに基づき、信号線１０ａ〜１０
ｊそれぞれの重みの値を設定する。信号線１０ａ〜１０
ｊに接続する素子数は２また３であり、ここでは、ｆ
（ｈｎ、ｖｎ、２）＝ｈｎ＋ｖｎ、ｆ（ｈｎ、ｖｎ、
３）＝ｈｎ＋ｖｎとして、予想配線長Ｌｎを求める。

【００５６】カットライン１４ｂによる分割で信号線１
０ａがカットされない場合、信号線１０ａにおける予想
最小配線長Ｌｎmin 及び予想最大配線長Ｌｎmax はそれ
ぞれＬｎmin ＝３＋０＝３（領域Ａ１，Ａ２の位置関係
等）、Ｌｎmax ＝５＋６＝１１（領域Ａ１，Ａ６の位置
関係等）となる。なお、予想最小配線長Ｌｎmin の水平
方向辺長ｈｎは、各集積回路素子の中央部の端子（領域
Ａ１の場合はＰ２の位置に形成される端子）に信号線が
接続されると仮定して求められる。

【００５７】また、カットライン１４ｂによる分割で信
号線１０ａがカットされる場合、信号線１０ａにおける
予想最小配線長Ｌｎmin 及び予想最大配線長Ｌｎmax は
それぞれＬｎmin ＝３＋０＝３（領域Ａ２，Ａ３の位置
関係等）、Ｌｎmax ＝１１＋６＝１７（領域Ａ１，Ａ８
の位置関係等）である。どちらの場合もＬｎmin は同一
なので、(I) 式より信号線１０ａの重みがｌとなる。同
様に信号線１０ｂ〜１０ｊの重みもｌとなる。

【００５８】次にステップＳ５で、カットライン１４ｂ
により分割された領域への集積回路素子の割付処理が行
なわる。すなわち、図４に示すように、この分割によっ
て生じた２つの領域（一方領域及び他方領域）のうち、
カットライン１４ｂの左側の一方領域には集積回路素子
９ａ、９ｂ、９ｃ、９ｄが割り付けられ、カットライン
１４ｂの右側の他方領域には集積回路素子９ｅ、９ｆ、
９ｇ、９ｈが割り付けられる。このとき、カットライン
１４ｂでカットされる信号線は信号線１０ｅ、１０ｆ及
び１０ｊであり、信号線１０ｅ、１０ｆ及び１０ｊの重
みは１であるため、カット数は３となる。

【００５９】次にステップＳ６でＮＯと判定され、ステ
ップＳ６の処理により、変数ｉは「２」となり、ステッ
プＳ３に戻り、２番目のカットライン１４ｄによる分割
が行なわれる。

【００６０】再び、ステップＳ４で、カットライン１４
ｄによる分割に対して、信号線１０ａ〜１０ｊの重みの
値が設定される。ここで、既に１０ａ、１０ｂ、１０
ｃ、１０ｄ、１０ｇ、１０ｈ、１０ｉに関しては、カッ
トライン１４ｂによる分割の結果、Ｌｎmax ＝５＋６＝
１１≦Ｌｎlim となり、許容上限値Ｌｎlim 以下の配線
長で１００％配線可能であるので、以降の分割で重みを
１とする。

【００６１】信号線１０ｅに関しては、カットライン１
４ｄによる分割でカットされない場合、Ｌｎmin ＝６＋
０＝６、Ｌｎmax ＝１１＋０＝１１、カットされる場
合、Ｌｎmin ＝３＋６＝９、Ｌｎmax ＝１１＋６＝１７
である。したがって、ｒ’ｎ＝１４−９＝５、ｒ”ｎ＝
１４−６＝８である。また、信号線１０ｅに対する共有
信号線ｋｎの値は４であるので、信号線１０ｅに対する
重みの値は、ｗ＝１＋４×（８−５）／８＝２．５とな
る。

【００６２】さらに、残りの信号線１０ｆ及び１０ｊに
関しては、カットライン１４ｄによる分割でカットされ
ない場合、Ｌｎmin ＝３＋０＝３、Ｌｎmax ＝１１＋０
＝１１、カットされる場合、Ｌｎmin ＝０＋６＝６、Ｌ
ｎmax ＝１１＋６＝１７である。したがって、ｒ’ｎ＝
１４−６＝８、ｒ”ｎ＝１４−３＝１１である。信号線
１０ｆ、１０ｊに対するｋｎの値はともに４であるの
で、信号線１０ｆ、１０ｊに対する重みの値は、ｗ＝１
＋４×（１１−８）／１１＝２．１より、それぞれ２．
１となる。

【００６３】そして、ステップＳ５の条件(i) 及び条件
(ii)に基づく割り付け処理により、カットライン１４ｄ
で分割された一方領域（Ａ１〜Ａ４）に集積回路素子９
ａ，９ｃ，９ｇ及び９ｈが割り付けれられ、他方領域
（Ａ５〜Ａ８）に集積回路素子９ｂ，９ｄ，９ｅ及び９
ｆが割り付けられる。このとき、カットライン１４ｄに
よりカットされる信号線は１０ａ，１０ｄ，１０ｅ及び
１０ｈとなり、信号線は１０ａ，１０ｄ，１０ｅ及び１
０ｈそれぞれの重みは、１，１，２．５及び１であり、
カット数は５．５となる。

【００６４】その結果、図５に示すように、カットライ
ン１４ｂ及び１４ｄにより分割された領域に、集積回路
素子１０ａ〜１０ｈがそれぞれ割付けられる。

【００６５】その後、ステップＳ６及びステップＳ７を
経由して、変数ｉが「３」になり、次のステップＳ３
で、３番目のカットライン１４ａに対する分割が行なわ
れる。信号線１０ｆ、１０ｊはカットライン１４ｄに対
する分割結果により、Ｌｎmax＝１１＋０＝１１とな
り、Ｌｎlim 以下の配線長で配線可能となったため、重
みを１とする。

【００６６】また、信号線１０ｅに対しては、カットラ
イン１４ａによる分割でカットされない場合、Ｌｎmin
＝３＋６＝９、Ｌｎmax ＝８＋６＝１４、カットされる
場合、Ｌｎmin ＝６＋６＝１２、Ｌｎmax ＝１１＋６＝
１７である。したがって、ｒ’ｎ＝１４−１２＝２、
ｒ”ｎ＝１４−９＝４となり、信号１０ｅの重みの値は
ｗ＝１＋４×（４−２）／４＝３となる。

【００６７】そして、ステップＳ５で、カットライン１
４ａに対する割付処理の結果、図６に示すように、集積
回路素子が割付けられる。このとき、カットライン１４
ａによりカットされる信号線は１０ｂ，１０ｃ及び１０
ｊとなり、信号線１０ｂ，１０ｃ及び１０ｊの重みはそ
れぞれ１であるため、カット数は３となる。

【００６８】その後、ステップＳ６及びステップＳ７を
経由して、変数ｉが「４」になり、次のステップＳ３
で、４番目（最後）に、カットライン１４ｃによる分割
が行われる。このとき、信号１０ｅに対してＬｎmax ＝
１４であるので、信号１０ｅの重みも１となる。したが
って、ステップＳ５での分割配置の結果、図７に示すよ
うな配置結果が得られる。そして、ステップＳ６でＹＥ
Ｓとなり。処理が終了する。

【００６９】このように、カットライン１４ａ〜１４ｄ
のうちのいずれかで集積回路基板１１の配線領域１２ａ
及び１２ｂが分割される度に、主として(I) 式に基づ
き、カットラインを交差する場合に配線長が許容上限値
Ｌｎlim を上回る危険性が高くなる信号線の重みが大き
くなるように、各信号線１０ａ〜１０ｊの重みを決定
し、カットラインと交差する信号線の前記重みの値の和
が最小となるように、集積回路素子を配置するため、各
信号線の配線長が、回路を正常に動作可能な長さ以内に
設定し、かつ配線混雑が小さくなるように集積回路素子
を配置することができる。

【００７０】したがって、上記実施例の配置方法で集積
回路素子が配置された後、信号線が配線されることによ
り得られる半導体集積回路装置に誤動作は生じない。

【００７１】

【発明の効果】この発明における請求項１記載の半導体
集積回路装置における集積回路素子の配置方法のステッ
プ(d) は、ステップ(c) で選択分割線が選択される度に
行われ、(d-1) 選択分割線と交差する場合と交差しない
場合とに対して、それぞれ見積もられる複数の信号線各
々の予想配線長と許容上限値との比較に基づき、交差す
る場合に配線長が許容上限値を上回る危険性が高くなる
信号線の重みの値が大きくなるように、複数の信号線各
々に対して重みの値を設定するステップと、(d-2) 複
数の信号線のうち、選択分割線と交差する信号線の重み
の値の和が最小となるように、複数の集積回路素子を配
置するステップを備えている。

【００７２】したがって、選択分割線を交差する場合に
配線長が許容上限値を上回る危険性が高くなる信号線を
選択分割線で分割されにくくしながら、信号線の配線効
率を高めて各集積回路素子を配置することができる。

【００７３】その結果、各信号線の配線長を装置が正常
に動作可能な長さ以内に設定し、かつ配線混雑を小さく
して、集積回路素子を配置することができる。

【００７４】また、請求項２記載の半導体集積回路装置
は、請求項１記載の方法によって半導体基板上の所定の
平面領域に複数の集積回路素子が配置され、前記複数の
集積回路素子間を複数の信号線で配線して構成されてお
り、信号線の配線長が正常に動作可能な長さ以内に設定
されているため、誤動作が生じない。

【図面の簡単な説明】

【図１】この発明の一実施例である集積回路素子の配置
方法を示す流れ図である。

【図２】この発明の一実施例による集積回路素子の配置
過程を示す模式図である。

【図３】この発明の一実施例による集積回路素子の配置
過程を示す模式図である。

【図４】この発明の一実施例による集積回路素子の配置
過程を示す模式図である。

【図５】この発明の一実施例による集積回路素子の配置
過程を示す模式図である。

【図６】この発明の一実施例による集積回路素子の配置
過程を示す模式図である。

【図７】この発明の一実施例による集積回路素子の配置
過程を示す模式図である。

【図８】従来の集積回路素子の配置方法を示す流れ図で
ある。

【図９】従来の集積回路素子の配置過程を示す模式図で
ある。

【図１０】従来の集積回路素子の配置過程を示す模式図
である。

【図１１】従来の集積回路素子の配置過程を示す模式図
である。

【図１２】従来の集積回路素子の配置過程を示す模式図
である。

【図１３】従来の集積回路素子の配置過程を示す模式図
である。

【図１４】従来の集積回路素子の配置過程を示す模式図
である。

【符号の説明】

９ａ〜９ｈ集積回路素子１０ａ〜１０ｊ信号線１１集積回路基板１２ａ，１２ｂ配置領域１３配線格子１４ａ〜１４ｄカットライン

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【手続補正書】

【提出日】平成５年１０月７日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００１７

【補正方法】変更

【補正内容】

【００１７】そして、ステップＳ１３で、選択カットラ
インにより、集積回路基板上の配置領域を一方領域と他
方領域とに分割する。最初は選択カットラインがカット
ライン１４ｂとなり、カットライン１４ｂにより、集積
回路基板１１の配置領域１２ａ及び１２ｂを一方領域
（Ａ１，Ａ２，Ａ５，Ａ６）と他方領域（Ａ３，Ａ４，
Ａ７，Ａ８）とに分割する。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００２９

【補正方法】変更

【補正内容】

【００２９】

【課題を解決するための手段】この発明にかかる請求項
１記載の半導体集積回路装置における集積回路素子の配
置方法は、半導体基板上の所定の平面領域に複数の集積
回路素子を配置し、前記複数の集積回路素子間を複数の
信号線で配線して構成される半導体集積回路装置に対し
て行い、(a) 前記平面領域を仮想的に分割する複数の分
割線を、分割順序とともに設定するステップと、(b) 前
記複数の信号線それぞれの配線長の許容上限値を設定す
るステップと、(c) 前記分割順序に基づき、前記複数の
分割線のうちの一の分割線を選択分割線として順次選択
するステップと、(d) 前記選択分割線で分割された前記
平面領域の一方領域と他方領域とに前記複数の集積回路
素子を割り当てるステップとを備え、前記ステップ(d)
は、(d-1) 前記選択分割線と交差する場合と交差しない
場合とに対して、それぞれ見積もられる前記複数の信号
線各々の予想配線長と前記許容上限値との比較に基づ
き、交差する場合に配線長が許容上限値を上回る危険性
が高くなる信号線の重みの値が大きくなるように、前記
複数の信号線各々に対して重みの値を設定するステップ
と、(d- 2) 前記複数の信号線のうち、前記選択分割線
と交差する信号線の前記重みの値の和が最小となり、か
つ前記一方領域及び前記他方領域それぞれに割り当てら
れる前記集積回路素子の面積の合計それぞれが、前記一
方領域及び前記他方領域それぞれの面積を越えないよう
に、前記複数の集積回路素子を配置するステップとを備
える。

Claims

【特許請求の範囲】

【請求項１】半導体基板上の所定の平面領域に複数の
集積回路素子を配置し、前記複数の集積回路素子間を複
数の信号線で配線して構成される半導体集積回路装置に
おける集積回路素子の配置方法であって、 (a) 前記平面領域を仮想的に分割する複数の分割線を、
分割順序とともに設定するステップと、 (b) 前記複数の信号線それぞれの配線長の許容上限値を
設定するステップと、 (c) 前記分割順序に基づき、前記複数の分割線のうち一
の分割線を選択分割線として順次選択するステップと、 (d) 前記選択分割線で分割された前記平面領域の一方領
域と他方領域とに前記複数の集積回路素子を割り当てる
ステップとを備え、前記ステップ(d) は、 (d-1) 前記選択分割線と交差する場合と交差しない場合
とに対して、それぞれ見積もられる前記複数の信号線各
々の予想配線長と前記許容上限値との比較に基づき、交
差する場合に配線長が許容上限値を上回る危険性が高く
なる信号線の重みの値が大きくなるように、前記複数の
信号線各々に対して重みの値を設定するステップと、 (d- 2) 前記複数の信号線のうち、前記選択分割線と交
差する信号線の前記重みの値の和が最小となり、かつ前
記一方領域及び前記他方領域それぞれに割り当てられる
前記集積回路素子の面積の合計それぞれが、前記一方領
域及び前記他方領域それぞれの面積を越えないように、
前記複数の集積回路素子を配置するステップとを備え
る、半導体集積回路装置における集積回路素子の配置方
法。
【請求項２】請求項１記載の配置方法によって、半導
体基板上の所定の平面領域に複数の集積回路素子が配置
され、前記複数の集積回路素子間を複数の信号線で配線
して構成される半導体集積回路装置。