JPH0729980A - Positioning of semiconductor circuit elements in semiconductor integrated circuit and semiconductor integrated circuit device - Google Patents

Abstract

PURPOSE:To set the wiring length of each signal line within the one where the device can be operated normally and to minimize the wiring congestion. CONSTITUTION:In a step S4, a weight value of each signal line is so determined from an estimated wiring length and an allowable ceiling value that it may become larger when there is much danger that the wiring length exceeds the allowable ceiling value when the signal line crosses a cut line. In a step 55, integrated circuit elements are so allocated to either side of the cut line as to meet the following two requirements. The requirement (i) is that the sum of the weights of the signal lines which cross the cut line should be the minimum. The requirement (ii) is that the sum of areas of the semiconductor circuit elements allocated in each side of the cut line should not exceed the area of each side of the cut line.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】この発明は、半導体基板上の所定
の平面領域に複数の集積回路素子を配置し、複数の集積
回路素子間を複数の信号線で配線して構成される半導体
集積回路装置における集積回路素子の配置方法に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit in which a plurality of integrated circuit elements are arranged in a predetermined plane area on a semiconductor substrate and a plurality of signal lines are provided between the plurality of integrated circuit elements. The present invention relates to a method of arranging integrated circuit elements in a device.

【０００２】[0002]

【従来の技術】図８は、ミニカット法による従来の半導
体集積回路装置における集積回路素子の配置方法を示す
フローチャートである。ミニカット法（文献Ｍ. Ａ.Bre
uer:゛ＭＩＮ−ＣＵＴ Placement”,Proc.Journal of D
esign Automation and Fault Tolerant Computing, Oc
t.,pp343-362,1977)は、集積回路素子の配置方法の１つ
であり、半導体基板上に仮想的に設けた垂直方向および
水平方向の直線（以下、「カットライン」と称する）と
交差する集積回路素子の信号線の重みの総和であるカッ
ト数が最小となるように集積回路素子を半導体基板上に
配置する方法である。2. Description of the Related Art FIG. 8 is a flow chart showing a method of arranging integrated circuit elements in a conventional semiconductor integrated circuit device by the minicut method. Mini-cut method (reference MA Bre
uer: "MIN-CUT Placement", Proc.Journal of D
esign Automation and Fault Tolerant Computing, Oc
t., pp343-362, 1977) is one of the methods for arranging integrated circuit elements, in which vertical and horizontal straight lines (hereinafter referred to as "cut lines") are virtually provided on a semiconductor substrate. This is a method of arranging integrated circuit elements on a semiconductor substrate so that the number of cuts, which is the sum of the weights of the signal lines of the integrated circuit elements that intersect, is minimized.

【０００３】以下、図８を参照して、ミニカット法によ
る処理について説明する。まず、ステップＳ１１におい
て初期設定を行う。すなわち、(i) 集積回路基板を分割
するための垂直方向および水平方向の複数本のカットラ
インの設定処理、(ii)そのカットラインによる分割順序
の決定処理、(iii) 集積回路中の信号線ごとの重みの値
の設定処理が実行される。(iii) の処理において、各信
号線の重みの値は、通常１であるが、特定の信号線の配
線長を意図的に短くする必要がある場合は、その信号線
の重みを大きな値を設定する。The processing by the minicut method will be described below with reference to FIG. First, initial setting is performed in step S11. That is, (i) setting processing of a plurality of vertical and horizontal cut lines for dividing the integrated circuit board, (ii) determination processing of the division order by the cut lines, (iii) signal lines in the integrated circuit The setting process of the weight value for each is executed. In the process of (iii), the value of the weight of each signal line is usually 1, but if the wiring length of a specific signal line needs to be intentionally shortened, set a large value for the weight of the signal line. Set.

【０００４】そして、ステップＳ１２において、処理中
のカットライン識別番号を示す変数ｉが「１」に初期化
される。カットライン識別番号ｉは、ステップＳ１１の
(ii)の処理中に、優先順位の高いものから順に「１」を
起点として若い番号に設定される。Then, in step S12, a variable i indicating the cut line identification number being processed is initialized to "1". The cut line identification number i is set in step S11.
During the processing of (ii), the number is set to a smaller number starting from "1" in descending order of priority.

【０００５】次に、ステップＳ１３において、分割順序
ｉ番目のカットラインｉで集積回路基板を２つの領域
（一方領域，他方領域）に分割する。したがって、ステ
ップＳ１２の直後のステップＳ１３では、ｉ＝１のた
め、カットライン「１」により集積回路基板が２つの領
域に分割される。Next, in step S13, the integrated circuit substrate is divided into two regions (one region and the other region) at the i-th cut line i in the division order. Therefore, in step S13 immediately after step S12, since i = 1, the integrated circuit substrate is divided into two regions by the cut line “1”.

【０００６】そして、ステップＳ１４において、配線時
にカットラインと交わる信号線の重みの値の和が最小と
なり（条件(i) ）、かつカットラインの両側の各領域
（一方領域，他方領域）に割付けられる集積回路素子の
面積の合計が各領域の面積以下となる（条件(ii)）よう
に、集積回路素子がカットラインにより分割されるいず
れかの側の領域に割付けられる。Then, in step S14, the sum of the weight values of the signal lines intersecting with the cut line at the time of wiring becomes the minimum (condition (i)), and the regions are allocated on both sides of the cut line (one region, the other region). The integrated circuit elements are allocated to the areas on either side divided by the cut line so that the total area of the integrated circuit elements is equal to or less than the area of each area (condition (ii)).

【０００７】そして、ステップＳ１５において、変数ｉ
とカットラインの本数との比較処理が行われ、両者が一
致した場合に処理を終了し、不一致の場合に処理を終了
する。Then, in step S15, the variable i
Is compared with the number of cut lines, and the processing is ended if the two match and the processing ends if they do not match.

【０００８】ステップＳ１６において、変数ｉのカウン
トアップ処理を行い、ステップＳ１３に戻る。したがっ
て、すべてのカットラインについて処理を終える（ステ
ップＳ１５でＹＥＳとなる）まで、ステップＳ１６、Ｓ
１３及びＳ１４の処理が繰り返されることにより、順
次、カットラインによる集積回路基板の領域分割処理、
集積回路素子の割付処理が行われる。In step S16, the variable i is counted up, and the process returns to step S13. Therefore, steps S16 and S are performed until the processing is completed for all cut lines (YES in step S15).
By repeating the processing of 13 and S14, the area dividing processing of the integrated circuit board by the cut line is sequentially performed.
Allocation processing of integrated circuit elements is performed.

【０００９】図９〜図１４は、上記の従来のミニカット
方法による集積回路素子の配置過程を示す図であり、図
９は配置対象の集積回路素子群の一例を示す模式図であ
る。9 to 14 are diagrams showing the process of arranging integrated circuit elements by the above-mentioned conventional mini-cut method, and FIG. 9 is a schematic diagram showing an example of an integrated circuit element group to be arranged.

【００１０】図９に示すように、集積回路素子９ａ，９
ｂは信号線１０ａによって接続される。集積回路素子９
ａ，９ｃは信号線１０ｂによって接続される。集積回路
素子９ｂ，９ｄは信号線１０ｃによって接続される。集
積回路素子９ｃ，９ｄは信号線１０ｄによって接続され
る。集積回路素子９ｃ，９ｅ及び９ｇは信号線１０ｅに
よって接続される。集積回路素子９ｄ，９ｆは信号線１
０ｆによって接続される。集積回路素子９ｅ，９ｆは信
号線１０ｇによって接続される。集積回路素子９ｆ，９
ｈは信号線１０ｈによって接続される。集積回路素子９
ｇ，９ｈは信号線１０ｉによって接続される。集積回路
素子９ａ，９ｈは信号線１０ｊによって接続される。以
下では、集積回路素子９ａ〜９ｈからなる集積回路素子
群を１つの集積回路基板の領域に、ミニカット法により
配置する場合について考える。As shown in FIG. 9, integrated circuit elements 9a, 9
b is connected by a signal line 10a. Integrated circuit element 9
a and 9c are connected by a signal line 10b. The integrated circuit elements 9b and 9d are connected by a signal line 10c. The integrated circuit elements 9c and 9d are connected by a signal line 10d. The integrated circuit elements 9c, 9e and 9g are connected by a signal line 10e. The integrated circuit elements 9d and 9f are signal lines 1
Connected by 0f. The integrated circuit elements 9e and 9f are connected by a signal line 10g. Integrated circuit elements 9f, 9
h is connected by a signal line 10h. Integrated circuit element 9
g and 9h are connected by a signal line 10i. The integrated circuit elements 9a and 9h are connected by a signal line 10j. Below, a case where an integrated circuit element group including the integrated circuit elements 9a to 9h is arranged in the area of one integrated circuit substrate by the mini-cut method will be considered.

【００１１】図１０は、集積回路基板を分割するカット
ライン例を示す模式図である。同図に示すように、集積
回路基板１１の平面領域を分割するために４本のカット
ライン１４ａ，１４ｂ，１４ｃ，１４ｄが割り当てられ
ている。配置領域１２ａ，１２ｂは集積回路素子９ａ〜
９ｈを配置するための領域である。また、破線で示され
る配線格子１３は、各集積回路素子間の配線を行なうた
めに用いられる格子である。FIG. 10 is a schematic view showing an example of cut lines for dividing the integrated circuit board. As shown in the figure, four cut lines 14a, 14b, 14c and 14d are assigned to divide the plane area of the integrated circuit substrate 11. The arrangement regions 12a and 12b are integrated circuit elements 9a-
This is an area for arranging 9h. Further, the wiring grid 13 shown by a broken line is a grid used for wiring between the integrated circuit elements.

【００１２】以下、図８及び図９〜図１３を参照して、
従来のミニカット法による集積回路素子の配置方法につ
いて詳細に説明する。Hereinafter, referring to FIGS. 8 and 9 to 13,
A conventional method of arranging integrated circuit elements by the mini-cut method will be described in detail.

【００１３】まず、ステップＳ１１の(i) の処理で、集
積回路基板１１を分割するためのカットライン１４ａ〜
１４ｄが設定される。ここでは、図１０に示すように、
カットライン１４ａ〜１４ｄによる分割で定められる８
つの領域Ａ１〜Ａ８に集積回路素子９ａ〜９ｈが、それ
ぞれ１個ずつ配置されるように設定している。First, in the processing of (i) in step S11, the cut lines 14a to 14b for dividing the integrated circuit board 11 are divided.
14d is set. Here, as shown in FIG.
8 determined by division by the cut lines 14a to 14d
The integrated circuit elements 9a to 9h are set to be arranged in one area A1 to A8, respectively.

【００１４】そして、ステップＳ１１の(ii)の処理で、
カットライン１４ｂ、１４ｄ、１４ａ、１４ｃの順で分
割順序が設定される。つまり、変数ｉで識別されるカッ
トライン「１」がカットライン１４ｂ、カットライン
「２」がカットライン１４ｄ、カットライン「３」がカ
ットライン１４ａ、カットライン「４」がカットライン
１４ｃとなる。Then, in step (ii) of step S11,
The division order is set in the order of the cut lines 14b, 14d, 14a, 14c. That is, the cut line "1" identified by the variable i becomes the cut line 14b, the cut line "2" becomes the cut line 14d, the cut line "3" becomes the cut line 14a, and the cut line "4" becomes the cut line 14c.

【００１５】さらに、ステップＳ１１の(iii) の処理
で、信号線が１０ａ〜１０ｊそれぞれに対して重みの値
が設定される。ここでは、信号線１０ａ〜１０ｊの重み
の値がすべて１であるとする。Further, in the process (iii) of step S11, the weight value is set for each of the signal lines 10a to 10j. Here, it is assumed that the weight values of the signal lines 10a to 10j are all 1.

【００１６】次に、ステップＳ１２で変数ｉが「１」に
設定された後、ステップＳ１３で、未処理のカットライ
ン１４ａ〜１４ｄの中から１本のカットラインを選択カ
ットラインとして選択する。最初は変数ｉが「１」であ
るため、カットライン「１」としてカットライン１４ｂ
が選択される。Next, after the variable i is set to "1" in step S12, one cut line is selected from the unprocessed cut lines 14a to 14d as the selected cut line in step S13. Since the variable i is “1” at the beginning, the cut line 14 b is set as the cut line “1”.
Is selected.

【００１７】そして、ステップＳ１３で、選択カットラ
インにより、集積回路基板上の配線領域を一方領域と他
方領域とに分割する。最初は選択カットラインがカット
ライン１４ｂとなり、カットライン１４ｂにより、集積
回路基板１１の配線領域１２ａ及び１２ｂを一方領域
（Ａ１，Ａ２，Ａ５，Ａ６）と他方領域（Ａ３，Ａ４，
Ａ７，Ａ８）とに分割する。Then, in step S13, the wiring region on the integrated circuit substrate is divided into one region and the other region by the selective cut line. Initially, the selected cut line becomes the cut line 14b, and the cut lines 14b cause the wiring regions 12a and 12b of the integrated circuit board 11 to be one region (A1, A2, A5, A6) and the other region (A3, A4).
A7, A8).

【００１８】次に、ステップＳ１４で、配線時にカット
ライン１４ｂと交わる信号線の重みの和が最小となる
(i) の条件を満たし、かつ、カットライン１４ｂで分割
された一方領域と他方領域それぞれに割り付けられる集
積回路素子の面積の合計それぞれが各領域それぞれの面
積を越えない(ii)の条件を満足するように、集積回路素
子９ａ〜９ｈが割付けられる。ここでは、図１１に示さ
れるように、集積回路素子９ａ，９ｂ，９ｃ，９ｄがの
一方領域に、集積回路素子９ｅ，９ｆ，９ｇ，９ｈが他
方領域にそれぞれ割付けられる。Next, in step S14, the sum of the weights of the signal lines intersecting the cut line 14b during wiring is minimized.
The condition (i) is satisfied, and the total area of the integrated circuit elements allocated to each of the one region and the other region divided by the cut line 14b does not exceed the area of each region. The condition (ii) is satisfied. The integrated circuit elements 9a to 9h are allocated so as to do so. Here, as shown in FIG. 11, integrated circuit elements 9a, 9b, 9c and 9d are assigned to one area, and integrated circuit elements 9e, 9f, 9g and 9h are assigned to the other area.

【００１９】そして、ステップＳ１５でＮＯとなりステ
ップＳ１６で、変数ｉが「２」にカウントアップされ、
ステップＳ１３及びＳ１４の処理を行い、図１２に示す
ように、カットライン１４ｄ及びカットライン１４ｂに
より分割された４つの領域に、集積回路素子９ａ〜９ｈ
を、（９ａ，９ｃ）、（９ｂ，９ｄ）、（９ｅ，９ｈ）
及び（９ｆ，９ｇ）に割り付ける。Then, if NO at step S15, the variable i is incremented to "2" at step S16,
By performing the processing of steps S13 and S14, as shown in FIG. 12, the integrated circuit elements 9a to 9h are divided into four regions divided by the cut line 14d and the cut line 14b.
To (9a, 9c), (9b, 9d), (9e, 9h)
And (9f, 9g).

【００２０】以降、ステップＳ１５でＹＥＳと判定され
るまで、ステップＳ１６、Ｓ１３及びＳ１４を繰り返す
ことによって、残りのカットライン１４ａ及び１４ｃに
ついても上記と同様の処理が行なわれる。このようにし
て、図１３に示されるように、各集積回路素子９ａ〜９
ｈが配置された後、最終的に信号線１０ａ〜１０ｊが配
線格子１３上に配線される。Thereafter, steps S16, S13, and S14 are repeated until the determination in step S15 is YES, and the same processing as above is performed for the remaining cut lines 14a and 14c. In this way, as shown in FIG. 13, each integrated circuit element 9a-9
After h is arranged, the signal lines 10a to 10j are finally wired on the wiring grid 13.

【００２１】また、ステップＳ１の(iii) の処理におい
て、信号線１０ａ〜１０ｉの重みの値が各々１、信号線
１０ｊの重みの値が３と設定された場合には、上記と同
様の処理により、図１４に示すように、集積回路基板１
１の配線領域１２ａ，１２ｂに集積回路素子９ａ〜９ｈ
が配置された後、最終的に信号線１０ａ〜１０ｊが配線
される。Further, in the process (iii) of step S1, when the weight values of the signal lines 10a to 10i are set to 1 and the weight value of the signal line 10j is set to 3, the same process as above is performed. Thus, as shown in FIG. 14, the integrated circuit board 1
Integrated circuit elements 9a to 9h in one wiring region 12a, 12b.
Finally, the signal lines 10a to 10j are finally wired.

【００２２】[0022]

【発明が解決しようとする課題】ミニカット法による従
来の半導体集積回路装置における集積回路素子の配置方
法は、以上のようにカットラインによるカット数を最小
化するような配置結果を得る方法である。これは、各信
号線の重みの値がすべて１であるとすると、各分割線と
交差する信号線数を少なくすることができるため、配線
混雑の少ない配置結果が得られる。The conventional method of arranging integrated circuit elements in a semiconductor integrated circuit device by the mini-cut method is a method of obtaining an arrangement result that minimizes the number of cuts by the cut lines as described above. . This means that assuming that the weight values of the signal lines are all 1, the number of signal lines intersecting with the dividing lines can be reduced, so that an arrangement result with less wiring congestion can be obtained.

【００２３】しかし、ミニカット法は、各信号線の配線
長は直接的には考慮していない。このため、特定の信号
線の配線長が長くなるように集積回路素子が配置されて
しまい、その信号線で伝達される電気信号の伝播遅延時
間が長くなることにより、半導体集積回路装置の誤動作
が引き起こされる危険性がある。However, the mini-cut method does not directly consider the wiring length of each signal line. Therefore, the integrated circuit element is arranged such that the wiring length of the specific signal line becomes long, and the propagation delay time of the electric signal transmitted through the signal line becomes long, which may cause malfunction of the semiconductor integrated circuit device. Risk of being triggered.

【００２４】この危険性を抑制するため特定の信号線の
重みの値を大きくすれば、その信号線に接続される集積
回路素子がカットラインに対して同じ側に割り付けられ
る可能性が高くなり、その信号線の配線長を短く形成す
る可能性を高めることができる。If the weight value of a specific signal line is increased in order to suppress this risk, the integrated circuit element connected to that signal line is more likely to be assigned to the same side with respect to the cut line. It is possible to increase the possibility of forming the wiring length of the signal line short.

【００２５】しかし、特定の信号線の重みの値を大きく
すれば、配線混雑は増加するという別の問題点が生じ
る。また、重みを大きくした信号線が短くなる代わりに
他の信号線の配線長が長くなり、回路の誤動作を引き起
こす危険性もある。However, if the weight value of a specific signal line is increased, another problem arises in that the wiring congestion increases. Further, there is a risk of causing malfunction of the circuit because the length of the signal line having the increased weight becomes shorter and the wiring length of other signal lines becomes longer.

【００２６】すなわち、従来の集積回路素子の配置方法
は、基本的に、信号線の重みの値と配線長との間との関
係を考慮していないため、半導体集積回路装置によって
は、重みの値を変更しながら、集積回路素子の配置を何
度も繰り返し、最適な集積回路素子の配置を見いだす必
要がある。また、必要以上に特定の信号線の重みを大き
くすることは、前述したように配線混雑を増大させるた
め、望ましい方法とはいえない。That is, since the conventional method of arranging integrated circuit elements basically does not consider the relationship between the value of the weight of the signal line and the wiring length, the weight of some semiconductor integrated circuit devices may not be considered. It is necessary to repeat the arrangement of the integrated circuit elements many times while changing the value to find the optimum arrangement of the integrated circuit elements. Further, increasing the weight of a specific signal line more than necessary increases the wiring congestion as described above, and is not a desirable method.

【００２７】このように、従来のミニカット法で特定の
信号線の重みの値を予め大きく設定する方法では、半導
体集積回路装置の誤動作が起こらず、かつ、配線混雑の
少ない配置結果を得ることは極めて困難であるという問
題点があった。As described above, in the method of setting the weight value of a specific signal line to a large value in advance by the conventional mini-cut method, a malfunction of the semiconductor integrated circuit device does not occur, and an arrangement result with less wiring congestion can be obtained. Was extremely difficult.

【００２８】この発明は上記問題点を解決するためにな
されたもので、各信号線の配線長を装置を正常に動作可
能な長さ以内に設定し、かつ配線混雑が小さくなるよう
にすることができる半導体集積回路装置における集積回
路素子の配置方法及び半導体集積回路装置を得ることを
目的とする。The present invention has been made in order to solve the above problems, and sets the wiring length of each signal line to a length within which the device can normally operate and to reduce wiring congestion. (EN) A method for arranging integrated circuit elements in a semiconductor integrated circuit device and a semiconductor integrated circuit device capable of achieving the above.

【００２９】[0029]

【課題を解決するための手段】この発明にかかる請求項
１記載の半導体集積回路装置における集積回路素子の配
置方法は、半導体基板上の所定の平面領域に複数の集積
回路素子を配置し、前記複数の集積回路素子間を複数の
信号線で配線して構成される半導体集積回路装置対して
行い、(a) 前記平面領域を仮想的に分割する複数の分割
線を、分割順序とともに設定するステップと、(b) 前記
複数の信号線それぞれの配線長の許容上限値を設定する
ステップと、(c) 前記分割順序に基づき、前記複数の分
割線のうちの一の分割線を選択分割線として順次選択す
るステップと、(d) 前記選択分割線で分割された前記平
面領域の一方領域と他方領域とに前記複数の集積回路素
子を割り当てるステップとを備え、前記ステップ(d)
は、(d-1) 前記選択分割線と交差する場合と交差しない
場合とに対して、それぞれ見積もられる前記複数の信号
線各々の予想配線長と前記許容上限値との比較に基づ
き、交差する場合に配線長が許容上限値を上回る危険性
が高くなる信号線の重みの値が大きくなるように、前記
複数の信号線各々に対して重みの値を設定するステップ
と、(d- 2) 前記複数の信号線のうち、前記選択分割線
と交差する信号線の前記重みの値の和が最小となり、か
つ前記一方領域及び前記他方領域それぞれに割り当てら
れる前記集積回路素子の面積の合計それぞれが、前記一
方領域及び前記他方領域それぞれの面積を越えないよう
に、前記複数の集積回路素子を配置するステップとを備
える。According to a first aspect of the present invention, there is provided a method for arranging integrated circuit elements in a semiconductor integrated circuit device, wherein a plurality of integrated circuit elements are arranged in a predetermined plane area on a semiconductor substrate, Performed for a semiconductor integrated circuit device configured by wiring a plurality of integrated circuit elements with a plurality of signal lines, (a) a step of setting a plurality of dividing lines that virtually divide the planar area together with a dividing order And (b) setting an allowable upper limit value of the wiring length of each of the plurality of signal lines, and (c) based on the division order, one of the plurality of division lines is selected as a division line. A step of sequentially selecting, (d) comprising a step of allocating the plurality of integrated circuit elements to one area and the other area of the planar area divided by the selection dividing line, the step (d)
(D-1) crosses the selected dividing line with or without crossing based on a comparison between the estimated wiring length of each of the plurality of signal lines estimated and the allowable upper limit value. In order to increase the value of the weight of the signal line in which the risk that the wiring length exceeds the allowable upper limit becomes high, the step of setting the weight value for each of the plurality of signal lines, and (d-2) Of the plurality of signal lines, the sum of the values of the weights of the signal lines intersecting with the selected dividing line is the smallest, and the total area of the integrated circuit elements assigned to each of the one region and the other region is Arranging the plurality of integrated circuit elements so as not to exceed the area of each of the one region and the other region.

【００３０】また、請求項２記載の半導体集積回路装置
は、請求項１記載の配置方法によって、半導体基板上の
所定の平面領域に複数の集積回路素子が配置され、前記
複数の集積回路素子間を複数の信号線で配線して構成さ
れる。According to a second aspect of the semiconductor integrated circuit device of the present invention, a plurality of integrated circuit elements are arranged in a predetermined plane area on the semiconductor substrate by the arrangement method according to the first aspect, and the plurality of integrated circuit elements are arranged between the plurality of integrated circuit elements. Are wired by a plurality of signal lines.

【００３１】[0031]

【作用】この発明における請求項１記載の半導体集積回
路装置における集積回路素子の配置方法のステップ(d)
は、ステップ(c) で選択分割線が選択される度に行わ
れ、以下のステップを備えている。The step (d) of the method of arranging integrated circuit elements in the semiconductor integrated circuit device according to claim 1 of the present invention.
Is performed every time the selection dividing line is selected in step (c), and includes the following steps.

【００３２】(d-1) 選択分割線と交差する場合と交差し
ない場合とに対して、それぞれ見積もられる複数の信号
線各々の予想配線長と許容上限値との比較に基づき、交
差する場合に配線長が許容上限値を上回る危険性が高く
なる信号線の重みの値が大きくなるように、複数の信号
線各々に対して重みの値を設定するステップ。(D-1) Based on a comparison between the estimated wiring length of each of the plurality of signal lines estimated and the allowable upper limit, the case where the selected dividing line intersects and the case where the selected dividing line does not intersect A step of setting a weight value for each of the plurality of signal lines so that the weight value of the signal line at which the risk that the wiring length exceeds the allowable upper limit becomes high becomes large.

【００３３】(d- 2) 複数の信号線のうち、選択分割線
と交差する信号線の重みの値の和が最小となり、かつ一
方領域及び他方領域それぞれに割り当てられる集積回路
素子の面積の合計それぞれが、一方領域及び他方領域そ
れぞれの面積を越えないように、複数の集積回路素子を
配置するステップ。(D-2) Of the plurality of signal lines, the sum of the weight values of the signal lines intersecting with the selected dividing line is the smallest, and the total area of the integrated circuit elements allocated to each of the one region and the other region. Arranging a plurality of integrated circuit elements so that each does not exceed the area of each of the one region and the other region.

【００３４】したがって、選択分割線を交差する場合に
配線長が許容上限値を上回る危険性が高くなる信号線を
選択分割線で分割されにくくしながら、信号線の配線効
率を高めて各集積回路素子を配置することができる。Therefore, while it is difficult to divide the signal line in which there is a high risk that the wiring length will exceed the allowable upper limit value when the selected division line is crossed by the selection division line, the wiring efficiency of the signal line is improved and each integrated circuit is increased. Elements can be arranged.

【００３５】[0035]

【実施例】図１は、この発明の一実施例である半導体集
積回路装置における集積回路素子の配置方法を示すフロ
ーチャートである。以下、図１を参照してその動作説明
を行う。1 is a flow chart showing a method of arranging integrated circuit elements in a semiconductor integrated circuit device according to an embodiment of the present invention. The operation will be described below with reference to FIG.

【００３６】まず、ステップＳ１において初期設定を行
う。すなわち、(i) 集積回路基板を分割するための垂直
方向および水平方向の複数本のカットラインの設定処
理、(ii)そのカットラインによる分割順序の決定処理、
(iii) 集積回路中の信号線ごとの配線長の許容上限値の
設定処理が実行される。なお、カットラインとは、半導
体基板上に仮想的に設けた垂直方向および水平方向の直
線を意味する。First, initial setting is performed in step S1. That is, (i) setting processing of a plurality of vertical and horizontal cut lines for dividing the integrated circuit board, (ii) determination processing of a division order by the cut lines,
(iii) The process of setting the allowable upper limit value of the wiring length for each signal line in the integrated circuit is executed. Note that the cut lines mean vertical and horizontal straight lines virtually provided on the semiconductor substrate.

【００３７】ステップＳ２において、処理中のカットラ
インを示す変数ｉが「１」に初期化される。カットライ
ン識別番号ｉは、ステップＳ１の(ii)の処理中に、優先
順位の高いものから「１」と起点として若い番号順に設
定される。In step S2, the variable i indicating the cut line being processed is initialized to "1". The cut line identification number i is set in descending numerical order starting from "1" in descending order of priority during the process (ii) of step S1.

【００３８】ステップＳ３において、分割順序のｉ番目
のカットラインで集積回路基板が２つの領域（一方領
域，他方領域）に分割される。ステップＳ２直後のステ
ップ３では、変数ｉ＝１のため、カットライン「１」に
より集積回路基板が一方領域と他方領域とに分割され
る。In step S3, the integrated circuit board is divided into two regions (one region and the other region) at the i-th cut line in the division order. In step 3 immediately after step S2, since the variable i = 1, the integrated circuit substrate is divided into one region and the other region by the cut line “1”.

【００３９】そして、ステップＳ４において、予想配線
長と許容上限値とに基づき、各信号線の重みの値を決定
する。以下、その内容を詳述する。Then, in step S4, the weight value of each signal line is determined based on the expected wiring length and the allowable upper limit value. The details will be described below.

【００４０】まず、各信号線の予想配線長を、各信号線
に接続するすべての端子を囲む最小矩形の大きさをもと
に見積もる。すなわち、信号線ｎに接続する全ての集積
回路素子の端子を囲む最小矩形の水平、垂直方向の辺の
長さを、隣接端子間距離を１単位として求めた値を、各
々、ｈｎ、ｖｎとし、信号線ｎに接続する集積回路素子
数をｍｎとして、信号線ｎの予想配線長Ｌｎを、Ｌｎ＝
ｆ（ｈｎ、ｖｎ、ｍｎ）で計算することにより見積も
る。ここで、ｆ（ｈｎ、ｖｎ、ｍｎ）は、予め統計的に
決められた関数である。各集積回路素子は、全ての分割
が終了するまでは、配置位置が確定しないため、水平方
向辺長ｈｎ、垂直方向辺長ｖｎの値としてそれぞれ最小
値と最大値とを考える。First, the expected wiring length of each signal line is estimated based on the size of the minimum rectangle surrounding all the terminals connected to each signal line. That is, hn and vn are the values of the horizontal and vertical sides of the smallest rectangle that surrounds the terminals of all integrated circuit elements connected to the signal line n, with the distance between adjacent terminals being one unit. , Mn is the number of integrated circuit elements connected to the signal line n, and the expected wiring length Ln of the signal line n is Ln =
It is estimated by calculating with f (hn, vn, mn). Here, f (hn, vn, mn) is a function that is statistically determined in advance. Since the arrangement position of each integrated circuit element is not determined until all the divisions are completed, the minimum value and the maximum value are considered as the values of the horizontal direction side length hn and the vertical direction side length vn, respectively.

【００４１】ｈｎ、ｖｎの最小値を各々ｈｎmin 、ｖｎ
min 、最大値を各々ｈｎmax 、ｖｎmax として、予想最
小配線長Ｌｎmin 及び予想最大配線長Ｌｎmax をそれぞ
れＬｎmin ＝ｆ（ｈｎmin 、ｖｎmin 、ｍｎ）、Ｌｎma
x ＝ｆ（ｈｎmax 、ｖｎmax、ｍｎ）とすると、Ｌｎmin
≦Ｌｎ≦Ｌｎmax となる。ここで、信号線ｎの配線長
の許容上限値をＬｎlim とすると、Ｌｎlim −Ｌｎmin
が小さくなるほど、信号線ｎが許容上限値以下の配線長
で配線できる可能性は小さくなる。またＬｎmax ≦Ｌｎ
lim になれば、信号線ｎが１００％の確率で許容上限値
以下の配線長で配線できる。The minimum values of hn and vn are mnmin and vn, respectively.
min and maximum values are hnmax and vnmax, respectively, and predicted minimum wiring length Lnmin and predicted maximum wiring length Lnmax are Lnmin = f (hnmin, vnmin, mn) and Lnma, respectively.
If x = f (hnmax, vnmax, mn), then Lnmin
≦ Ln ≦ Lnmax. Here, when the allowable upper limit value of the wiring length of the signal line n is Lnlim, Lnlim-Lnmin
Is smaller, the possibility that the signal line n can be wired with a wiring length equal to or less than the allowable upper limit value becomes smaller. Also, Lnmax ≤ Ln
If it becomes lim, the signal line n can be wired with a wiring length equal to or less than the allowable upper limit value with a probability of 100%.

【００４２】そこで、ｒｎ＝Ｌｎlim −Ｌｎmin を配線
長マージンとする。集積回路素子間の配線時に信号線ｎ
がカットラインと交差する場合と交差しない場合の配線
長マージンをそれぞれ、ｒ’ｎ、ｒ”ｎ（ｒ’ｎ≦ｒ”
ｎ）とする。Therefore, the wiring length margin is rn = Lnlim-Lnmin. Signal line n when wiring between integrated circuit elements
Are r′n and r ″ n (r′n ≦ r ″) when the wiring length margins intersect and do not intersect the cut line, respectively.
n).

【００４３】信号線ｎの重みｗｎは、信号線ｎがカット
ラインと必ず交差する場合、信号線ｎがカットライン必
ず交差しない場合及び交差しても交差しなくてもＬｎma
x ≦Ｌｎlim の場合にはすべて１とし、それ以外の場合
には、次の(I) 式で決定する。The weight wn of the signal line n is Lnma when the signal line n always intersects with the cut line, when the signal line n does not necessarily intersect with the cut line, and whether or not the signal line n intersects with the cut line.
When x ≦ Lnlim, all are set to 1, and otherwise, it is determined by the following formula (I).

【００４４】 ｗｎ＝１＋ｋｎ×（ｒ”ｎ−ｒｎ’）／ｒ”ｎ…(I) ここで共有信号線数ｋｎは、信号線ｎが接続する集積回
路素子の共有するすべての信号線数である。Wn = 1 + kn × (r ″ n−rn ′) / r ″ n ... (I) Here, the shared signal line number kn is the total number of signal lines shared by the integrated circuit elements to which the signal line n is connected. is there.

【００４５】したがって、(I) 式で決定する重みｗｎ
は、カットラインと交差する場合に配線長が許容上限値
を上回る危険性が高くなる場合に大きくなる性質を有す
る。Therefore, the weight wn determined by the equation (I)
Has a property of increasing when there is a high risk that the wiring length exceeds the allowable upper limit value when intersecting the cut line.

【００４６】ステップＳ５において、以下の２つの条件
を満たすように集積回路素子がカットラインのいずれか
の側に割付けられる。In step S5, integrated circuit elements are assigned to either side of the cut line so as to satisfy the following two conditions.

【００４７】(i) カットラインと交わる信号線の重みの
和が最小となること (ii)カットライン両側の一方領域及び他方領域それぞれ
に割付けられる各集積回路素子の面積の合計それぞれが
各領域の面積それぞれを越えないこと ステップＳ６において、変数ｉの示す値がステップＳ１
で設定したカットラインの本数と等しくなったかどうか
を判定し、等しくない場合（ＮＯ）は、ステップＳ７に
おいて変数ｉの値を１だけ増加しステップＳ３に戻り、
等しい場合（ＹＥＳ）は、終了する。(I) The sum of the weights of the signal lines intersecting with the cut line is minimized. (Ii) The total area of the integrated circuit elements allocated to each of the one region and the other region on both sides of the cut line is equal to each region. Do not exceed each area. In step S6, the value indicated by the variable i is changed to step S1.
It is determined whether or not the number of cut lines is equal to the number of cut lines set in step 2. If they are not equal (NO), the value of the variable i is increased by 1 in step S7, and the process returns to step S3.
If they are equal (YES), the process ends.

【００４８】以降、ステップＳ６でＹＥＳと判定される
まで、ステップＳ７、Ｓ３〜Ｓ５の処理を繰り返えす。Thereafter, the processes of steps S7 and S3 to S5 are repeated until YES is determined in step S6.

【００４９】図２〜図７は、上記実施例の方法による集
積回路素子の配置課程を示す模式図であり、図２は配置
対象の集積回路素子群の一例を示す模式図である。2 to 7 are schematic diagrams showing the placement process of integrated circuit elements by the method of the above embodiment, and FIG. 2 is a schematic diagram showing an example of an integrated circuit element group to be placed.

【００５０】図２で示す集積回路素子群は、従来例の図
９で示した構成と全く同様に、集積回路素子９ａ〜９ｈ
間が信号線１０ａ〜１０ｊのいずれかによって接続され
る。The integrated circuit device group shown in FIG. 2 has integrated circuit devices 9a to 9h having exactly the same structure as the conventional example shown in FIG.
The signal lines 10a to 10j are connected to each other.

【００５１】以下、図１及び図２〜図７を用いて、本実
施例の半導体集積回路装置における集積回路素子の配置
方法について詳細に説明する。従来例と同様に、図２に
示された集積回路素子９ａ〜９ｈが信号線１０ａ〜１０
ｊによって接続されるものとする。これらの集積回路素
子９ａ〜９ｈは、図３における集積回路基板１１上の配
置領域１２ａ、１２ｂの領域Ａ１〜Ａ８のいずれかに配
置されるものとする。ここで、領域Ａ１〜Ａ４は下方に
向かって、水平方向に沿って最大で３端子設けることが
でき、領域Ａ５〜Ａ８は上方に向かって、水平方向に沿
って最大で３端子設けることができる。例えば、領域Ａ
１に集積回路素子を配置した場合、Ｐ１〜Ｐ３に端子を
設けることができ、領域Ａ５に集積回路素子を配置した
場合、Ｐ４〜Ｐ６に端子を設けることができる。また、
配線領域１２ａと１２ｂとの垂直方向の距離は６単位で
ある。The method of arranging integrated circuit elements in the semiconductor integrated circuit device of this embodiment will be described in detail below with reference to FIGS. 1 and 2 to 7. Similar to the conventional example, the integrated circuit elements 9a to 9h shown in FIG.
be connected by j. These integrated circuit elements 9a to 9h are arranged in any of the areas A1 to A8 of the arrangement areas 12a and 12b on the integrated circuit substrate 11 in FIG. Here, the regions A1 to A4 can be provided downward with a maximum of three terminals along the horizontal direction, and the regions A5 to A8 can be provided upward with a maximum of three terminals provided along the horizontal direction. . For example, area A
When the integrated circuit element is arranged in No. 1, terminals can be provided in P1 to P3, and when the integrated circuit element is arranged in the area A5, terminals can be provided in P4 to P6. Also,
The vertical distance between the wiring regions 12a and 12b is 6 units.

【００５２】まず、ステップＳ１の(i) の処理で、集積
回路基板１１を分割するためのカットライン１４ａ〜１
４ｄが設定される。 そして、ステップＳ１の(ii)の処
理で、カットライン１４ｂ、１４ｄ、１４ａ、１４ｃの
順で分割順序が設定される。つまり、変数ｉで識別され
るカットライン「１」がカットライン１４ｂ、カットラ
イン「２」がカットライン１４ｄ、カットライン「３」
がカットライン１４ａ、カットライン「４」がカットラ
イン１４ｃとなる。First, in the processing of (i) of step S1, the cut lines 14a to 1 for dividing the integrated circuit board 11 are divided.
4d is set. Then, in the process (ii) of step S1, the division order is set in the order of the cut lines 14b, 14d, 14a, 14c. That is, the cut line "1" identified by the variable i is the cut line 14b, the cut line "2" is the cut line 14d, and the cut line "3".
Is the cut line 14a, and the cut line "4" is the cut line 14c.

【００５３】さらに、ステップＳ１の(iii) の処理で、
信号線１０ａ〜１０ｊそれぞれの許容上限値Ｌｎlim を
すべて１４単位に設定する。Further, in the processing of (iii) in step S1,
The allowable upper limit Lnlim of each of the signal lines 10a to 10j is set to 14 units.

【００５４】次に、ステップＳ２で変数ｉが「１」に設
定された後、ステップＳ３で、未処理のカットライン１
４ａ〜１４ｄの中から１本のカットラインを選択する。
最初は変数ｉが「１」であるため、カットライン「１」
としてカットライン１４ｂが選択される。Next, after the variable i is set to "1" in step S2, the unprocessed cut line 1 is processed in step S3.
One cut line is selected from 4a to 14d.
Initially, the variable i is "1", so the cut line "1"
The cut line 14b is selected as

【００５５】そして、ステップＳ４で、予想配線長Ｌｎ
と許容上限値Ｌｎlim とに基づき、信号線１０ａ〜１０
ｊそれぞれの重みの値を設定する。信号線１０ａ〜１０
ｊに接続する素子数は２また３であり、ここでは、ｆ
（ｈｎ、ｖｎ、２）＝ｈｎ＋ｖｎ、ｆ（ｈｎ、ｖｎ、
３）＝ｈｎ＋ｖｎとして、予想配線長Ｌｎを求める。Then, in step S4, the expected wiring length Ln
And the allowable upper limit value Lnlim based on the signal lines 10a to 10
j Set the value of each weight. Signal lines 10a-10
The number of elements connected to j is 2 or 3, and here, f
(Hn, vn, 2) = hn + vn, f (hn, vn,
3) The expected wiring length Ln is obtained by setting = hn + vn.

【００５６】カットライン１４ｂによる分割で信号線１
０ａがカットされない場合、信号線１０ａにおける予想
最小配線長Ｌｎmin 及び予想最大配線長Ｌｎmax はそれ
ぞれＬｎmin ＝３＋０＝３（領域Ａ１，Ａ２の位置関係
等）、Ｌｎmax ＝５＋６＝１１（領域Ａ１，Ａ６の位置
関係等）となる。なお、予想最小配線長Ｌｎmin の水平
方向辺長ｈｎは、各集積回路素子の中央部の端子（領域
Ａ１の場合はＰ２の位置に形成される端子）に信号線が
接続されると仮定して求められる。The signal line 1 is divided by the cut line 14b.
If 0a is not cut, the predicted minimum wiring length Lnmin and the predicted maximum wiring length Lnmax in the signal line 10a are Lnmin = 3 + 0 = 3 (positional relationship between areas A1 and A2, etc.) and Lnmax = 5 + 6 = 11 (areas A1 and A6, respectively). Positional relationship). Note that the horizontal side length hn of the expected minimum wiring length Lnmin is assumed to be that the signal line is connected to the terminal at the center of each integrated circuit element (the terminal formed at the position P2 in the case of the area A1). Desired.

【００５７】また、カットライン１４ｂによる分割で信
号線１０ａがカットされる場合、信号線１０ａにおける
予想最小配線長Ｌｎmin 及び予想最大配線長Ｌｎmax は
それぞれＬｎmin ＝３＋０＝３（領域Ａ２，Ａ３の位置
関係等）、Ｌｎmax ＝１１＋６＝１７（領域Ａ１，Ａ８
の位置関係等）である。どちらの場合もＬｎmin は同一
なので、(I) 式より信号線１０ａの重みがｌとなる。同
様に信号線１０ｂ〜１０ｊの重みもｌとなる。When the signal line 10a is cut by the division by the cut line 14b, the predicted minimum wiring length Lnmin and the predicted maximum wiring length Lnmax in the signal line 10a are Lnmin = 3 + 0 = 3 (positional relation between the areas A2 and A3). Etc.), Lnmax = 11 + 6 = 17 (areas A1, A8
Position relationship, etc.). Since Lnmin is the same in both cases, the weight of the signal line 10a is 1 according to the formula (I). Similarly, the weight of the signal lines 10b to 10j is also 1.

【００５８】次にステップＳ５で、カットライン１４ｂ
により分割された領域への集積回路素子の割付処理が行
なわる。すなわち、図４に示すように、この分割によっ
て生じた２つの領域（一方領域及び他方領域）のうち、
カットライン１４ｂの左側の一方領域には集積回路素子
９ａ、９ｂ、９ｃ、９ｄが割り付けられ、カットライン
１４ｂの右側の他方領域には集積回路素子９ｅ、９ｆ、
９ｇ、９ｈが割り付けられる。このとき、カットライン
１４ｂでカットされる信号線は信号線１０ｅ、１０ｆ及
び１０ｊであり、信号線１０ｅ、１０ｆ及び１０ｊの重
みは１であるため、カット数は３となる。Next, in step S5, the cut line 14b
Allocation of integrated circuit elements to the areas divided by is performed. That is, as shown in FIG. 4, of the two regions (one region and the other region) generated by this division,
Integrated circuit elements 9a, 9b, 9c and 9d are allocated to one area on the left side of the cut line 14b, and integrated circuit elements 9e, 9f and 9f are allocated to the other area on the right side of the cut line 14b.
9g and 9h are allocated. At this time, the signal lines cut by the cut line 14b are the signal lines 10e, 10f, and 10j, and the weight of the signal lines 10e, 10f, and 10j is 1, so the number of cuts is 3.

【００５９】次にステップＳ６でＮＯと判定され、ステ
ップＳ６の処理により、変数ｉは「２」となり、ステッ
プＳ３に戻り、２番目のカットライン１４ｄによる分割
が行なわれる。Next, in step S6, it is determined as NO, the variable i becomes "2" by the processing in step S6, the process returns to step S3, and the second cut line 14d is divided.

【００６０】再び、ステップＳ４で、カットライン１４
ｄによる分割に対して、信号線１０ａ〜１０ｊの重みの
値が設定される。ここで、既に１０ａ、１０ｂ、１０
ｃ、１０ｄ、１０ｇ、１０ｈ、１０ｉに関しては、カッ
トライン１４ｂによる分割の結果、Ｌｎmax ＝５＋６＝
１１≦Ｌｎlim となり、許容上限値Ｌｎlim 以下の配線
長で１００％配線可能であるので、以降の分割で重みを
１とする。Again, in step S4, the cut line 14
For the division by d, the weight value of the signal lines 10a to 10j is set. Here, already 10a, 10b, 10
For c, 10d, 10g, 10h and 10i, the result of the division by the cut line 14b is Lnmax = 5 + 6 =
Since 11 ≦ Lnlim, and 100% wiring is possible with a wiring length equal to or smaller than the allowable upper limit Lnlim, the weight is set to 1 in the subsequent division.

【００６１】信号線１０ｅに関しては、カットライン１
４ｄによる分割でカットされない場合、Ｌｎmin ＝６＋
０＝６、Ｌｎmax ＝１１＋０＝１１、カットされる場
合、Ｌｎmin ＝３＋６＝９、Ｌｎmax ＝１１＋６＝１７
である。したがって、ｒ’ｎ＝１４−９＝５、ｒ”ｎ＝
１４−６＝８である。また、信号線１０ｅに対する共有
信号線ｋｎの値は４であるので、信号線１０ｅに対する
重みの値は、ｗ＝１＋４×（８−５）／８＝２．５とな
る。Regarding the signal line 10e, the cut line 1
Lnmin = 6 + if not cut by division by 4d
0 = 6, Lnmax = 11 + 0 = 11, when cut, Lnmin = 3 + 6 = 9, Lnmax = 11 + 6 = 17
Is. Therefore, r'n = 14-9 = 5, r "n =
14-6 = 8. Since the value of the shared signal line kn for the signal line 10e is 4, the weight value for the signal line 10e is w = 1 + 4 × (8-5) /8=2.5.

【００６２】さらに、残りの信号線１０ｆ及び１０ｊに
関しては、カットライン１４ｄによる分割でカットされ
ない場合、Ｌｎmin ＝３＋０＝３、Ｌｎmax ＝１１＋０
＝１１、カットされる場合、Ｌｎmin ＝０＋６＝６、Ｌ
ｎmax ＝１１＋６＝１７である。したがって、ｒ’ｎ＝
１４−６＝８、ｒ”ｎ＝１４−３＝１１である。信号線
１０ｆ、１０ｊに対するｋｎの値はともに４であるの
で、信号線１０ｆ、１０ｊに対する重みの値は、ｗ＝１
＋４×（１１−８）／１１＝２．１より、それぞれ２．
１となる。Further, the remaining signal lines 10f and 10j are not cut by the division by the cut line 14d, Lnmin = 3 + 0 = 3, Lnmax = 11 + 0.
= 11, when cut, Lnmin = 0 + 6 = 6, L
nmax = 11 + 6 = 17. Therefore, r'n =
14-6 = 8 and r ″ n = 14−3 = 11. Since both kn values for the signal lines 10f and 10j are 4, the weight value for the signal lines 10f and 10j is w = 1.
From + 4 × (11−8) /11=2.1, 2.
It becomes 1.

【００６３】そして、ステップＳ５の条件(i) 及び条件
(ii)に基づく割り付け処理により、カットライン１４ｄ
で分割された一方領域（Ａ１〜Ａ４）に集積回路素子９
ａ，９ｃ，９ｇ及び９ｈが割り付けれられ、他方領域
（Ａ５〜Ａ８）に集積回路素子９ｂ，９ｄ，９ｅ及び９
ｆが割り付けられる。このとき、カットライン１４ｄに
よりカットされる信号線は１０ａ，１０ｄ，１０ｅ及び
１０ｈとなり、信号線は１０ａ，１０ｄ，１０ｅ及び１
０ｈそれぞれの重みは、１，１，２．５及び１であり、
カット数は５．５となる。Then, the condition (i) and the condition of step S5
Cut line 14d by the allocation process based on (ii)
The integrated circuit element 9 is provided in one area (A1 to A4) divided by
a, 9c, 9g and 9h are allocated, and integrated circuit elements 9b, 9d, 9e and 9 are allocated to the other area (A5 to A8).
f is assigned. At this time, the signal lines cut by the cut line 14d are 10a, 10d, 10e and 10h, and the signal lines are 10a, 10d, 10e and 1h.
The weights of 0h are 1, 1, 2.5 and 1, respectively,
The number of cuts is 5.5.

【００６４】その結果、図５に示すように、カットライ
ン１４ｂ及び１４ｄにより分割された領域に、集積回路
素子１０ａ〜１０ｈがそれぞれ割付けられる。As a result, as shown in FIG. 5, the integrated circuit elements 10a to 10h are assigned to the regions divided by the cut lines 14b and 14d, respectively.

【００６５】その後、ステップＳ６及びステップＳ７を
経由して、変数ｉが「３」になり、次のステップＳ３
で、３番目のカットライン１４ａに対する分割が行なわ
れる。信号線１０ｆ、１０ｊはカットライン１４ｄに対
する分割結果により、Ｌｎmax＝１１＋０＝１１とな
り、Ｌｎlim 以下の配線長で配線可能となったため、重
みを１とする。After that, the variable i becomes "3" through the steps S6 and S7, and the next step S3
Then, division is performed for the third cut line 14a. The signal lines 10f and 10j have Lnmax = 11 + 0 = 11 as a result of division with respect to the cut line 14d, and wiring is possible with a wiring length of Lnlim or less.

【００６６】また、信号線１０ｅに対しては、カットラ
イン１４ａによる分割でカットされない場合、Ｌｎmin
＝３＋６＝９、Ｌｎmax ＝８＋６＝１４、カットされる
場合、Ｌｎmin ＝６＋６＝１２、Ｌｎmax ＝１１＋６＝
１７である。したがって、ｒ’ｎ＝１４−１２＝２、
ｒ”ｎ＝１４−９＝４となり、信号１０ｅの重みの値は
ｗ＝１＋４×（４−２）／４＝３となる。Further, when the signal line 10e is not cut by the division by the cut line 14a, Lnmin
= 3 + 6 = 9, Lnmax = 8 + 6 = 14, when cut, Lnmin = 6 + 6 = 12, Lnmax = 11 + 6 =
Seventeen. Therefore, r'n = 14-12 = 2,
r ″ n = 14−9 = 4, and the value of the weight of the signal 10e is w = 1 + 4 × (4-2) / 4 = 3.

【００６７】そして、ステップＳ５で、カットライン１
４ａに対する割付処理の結果、図６に示すように、集積
回路素子が割付けられる。このとき、カットライン１４
ａによりカットされる信号線は１０ｂ，１０ｃ及び１０
ｊとなり、信号線１０ｂ，１０ｃ及び１０ｊの重みはそ
れぞれ１であるため、カット数は３となる。Then, in step S5, the cut line 1
As a result of the allocation process for 4a, integrated circuit elements are allocated as shown in FIG. At this time, cut line 14
The signal lines cut by a are 10b, 10c and 10
Since j is j and the weight of each of the signal lines 10b, 10c and 10j is 1, the number of cuts is 3.

【００６８】その後、ステップＳ６及びステップＳ７を
経由して、変数ｉが「４」になり、次のステップＳ３
で、４番目（最後）に、カットライン１４ｃによる分割
が行われる。このとき、信号１０ｅに対してＬｎmax ＝
１４であるので、信号１０ｅの重みも１となる。したが
って、ステップＳ５での分割配置の結果、図７に示すよ
うな配置結果が得られる。そして、ステップＳ６でＹＥ
Ｓとなり。処理が終了する。After that, the variable i becomes "4" through the steps S6 and S7, and the next step S3.
Then, the fourth (last) division is performed by the cut line 14c. At this time, Lnmax =
Since it is 14, the weight of the signal 10e is also 1. Therefore, as a result of the divided arrangement in step S5, the arrangement result as shown in FIG. 7 is obtained. Then, in step S6, YE
It becomes S. The process ends.

【００６９】このように、カットライン１４ａ〜１４ｄ
のうちのいずれかで集積回路基板１１の配線領域１２ａ
及び１２ｂが分割される度に、主として(I) 式に基づ
き、カットラインを交差する場合に配線長が許容上限値
Ｌｎlim を上回る危険性が高くなる信号線の重みが大き
くなるように、各信号線１０ａ〜１０ｊの重みを決定
し、カットラインと交差する信号線の前記重みの値の和
が最小となるように、集積回路素子を配置するため、各
信号線の配線長が、回路を正常に動作可能な長さ以内に
設定し、かつ配線混雑が小さくなるように集積回路素子
を配置することができる。In this way, the cut lines 14a-14d
The wiring area 12a of the integrated circuit substrate 11
And 12b are divided each time, mainly based on the formula (I), when the cut lines are crossed, there is a high risk that the wiring length exceeds the allowable upper limit value Lnlim. Since the integrated circuit elements are arranged so that the weights of the lines 10a to 10j are determined and the sum of the weight values of the signal lines intersecting with the cut line is minimized, the wiring length of each signal line makes the circuit normal. It is possible to set the integrated circuit element within the operable length and reduce the wiring congestion.

【００７０】したがって、上記実施例の配置方法で集積
回路素子が配置された後、信号線が配線されることによ
り得られる半導体集積回路装置に誤動作は生じない。Therefore, no malfunction occurs in the semiconductor integrated circuit device obtained by arranging the signal lines after the integrated circuit elements are arranged by the arrangement method of the above embodiment.

【００７１】[0071]

【発明の効果】この発明における請求項１記載の半導体
集積回路装置における集積回路素子の配置方法のステッ
プ(d) は、ステップ(c) で選択分割線が選択される度に
行われ、(d-1) 選択分割線と交差する場合と交差しない
場合とに対して、それぞれ見積もられる複数の信号線各
々の予想配線長と許容上限値との比較に基づき、交差す
る場合に配線長が許容上限値を上回る危険性が高くなる
信号線の重みの値が大きくなるように、複数の信号線各
々に対して重みの値を設定するステップと、(d-2) 複
数の信号線のうち、選択分割線と交差する信号線の重み
の値の和が最小となるように、複数の集積回路素子を配
置するステップを備えている。The step (d) of the method for arranging integrated circuit elements in the semiconductor integrated circuit device according to the first aspect of the present invention is performed every time the selection dividing line is selected in the step (c). -1) Based on the comparison between the estimated wiring length of each of the estimated signal lines and the allowable upper limit for the case where the selected dividing line intersects and the case where the selected dividing line does not intersect, the allowable wiring length is the upper limit when intersecting. The step of setting the weight value for each of the plurality of signal lines so that the weight value of the signal line having a higher risk of exceeding the value becomes larger, and (d-2) selecting from the plurality of signal lines. The method further includes the step of arranging a plurality of integrated circuit elements so that the sum of the weight values of the signal lines intersecting with the dividing line is minimized.

【００７２】したがって、選択分割線を交差する場合に
配線長が許容上限値を上回る危険性が高くなる信号線を
選択分割線で分割されにくくしながら、信号線の配線効
率を高めて各集積回路素子を配置することができる。Therefore, while it is difficult to divide a signal line in which there is a high risk that the wiring length will exceed the allowable upper limit value when the selected division line is crossed by the selection division line, the wiring efficiency of the signal line is improved and each integrated circuit is increased. Elements can be arranged.

【００７３】その結果、各信号線の配線長を装置が正常
に動作可能な長さ以内に設定し、かつ配線混雑を小さく
して、集積回路素子を配置することができる。As a result, the wiring length of each signal line can be set within a length that allows the device to normally operate, and wiring congestion can be reduced to arrange the integrated circuit element.

【００７４】また、請求項２記載の半導体集積回路装置
は、請求項１記載の方法によって半導体基板上の所定の
平面領域に複数の集積回路素子が配置され、前記複数の
集積回路素子間を複数の信号線で配線して構成されてお
り、信号線の配線長が正常に動作可能な長さ以内に設定
されているため、誤動作が生じない。According to a second aspect of the semiconductor integrated circuit device of the present invention, a plurality of integrated circuit elements are arranged in a predetermined plane area on a semiconductor substrate by the method of the first aspect, and a plurality of integrated circuit elements are arranged between the plurality of integrated circuit elements. The signal line is wired, and the wiring length of the signal line is set within the length for normal operation, so that no malfunction occurs.

【図面の簡単な説明】[Brief description of drawings]

【図１】この発明の一実施例である集積回路素子の配置
方法を示す流れ図である。FIG. 1 is a flow chart showing a method of arranging integrated circuit elements according to an embodiment of the present invention.

【図２】この発明の一実施例による集積回路素子の配置
過程を示す模式図である。FIG. 2 is a schematic view showing an arrangement process of integrated circuit elements according to an embodiment of the present invention.

【図３】この発明の一実施例による集積回路素子の配置
過程を示す模式図である。FIG. 3 is a schematic view showing an arrangement process of integrated circuit elements according to an embodiment of the present invention.

【図４】この発明の一実施例による集積回路素子の配置
過程を示す模式図である。FIG. 4 is a schematic view showing an arrangement process of integrated circuit elements according to an embodiment of the present invention.

【図５】この発明の一実施例による集積回路素子の配置
過程を示す模式図である。FIG. 5 is a schematic view showing an arrangement process of integrated circuit devices according to an embodiment of the present invention.

【図６】この発明の一実施例による集積回路素子の配置
過程を示す模式図である。FIG. 6 is a schematic view showing an arrangement process of integrated circuit elements according to an embodiment of the present invention.

【図７】この発明の一実施例による集積回路素子の配置
過程を示す模式図である。FIG. 7 is a schematic view showing an arrangement process of integrated circuit elements according to an embodiment of the present invention.

【図８】従来の集積回路素子の配置方法を示す流れ図で
ある。FIG. 8 is a flowchart showing a conventional method for arranging integrated circuit elements.

【図９】従来の集積回路素子の配置過程を示す模式図で
ある。FIG. 9 is a schematic diagram showing a layout process of a conventional integrated circuit device.

【図１０】従来の集積回路素子の配置過程を示す模式図
である。FIG. 10 is a schematic diagram showing a layout process of a conventional integrated circuit device.

【図１１】従来の集積回路素子の配置過程を示す模式図
である。FIG. 11 is a schematic view showing a process of arranging a conventional integrated circuit element.

【図１２】従来の集積回路素子の配置過程を示す模式図
である。FIG. 12 is a schematic view showing a layout process of a conventional integrated circuit device.

【図１３】従来の集積回路素子の配置過程を示す模式図
である。FIG. 13 is a schematic view showing a layout process of a conventional integrated circuit device.

【図１４】従来の集積回路素子の配置過程を示す模式図
である。FIG. 14 is a schematic diagram showing a conventional arrangement process of integrated circuit elements.

【符号の説明】[Explanation of symbols]

９ａ〜９ｈ 集積回路素子 １０ａ〜１０ｊ 信号線 １１ 集積回路基板 １２ａ，１２ｂ 配置領域 １３ 配線格子 １４ａ〜１４ｄ カットライン 9a-9h Integrated circuit element 10a-10j Signal line 11 Integrated circuit board 12a, 12b Arrangement area 13 Wiring grid 14a-14d Cut line

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【手続補正書】[Procedure amendment]

【提出日】平成５年１０月７日[Submission date] October 7, 1993

【手続補正１】[Procedure Amendment 1]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】００１７[Correction target item name] 0017

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【００１７】そして、ステップＳ１３で、選択カットラ
インにより、集積回路基板上の配置領域を一方領域と他
方領域とに分割する。最初は選択カットラインがカット
ライン１４ｂとなり、カットライン１４ｂにより、集積
回路基板１１の配置領域１２ａ及び１２ｂを一方領域
（Ａ１，Ａ２，Ａ５，Ａ６）と他方領域（Ａ３，Ａ４，
Ａ７，Ａ８）とに分割する。Then, in step S13, the arrangement area on the integrated circuit substrate is divided into one area and the other area by the selective cut line. Initially, the selected cut line becomes the cut line 14b. The cut line 14b allows the placement regions 12a and 12b of the integrated circuit board 11 to be arranged in one region (A1, A2, A5, A6) and the other region (A3, A4).
A7, A8).

【手続補正２】[Procedure Amendment 2]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】００２９[Name of item to be corrected] 0029

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【００２９】[0029]

【課題を解決するための手段】この発明にかかる請求項
１記載の半導体集積回路装置における集積回路素子の配
置方法は、半導体基板上の所定の平面領域に複数の集積
回路素子を配置し、前記複数の集積回路素子間を複数の
信号線で配線して構成される半導体集積回路装置に対し
て行い、(a) 前記平面領域を仮想的に分割する複数の分
割線を、分割順序とともに設定するステップと、(b) 前
記複数の信号線それぞれの配線長の許容上限値を設定す
るステップと、(c) 前記分割順序に基づき、前記複数の
分割線のうちの一の分割線を選択分割線として順次選択
するステップと、(d) 前記選択分割線で分割された前記
平面領域の一方領域と他方領域とに前記複数の集積回路
素子を割り当てるステップとを備え、前記ステップ(d)
は、(d-1) 前記選択分割線と交差する場合と交差しない
場合とに対して、それぞれ見積もられる前記複数の信号
線各々の予想配線長と前記許容上限値との比較に基づ
き、交差する場合に配線長が許容上限値を上回る危険性
が高くなる信号線の重みの値が大きくなるように、前記
複数の信号線各々に対して重みの値を設定するステップ
と、(d- 2) 前記複数の信号線のうち、前記選択分割線
と交差する信号線の前記重みの値の和が最小となり、か
つ前記一方領域及び前記他方領域それぞれに割り当てら
れる前記集積回路素子の面積の合計それぞれが、前記一
方領域及び前記他方領域それぞれの面積を越えないよう
に、前記複数の集積回路素子を配置するステップとを備
える。According to a first aspect of the present invention, there is provided a method for arranging integrated circuit elements in a semiconductor integrated circuit device, wherein a plurality of integrated circuit elements are arranged in a predetermined plane area on a semiconductor substrate, For a semiconductor integrated circuit device configured by wiring a plurality of signal lines between a plurality of integrated circuit elements
And (a) setting a plurality of dividing lines that virtually divide the planar area together with the dividing order, and (b) setting an allowable upper limit value of the wiring length of each of the plurality of signal lines. , (C) a step of sequentially selecting one of the plurality of dividing lines as a selecting dividing line based on the dividing order, and (d) one area of the plane region divided by the selecting dividing line. And a step of assigning the plurality of integrated circuit elements to the other area, the step (d)
(D-1) crosses the selected dividing line with or without crossing based on a comparison between the estimated wiring length of each of the plurality of signal lines estimated and the allowable upper limit value. In order to increase the value of the weight of the signal line in which the risk that the wiring length exceeds the allowable upper limit becomes high, the step of setting the weight value for each of the plurality of signal lines, and (d-2) Of the plurality of signal lines, the sum of the values of the weights of the signal lines intersecting with the selected dividing line is the smallest, and the total area of the integrated circuit elements assigned to each of the one region and the other region is Arranging the plurality of integrated circuit elements so as not to exceed the area of each of the one region and the other region.

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 半導体基板上の所定の平面領域に複数の
集積回路素子を配置し、前記複数の集積回路素子間を複
数の信号線で配線して構成される半導体集積回路装置に
おける集積回路素子の配置方法であって、 (a) 前記平面領域を仮想的に分割する複数の分割線を、
分割順序とともに設定するステップと、 (b) 前記複数の信号線それぞれの配線長の許容上限値を
設定するステップと、 (c) 前記分割順序に基づき、前記複数の分割線のうち一
の分割線を選択分割線として順次選択するステップと、 (d) 前記選択分割線で分割された前記平面領域の一方領
域と他方領域とに前記複数の集積回路素子を割り当てる
ステップとを備え、 前記ステップ(d) は、 (d-1) 前記選択分割線と交差する場合と交差しない場合
とに対して、それぞれ見積もられる前記複数の信号線各
々の予想配線長と前記許容上限値との比較に基づき、交
差する場合に配線長が許容上限値を上回る危険性が高く
なる信号線の重みの値が大きくなるように、前記複数の
信号線各々に対して重みの値を設定するステップと、 (d- 2) 前記複数の信号線のうち、前記選択分割線と交
差する信号線の前記重みの値の和が最小となり、かつ前
記一方領域及び前記他方領域それぞれに割り当てられる
前記集積回路素子の面積の合計それぞれが、前記一方領
域及び前記他方領域それぞれの面積を越えないように、
前記複数の集積回路素子を配置するステップとを備え
る、半導体集積回路装置における集積回路素子の配置方
法。1. An integrated circuit device in a semiconductor integrated circuit device, comprising a plurality of integrated circuit devices arranged in a predetermined plane area on a semiconductor substrate, and a plurality of signal lines connecting the plurality of integrated circuit devices. (A) a plurality of dividing lines that virtually divide the planar area,
A step of setting together with the division order; (b) a step of setting an allowable upper limit value of the wiring length of each of the plurality of signal lines; and (c) one of the plurality of division lines based on the division order. And (d) assigning the plurality of integrated circuit elements to the one area and the other area of the plane area divided by the selection dividing line, the step (d) ) Is (d-1) crossing based on a comparison between the estimated wiring length of each of the plurality of signal lines estimated and the allowable upper limit with respect to a case where the selection dividing line intersects and a case where the selection dividing line does not intersect. In order to increase the value of the weight of the signal line at which there is a high risk that the wiring length will exceed the allowable upper limit value in the case of setting, the step of setting the weight value for each of the plurality of signal lines, (d-2 ) Of the plurality of signal lines The sum of the weight values of the signal lines intersecting with the selection dividing line is minimized, and the total area of the integrated circuit elements assigned to each of the one region and the other region is the one region and the other region. Do not exceed each area
Arranging the plurality of integrated circuit elements, the method of arranging integrated circuit elements in a semiconductor integrated circuit device. 【請求項２】 請求項１記載の配置方法によって、半導
体基板上の所定の平面領域に複数の集積回路素子が配置
され、前記複数の集積回路素子間を複数の信号線で配線
して構成される半導体集積回路装置。2. The arrangement method according to claim 1, wherein a plurality of integrated circuit elements are arranged in a predetermined plane area on a semiconductor substrate, and the plurality of integrated circuit elements are wired by a plurality of signal lines. Semiconductor integrated circuit device.