JPH07295844A - フェイルセーフ制御装置及び列車制御装置 - Google Patents
フェイルセーフ制御装置及び列車制御装置Info
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- JPH07295844A JPH07295844A JP6092186A JP9218694A JPH07295844A JP H07295844 A JPH07295844 A JP H07295844A JP 6092186 A JP6092186 A JP 6092186A JP 9218694 A JP9218694 A JP 9218694A JP H07295844 A JPH07295844 A JP H07295844A
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Abstract
(57)【要約】
【目的】 演算過程そのものの正当性を保証し、かつ、
実時間制御におけるフェイルセーフ性を保証すること。 【構成】 バス照合型の処理装置１の後段に、出力照合
型の処理装置２を設ける。必要な処理のうち、時間依存
性を持つ実時間データの入出力及び処理は出力照合型の
処理装置２により行わせ、時間依存性を持たないデータ
の入出力及び処理はバス照合型の処理装置１に行わせ
る。これらの処理装置１、２お互いに必要な情報を交換
しつつ、それぞれ分担した処理を行う。 【効果】 実時間制御に関連した入出力及び処理を出力
照合型の処理装置で行い、時間依存性のない情報の処理
をバス照合型の処理装置で行い、さらに、両装置間で必
要な情報を交換し合うことにより、実時間制御に関連し
た処理のフェイルセーフ性を確保し、正確な処理を保証
することができ、装置全体としての処理の正当性とフェ
イルセーフ性とを確保できる。
実時間制御におけるフェイルセーフ性を保証すること。 【構成】 バス照合型の処理装置１の後段に、出力照合
型の処理装置２を設ける。必要な処理のうち、時間依存
性を持つ実時間データの入出力及び処理は出力照合型の
処理装置２により行わせ、時間依存性を持たないデータ
の入出力及び処理はバス照合型の処理装置１に行わせ
る。これらの処理装置１、２お互いに必要な情報を交換
しつつ、それぞれ分担した処理を行う。 【効果】 実時間制御に関連した入出力及び処理を出力
照合型の処理装置で行い、時間依存性のない情報の処理
をバス照合型の処理装置で行い、さらに、両装置間で必
要な情報を交換し合うことにより、実時間制御に関連し
た処理のフェイルセーフ性を確保し、正確な処理を保証
することができ、装置全体としての処理の正当性とフェ
イルセーフ性とを確保できる。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロコンピュータ
を用いたフェイルセーフ制御装置に係り、特に、鉄道車
両の制御等の高いフェイルセーフ性が要求される制御に
使用して好適なフェイルセーフ制御装置及び該装置を使
用した列車制御装置に関する。
を用いたフェイルセーフ制御装置に係り、特に、鉄道車
両の制御等の高いフェイルセーフ性が要求される制御に
使用して好適なフェイルセーフ制御装置及び該装置を使
用した列車制御装置に関する。
【０００２】
【従来の技術】一般に、鉄道車両等の制御は、誤った演
算に基づく制御が行われた場合、人命にかかわる事故に
つながる恐れがあるため、その制御装置は、フェイルセ
ーフ性が要求されている。このような要求を満たすこと
のできるフェイルセーフ制御装置として、従来からいく
つかの方式によるものが開発、実用化されている。
算に基づく制御が行われた場合、人命にかかわる事故に
つながる恐れがあるため、その制御装置は、フェイルセ
ーフ性が要求されている。このような要求を満たすこと
のできるフェイルセーフ制御装置として、従来からいく
つかの方式によるものが開発、実用化されている。
【０００３】その１つは、フェイルセーフ性を備える素
子を用いて制御装置を構成し、制御装置を構成する回路
そのものにフェイルセーフ性を持たせるようにしたもの
である。リレー回路によるものは、その代表的なもので
あるが、制御機能の高度化に伴い、現在では制御対象に
直接接続される部分にその使用が限定されるようになっ
てきている。
子を用いて制御装置を構成し、制御装置を構成する回路
そのものにフェイルセーフ性を持たせるようにしたもの
である。リレー回路によるものは、その代表的なもので
あるが、制御機能の高度化に伴い、現在では制御対象に
直接接続される部分にその使用が限定されるようになっ
てきている。
【０００４】これに代わり近年、マイクロコンピュータ
等のフェイルセーフ性の無いハードウェアで演算処理を
行い、ハードウェアの処理状況あるいは出力結果をなん
らかの手段でチェックすることによって故障を検出し、
その際に不安全側の動作を行わないように装置を構成す
る方法が主流となりつつある。
等のフェイルセーフ性の無いハードウェアで演算処理を
行い、ハードウェアの処理状況あるいは出力結果をなん
らかの手段でチェックすることによって故障を検出し、
その際に不安全側の動作を行わないように装置を構成す
る方法が主流となりつつある。
【０００５】前述したマイクロコンピュータを使用する
制御装置は、その故障検出方法として、故障検出回路を
内蔵した自己診断型の処理装置を用いるものと、処理装
置を多重化してその複数の処理装置の動作を比較して故
障を検出する照合型の処理装置を用いるものとの２つの
方法の一方が使用されている。本発明は、このうち後者
の照合型の処理装置を用いるものに関するものである。
制御装置は、その故障検出方法として、故障検出回路を
内蔵した自己診断型の処理装置を用いるものと、処理装
置を多重化してその複数の処理装置の動作を比較して故
障を検出する照合型の処理装置を用いるものとの２つの
方法の一方が使用されている。本発明は、このうち後者
の照合型の処理装置を用いるものに関するものである。
【０００６】照合型の処理装置は、照合方式の相違によ
り、バス照合型と出力照合型との２つが存在する。
り、バス照合型と出力照合型との２つが存在する。
【０００７】バス照合型の処理装置を用いるものは、複
数の処理装置（ＣＰＵ）を同期して動作させ、バス上の
データを各ビット毎に常時比較し、不一致が発生した場
合に異常発生とみなすものである。この方式は、バス上
に現われるデータの全てをチェックすることができるた
め、処理装置の処理過程における誤りを直ちに検出する
ことができ、このため、処理そのものを間違いなく実行
させることができるという利点を有している。
数の処理装置（ＣＰＵ）を同期して動作させ、バス上の
データを各ビット毎に常時比較し、不一致が発生した場
合に異常発生とみなすものである。この方式は、バス上
に現われるデータの全てをチェックすることができるた
め、処理装置の処理過程における誤りを直ちに検出する
ことができ、このため、処理そのものを間違いなく実行
させることができるという利点を有している。
【０００８】出力照合型の処理装置を用いるものは、複
数のＣＰＵが外部に対して行う出力を比較し、不一致が
発生した場合に異常発生とみなすものである。この方式
は、複数のＣＰＵを同期させる必要が無いため、入出力
タイミングの制御を比較的簡単に行うことができるとい
う利点を有している。
数のＣＰＵが外部に対して行う出力を比較し、不一致が
発生した場合に異常発生とみなすものである。この方式
は、複数のＣＰＵを同期させる必要が無いため、入出力
タイミングの制御を比較的簡単に行うことができるとい
う利点を有している。
【０００９】なお、この種の出力照合型の処理装置を用
いたフェイルセーフ制御装置に関する従来技術として、
例えば、特開昭６３−２７１５４０号公報等に記載され
た技術が知られている。
いたフェイルセーフ制御装置に関する従来技術として、
例えば、特開昭６３−２７１５４０号公報等に記載され
た技術が知られている。
【００１０】
【発明が解決しようとする課題】前述したバス照合型の
処理装置を用いる従来技術は、複数のＣＰＵを同期して
動作させるために、ＣＰＵ相互間でクロックを共有して
おり、クロックに異常が生じた場合、全てのＣＰＵの処
理に影響を及ぼしてしまうという問題点を有している。
このため、この従来技術は、クロックに異常が生じた場
合、時間依存性を持つ情報の処理に異常を生じさせ、実
時間制御に関連した処理を行う場合にフェイルアウトと
なってしまうという問題点を生じる。
処理装置を用いる従来技術は、複数のＣＰＵを同期して
動作させるために、ＣＰＵ相互間でクロックを共有して
おり、クロックに異常が生じた場合、全てのＣＰＵの処
理に影響を及ぼしてしまうという問題点を有している。
このため、この従来技術は、クロックに異常が生じた場
合、時間依存性を持つ情報の処理に異常を生じさせ、実
時間制御に関連した処理を行う場合にフェイルアウトと
なってしまうという問題点を生じる。
【００１１】また、出力照合型の処理装置を用いる従来
技術は、複数のＣＰＵのそれぞれの最終出力のみを比較
しているため、出力信号に異常が生じるまでの間、内部
に生じた異常が潜在化してしまい異常の発見が遅れると
いう問題点を有している。また、この従来技術は、出力
が信号のオン／オフではなく、ビット列で表されるよう
な場合、その照合が回路的に難しいという問題点を有し
ている。
技術は、複数のＣＰＵのそれぞれの最終出力のみを比較
しているため、出力信号に異常が生じるまでの間、内部
に生じた異常が潜在化してしまい異常の発見が遅れると
いう問題点を有している。また、この従来技術は、出力
が信号のオン／オフではなく、ビット列で表されるよう
な場合、その照合が回路的に難しいという問題点を有し
ている。
【００１２】本発明の目的は、前記従来技術の問題点を
解決し、ＣＰＵの演算過程そのものの正当性を保証する
ことができ、かつ、実時間制御におけるフェイルセーフ
性を確実に保証することができるフェイルセーフ制御装
置を提供することにあり、また、この装置を使用した列
車制御装置を提供することにある。
解決し、ＣＰＵの演算過程そのものの正当性を保証する
ことができ、かつ、実時間制御におけるフェイルセーフ
性を確実に保証することができるフェイルセーフ制御装
置を提供することにあり、また、この装置を使用した列
車制御装置を提供することにある。
【００１３】
【課題を解決するための手段】本発明によれば前記目的
は、バス照合型の処理装置の後段に出力照合型の処理装
置を設け、必要な処理のうち、時間依存性を持つ実時間
データの入出力及び処理を出力照合型の処理装置に実行
させ、時間依存性を持たないデータの入出力及び処理を
バス照合型の処理装置に実行させるようにし、また、こ
れらの処理装置が相互に必要な情報を交換するようにす
ることにより達成される。
は、バス照合型の処理装置の後段に出力照合型の処理装
置を設け、必要な処理のうち、時間依存性を持つ実時間
データの入出力及び処理を出力照合型の処理装置に実行
させ、時間依存性を持たないデータの入出力及び処理を
バス照合型の処理装置に実行させるようにし、また、こ
れらの処理装置が相互に必要な情報を交換するようにす
ることにより達成される。
【００１４】
【作用】本発明は、実時間制御に関連した入出力及び処
理を出力照合型の処理装置で行っているので、実時間制
御に関連した処理のフェイルセーフ性を確保することが
でき、また、時間依存性のない情報の処理をバス照合型
の処理装置で行っているので、これらの処理の正確性を
保証することができる。本発明は、このように、両処理
装置間で処理を分担し、かつ、必要な情報を交換し合う
ことによって、装置全体としての処理の正当性とフェイ
ルセーフ性とを確保することができる。
理を出力照合型の処理装置で行っているので、実時間制
御に関連した処理のフェイルセーフ性を確保することが
でき、また、時間依存性のない情報の処理をバス照合型
の処理装置で行っているので、これらの処理の正確性を
保証することができる。本発明は、このように、両処理
装置間で処理を分担し、かつ、必要な情報を交換し合う
ことによって、装置全体としての処理の正当性とフェイ
ルセーフ性とを確保することができる。
【００１５】
【実施例】以下、本発明によるフェイルセーフ制御装置
の一実施例を図面により詳細に説明する。
の一実施例を図面により詳細に説明する。
【００１６】図１は本発明の一実施例によるフェイルセ
ーフ制御装置の構成を示すブロック図、図２は本発明を
適用した列車制御装置の構成を示すブロック図、図３は
本発明を適用した列車制御装置の機能構成を説明するブ
ロック図、図４はバス照合型の処理装置の構成を示すブ
ロック図、図５はＣＰＵの内部構成を示すブロック図、
図６バス照合回路の構成を示すブロック図、図７は入出
力制御装置の構成を示すブロック図、図８は出力照合回
路の構成を示すブロック図である。図１〜図８におい
て、１はバス照合型の処理装置、２は出力照合型の処理
装置、３はリレーユニット（ＲＹＵ）、４は信号通信送
受信器（ＴＲＸ）、５は送受信アンテナ、６は速度発電
機、７はブレーキ制御ユニット（ＢＣＵ）、８は車両の
車輪、９はレール、１０、２０ａ、２０ｂはクロックジ
ェネレータ（ＣＰＧ）、１１ａ、１１ｂ、２１ａ、２１
ｂはマイクロコンピュータ（ＣＰＵ）、１２はバス照合
回路（ＢＣＭＰ）、１３ａ〜１３ｃ、２３ａ、２３ｂは
通信制御回路（ＣＣＵ）、１５ａ、１５ｂは制御信号バ
スドライバ、１６ａ、１６ｂは制御ゲート、１７ａ、１
７ｂは双方向データバスドライバ、２２は出力照合回路
（ＯＣＭＰ）、２４ａ、２４ｂはパルスカウンタ（ＣＮ
Ｔ）である。
ーフ制御装置の構成を示すブロック図、図２は本発明を
適用した列車制御装置の構成を示すブロック図、図３は
本発明を適用した列車制御装置の機能構成を説明するブ
ロック図、図４はバス照合型の処理装置の構成を示すブ
ロック図、図５はＣＰＵの内部構成を示すブロック図、
図６バス照合回路の構成を示すブロック図、図７は入出
力制御装置の構成を示すブロック図、図８は出力照合回
路の構成を示すブロック図である。図１〜図８におい
て、１はバス照合型の処理装置、２は出力照合型の処理
装置、３はリレーユニット（ＲＹＵ）、４は信号通信送
受信器（ＴＲＸ）、５は送受信アンテナ、６は速度発電
機、７はブレーキ制御ユニット（ＢＣＵ）、８は車両の
車輪、９はレール、１０、２０ａ、２０ｂはクロックジ
ェネレータ（ＣＰＧ）、１１ａ、１１ｂ、２１ａ、２１
ｂはマイクロコンピュータ（ＣＰＵ）、１２はバス照合
回路（ＢＣＭＰ）、１３ａ〜１３ｃ、２３ａ、２３ｂは
通信制御回路（ＣＣＵ）、１５ａ、１５ｂは制御信号バ
スドライバ、１６ａ、１６ｂは制御ゲート、１７ａ、１
７ｂは双方向データバスドライバ、２２は出力照合回路
（ＯＣＭＰ）、２４ａ、２４ｂはパルスカウンタ（ＣＮ
Ｔ）である。
【００１７】本発明の一実施例によるフェイルセーフ制
御装置は、図１に示すように、バス照合型の処理装置１
と、出力照合型の処理装置２とにより構成されている。
バス照合型の処理装置１は、２つのＣＰＵ１１ａ、１１
ｂと、これらのＣＰＵのバス上のデータの各ビットの照
合を行い、不一致があったときにＣＰＵにその旨を報告
するバス照合回路１２と、出力照合型の処理装置２との
間のデータの送受信を制御する通信制御回路１３ａ、１
３ｂと、外部装置との間のデータの送受信を制御する通
信制御回路１３ｃとを備えて構成されている。
御装置は、図１に示すように、バス照合型の処理装置１
と、出力照合型の処理装置２とにより構成されている。
バス照合型の処理装置１は、２つのＣＰＵ１１ａ、１１
ｂと、これらのＣＰＵのバス上のデータの各ビットの照
合を行い、不一致があったときにＣＰＵにその旨を報告
するバス照合回路１２と、出力照合型の処理装置２との
間のデータの送受信を制御する通信制御回路１３ａ、１
３ｂと、外部装置との間のデータの送受信を制御する通
信制御回路１３ｃとを備えて構成されている。
【００１８】また、出力照合型の処理装置２は、２つの
ＣＰＵ２１ａ、２１ｂと、これらのＣＰＵの演算結果の
出力を照合する出力照合回路２２と、バス照合型の処理
装置２１の間のデータの送受信を制御する通信制御回路
２３ａ、２３ｂと、外部装置との間のデータの入出力を
制御するインタフェース回路であり、図示例では、後述
する速度発電機からの速度パルスをカウントするカウン
タ（ＣＮＴ）２４ａ、２４ｂとを備えて構成されてい
る。
ＣＰＵ２１ａ、２１ｂと、これらのＣＰＵの演算結果の
出力を照合する出力照合回路２２と、バス照合型の処理
装置２１の間のデータの送受信を制御する通信制御回路
２３ａ、２３ｂと、外部装置との間のデータの入出力を
制御するインタフェース回路であり、図示例では、後述
する速度発電機からの速度パルスをカウントするカウン
タ（ＣＮＴ）２４ａ、２４ｂとを備えて構成されてい
る。
【００１９】前述した本発明によるフェイルセーフ制御
装置を応用した列車制御車上装置とその周辺装置とを図
２に示している。図示列車制御車上装置は、バス照合型
の処理装置（ＦＳ−ＣＰＵ）１と、入出力制御装置（Ｆ
Ｓ−ＩＯＵ）として使用される出力照合型の処理装置２
と、リレーユニット（ＲＹＵ）３と、信号通信送受信器
（ＴＲＸ）４と、送受信アンテナ５と、速度発電機６
と、ブレーキ制御ユニット（ＢＣＵ）７とを備えて構成
されている。
装置を応用した列車制御車上装置とその周辺装置とを図
２に示している。図示列車制御車上装置は、バス照合型
の処理装置（ＦＳ−ＣＰＵ）１と、入出力制御装置（Ｆ
Ｓ−ＩＯＵ）として使用される出力照合型の処理装置２
と、リレーユニット（ＲＹＵ）３と、信号通信送受信器
（ＴＲＸ）４と、送受信アンテナ５と、速度発電機６
と、ブレーキ制御ユニット（ＢＣＵ）７とを備えて構成
されている。
【００２０】図２において、信号通信送受信器（ＴＲ
Ｘ）４は、地上の信号通信装置からレールを介して在線
軌道回路から周期的に送られてくる先行列車の位置デー
タを受信する。この受信データは、ＦＳ−ＣＰＵ１に取
り込まれ、後述する処理のために使用される。
Ｘ）４は、地上の信号通信装置からレールを介して在線
軌道回路から周期的に送られてくる先行列車の位置デー
タを受信する。この受信データは、ＦＳ−ＣＰＵ１に取
り込まれ、後述する処理のために使用される。
【００２１】一方、出力照合型の処理装置（以下、ＦＳ
−ＩＯＵという）２は、車輪の車軸に設置された速度発
電機６によって検出された距離パルスを取り込み、これ
により、自列車の位置を計算して先行列車との位置差を
検出し、自列車の制限速度を算出すると共に、現在の自
列車の速度を算出する。そして、出力照合型の処理装置
２は、現在の自列車の速度が算出した制限速度を上回っ
た場合に、ブレーキ指令を発し、リレーユニット３を介
してブレーキユニット７を制御して、列車を安全に運行
させる。
−ＩＯＵという）２は、車輪の車軸に設置された速度発
電機６によって検出された距離パルスを取り込み、これ
により、自列車の位置を計算して先行列車との位置差を
検出し、自列車の制限速度を算出すると共に、現在の自
列車の速度を算出する。そして、出力照合型の処理装置
２は、現在の自列車の速度が算出した制限速度を上回っ
た場合に、ブレーキ指令を発し、リレーユニット３を介
してブレーキユニット７を制御して、列車を安全に運行
させる。
【００２２】この場合、ＦＳ−ＣＰＵ１は、地上との交
信及び制限速度パターンの算出の処理を分担し、ＦＳ−
ＩＯＵ２は、その制限速度パターンに基づいた時々刻々
のブレーキ制御指令の算出の処理を分担している。な
お、図２において、ＮＢＦは常用ブレーキ指令、ＥＢＦ
は非常ブレーキ指令、ＦＤＦはＦＳ−ＣＰＵ１の故障検
出信号を示している。
信及び制限速度パターンの算出の処理を分担し、ＦＳ−
ＩＯＵ２は、その制限速度パターンに基づいた時々刻々
のブレーキ制御指令の算出の処理を分担している。な
お、図２において、ＮＢＦは常用ブレーキ指令、ＥＢＦ
は非常ブレーキ指令、ＦＤＦはＦＳ−ＣＰＵ１の故障検
出信号を示している。
【００２３】リレーユニット３は、交番化されたブレー
キ指令の交流増幅、その整流及びリレーの駆動を分担し
ている。ブレーキ指令が交番化されているのは、制御装
置の故障により制御装置出力あるいはリレー駆動回路が
ブレーキを緩解することを防止するもので、交番停止を
ブレーキ作用に取り決め、制御装置の故障時に、ブレー
キ指令を交番停止として、ブレーキを作用側にすること
により、制御のフェイルセーフ性を得るためであり、従
来より採用されている方法である。
キ指令の交流増幅、その整流及びリレーの駆動を分担し
ている。ブレーキ指令が交番化されているのは、制御装
置の故障により制御装置出力あるいはリレー駆動回路が
ブレーキを緩解することを防止するもので、交番停止を
ブレーキ作用に取り決め、制御装置の故障時に、ブレー
キ指令を交番停止として、ブレーキを作用側にすること
により、制御のフェイルセーフ性を得るためであり、従
来より採用されている方法である。
【００２４】次に、図３を参照して、図２に示した列車
制御車上装置の機能について説明する。
制御車上装置の機能について説明する。
【００２５】ＦＳ−ＣＰＵ１は、地上から受信した先行
列車位置等のデータのエラーの有無を、データ受信エラ
ーチェック機能によりチェックし、エラーが無い場合、
その先行列車位置のデータＸｐをファイル参照エラーチ
ェック機能に渡す。ファイル参照エラーチェック機能
は、その先行列車位置のデータＸｐと、ＦＳ−ＩＯＵ２
からの受け取った自列車位置のデータＸｆとにより、そ
の間の路線の勾配情報、曲線・分岐器等の速度制限情報
を線路データファイルから取り出し、それらのデータの
チェックを行った後、制限速度計算機能にそのデータを
転送する。制限速度計算機能は、受け取ったデータに基
づいて先行列車に追突せず、かつ、途中の速度制限をオ
ーバーしないように運転するための制限速度パターンＶ
ｐ（ｘｉ）を計算する。このとき、勾配情報は、列車の
有効減速度を算出するために用いられる。
列車位置等のデータのエラーの有無を、データ受信エラ
ーチェック機能によりチェックし、エラーが無い場合、
その先行列車位置のデータＸｐをファイル参照エラーチ
ェック機能に渡す。ファイル参照エラーチェック機能
は、その先行列車位置のデータＸｐと、ＦＳ−ＩＯＵ２
からの受け取った自列車位置のデータＸｆとにより、そ
の間の路線の勾配情報、曲線・分岐器等の速度制限情報
を線路データファイルから取り出し、それらのデータの
チェックを行った後、制限速度計算機能にそのデータを
転送する。制限速度計算機能は、受け取ったデータに基
づいて先行列車に追突せず、かつ、途中の速度制限をオ
ーバーしないように運転するための制限速度パターンＶ
ｐ（ｘｉ）を計算する。このとき、勾配情報は、列車の
有効減速度を算出するために用いられる。
【００２６】図３内に示されるｘｉは、勾配変化、速度
制限等によるパターンの変曲点であり、Ｖｐ（ｘｉ）
は、その点における制限速度である。このようにして計
算された制限速度パターン｛Ｖｐ（ｘ０）、Ｖｐ（ｘ
１）、〜、Ｖｐ（ｘｎ）｝は、チェックされた後、ＦＳ
−ＩＯＵ２に渡される。なお、この制限速度パターンの
代わりに、速度ではなくその自乗で表したパターンとす
ることができ、速度の場合に距離に対して放物線となる
制限速度パターンを、直線で表すことが可能となり、Ｆ
Ｓ−ＩＯＵ２内における内挿演算を線形計算により行う
ことができるようにすることができる。
制限等によるパターンの変曲点であり、Ｖｐ（ｘｉ）
は、その点における制限速度である。このようにして計
算された制限速度パターン｛Ｖｐ（ｘ０）、Ｖｐ（ｘ
１）、〜、Ｖｐ（ｘｎ）｝は、チェックされた後、ＦＳ
−ＩＯＵ２に渡される。なお、この制限速度パターンの
代わりに、速度ではなくその自乗で表したパターンとす
ることができ、速度の場合に距離に対して放物線となる
制限速度パターンを、直線で表すことが可能となり、Ｆ
Ｓ−ＩＯＵ２内における内挿演算を線形計算により行う
ことができるようにすることができる。
【００２７】前述した列車制御の例は、路線条件を車上
装置のデータとして保持し、そのデータに基づいて列車
の制御を行うというものである。このようなシステム
は、誤った処理によって誤った速度パターンが生成され
ると、最悪の場合、前方の列車との衝突という事態も生
じることになる。すなわち、前述のような列車制御シス
テムは、生成されたパターンデータが１ビットでも誤っ
ていた場合、数値的にはまったく別のものになってしま
うため、データの処理及びそのデータのチェックが確実
に実行されなければならない。
装置のデータとして保持し、そのデータに基づいて列車
の制御を行うというものである。このようなシステム
は、誤った処理によって誤った速度パターンが生成され
ると、最悪の場合、前方の列車との衝突という事態も生
じることになる。すなわち、前述のような列車制御シス
テムは、生成されたパターンデータが１ビットでも誤っ
ていた場合、数値的にはまったく別のものになってしま
うため、データの処理及びそのデータのチェックが確実
に実行されなければならない。
【００２８】このため、本発明によるフェイルセーフ制
御方式が適用される列車制御装置は、ＦＳ−ＣＰＵ１を
２重系バス照合型の処理装置により構成し、このＦＳ−
ＣＰＵ１に、車上装置のデータとして保持している路線
条件から制限速度パターンの算出を行わせるようにして
いる。なお、図では省略されているいるが、ＦＳ−ＣＰ
Ｕ１内の処理は全て２重化されており、各系で計算され
た制限速度パターンは、バス照合により誤りのないこと
を確認した後、ＦＳ−ＩＯＵ２に出力される。
御方式が適用される列車制御装置は、ＦＳ−ＣＰＵ１を
２重系バス照合型の処理装置により構成し、このＦＳ−
ＣＰＵ１に、車上装置のデータとして保持している路線
条件から制限速度パターンの算出を行わせるようにして
いる。なお、図では省略されているいるが、ＦＳ−ＣＰ
Ｕ１内の処理は全て２重化されており、各系で計算され
た制限速度パターンは、バス照合により誤りのないこと
を確認した後、ＦＳ−ＩＯＵ２に出力される。
【００２９】一方、制限速度パターンデータを渡された
ＦＳ−ＩＯＵ２は、まず、速度発電機入力車輪系補正機
能により速度発電機６より入力された速度パルスの補正
を行って、その速度パルスを距離積算機能及び速度検出
機能に渡す。距離積算機能は、速度パルスを積算して自
列車位置Ｘｆ（ｔ）を算出し、速度検出機能は、周期タ
イマ機能からの信号と速度パルスとにより、自列車位置
Ｘｆ（ｔ）の時間変化分である自列車速度Ｖｆ（ｔ）を
算出する。自列車位置Ｘｆ（ｔ）は、ＦＳ−ＣＰＵ１に
与えられると共に、制限速度補間機能に渡され、自列車
速度Ｖｆ（ｔ）は、ブレーキ制御演算制御機能に渡され
る。
ＦＳ−ＩＯＵ２は、まず、速度発電機入力車輪系補正機
能により速度発電機６より入力された速度パルスの補正
を行って、その速度パルスを距離積算機能及び速度検出
機能に渡す。距離積算機能は、速度パルスを積算して自
列車位置Ｘｆ（ｔ）を算出し、速度検出機能は、周期タ
イマ機能からの信号と速度パルスとにより、自列車位置
Ｘｆ（ｔ）の時間変化分である自列車速度Ｖｆ（ｔ）を
算出する。自列車位置Ｘｆ（ｔ）は、ＦＳ−ＣＰＵ１に
与えられると共に、制限速度補間機能に渡され、自列車
速度Ｖｆ（ｔ）は、ブレーキ制御演算制御機能に渡され
る。
【００３０】制限速度補間機能は、自列車位置Ｘｆ
（ｔ）及びＦＳ−ＣＰＵ１より受け取った制限速度パタ
ーン列｛Ｖｐ（ｘ０）、Ｖｐ（ｘ１）、〜、Ｖｐ（ｘ
ｎ）｝に基づいて、Ｘｉ＜Ｘｆ＜Ｘｉ−１、すなわち、
制限速度パターンから自列車位置を内包する変曲点の対
Ｖｐ（ｘｉ）、Ｖｐ（ｘｉ−１）を選択し、その間を内
挿により補間して自列車位置Ｘｆにおける制限速度Ｖｐ
（ｘｆ）を算出する。
（ｔ）及びＦＳ−ＣＰＵ１より受け取った制限速度パタ
ーン列｛Ｖｐ（ｘ０）、Ｖｐ（ｘ１）、〜、Ｖｐ（ｘ
ｎ）｝に基づいて、Ｘｉ＜Ｘｆ＜Ｘｉ−１、すなわち、
制限速度パターンから自列車位置を内包する変曲点の対
Ｖｐ（ｘｉ）、Ｖｐ（ｘｉ−１）を選択し、その間を内
挿により補間して自列車位置Ｘｆにおける制限速度Ｖｐ
（ｘｆ）を算出する。
【００３１】ブレーキ指令演算制御機能は、入力される
制限速度Ｖｐ（ｘｆ）と現在の列車速度Ｖｆ（ｔ）とを
比較し、比較の結果、Ｖｆ＞Ｖｐであれば常用ブレーキ
指令を出力し、さらに、Ｖｆ＞Ｖｐ＋α（αは定数：例
えば、５ｋｍ／ｈ）であれば非常ブレーキ指令を出力
す。なお、図では省略しているが、ＦＳ−ＩＯＵ２内に
おける処理は全て２重化されており、これらの各系のブ
レーキ指令出力は、比較照合することにより最終的な出
力が決定され、ＲＹＵ３を介してＢＣＵ７に与えられ
る。
制限速度Ｖｐ（ｘｆ）と現在の列車速度Ｖｆ（ｔ）とを
比較し、比較の結果、Ｖｆ＞Ｖｐであれば常用ブレーキ
指令を出力し、さらに、Ｖｆ＞Ｖｐ＋α（αは定数：例
えば、５ｋｍ／ｈ）であれば非常ブレーキ指令を出力
す。なお、図では省略しているが、ＦＳ−ＩＯＵ２内に
おける処理は全て２重化されており、これらの各系のブ
レーキ指令出力は、比較照合することにより最終的な出
力が決定され、ＲＹＵ３を介してＢＣＵ７に与えられ
る。
【００３２】このとき、各系のブレーキ指令及び最終的
に出力されるブレーキ指令は、交番信号として出力さ
れ、ブレーキ作用を示す場合が交番停止、ブレーキ緩解
を示す場合が交番信号として出力される。これは、出力
回路の故障等によりブレーキが作用しなくなることを防
止し、フェイルセーフ化を図るものである。なお、前述
した説明は、ブレーキ制御を例として行ったが、列車自
動運転において、力行指令すなわち加速指令を出力する
場合も同様である。
に出力されるブレーキ指令は、交番信号として出力さ
れ、ブレーキ作用を示す場合が交番停止、ブレーキ緩解
を示す場合が交番信号として出力される。これは、出力
回路の故障等によりブレーキが作用しなくなることを防
止し、フェイルセーフ化を図るものである。なお、前述
した説明は、ブレーキ制御を例として行ったが、列車自
動運転において、力行指令すなわち加速指令を出力する
場合も同様である。
【００３３】このＦＳ−ＩＯＵ２は、速度パルスの計
数、積算等の実時間制御に関連した入出力及び処理を行
っているため、実時間制御に関連した処理のフェイルセ
ーフ性を確保することのできる出力照合型の処理装置に
より構成される。
数、積算等の実時間制御に関連した入出力及び処理を行
っているため、実時間制御に関連した処理のフェイルセ
ーフ性を確保することのできる出力照合型の処理装置に
より構成される。
【００３４】前述したように構成される本発明によるフ
ェイルセーフ制御方式が適用された列車制御装置におい
て、さらに、ＦＳ−ＣＰＵ１とＦＳ−ＩＯＵ２との間で
は、ＦＳ−ＣＰＵ１の故障の有無を示すＦＤ信号の受け
渡しが行われている。このＦＤ信号は、ＦＳ−ＣＰＵ１
の正常を交番信号で示し、故障を交番の停止で示してい
る。従って、ＦＳ−ＩＯＵ２は、ＦＤ信号の交番が停止
した場合、ＦＳ−ＣＰＵ１が故障となったことを知るこ
とができ、これにより、列車を安全側に制御することが
可能となる。
ェイルセーフ制御方式が適用された列車制御装置におい
て、さらに、ＦＳ−ＣＰＵ１とＦＳ−ＩＯＵ２との間で
は、ＦＳ−ＣＰＵ１の故障の有無を示すＦＤ信号の受け
渡しが行われている。このＦＤ信号は、ＦＳ−ＣＰＵ１
の正常を交番信号で示し、故障を交番の停止で示してい
る。従って、ＦＳ−ＩＯＵ２は、ＦＤ信号の交番が停止
した場合、ＦＳ−ＣＰＵ１が故障となったことを知るこ
とができ、これにより、列車を安全側に制御することが
可能となる。
【００３５】さらに、ＦＳ−ＣＰＵ１とＦＳ−ＩＯＵ２
とは、通信ポートを介して互いにデータ交換をすること
が可能であり、例えば、ＦＳ−ＣＰＵ１からＦＳ−ＩＯ
Ｕ２に送られたデータを再度ＦＳ−ＣＰＵ１に返送し、
ＦＳ−ＣＰＵ１がＦＳ−ＩＯＵ２の受け取ったデータの
誤りの有無をチェックし、誤りを検出した場合、ＦＤ信
号の交番を停止させ、ＦＳ−ＩＯＵ２に、列車の制御を
安全に行うための処理を行わせるようにすることができ
る。
とは、通信ポートを介して互いにデータ交換をすること
が可能であり、例えば、ＦＳ−ＣＰＵ１からＦＳ−ＩＯ
Ｕ２に送られたデータを再度ＦＳ−ＣＰＵ１に返送し、
ＦＳ−ＣＰＵ１がＦＳ−ＩＯＵ２の受け取ったデータの
誤りの有無をチェックし、誤りを検出した場合、ＦＤ信
号の交番を停止させ、ＦＳ−ＩＯＵ２に、列車の制御を
安全に行うための処理を行わせるようにすることができ
る。
【００３６】前述した列車制御のためのフェイルセーフ
制御方式は、路線情報等の検索、制限速度パターンの計
算等、時間依存性を持たない固定データに関する処理
を、バス照合型の処理装置であるＦＳ−ＣＰＵ１に行わ
せ、速度、距離等時間依存性を持つ情報に関連した処理
を、出力照合型の処理装置であるＦＳ−ＩＯＵ２に行わ
せている。
制御方式は、路線情報等の検索、制限速度パターンの計
算等、時間依存性を持たない固定データに関する処理
を、バス照合型の処理装置であるＦＳ−ＣＰＵ１に行わ
せ、速度、距離等時間依存性を持つ情報に関連した処理
を、出力照合型の処理装置であるＦＳ−ＩＯＵ２に行わ
せている。
【００３７】このように、出力照合型の処理装置である
ＦＳ−ＩＯＵ２に、列車の現在位置情報Ｘｆ（ｔ）、速
度情報Ｖｐ（ｘｆ）の生成の処理を行わせるようにした
理由は、このような処理のために、速度発電機６からの
距離パルス信号をカウントする必要があるが、ＣＰＵの
クロックが狂った場合、バス照合型の処理装置にこのよ
うな処理を行わせた場合、パルス信号を誤ってカウント
してしまい、速度及び現在位置を誤って認識してしまう
ことになり、非常に危険であるからである。
ＦＳ−ＩＯＵ２に、列車の現在位置情報Ｘｆ（ｔ）、速
度情報Ｖｐ（ｘｆ）の生成の処理を行わせるようにした
理由は、このような処理のために、速度発電機６からの
距離パルス信号をカウントする必要があるが、ＣＰＵの
クロックが狂った場合、バス照合型の処理装置にこのよ
うな処理を行わせた場合、パルス信号を誤ってカウント
してしまい、速度及び現在位置を誤って認識してしまう
ことになり、非常に危険であるからである。
【００３８】すなわち、ＦＳ−ＣＰＵ１によりこのよう
な情報を処理させた場合、２つのＣＰＵ間でクロックを
共有しているために、クロック異常が生じた場合、両方
のＣＰＵの演算が同時に狂ってしまい、処理結果の相違
により異常の発見をすることができないという危険性が
ある。従って、時間依存性のある情報の処理を、ＣＰＵ
毎に独立したクロックを持つ出力照合型の出力装置であ
るＦＳ−ＩＯＵ２に分担させることにより、前述のよう
な問題を解決することができる。そして、時間依存性の
ない情報の処理は、クロック異常により処理速度の面で
は影響を受けるが、処理精度そのものには影響を与えな
いので、ＦＳ−ＣＰＵ１に処理を行わせても問題が生じ
ることがない。
な情報を処理させた場合、２つのＣＰＵ間でクロックを
共有しているために、クロック異常が生じた場合、両方
のＣＰＵの演算が同時に狂ってしまい、処理結果の相違
により異常の発見をすることができないという危険性が
ある。従って、時間依存性のある情報の処理を、ＣＰＵ
毎に独立したクロックを持つ出力照合型の出力装置であ
るＦＳ−ＩＯＵ２に分担させることにより、前述のよう
な問題を解決することができる。そして、時間依存性の
ない情報の処理は、クロック異常により処理速度の面で
は影響を受けるが、処理精度そのものには影響を与えな
いので、ＦＳ−ＣＰＵ１に処理を行わせても問題が生じ
ることがない。
【００３９】次に、図４を参照して、バス照合型の処理
装置の構成を説明する。
装置の構成を説明する。
【００４０】ＣＰＵ１１ａ、１１ｂは、２重系処理装置
を構成するものであり、共通に設けられるクロックジェ
ネレータＣＰＧ１０によって同期して動作する。ＣＰＵ
１１ａ、１１ｂのそれぞれから出力されるバス上の出力
信号は、バス照合回路ＢＣＭＰ１２により、各ビットご
とに照合されている。
を構成するものであり、共通に設けられるクロックジェ
ネレータＣＰＧ１０によって同期して動作する。ＣＰＵ
１１ａ、１１ｂのそれぞれから出力されるバス上の出力
信号は、バス照合回路ＢＣＭＰ１２により、各ビットご
とに照合されている。
【００４１】シリアル通信制御回路ＣＣＵ１３ａ、１３
ｂ、１３ｃは、ＦＳ−ＩＯＵ２、対地上送受信装置の制
御装置、回路等とのデータ送受信の通信制御を行うポー
トであり、図には３個のポートを示している。このポー
トの個数は任意であり、また、図には示されていない
が、外部バスインターフェースを設けることもできる。
ｂ、１３ｃは、ＦＳ−ＩＯＵ２、対地上送受信装置の制
御装置、回路等とのデータ送受信の通信制御を行うポー
トであり、図には３個のポートを示している。このポー
トの個数は任意であり、また、図には示されていない
が、外部バスインターフェースを設けることもできる。
【００４２】制御信号バスドライバ１５ａ、１５ｂは、
ＣＣＵ１３ａ、１３ｂを２重系のＣＰＵ１１ａ、１１ｂ
のそれぞれから共通にアクセスすることが可能に構成さ
れており、双方向データバスドライバ１７ａ、１７ｂ
は、ＣＣＵ１３ａ、１３ｂとＣＰＵ１１ａ、１１ｂと
が、双方向に相手側にアクセスすることが可能に構成さ
れている。また、制御ゲート１６ａ、１６ｂは、ＣＰＵ
１１ａ、１１ｂからの出力のうちどちらの出力を有効に
するかを決定するゲートである。図示例では、制御ゲー
ト１６ａ、１６ｂが、単純に、ＣＰＵ１１ａを常時有効
としているが、ＣＰＵ１１ｂを常時有効としてもよく、
その他の方法により何れか一方を有効とするように制御
してもよい。
ＣＣＵ１３ａ、１３ｂを２重系のＣＰＵ１１ａ、１１ｂ
のそれぞれから共通にアクセスすることが可能に構成さ
れており、双方向データバスドライバ１７ａ、１７ｂ
は、ＣＣＵ１３ａ、１３ｂとＣＰＵ１１ａ、１１ｂと
が、双方向に相手側にアクセスすることが可能に構成さ
れている。また、制御ゲート１６ａ、１６ｂは、ＣＰＵ
１１ａ、１１ｂからの出力のうちどちらの出力を有効に
するかを決定するゲートである。図示例では、制御ゲー
ト１６ａ、１６ｂが、単純に、ＣＰＵ１１ａを常時有効
としているが、ＣＰＵ１１ｂを常時有効としてもよく、
その他の方法により何れか一方を有効とするように制御
してもよい。
【００４３】前述のように構成されるバス照合型の処理
装置１は、その内部において、２重系を構成するＣＰＵ
１１ａ、１１ｂが同一のクロックで駆動され、常時同期
して動作しており、外部から非同期で入力される信号
は、常に同期化して２重系のＣＰＵ１１ａ、１１ｂに供
給される。バス照合回路１２は、このように常時同期し
て動作しているＣＰＵ１１ａ、ＣＰＵ１１ｂのバスサイ
クル毎にそのデータＤ０ａ−Ｄ７ａ、Ｄ０ｂ−Ｄ７ｂの
対応するビット毎を比較照合しており、１ビットでも不
一致が発生した場合、エラー信号ＢＥＲを出力し、各Ｃ
ＰＵ１１ａ、１１ｂに割込み信号（マスクすることので
きない割込みＮＭＩ）として供給する。
装置１は、その内部において、２重系を構成するＣＰＵ
１１ａ、１１ｂが同一のクロックで駆動され、常時同期
して動作しており、外部から非同期で入力される信号
は、常に同期化して２重系のＣＰＵ１１ａ、１１ｂに供
給される。バス照合回路１２は、このように常時同期し
て動作しているＣＰＵ１１ａ、ＣＰＵ１１ｂのバスサイ
クル毎にそのデータＤ０ａ−Ｄ７ａ、Ｄ０ｂ−Ｄ７ｂの
対応するビット毎を比較照合しており、１ビットでも不
一致が発生した場合、エラー信号ＢＥＲを出力し、各Ｃ
ＰＵ１１ａ、１１ｂに割込み信号（マスクすることので
きない割込みＮＭＩ）として供給する。
【００４４】前述の構成において、メモリは、各ＣＰＵ
１１ａ、１１ｂの内部に存在し、ＣＰＵ１１ａ、１１ｂ
の外部とバスを経由して入出力されるデータも照合の対
象となる。各ＣＰＵ１１ａ、ＣＰＵ１１ｂの外部に設け
られるメモリは、データ照合の対象となり、各ＣＰＵ１
１ａ、ＣＰＵ１１ｂで使用されるローカルメモリをその
対象とする必要のある場合、これらのＣＰＵ１１ａ、Ｃ
ＰＵ１１ｂの外部ローカルバス上にメモリを接続するよ
うにすればよい。
１１ａ、１１ｂの内部に存在し、ＣＰＵ１１ａ、１１ｂ
の外部とバスを経由して入出力されるデータも照合の対
象となる。各ＣＰＵ１１ａ、ＣＰＵ１１ｂの外部に設け
られるメモリは、データ照合の対象となり、各ＣＰＵ１
１ａ、ＣＰＵ１１ｂで使用されるローカルメモリをその
対象とする必要のある場合、これらのＣＰＵ１１ａ、Ｃ
ＰＵ１１ｂの外部ローカルバス上にメモリを接続するよ
うにすればよい。
【００４５】次に、ＣＰＵ１１ａ、１１ｂの内部の構成
を図５を参照して説明する。
を図５を参照して説明する。
【００４６】ＣＰＵ１１ａ、ＣＰＵ１１ｂは、共に同一
に構成され、マイクロプロセッサ１１１と、プログラム
及び固定データを格納する読み出し専用メモリ（ＲＯ
Ｍ）１１３と、書き込み可能なメモリ（ＲＡＭ）１１４
と、制御周期等の制御に用いるプログラマブルタイマ
（ＰＴＭ）１１５と、通信制御等におけるデータ伝送を
ＣＰＵに代わり、専用の回路により高速で行うダイレク
トメモリアクセスコントローラ（ＤＭＡＣ）１１２と、
ＣＰＵをその外側のバスと分離するためのバスゲート１
１６とを備えて構成されている。
に構成され、マイクロプロセッサ１１１と、プログラム
及び固定データを格納する読み出し専用メモリ（ＲＯ
Ｍ）１１３と、書き込み可能なメモリ（ＲＡＭ）１１４
と、制御周期等の制御に用いるプログラマブルタイマ
（ＰＴＭ）１１５と、通信制御等におけるデータ伝送を
ＣＰＵに代わり、専用の回路により高速で行うダイレク
トメモリアクセスコントローラ（ＤＭＡＣ）１１２と、
ＣＰＵをその外側のバスと分離するためのバスゲート１
１６とを備えて構成されている。
【００４７】前述した構成を有するＣＰＵ１１ａ、１１
ｂは、その全てをワンチップに集積したワンチップマイ
クロコンピュータであり、すでに実用化され市販されて
いるワンチップマイクロコンピュータをそのまま利用す
ることができる。入出力される各信号は、外部インター
フェースバス信号を主体として、読み出しデータストロ
ーブＲＤ（出力）、書き込みデータストローブＷＲ（出
力）、アドレス線Ａ０〜Ａ１５（出力）、データ線Ｄ０
〜Ｄ７（入出力）、メモリアクセス待ち制御線ＷＡＩ
（入力）、割り込み要求信号ＩＲＱ（入力）、バスエラ
ー割り込み（または、ノンマスカブル割り込み）ＮＭＩ
（入力）、ＤＭＡ転送要求信号ＤＲＥＱ（入力）、ＤＭ
Ａ転送確認信号ＤＡＣＫ（出力）、クロック信号ＣＫで
あり、その動作は一般のマイクロコンピュータシステム
と同様であり、その詳細は省略する。なお、図示例で
は、データを８ビット、アドレスを１６ビットの構成と
して示したが、バス上のデータのビット数、アドレスビ
ット数は任意に設定することができる。
ｂは、その全てをワンチップに集積したワンチップマイ
クロコンピュータであり、すでに実用化され市販されて
いるワンチップマイクロコンピュータをそのまま利用す
ることができる。入出力される各信号は、外部インター
フェースバス信号を主体として、読み出しデータストロ
ーブＲＤ（出力）、書き込みデータストローブＷＲ（出
力）、アドレス線Ａ０〜Ａ１５（出力）、データ線Ｄ０
〜Ｄ７（入出力）、メモリアクセス待ち制御線ＷＡＩ
（入力）、割り込み要求信号ＩＲＱ（入力）、バスエラ
ー割り込み（または、ノンマスカブル割り込み）ＮＭＩ
（入力）、ＤＭＡ転送要求信号ＤＲＥＱ（入力）、ＤＭ
Ａ転送確認信号ＤＡＣＫ（出力）、クロック信号ＣＫで
あり、その動作は一般のマイクロコンピュータシステム
と同様であり、その詳細は省略する。なお、図示例で
は、データを８ビット、アドレスを１６ビットの構成と
して示したが、バス上のデータのビット数、アドレスビ
ット数は任意に設定することができる。
【００４８】次に、図６を参照してバス照合回路１２の
構成を説明する。
構成を説明する。
【００４９】バス照合回路１２は、複数の排他的論理和
（ＥＯＲ）ゲート１２１と、論理和（ＯＲ）ゲート１２
２、１２５と、論理積（ＡＮＤ）ゲート１２３、１２４
と、フリップフロップ１２６とにより構成される。排他
的論理和（ＥＯＲ）ゲート１２１は、２重系ＣＰＵから
のデータバス上の信号を各ビット毎に比較するものであ
り、一致の場合その出力を“０”に、不一致の場合その
出力を“１”とする。論理和（ＯＲ）ゲート１２２は、
全てのビットの比較結果の総和を取るものであり、その
出力は、両ＣＰＵ間のデータに１ビットでも相違があっ
た場合に“１”、全ビットが一致した場合に“０”を示
す。
（ＥＯＲ）ゲート１２１と、論理和（ＯＲ）ゲート１２
２、１２５と、論理積（ＡＮＤ）ゲート１２３、１２４
と、フリップフロップ１２６とにより構成される。排他
的論理和（ＥＯＲ）ゲート１２１は、２重系ＣＰＵから
のデータバス上の信号を各ビット毎に比較するものであ
り、一致の場合その出力を“０”に、不一致の場合その
出力を“１”とする。論理和（ＯＲ）ゲート１２２は、
全てのビットの比較結果の総和を取るものであり、その
出力は、両ＣＰＵ間のデータに１ビットでも相違があっ
た場合に“１”、全ビットが一致した場合に“０”を示
す。
【００５０】この信号は、データの読み書きを制御する
信号ＲＤａ、ＲＤｂ、ＷＲａ、ＷＲｂをＡＮＤ、ＯＲし
た信号の後縁でフリップフロップ１２６に取り込まれ、
バスエラー信号ＢＥＲとされ。こり信号ＢＥＲは、各Ｃ
ＰＵに対する割り込み信号として供給され、各ＣＰＵ
は、この割込み信号に基づいてエラー処理を行う。
信号ＲＤａ、ＲＤｂ、ＷＲａ、ＷＲｂをＡＮＤ、ＯＲし
た信号の後縁でフリップフロップ１２６に取り込まれ、
バスエラー信号ＢＥＲとされ。こり信号ＢＥＲは、各Ｃ
ＰＵに対する割り込み信号として供給され、各ＣＰＵ
は、この割込み信号に基づいてエラー処理を行う。
【００５１】次に、図７を参照して、出力照合型の処理
装置であるＦＳ−ＩＯＵ２の構成を説明する。ＦＳ−Ｉ
ＯＵ２は、すでに図１により説明した構成を備えてい
る。
装置であるＦＳ−ＩＯＵ２の構成を説明する。ＦＳ−Ｉ
ＯＵ２は、すでに図１により説明した構成を備えてい
る。
【００５２】図７において、２重系の処理装置を構成す
るＣＰＵ２１ａ、２１ｂは、ＣＰＵ１１ａ、１１ｂと同
一の構成を有し、クロックパルスジェネレータ２０ａ、
２０ｂからのクロックにより、それぞれ独立に駆動され
る。シリアル通信制御回路ＣＣＵ２３ａ、２３ｂは、Ｆ
Ｓ−ＣＰＵ１、その他の制御機器、回路等と接続され
て、これらの機器との間の通信の制御を行い、パルスカ
ウンタＣＮＴ２４ａ、２４ｂは、速度発電機からの速度
パルスをカウントする。この結果は、列車の現在位置及
び速度を算出するために使用される。出力照合回路ＯＣ
ＭＰ２２は、ＣＰＵ１１ａ、１１ｂの出力を比較照合
し、その結果に基づいて、常用ブレーキ指令、非常ブレ
ーキ指令を出力する。
るＣＰＵ２１ａ、２１ｂは、ＣＰＵ１１ａ、１１ｂと同
一の構成を有し、クロックパルスジェネレータ２０ａ、
２０ｂからのクロックにより、それぞれ独立に駆動され
る。シリアル通信制御回路ＣＣＵ２３ａ、２３ｂは、Ｆ
Ｓ−ＣＰＵ１、その他の制御機器、回路等と接続され
て、これらの機器との間の通信の制御を行い、パルスカ
ウンタＣＮＴ２４ａ、２４ｂは、速度発電機からの速度
パルスをカウントする。この結果は、列車の現在位置及
び速度を算出するために使用される。出力照合回路ＯＣ
ＭＰ２２は、ＣＰＵ１１ａ、１１ｂの出力を比較照合
し、その結果に基づいて、常用ブレーキ指令、非常ブレ
ーキ指令を出力する。
【００５３】前述した構成のＦＳ−ＩＯＵ２は、処理の
チェック方式として、バス照合ではなく出力照合を用い
ていること、２つのＣＰＵがそれぞれ独立したクロック
で駆動されている点を除いて、ＦＳ−ＣＰＵ１とほぼ同
一に構成される。
チェック方式として、バス照合ではなく出力照合を用い
ていること、２つのＣＰＵがそれぞれ独立したクロック
で駆動されている点を除いて、ＦＳ−ＣＰＵ１とほぼ同
一に構成される。
【００５４】次に、図８を参照して、出力照合回路２２
の構成を説明する。
の構成を説明する。
【００５５】出力照合回路２２は、出力レジスタ２２０
ａ、２２０ｂと、比較器２２１、２２２とにより構成さ
れる。出力レジスタ２２０ａ、２２０は、２重系を構成
するＣＰＵ２１ａ、２１ｂからの出力のそれぞれが一旦
格納され、ここで常用ブレーキ指令ＮＢ（ＮＢａ及びＮ
Ｂｂ）、非常ブレーキ指令ＥＢ（ＥＢａ及びＥＢｂ）に
変換される。両系からの常用ブレーキ指令ＮＢａ、ＮＢ
ｂは、比較器２２１により比較され、非常ブレーキ指令
ＥＢａ、ＥＢｂは、２２２で比較される。その結果は、
常用ブレーキ指令ＮＢＦあるいは非常ブレーキ指令ＥＢ
Ｆとして出力される。
ａ、２２０ｂと、比較器２２１、２２２とにより構成さ
れる。出力レジスタ２２０ａ、２２０は、２重系を構成
するＣＰＵ２１ａ、２１ｂからの出力のそれぞれが一旦
格納され、ここで常用ブレーキ指令ＮＢ（ＮＢａ及びＮ
Ｂｂ）、非常ブレーキ指令ＥＢ（ＥＢａ及びＥＢｂ）に
変換される。両系からの常用ブレーキ指令ＮＢａ、ＮＢ
ｂは、比較器２２１により比較され、非常ブレーキ指令
ＥＢａ、ＥＢｂは、２２２で比較される。その結果は、
常用ブレーキ指令ＮＢＦあるいは非常ブレーキ指令ＥＢ
Ｆとして出力される。
【００５６】比較器２２１、２２２は、図示のように、
２つのフリップフロップを接続して構成され、両系統か
らの入力が共に交番信号であるときのみ、その出力を交
番信号とする。前述した例におけるブレーキ指令は、ブ
レーキ緩解を交番信号で、ブレーキ動作を交番停止で表
しているので、両系統からのブレーキ出力のうち、いず
れか一方でも交番停止となると、比較器の出力も交番停
止して、ブレーキを動作させることになる。
２つのフリップフロップを接続して構成され、両系統か
らの入力が共に交番信号であるときのみ、その出力を交
番信号とする。前述した例におけるブレーキ指令は、ブ
レーキ緩解を交番信号で、ブレーキ動作を交番停止で表
しているので、両系統からのブレーキ出力のうち、いず
れか一方でも交番停止となると、比較器の出力も交番停
止して、ブレーキを動作させることになる。
【００５７】前述した本発明の一実施例によるフェイル
セーフ制御方式によれば、制御上必要となる情報のう
ち、時間依存性を持たない情報の処理を、バス照合によ
る２重系演算部で行わせているので、より正確な処理を
行わせることができる。また、実時間制御に関連した処
理を、出力照合による２重系演算部で行わせているの
で、装置の異常による実時間情報の狂いに対してもフェ
イルセーフな演算を保証することができる。
セーフ制御方式によれば、制御上必要となる情報のう
ち、時間依存性を持たない情報の処理を、バス照合によ
る２重系演算部で行わせているので、より正確な処理を
行わせることができる。また、実時間制御に関連した処
理を、出力照合による２重系演算部で行わせているの
で、装置の異常による実時間情報の狂いに対してもフェ
イルセーフな演算を保証することができる。
【００５８】これにより、本発明の一実施例によるフェ
イルセーフ制御方式によれば、制御の過程で必要となる
情報及び処理の正当性をバス照合による２重系演算部に
より保証することができ、最終的な出力のフェイルセー
フ性を出力照合による２重系演算部が保証しているた
め、装置全体として、処理の正当性を保証しつつ、実時
間制御を安全に行うことが可能となる。
イルセーフ制御方式によれば、制御の過程で必要となる
情報及び処理の正当性をバス照合による２重系演算部に
より保証することができ、最終的な出力のフェイルセー
フ性を出力照合による２重系演算部が保証しているた
め、装置全体として、処理の正当性を保証しつつ、実時
間制御を安全に行うことが可能となる。
【００５９】また、このようなフェイルセーフ制御を応
用した列車の制御装置は、車上装置のデータとして保持
している路線条件から制限速度パターンの算出を行わせ
る処理をバス照合型の処理装置により行わせることによ
り、パターンデータの正当性を保証することができ、実
時間制御に関連した処理である速度パルスの計数、積算
等の入出力及び処理を出力照合型の処理装置に行わせる
ことにより、実時間制御に関連した処理のフェイルセー
フ性を確保することができ、装置全体としてのフェイル
セーフ性のより高いものとすることができる。
用した列車の制御装置は、車上装置のデータとして保持
している路線条件から制限速度パターンの算出を行わせ
る処理をバス照合型の処理装置により行わせることによ
り、パターンデータの正当性を保証することができ、実
時間制御に関連した処理である速度パルスの計数、積算
等の入出力及び処理を出力照合型の処理装置に行わせる
ことにより、実時間制御に関連した処理のフェイルセー
フ性を確保することができ、装置全体としてのフェイル
セーフ性のより高いものとすることができる。
【００６０】前述した本発明の実施例は、バス照合型の
処理装置及び出力照合型の処理装置のそれぞれを、２重
系に構成されたＣＰＵにより構成するとして説明した
が、本発明は、各処理装置をさらに多数のＣＰＵにより
構成してもよい。
処理装置及び出力照合型の処理装置のそれぞれを、２重
系に構成されたＣＰＵにより構成するとして説明した
が、本発明は、各処理装置をさらに多数のＣＰＵにより
構成してもよい。
【００６１】
【発明の効果】以上説明したように本発明によれば、Ｃ
ＰＵの演算過程そのものの正当性を保証することがで
き、かつ、実時間制御におけるフェイルセーフ性を確実
に保証することができるフェイルセーフ制御装置を提供
することができる。
ＰＵの演算過程そのものの正当性を保証することがで
き、かつ、実時間制御におけるフェイルセーフ性を確実
に保証することができるフェイルセーフ制御装置を提供
することができる。
【００６２】また、本発明によれば、このようなフェイ
ルセーフ制御装置を、列車の制御装置に応用することに
より、装置全体としてのフェイルセーフ性のより高い列
車の制御装置を提供することができる。
ルセーフ制御装置を、列車の制御装置に応用することに
より、装置全体としてのフェイルセーフ性のより高い列
車の制御装置を提供することができる。
【図１】本発明の一実施例によるフェイルセーフ制御装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【図２】本発明を適用した列車制御装置の構成を示すブ
ロック図である。
ロック図である。
【図３】本発明を適用した列車制御装置の機能構成を説
明するブロック図である。
明するブロック図である。
【図４】バス照合型の処理装置の構成を示すブロック図
である。
である。
【図５】ＣＰＵの内部構成を示すブロック図である。
【図６】バス照合回路の構成を示すブロック図である。
【図７】入出力制御装置の構成を示すブロック図であ
る。
る。
【図８】出力照合回路の構成を示すブロック図である。
１ バス照合型の処理装置 ２ 出力照合型の処理装置 ３ リレーユニット（ＲＹＵ） ４ 信号通信送受信器（ＴＲＸ） ５ 送受信アンテナ ６ 速度発電機 ７ ブレーキ制御ユニット（ＢＣＵ） ８ 車両の車輪 ９ レール １０、２０ａ、２０ｂ クロックジェネレータ（ＣＰ
Ｇ） １１ａ、１１ｂ、２１ａ、２１ｂ マイクロコンピュー
タ（ＣＰＵ） １２ バス照合回路（ＢＣＭＰ） １３ａ〜１３ｃ、２３ａ、２３ｂ 通信制御回路（ＣＣ
Ｕ） １５ａ、１５ｂ 制御信号バスドライバ １６ａ、１６ｂ 制御ゲート １７ａ、１７ｂ 双方向データバスドライバ ２２ 出力照合回路（ＯＣＭＰ） ２４ａ、２４ｂ パルスカウンタ（ＣＮＴ）
Ｇ） １１ａ、１１ｂ、２１ａ、２１ｂ マイクロコンピュー
タ（ＣＰＵ） １２ バス照合回路（ＢＣＭＰ） １３ａ〜１３ｃ、２３ａ、２３ｂ 通信制御回路（ＣＣ
Ｕ） １５ａ、１５ｂ 制御信号バスドライバ １６ａ、１６ｂ 制御ゲート １７ａ、１７ｂ 双方向データバスドライバ ２２ 出力照合回路（ＯＣＭＰ） ２４ａ、２４ｂ パルスカウンタ（ＣＮＴ）
Claims (9)
- 【請求項１】 複数個のマイクロコンピュータを用い、
その出力を比較して処理結果の相違を検出することによ
り処理の誤り、及び、自装置の故障を検出し、制御対象
を制御するフェイルセーフ制御装置において、複数のマ
イクロコンピュータの処理結果をバス上で比較すること
により誤りを検出する第１の処理装置と、複数のマイク
ロコンピュータの外部への出力を比較することにより誤
りを検出する第２の処理装置とを備え、前記第１の処理
装置は、時間依存性を持たないデータの処理を行い、前
記第２の処理装置は、時間依存性を持つデータの処理を
行うことを特徴とするフェイルセーフ制御装置。 - 【請求項２】 複数個のマイクロコンピュータを用い、
その出力を比較して処理結果の相違を検出することによ
り処理の誤り、及び、自装置の故障を検出し、制御対象
を制御するフェイルセーフ制御装置において、複数のマ
イクロコンピュータの処理結果をバス上で比較すること
により誤りを検出する第１の処理装置と、複数のマイク
ロコンピュータの外部への出力を比較することにより誤
りを検出する第２の処理装置とを備え、前記第１の処理
装置は、記憶装置に記憶されたデータに基づく処理を行
い、前記第２の処理装置は、制御対象とのデータの入出
力に関する処理を行うことを特徴とするフェイルセーフ
制御装置。 - 【請求項３】 複数個のマイクロコンピュータを用い、
その出力を比較して処理結果の相違を検出することによ
り処理の誤り、及び、自装置の故障を検出し、制御対象
を制御するフェイルセーフ制御装置において、複数のマ
イクロコンピュータの処理結果をバス上で比較すること
により誤りを検出する第１の処理装置と、複数のマイク
ロコンピュータの外部への出力を比較することにより誤
りを検出する第２の処理装置とを備え、前記第１の処理
装置は、出力がビット列等、数値として表される処理を
行い、前記第２の処理装置は、出力が信号のオン／オフ
等２値で表される処理を行うことを特徴とするフェイル
セーフ制御装置。 - 【請求項４】 前記第１処理装置において処理の誤りが
検出された場合、その処理誤りの検出情報を前記第２の
処理装置に伝送することを特徴とする請求項１、２また
は３記載のフェイルセーフ制御装置。 - 【請求項５】 前記第１の処理装置は、前記第２の処理
装置が必要とする制御パラメータを演算により求め、こ
の制御パラメータを第２の処理装置に伝送することを特
徴とする請求項１ないし４のうち１記載のフェイルセー
フ制御装置。 - 【請求項６】 前記第２の処理装置は、第１の処理装置
から受信した前記制御パラメータを第１の処理装置に返
送し、前記第１の処理装置は、自装置が送信した制御パ
ラメータと第２の処理装置から受信した制御パラメータ
とを照合することにより伝送誤りを検出することを特徴
とする請求項５記載のフェイルセーフ制御装置。 - 【請求項７】 前記第１の演算部は、第２の処理装置か
らの返送された制御パラメータにより伝送誤りを検出し
た場合、伝送誤り検出情報を第２の処理装置に伝送する
ことを特徴とする請求項６記載のフェイルセーフ制御装
置。 - 【請求項８】 前記第２の処理装置は、処理誤り検出情
報または伝送誤り検出情報を受信した場合、制御対象に
対する停止指令を発行することを特徴とする請求項４な
いし７のうち１記載のフェイルセーフ制御装置。 - 【請求項９】 前記第１の処理装置は、通信により送ら
れた先行列車位置に関する情報と、車上に記憶された路
線形状、速度制限、車両性能に関する情報を用いて列車
位置に対応した許容速度を計算する演算を行い、前記第
２の処理装置は、列車の現在位置、速度の計算及び許容
速度と列車速度の比較によりブレーキ指令、力行指令の
少なくとも一方を決定する演算を行うことを特徴とする
請求項１ないし８のうち１記載のフェイルセーフ制御装
置を使用した列車制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6092186A JPH07295844A (ja) | 1994-04-28 | 1994-04-28 | フェイルセーフ制御装置及び列車制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6092186A JPH07295844A (ja) | 1994-04-28 | 1994-04-28 | フェイルセーフ制御装置及び列車制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07295844A true JPH07295844A (ja) | 1995-11-10 |
Family
ID=14047417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6092186A Pending JPH07295844A (ja) | 1994-04-28 | 1994-04-28 | フェイルセーフ制御装置及び列車制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07295844A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011081052A1 (ja) * | 2009-12-28 | 2011-07-07 | 株式会社日立製作所 | Ｌｓｉ，鉄道用フェールセーフｌｓｉ，電子装置，鉄道用電子装置 |
| JP2012174221A (ja) * | 2011-02-24 | 2012-09-10 | Hitachi Ltd | 制御装置、通信制御装置及び列車制御装置、並びに列車制御システム |
| KR101234939B1 (ko) * | 2011-03-31 | 2013-02-19 | 주식회사 포스코아이씨티 | 열차 제어 모듈 및 이를 포함하는 신호 장치 |
| JP2013085318A (ja) * | 2011-10-06 | 2013-05-09 | Hitachi Ltd | フェールセーフ装置 |
| KR20150106605A (ko) * | 2014-03-12 | 2015-09-22 | 네오트랜스 주식회사 | 역 제어장치의 실시간 모니터링 시스템 및 그의 모니터링 방법 |
-
1994
- 1994-04-28 JP JP6092186A patent/JPH07295844A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011081052A1 (ja) * | 2009-12-28 | 2011-07-07 | 株式会社日立製作所 | Ｌｓｉ，鉄道用フェールセーフｌｓｉ，電子装置，鉄道用電子装置 |
| JP2011138852A (ja) * | 2009-12-28 | 2011-07-14 | Hitachi Ltd | Ｌｓｉ，鉄道用フェールセーフｌｓｉ，電子装置，鉄道用電子装置 |
| GB2489353A (en) * | 2009-12-28 | 2012-09-26 | Hitachi Ltd | LSI, fail-safe LSI for railways, electronic device, and electronic device for railways |
| JP2012174221A (ja) * | 2011-02-24 | 2012-09-10 | Hitachi Ltd | 制御装置、通信制御装置及び列車制御装置、並びに列車制御システム |
| KR101234939B1 (ko) * | 2011-03-31 | 2013-02-19 | 주식회사 포스코아이씨티 | 열차 제어 모듈 및 이를 포함하는 신호 장치 |
| JP2013085318A (ja) * | 2011-10-06 | 2013-05-09 | Hitachi Ltd | フェールセーフ装置 |
| KR20150106605A (ko) * | 2014-03-12 | 2015-09-22 | 네오트랜스 주식회사 | 역 제어장치의 실시간 모니터링 시스템 및 그의 모니터링 방법 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |