JPH0728740A - Data transfer device - Google Patents

Abstract

PURPOSE:To provide a data transfer device which can transfer a byte-based rectangular area with high efficiency in regard of the transfer of data carried out with bath width of two bytes or more. CONSTITUTION:For example, the rectangle data consisting of plural lines of 5 bytes each are transmitted for each word (2 bytes) through the buses 9a and 9b. If an odd line is noted under such conditions, the received data are sent to a device of a lower order as they are through the buses 2a and 2b. If the last word of the odd line is transferred, a lower order byte of the word is exchanged with a higher order byte of the word data on an even line to by received next. Thus the 1-word data are acquired and sent to the buses 2a and 2b. Thereafter a lower order byte of the immediately preceding word is exchanged with a higher order byte of the word to be received next for output of the 1-word data in an even line transfer mode.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明はデータ転送装置、詳しく
はバイト単位の矩形領域のデータの転送を行うデータ転
送装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data transfer device, and more particularly to a data transfer device for transferring data in a rectangular area in bytes.

【０００２】[0002]

【従来の技術】従来、ドットパターンを圧縮するための
装置は、図８のように構成されている。以下、図８を元
に従来の動作を説明する。2. Description of the Related Art Conventionally, an apparatus for compressing a dot pattern is constructed as shown in FIG. The conventional operation will be described below with reference to FIG.

【０００３】図示において、４はドットパターン記憶手
段、５はドットパターン圧縮回路、６はコンピュータシ
ステム本体部、７は圧縮データ記憶手段、８はコンピュ
ータシステム本体部から圧縮すべきドットパターンをド
ットパターン記憶手段に対して展開する際の制御信号、
９はコンピュータシステム本体部から圧縮すべきドット
パターンをドットパターン記憶手段に対して展開する際
の固定データバス、１０はドットパターン圧縮回路が圧
縮すべきドットパターンをドットパターン記憶手段から
読み出す際の制御信号、１１はドットパターン圧縮回路
が圧縮すべきドットパターンをドットパターン記憶手段
から読み出す際の固定データバス、１２はドットパター
ン圧縮回路が圧縮した圧縮データを圧縮データ記憶手段
に書き込む際の制御信号、１３はドットパターン圧縮回
路が圧縮した圧縮データを圧縮データ記憶手段に書き込
む際の固定データバス、１４はコンピュータシステム本
体部が圧縮データを圧縮データ記憶手段から読み出す際
の制御信号、１５はコンピュータシステム本体部が圧縮
データを圧縮データ記憶手段から読み出す際の固定デー
タバスである。In the figure, 4 is a dot pattern storage means, 5 is a dot pattern compression circuit, 6 is a computer system main body, 7 is compressed data storage means, and 8 is a dot pattern storage for a dot pattern to be compressed from the computer system main body. Control signal when deploying to the means,
Reference numeral 9 is a fixed data bus for expanding a dot pattern to be compressed from the computer system main unit into the dot pattern storage means, and 10 is control for reading a dot pattern to be compressed by the dot pattern compression circuit from the dot pattern storage means. A signal, 11 is a fixed data bus when the dot pattern compression circuit reads the dot pattern to be compressed from the dot pattern storage means, and 12 is a control signal when the compressed data compressed by the dot pattern compression circuit is written in the compressed data storage means. 13 is a fixed data bus when the compressed data compressed by the dot pattern compression circuit is written in the compressed data storage means, 14 is a control signal when the computer system main body reads the compressed data from the compressed data storage means, and 15 is the computer system main body. The compressed data A fixed data buses for reading from the storage means.

【０００４】以上の構成において、まずコンピュータシ
ステム６がドットパターン記憶手段４に対して圧縮すべ
きドットパターンを固定データバス９に出力し、制御信
号８を発行して書き込む。然る後ドットパターン圧縮回
路５はドットパターン記憶手段４に対して制御信号１０
を発行し固定データバス１１を通してドットパターンを
読み込み、ドットパターンデータの圧縮を行う。またド
ットパターン圧縮回路５はドットパターンデータの圧縮
データが生成されると圧縮データ記憶手段７に対して制
御信号１２を発行すると共に固定データバス１３を通し
て圧縮データ記憶手段７に圧縮データを書き込む。コン
ピュータシステム６は制御信号１４を発行して圧縮デー
タを固定データバス１５を通して取り込む。In the above structure, the computer system 6 first outputs the dot pattern to be compressed to the dot pattern storage means 4 to the fixed data bus 9 and issues the control signal 8 to write it. After that, the dot pattern compression circuit 5 sends a control signal 10 to the dot pattern storage means 4.
Is issued to read the dot pattern through the fixed data bus 11 to compress the dot pattern data. Further, when the compressed data of the dot pattern data is generated, the dot pattern compression circuit 5 issues the control signal 12 to the compressed data storage means 7 and writes the compressed data in the compressed data storage means 7 through the fixed data bus 13. Computer system 6 issues control signal 14 to capture the compressed data through fixed data bus 15.

【０００５】さらに詳細に図９を用いて説明する。図示
において、９１はコンピュータシステム本体部６がこれ
から圧縮しようとするビットマップデータ、９２はこれ
をワードバウンダリイ（ここでは１ワード＝２バイトと
して説明する）で構成される圧縮すべきドットデータの
２次元的イメージの一例を示している。図示における数
値、００、０１、０２、…はアドレスを示し、例えば数
値“００”はアドレス“００”を示し、そのアドレス
“００”に対する任意のドットデータが８ビットである
ことを示している。Further details will be described with reference to FIG. In the figure, 91 is bit map data to be compressed by the computer system main unit 6, and 92 is dot data to be compressed which is composed of a word boundary (here, 1 word = 2 bytes). An example of a dimensional image is shown. Numerical values 00, 01, 02, ... Shown in the figure represent addresses. For example, the numerical value “00” represents address “00”, indicating that arbitrary dot data for the address “00” is 8 bits.

【０００６】例えば、図８において固定データバス９及
び固定データバス１１が、処理スピードがバイト（８ビ
ット）よりも早くするために、ワード（１６ビット）で
構成する場合、コンピュータシステム６がドットパター
ン記憶手段４に圧縮すべきドットデータを転送すると、
ワード単位でデータ転送が行われる。例えばアドレス０
０をアクセスして一回の転送を行う場合、一回の転送で
アドレス００〜０１の１ワード（２バイト）のデータ転
送が行われる。従って、２回目のデータ転送はアドレス
０２をアクセスすることでアドレス０２〜０３のデータ
転送になる。このように順次ドットパターン記憶手段４
に対してデータ転送を行い、最終的に図９の符号９２に
示すワードバウンダリの２次元で構成される文字や図形
等のドットパターンがドットパターン記憶手段４に展開
される。For example, in FIG. 8, when the fixed data bus 9 and the fixed data bus 11 are formed of words (16 bits) in order to make the processing speed faster than bytes (8 bits), the computer system 6 uses a dot pattern. When the dot data to be compressed is transferred to the storage means 4,
Data transfer is performed in word units. Address 0
When 0 is accessed and one transfer is performed, one word (2 bytes) of data of addresses 00 to 01 is transferred in one transfer. Therefore, the second data transfer becomes the data transfer of the addresses 02 to 03 by accessing the address 02. In this way, the dot pattern storage means 4 is sequentially
Data is transferred to the dot pattern storage means 4, and finally a dot pattern such as a two-dimensional character or figure of a word boundary shown by reference numeral 92 in FIG. 9 is developed in the dot pattern storage means 4.

【０００７】ドットパターン圧縮回路５は通常、２次元
で構成されたドットパターンデータを圧縮するために１
ラインの長さ及び圧縮すべき１ラインのドット数を知
り、１ラインの長さの内の何ドットかを圧縮するという
動作を行う。このため、ドットパターン記憶手段４から
ドットパターンデータを読み込む際に、ドットパターン
データが展開されたドットパターン記憶手段４のスター
トアドレス、及び１ラインの長さを示す１ラインのドッ
ト数とワード数、ならびに全体の大きさを示すライン数
を設定し、それに従ってドットパターン記憶手段４から
ドットパターンデータを読み込む。固定データバス１１
の固定データバスがワードで構成されている場合、ドッ
トパターン圧縮回路５はドットパターン記憶手段４の展
開されているドットパターンを、前述したようにワード
単位で読み込みを行いデータ圧縮を行う。ここで、例え
ば第９図の符号９２のように、圧縮すべき２次元ドット
パターンデータがワード単位であれば、問題なく２ライ
ン目の先頭が、この場合アドレス０６になり、３ライン
目の先頭アドレスは０Ｃ、以下同様となって正常に圧縮
動作が行われる。The dot pattern compression circuit 5 is normally set to 1 in order to compress the dot pattern data formed in two dimensions.
The operation of knowing the line length and the number of dots in one line to be compressed and compressing some dots in the length of one line is performed. Therefore, when the dot pattern data is read from the dot pattern storage unit 4, the start address of the dot pattern storage unit 4 in which the dot pattern data is expanded, and the number of dots and the number of words in one line indicating the length of one line, Also, the number of lines indicating the overall size is set, and the dot pattern data is read from the dot pattern storage means 4 in accordance with the number. Fixed data bus 11
If the fixed data bus is composed of words, the dot pattern compression circuit 5 reads the developed dot pattern of the dot pattern storage means 4 in units of words as described above, and compresses the data. Here, if the two-dimensional dot pattern data to be compressed is a word unit, for example, as indicated by reference numeral 92 in FIG. 9, the head of the second line will be the address 06 in this case without any problem, and the head of the third line will be displayed. The address is 0C, and so on, and the compression operation is normally performed.

【０００８】[0008]

【発明が解決しようとする課題】しかしながら上記従来
例では、１ラインの長さがバイトバウンダリの２次元で
構成される文字や図形等のドットパターンである場合に
問題が起こる。例えば、本来図５の符号５２のように２
ライン目の先頭はアドレス０５でなければならないの
に、ドットパターン圧縮回路５は固定データバス１１が
ワード単位の固定データバスであるため、アドレス０５
のデータを１ライン目の最後のデータとしてアドレス０
４アクセス時に一緒に読み込んでしまい、２ライン目の
先頭データはアドレス０６となってしまう。However, in the above-mentioned conventional example, a problem occurs when the length of one line is a dot pattern such as a character or a figure formed by two-dimensional byte boundary. For example, as shown by reference numeral 52 in FIG.
Although the beginning of the line must be at address 05, the fixed pattern data bus 11 of the dot pattern compression circuit 5 is a fixed data bus in word units.
Address 0 as the last data of the first line
It is read together at the time of four accesses, and the first data of the second line becomes address 06.

【０００９】このような１ラインの長さがバイトバウン
ダリで構成されるようなドットパターンデータの場合
は、固定データバス９をバイト（８ビット）に設定し
て、コンピュータシステム６からドットパターン記憶手
段４へのデータをバイト単位に行えるようにすることで
解決できる。しかしながら、このようにすると、コンピ
ュータシステム６とドットパターン記憶手段４の間のデ
ータ転送効率が落ちるという問題点がある。In the case of dot pattern data in which the length of one line is composed of byte boundaries, the fixed data bus 9 is set to bytes (8 bits), and the computer system 6 allows the dot pattern storage means to operate. The problem can be solved by allowing the data to 4 to be byte-wise. However, this causes a problem that the data transfer efficiency between the computer system 6 and the dot pattern storage means 4 is lowered.

【００１０】また、符号５２で示すように、予めシステ
ム側６からドットパターン記憶手段４にビットマップデ
ータの展開を行う際１ラインの長さがバイトバウンダリ
イの場合は１ラインの最後のバイトデータの後にダミー
のバイトデータを付加し、２ライン目の先頭に１ライン
目の最後のワードバウンダリデータの最後のバイトデー
タを持ってくるという操作をすることも考えられるが、
この場合システム側６のソフトウェア動作が著しく煩雑
になり、その結果システムのパフォーマンスが低下する
という問題点がある。Further, as indicated by reference numeral 52, when the bit map data is expanded in advance from the system side 6 to the dot pattern storage means 4 when the length of one line is a byte boundary, the last byte data of one line is written. It is conceivable to add dummy byte data after the and add the last byte data of the last word boundary data of the first line to the beginning of the second line.
In this case, there is a problem that the software operation on the system side 6 becomes extremely complicated, and as a result, the system performance deteriorates.

【００１１】[0011]

【課題を解決するための手段】本発明は上記従来技術に
鑑みなされたものであり、２バイト以上のバス幅を持っ
たデータ転送において、バイト単位の矩形領域の転送を
効率良く行うことを可能にするデータ転送装置を提供し
ようとするものである。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned prior art, and in data transfer having a bus width of 2 bytes or more, it is possible to efficiently transfer a rectangular area in bytes. The present invention aims to provide a data transfer device.

【００１２】この課題を達成するため、本発明のデータ
転送装置は以下に示す構成を備える。すなわち、バイト
単位の矩形領域のデータを転送するデータ転送装置であ
って、前記矩形領域の１ラインデータをワード（２バイ
ト以上）単位に受信する受信手段と、少なくとも前記１
ラインを表すワード長に対するバイト単位の位相差を検
出する検出手段と、少なくとも連続する２ワードのデー
タ中のバイトデータの順序を入れ替え、１ワードデータ
として出力する出力手段と、前記検出手段の検出結果に
基づいて、前記出力手段におけるバイトデータの順序を
制御する制御手段を備える。In order to achieve this object, the data transfer apparatus of the present invention has the following configuration. That is, a data transfer device for transferring data in a rectangular area in bytes, the receiving means receiving 1 line data in the rectangular area in units of words (2 bytes or more), and at least the 1
Detecting means for detecting a phase difference in byte units with respect to a word length representing a line, output means for changing the order of byte data in at least two consecutive words of data, and outputting as one word data, and a detection result of the detecting means. And a control means for controlling the order of the byte data in the output means.

【００１３】[0013]

【作用】かかる本発明の構成において、検出した位相差
に基づいて、受信した連続する２ワードの中のバイトデ
ータの順序を入れ替えるよう制御手段が制御し、この制
御の下で１ワードを構築して出力手段が出力する。In the structure of the present invention, the control means controls the order of the byte data in the received continuous two words based on the detected phase difference, and one word is constructed under this control. Is output by the output means.

【００１４】[0014]

【実施例】以下、添付図面に従って本発明にかかる実施
例を詳細に説明する。Embodiments of the present invention will be described in detail below with reference to the accompanying drawings.

【００１５】図１は本発明のシステム構成の第１の実施
例を示し、図２は図１のデータ転送制御部の回路構成を
示している。また、図３、図４は図２の回路構成に於け
るタイミングチャートを示し、図５は実施例におけるビ
ットマップデータの展開状態、図６は実施例のデータの
アクセス方法、そして図７は実施例の動作フローチャー
トを示している。尚、先に説明した従来技術と同じ装置
や回路については同一符号を付した。FIG. 1 shows the first embodiment of the system configuration of the present invention, and FIG. 2 shows the circuit configuration of the data transfer control section of FIG. 3 and 4 are timing charts in the circuit configuration of FIG. 2, FIG. 5 is a developed state of bitmap data in the embodiment, FIG. 6 is a data access method of the embodiment, and FIG. 3 illustrates an example operational flow chart. The same reference numerals are given to the same devices and circuits as those of the prior art described above.

【００１６】各図に共通の各部を説明すると、図１、２
における符号１はデータ転送制御部である。２はデータ
転送制御部１からドットパターン記憶手段４へデータを
転送する固定データバスで、図２の符号２ａ、２ｂの２
つから構成されている（２ａは上位バイト、２ｂは下位
バイトを示す）。符号３はデータ転送制御部１からドッ
トパターン記憶手段４に対する制御信号で、図２のＣＳ
と対応している。Each part common to each drawing will be described with reference to FIGS.
Reference numeral 1 in FIG. 2 is a data transfer control unit. Reference numeral 2 denotes a fixed data bus for transferring data from the data transfer control unit 1 to the dot pattern storage unit 4, and reference numeral 2a and 2b in FIG.
(2a indicates an upper byte, 2b indicates a lower byte). Reference numeral 3 is a control signal from the data transfer control unit 1 to the dot pattern storage means 4, which is CS in FIG.
It corresponds to.

【００１７】符号８はコンピュータシステム本体部６が
ドットパターン記憶手段４にドットパターンデータを転
送する際に、コンピュータシステム本体部からデータ転
送制御部へ送られる制御信号で、図２の符号８ａ（図
３、４のＣＰＵ（これはコンピュータシステム本体部か
らドットパターン記憶手段へのアクセス最中であること
を示す制御信号））、図２の符号８ｂ（図３、４のＣＫ
（システムクロック））、符号８ｃ（図３、４の符号Ａ
ＣＫ（コンピュータシステム本体部からのアクセスに対
するアクノレッジ信号））からなる。Reference numeral 8 is a control signal sent from the computer system main body section to the data transfer control section when the computer system main body section 6 transfers the dot pattern data to the dot pattern storage means 4, and reference numeral 8a in FIG. CPUs 3 and 4 (this is a control signal indicating that the computer system main unit is in the process of accessing the dot pattern storage means), reference numeral 8b in FIG. 2 (CK in FIGS. 3 and 4)
(System clock), code 8c (code A in FIGS. 3 and 4)
CK (acknowledge signal for access from the computer system main body).

【００１８】符号９はコンピュータシステム本体部から
データ転送制御部にデータを転送する固定データバス
で、図２に示す如く、符号９ａ（上位バイト）、符号９
ｂ（下位バイト）からなる。Reference numeral 9 is a fixed data bus for transferring data from the main body of the computer system to the data transfer control unit. As shown in FIG. 2, reference numeral 9a (upper byte), reference numeral 9
b (lower byte).

【００１９】その他の構成については、先に説明した従
来例で述べた第８図の各部と対応している。Other configurations correspond to the respective parts of FIG. 8 described in the above-mentioned conventional example.

【００２０】次に図２に示したデータ転送制御部１にお
いて、先に触れていないものを説明する。Next, the data transfer control unit 1 shown in FIG. 2 which has not been mentioned above will be described.

【００２１】図示において、１０１はＭｏｄｅＦＬＡＧ
レジスタであって、コンピュータシステム本体６から送
られてくるドットパターンがバイトバウンダリイである
かワードバウンダリイであるかを示すデータを記憶す
る。このＭｏｄｅＦＬＡＧレジスタ１０１からは２ビッ
トの信号が出力され、それぞれがＢｕｆｆｅｒ１０６ａ
〜Ｂｕｆｆｅｒ１０６ｄの供給され、それぞれのＢｕｆ
ｆｅｒに供給されている信号を通過／非通過を制御する
ために用いられる。尚、このＭｏｄｅＦＬＡＧレジスタ
１０１に記憶保持されるデータは、コンピュータシステ
ム本体６からの指示に従う（詳細は後述する）。In the figure, 101 is a ModeFLAG.
It is a register and stores data indicating whether the dot pattern sent from the computer system body 6 is a byte boundary or a word boundary. A 2-bit signal is output from the ModeFLAG register 101, and each of them outputs the Buffer 106a.
~ Buffer 106d supplied, each Buf
It is used to control passage / non-passage of the signal supplied to the fer. The data stored and held in the ModeFLAG register 101 follows an instruction from the computer system body 6 (details will be described later).

【００２２】１０２はこれから転送するドットパターン
データの１ラインのワード数を設定するレジスタと、Ｃ
ＰＵ信号によってそれをカウントアップしその結果をＭ
ｏｄｅＦｌａｇレジスタ１０１やＬａｔｃｈＣｏｎｔｒ
ｏｌ部１０３に知らせるＷｃｕｎｔ部である。Ｌａｔｃ
ｈＣｏｎｔｒｏｌ部１０３はＷｃｏｕｎｔ部１０２から
きた信号を基にしてＬａｔｃｈ部１０７ａ〜１０７ｃへ
ラッチタイミング信号を出力すると共に、先に示したＭ
ｏｄｅＦＬＡＧレジスタ１０１に上記内容のデータを出
力する。Reference numeral 102 denotes a register for setting the number of words in one line of dot pattern data to be transferred, and C
It is counted up by the PU signal and the result is M
odeFlag register 101 and LatchContr
It is a Wcount section that informs the ol section 103. Latc
The hControl unit 103 outputs a latch timing signal to the Latch units 107a to 107c based on the signal received from the Wcount unit 102, and the above-described M
The data having the above contents is output to the odeFLAG register 101.

【００２３】１０４はＣｓＣｏｎｔｒｏｌ部であって、
ＬａｔｃｈＣｏｎｔｒｏｌ部１０３からきた信号を元に
ドットパターン記憶部４に対するアクセスタイミングを
制御し、またＬａｔｃｈ部１０７ａ〜１０７ｂに対して
データアウトプットタイミングを制御する信号を出力す
る。１０５はＷｃｏｕｎｔ部１０２からきた信号を元に
コンピュータシステム本体６に対し、アクノレッジ信号
を返すＡｃｋＣｏｎｔｒｏｌ部である。Reference numeral 104 is a CsControl section,
Based on the signal from the Latch Control unit 103, it controls the access timing with respect to the dot pattern storage unit 4, and outputs a signal for controlling the data output timing to the Latch units 107a and 107b. Reference numeral 105 is an AckControl section that returns an acknowledge signal to the computer system body 6 based on the signal from the Wcount section 102.

【００２４】以下、具体的な動作をこれらの図を用いて
説明する。The specific operation will be described below with reference to these figures.

【００２５】尚、転送すべきデータは第５図の符号５１
のようにコンピュータシステム本体６に既に用意されて
いるとする。また、１ラインが５バイトで８ラインの２
次元データとして圧縮動作を行う場合を説明する。The data to be transferred is indicated by reference numeral 51 in FIG.
As described above, it is assumed that the computer system body 6 has already been prepared. Also, 1 line is 5 bytes and 8 lines are 2
A case where the compression operation is performed as the dimensional data will be described.

【００２６】さて、図６に示すように、ＥＶＥＮライン
（偶数ライン）の時に、１ライン前のＯＤＤライン（奇
数ライン）の最後のワードから１ラインに設定されてい
るワード数分アクセスして、最初のワード内の１バイト
目を無視し、次の、ワードの１バイト目と組み合わせて
１ワードにすればよいことが分かる。Now, as shown in FIG. 6, when the EVEN line (even line) is accessed, the last word of the ODD line (odd line) one line before is accessed by the number of words set in one line, It can be seen that the first byte in the first word can be ignored and the next byte can be combined with the first byte to make one word.

【００２７】次に、具体的な動作を第７図にフローチャ
ートを用いて説明すると次のような手順になる。Next, the specific operation will be described with reference to the flowchart of FIG.

【００２８】（１）データ転送システム部がこれから転
送するデータがバイトバウンダリイ出あることをＭｏｄ
ｅＦｌａｇレジスタ１０１にセットする。(1) Modifies that the data to be transferred by the data transfer system section is in byte boundary mode.
Set in the eFlag register 101.

【００２９】（２）１ラインの転送ワード数をセットす
る（この場合３ワードであるから０Ｄセットする）。(2) The number of transfer words for one line is set (0D is set because it is 3 words in this case).

【００３０】（３）最初はＯｄｄライン出あるため第７
図のＯｄｄへ進み、Ｗｃｕｎｔ内部のカウンタに（２）
でセットされた値がロードされる。(3) Seventh because there is an Odd line at the beginning
Go to Odd in the figure, and set the counter inside Wcount (2)
The value set by is loaded.

【００３１】（４）コンピュータシステム本体部からド
ットパターン記憶手段に対してワードの転送要求（アド
レス００、アドレス０１）が発生する（第７図ＣＰＵＡ
ｃｃｅｓｓＩＮ）。(4) A word transfer request (address 00, address 01) is issued from the computer system main body to the dot pattern storage means (FIG. 7 CPUA).
ccessIN).

【００３２】（５）最初はＯｄｄラインであるからＭｏ
ｄｅＦＬＡＧレジスタ１０１はＢｕｆｆｅｒＡ及びＢｕ
ｆｆｅｒＣをｅｎａｂｌｅ状態にする。(5) Since it is the Odd line at the beginning, Mo
The deFLAG register 101 has BufferA and Bu.
Set fferC to the enable state.

【００３３】（６）アドレス００のデータはＢｕｆｆｅ
ｒＡからＬａｔｃｈＡに、アドレス０１のデータはＢｕ
ｆｆｅｒＣからＬａｔｃｈＢに接続され、１０３からの
制御信号（ＬＴ０、ＬＴ１）によりそれぞれＬａｔｃｈ
ＡおよびＬａｔｃｈＢにラッチされる。(6) Data at address 00 is Buffer
From rA to LatchA, the data at address 01 is Bu
FFerC is connected to LatchB, and each Latch is controlled by a control signal (LT0, LT1) from 103.
Latched to A and LatchB.

【００３４】（７）ＣＳｃｏｎｔｒｏｌ部１０４はデー
タがそろったところで、ドットパターン記憶部４に対し
て制御信号を発行する。(7) The CScontrol section 104 issues a control signal to the dot pattern storage section 4 when the data is available.

【００３５】（８）またＬａｔｃｈＡ１０７ａおよびＬ
ａｔｃｈＢ１０７ｂのアウトプットをｅｎａｂｌｅにし
て、ドットパターン記憶手段に対してアドレス００およ
びアドレス０１のワード転送を実行する。以上の結果、
データバス９上に出力された１ワード（実施例では１ワ
ードは２バイトとしている）のデータは、データバス２
から出力されることになる。(8) Latch A107a and L
The output of the touchB 107b is set to enable, and the word transfer of the address 00 and the address 01 is executed to the dot pattern storage means. As a result of the above,
The data of 1 word (1 word is 2 bytes in the embodiment) output on the data bus 9 is the data bus 2
Will be output from.

【００３６】（９）ＡＣＫｃｏｎｔｒｏｌ部１０５はコ
ンピュータシステム本体部に対して転送の終了（次のワ
ードデータの転送許可）を知らせるＡｃｋｎｏｒｅｇｅ
信号を発行する。(9) The ACKcontrol unit 105 notifies the computer system main unit of the end of the transfer (transfer permission of the next word data).
Issue a signal.

【００３７】（１０）Ｗｃｏｕｎｔ１０２内部のワード
カウンタを＋１（すなわち０Ｅ）にする。(10) The word counter inside the Wcount 102 is set to +1 (that is, 0E).

【００３８】（１１）Ｗｃｏｕｎｔ１０２内部のワード
カウンターがフル（この場合０Ｆ）でない場合は、再び
コンピュータシステム本体部からドットパターン記憶手
段に対して次のワードの転送要求（アドレス０２、アド
レス０３）が発生するのを待ち、転送要求がきた場合は
上記（５）〜（１０）を繰り返す。この時点で、データ
は図５の符号５２の１ライン目のように展開されてい
る。(11) If the word counter in Wcount 102 is not full (0F in this case), the computer system main body again issues a transfer request (address 02, address 03) of the next word to the dot pattern storage means. Wait for the transfer to be performed, and if a transfer request is received, the above (5) to (10) are repeated. At this point, the data has been expanded as shown by the first line of reference numeral 52 in FIG.

【００３９】（１２）Ｗｃｏｕｎｔ１０２内部のワード
カウンターがフル（この場合０Ｆ）になった場合は、１
ライン目の転送が終了したと判断して、図７のＥＶＥＮ
へ処理を進める。(12) 1 if the word counter inside Wcount 102 is full (0F in this case)
When it is judged that the transfer of the line has ended, the EVEN of FIG.
Proceed to.

【００４０】（１３）２ライン目の転送ワード数を確認
するために、（２）でセットされている値（０Ｄ）がＷ
ｃｏｕｎｔ１０２内部のカウンタにロードされる。(13) In order to confirm the number of transfer words in the second line, the value (0D) set in (2) is set to W.
It is loaded into the counter inside the count 102.

【００４１】（１４）ＥＶＥＮラインであるのでコンピ
ュータシステム本体部は、コンピュータシステム本体側
のドットパターン記憶部に対して、１ライン前の最後の
ワードデータ（アドレス０４およびアドレス０５）に対
してアクセスを行い、それをドットパターン記憶手段４
に展開するアクセスを行う。(14) Since it is the EVEN line, the computer system main body section accesses the last word data (address 04 and address 05) one line before in the dot pattern storage section of the computer system main body side. The dot pattern storage means 4
Access to expand to.

【００４２】（１５）ＥＶＥＮラインであるからＭｏｄ
ｅＦＬＡＧレジスタ１０１はＢｕｆｆｅｒＢおよびＢｕ
ｆｆｅｒＤをｅｎａｂｌｅにする。(15) Mod because it is an EVEN line
The eFLAG register 101 has BufferB and Bu.
Set ffferD to enable.

【００４３】（１６）アドレス０４のデータはＢｕｆｆ
ｅｒＢからＬａｔｃｈＢに、アドレス０５のデータはＢ
ｕｆｆｅｒＤからＬａｔｃｈＣに接続され、更に、Ｌａ
ｔｃｈｃｏｎｔｒｏｌ部１０３の制御信号（ＬＴ０）に
よりそれぞれＬａｔｃｈＢおよびＬａｔｃｈＣにラッチ
される。(16) The data at address 04 is Buff
From erB to LatchB, the data at address 05 is B
It is connected from "bufferD" to "LatchC",
LatchB and LatchC are latched by the control signal (LT0) of the tchcontrol unit 103, respectively.

【００４４】（１７）次のＣＰＵアクセスが生じる前
に、ＬａｔｃｈＣのデータをＬａｔｃｈＡにラッチす
る。この結果、入力された１ワードの上位バイトと下位
バイトは交換されて状態になる。(17) The data in LatchC is latched in LatchA before the next CPU access occurs. As a result, the upper byte and the lower byte of the input 1 word are exchanged to be in the state.

【００４５】（１８）ＡＣＫｃｏｎｔｒｏｌ部１０５は
コンピュータシステム本体部に対して転送の終了を知ら
せるＡｃｋｎｏｒｅｇｅ信号を発行する。(18) The ACKcontrol unit 105 issues an Acknowledge signal to the computer system main unit to notify the end of the transfer.

【００４６】（１９）Ｗｃｏｕｎｔ１０２内部のワード
カウンターを＋１（すなわち０Ｅ）にする。(19) The word counter inside Wcount 102 is set to +1 (that is, 0E).

【００４７】（２０）次のＣＰＵアクセス（すなわちア
ドレス０６およびアドレス０７）が生じる。(20) The next CPU access (ie address 06 and address 07) occurs.

【００４８】（２１）アドレス０６のデータはＢｕｆｆ
ｅｒＢからＬａｔｃｈＢに、アドレス０７のデータはＢ
ｕｆｆｅｒＤからＬａｔｃｈＣに接続され、更にＬａｔ
ｃｈｃｏｎｔｒｏｌ部１０３からの制御信号（ＬＴ０）
によりそれぞれＬａｔｃｈＢおよびＬａｔｃｈＣにラッ
チされる。(21) The data at address 06 is Buff
From erB to LatchB, the data at address 07 is B
It is connected from latchD to LatchC, and further Lat
Control signal (LT0) from the chcontrol unit 103
Are latched by LatchB and LatchC, respectively.

【００４９】（２２）ＬａｔｃｈＡには（１７）でラッ
チされたデータ（アドレス０５のデータ）があり、一方
ＬａｔｃｈＢにはアドレス０６のデータがラッチされ
る。(22) LatchA has the data (data at address 05) latched in (17), while LatchB latches the data at address 06.

【００５０】（２３）１０４はこのタイミングでデータ
がそろったものとし、ドットパターン記憶部４に対して
制御信号を発行する。At (23) 104, the data is gathered at this timing, and a control signal is issued to the dot pattern storage section 4.

【００５１】（２４）またＬａｔｃｈＡおよびＬａｔｃ
ｈＢのアウトプットをｅｎａｂｌｅにして、ドットパタ
ーン記憶手段に対してアドレス０５およびアドレス０６
のワード転送を実行する。(24) Latch A and Latch
The output of hB is enabled, and the address 05 and the address 06 are sent to the dot pattern storage means.
Execute the word transfer of.

【００５２】すなわち、このタイミングで第５図の符号
５２の２ライン目の先頭ワード（アドレス０５およびア
ドレス０６）がドットパターン記憶手段に展開される。That is, at this timing, the first word (address 05 and address 06) of the second line indicated by reference numeral 52 in FIG. 5 is developed in the dot pattern storage means.

【００５３】（２５）次のＣＰＵアクセスが生じる前
に、ＬａｔｃｈＣのデータ（アドレス０７）をＬａｔｃ
ｈＡにラッチする。(25) Before the next CPU access occurs, the data of LatchC (address 07) is changed to Latch.
Latch to hA.

【００５４】（２６）ＡＣＫｃｏｎｔｒｏｌ部１０５は
コンピュータシステム本体部に対して転送の終了を知ら
せるＡｃｋｎｏｒｅｇｅ信号を発行する。(26) The ACKcontrol unit 105 issues an Acknowledge signal to the computer system main unit to notify the end of the transfer.

【００５５】（２７）Ｗｃｏｕｎｔ部１０２内部のワー
ドカウンターを＋１（すなわち０Ｆ）にする。(27) The word counter inside the Wcount unit 102 is set to +1 (that is, 0F).

【００５６】（２８）Ｗｃｏｕｎｔ部１０２内部のワー
ドカウンタがフル（この場合０Ｆ）でない場合は、再び
コンピュータシステム本体部からドットパターン記憶手
段に対して次のワード転送要求が発行するのを待ち、転
送要求がきた場合は上記（２０）〜（２５）を繰り返
す。(28) If the word counter in the Wcount unit 102 is not full (0F in this case), wait for the next word transfer request from the computer system main unit to be issued to the dot pattern storage unit again, and transfer. When there is a request, the above (20) to (25) are repeated.

【００５７】ここで、ＥＶＥＮの１ライン最後のワード
（ＬａｓｔＷｏｒｄ）転送である場合は、以下に説明す
る処理を行う。Here, in the case of the last word (LastWord) transfer of one line of EVEN, the processing described below is performed.

【００５８】（２９）ＥＶＥＮの１ラインの最後のワー
ド（ＬａｓｔＷｏｒｄ）転送である場合、ＣＰＵ転送要
求（この場合アドレス０８およびアドレス０９）が入力
される。(29) In the case of the last word (LastWord) transfer of one line of EVEN, a CPU transfer request (address 08 and address 09 in this case) is input.

【００５９】（３０）ＥＶＥＮラインであるからＭｏｄ
ｅＦＬＡＧレジスタ１０１はＢｕｆｆｅｒＢおよびＢｕ
ｆｆｅｒＤをｅｎａｂｌｅにする。(30) Since it is an EVEN line, Mod
The eFLAG register 101 has BufferB and Bu.
Set ffferD to enable.

【００６０】（３１）アドレス０８のデータはＢｕｆｆ
ｅｒＢからＬａｔｃｈＢに、アドレス０９のデータはＢ
ｕｆｆｅｒＤからＬａｔｃｈＣに接続され、Ｌａｔｃｈ
ｃｏｎｔｒｏｌ部１０３からの制御信号（ＬＴ０）によ
りそれぞれＬａｔｃｈＢおよびＬａｔｃｈＣにラッチさ
れる。(31) The data at address 08 is Buff
From erB to LatchB, the data at address 09 is B
connected from latchD to LatchC, Latch
Latch B and Latch C are latched by a control signal (LT0) from the control unit 103, respectively.

【００６１】一方、ＬａｔｃｈＡには（２５）でラッチ
されたデータ（アドレス０７のデータ）があり、この時
点でＬａｔｃｈＡにはアドレス０７のデータがＬａｔｃ
ｈＢにはアドレス０８のデータがそろう。On the other hand, LatchA has the data (data at address 07) latched at (25), and at this point, LatchA is the data at address 07 in LatchA.
The data of address 08 is included in hB.

【００６２】（３２）ＣＳｃｏｎｔｒｏｌ部１０４はこ
のタイミングでデータがそろったものとし、ドットパタ
ーン記憶手段に対して制御信号を発行する。(32) The CScontrol section 104 assumes that the data is complete at this timing, and issues a control signal to the dot pattern storage means.

【００６３】（３３）またＬａｔｃｈＡおよびＬａｔｃ
ｈＢのアウトプットをｅｎａｂｌｅにして、ドットパタ
ーン記憶手段４に対してアドレス０７およびアドレス０
８のワード転送を実行する。(33) Latch A and Latch
The output of hB is enabled, and the address pattern 0
8 word transfers are performed.

【００６４】（３４）ＬａｔｃｈＣにラッチされている
アドレス０９のデータも転送しなければならないので、
ＬａｔｃｈＣのデータ（アドレス０９）をＬａｔｃｈＡ
にラッチする。(34) Since the data at address 09 latched in LatchC must also be transferred,
LatchC data (address 09) is returned to LatchA
Latch to.

【００６５】（３５）この時点で、ＬａｔｃｈＡにはア
ドレス０９のデータがＬａｔｃｈＢにはアドレス０８の
データがそろう（上位のアドレス０９が正確に転送でき
ればよいので下位バイトがアドレス０８でも問題ない）
ので、ＣＳｃｏｎｔｒｏｌ部１０４はこのタイミングで
データがそろったものとし、ドットパターン記憶手段４
に対して制御信号を発行する。(35) At this point, LatchA has data at address 09 and LatchB has data at address 08 (it suffices that the upper address 09 can be transferred accurately, so that the lower byte has address 08).
Therefore, it is assumed that the CScontrol unit 104 has the data at this timing, and the dot pattern storage unit 4
Issue a control signal to.

【００６６】（３６）またＣＳｃｏｎｔｒｏｌ部１０４
は、ＬａｔｃｈＡおよびＬａｔｃｈＢのアウトプットを
ｅｎａｂｌｅし、ドットパターン記憶手段に対してアド
レス０９およびアドレス０８のワード転送を実行する。(36) Also, the CScontrol section 104
Enables the outputs of LatchA and LatchB, and executes the word transfer of address 09 and address 08 to the dot pattern storage means.

【００６７】すなわち、このタイミングで第５図（ｂ）
の２ライン目のようにドットパターン記憶手段に展開さ
れる。That is, at this timing, FIG.
Is developed in the dot pattern storage means as in the second line.

【００６８】（３７）ＡＣＫｃｏｎｔｒｏｌ部１０５は
コンピュータシステム本体部に対して転送終了の知らせ
るＡｃｋｎｏｒｅｇｅ信号を発行する。(37) The ACKcontrol unit 105 issues an Acknowledge signal to the computer system main unit to notify the end of the transfer.

【００６９】（３８）以降（３）〜（３７）を必要とす
る分繰り返す。(38) and subsequent steps (3) to (37) are repeated as many times as necessary.

【００７０】以上の説明を、実際の信号の動きで説明す
ると図３及び図４のようになる。The above description will be explained with reference to actual signal movements as shown in FIGS.

【００７１】すなわち図３は通常のワード転送時、ある
いはバイトバウンダリ転送時のＯｄｄライン時における
動作を示し、図４はバイトバウンダリ転送時のＥｖｅｎ
ライン時における動作を示している。That is, FIG. 3 shows an operation at the time of normal word transfer or at the time of Odd line at the time of byte boundary transfer, and FIG. 4 shows Even at the time of byte boundary transfer.
The operation at the time of line is shown.

【００７２】ここで特徴的なのは、第４図つまりバイト
バウンダリ転送時のＥｖｅｎライン時における動作であ
り、最初のＣＰＵからのアクセスに対してそのデータを
内部にラッチし次のワード転送データが入力された時、
はじめてドットパターン記憶手段に対してアクセスが行
われることと、最後の１ワード転送時においてはドット
パターン記憶手段に対するアクセスをＣＰＵからのアク
セス１回に対し２回行い、そのためＣＰＵに対するＡｃ
ｋｎｏｒｅｇｅ信号の発行タイミングを遅らせることで
ある。The characteristic here is the operation at the time of the Even line at the time of byte boundary transfer in FIG. 4, in which the data is latched internally and the next word transfer data is input in response to the access from the first CPU. When
When the dot pattern storage means is accessed for the first time, and when the last one word is transferred, the dot pattern storage means is accessed twice for each access from the CPU.
This is to delay the issue timing of the knowledge signal.

【００７３】尚、実施例のシステム構成を図１０に示す
ようにドットパターン記憶手段とドットパターン記憶回
路の間に設けてドットパターン圧縮回路が圧縮すべきド
ットパターンをドットパターン記憶手段から読み出す際
の制御信号によって第１の実施例の説明通りに、第２図
のデータ転送制御部が動作しこの場合ドットパターン記
憶手段に対してコンピュータシステム本体部は通常のワ
ード転送のデータ転送を行い、２次元化を実現するのは
ドットパターン圧縮回路がデータを取り込む時に実行さ
れる。When the system configuration of the embodiment is provided between the dot pattern storage means and the dot pattern storage circuit as shown in FIG. 10, the dot pattern to be compressed by the dot pattern compression circuit is read from the dot pattern storage means. As described in the first embodiment, the control signal causes the data transfer control unit shown in FIG. 2 to operate. In this case, the computer system main unit transfers the data in the normal word transfer to the dot pattern storage means, and the two-dimensional data is transferred. The realization is realized when the dot pattern compression circuit fetches data.

【００７４】また、上記実施例では１ワード２バイトの
例として説明したが、３２ビットやそれ以上のバス幅に
適応させるようにしても良い。例えば３２ビット（４バ
イト）データ転送の場合には、最低でも４ライン単位に
位相を揃えるようにすれば実現できる。In the above embodiment, one word and two bytes are described as an example, but it may be adapted to a bus width of 32 bits or more. For example, in the case of 32-bit (4 byte) data transfer, it can be realized by aligning the phases in units of at least 4 lines.

【００７５】以上説明したように本発明は、転送するデ
ータのバウンダリを設定する手段と、転送しているデー
タがＯｄｄあるいはＥｖｅｎラインのどちらかを判定す
る手段を設け、ダイナミックにバウンダリの異なる２次
元データのデータ転送が可能となったことで、システム
のパフォーマンスを落とすことなく２次元データの圧縮
が行えるという効果がある。As described above, the present invention is provided with means for setting the boundary of the data to be transferred and means for determining whether the transferred data is in the odd or even line, and two-dimensionally having different boundaries dynamically. Since data can be transferred, there is an effect that two-dimensional data can be compressed without degrading system performance.

【００７６】[0076]

【発明の効果】以上説明した様に本発明によれば、バイ
ト単位の矩形領域の転送を効率良く行うことが可能にな
る。As described above, according to the present invention, it is possible to efficiently transfer a rectangular area in bytes.

【００７７】[0077]

【図面の簡単な説明】[Brief description of drawings]

【図１】実施例のシステム構成を示す図である。FIG. 1 is a diagram showing a system configuration of an embodiment.

【図２】図１におけるデータ転送制御部の回路構成を示
す図である。FIG. 2 is a diagram showing a circuit configuration of a data transfer control unit in FIG.

【図３】図２の回路構成におけるタイミングチャートで
ある。FIG. 3 is a timing chart in the circuit configuration of FIG.

【図４】図２の回路構成におけるタイミングチャートで
ある。FIG. 4 is a timing chart in the circuit configuration of FIG.

【図５】実施例におけるビットマップデータの展開状態
を示す図である。FIG. 5 is a diagram showing a developed state of bitmap data in the embodiment.

【図６】実施例におけるデータのアクセス方法を説明す
る図である。FIG. 6 is a diagram illustrating a data access method according to an embodiment.

【図７】実施例のデータ転送制御部の動作フローを示す
図である。FIG. 7 is a diagram showing an operation flow of a data transfer control unit of the embodiment.

【図８】従来のシステム構成を示す図である。FIG. 8 is a diagram showing a conventional system configuration.

【図９】従来のビットマップ展開処理を示す図である。FIG. 9 is a diagram showing a conventional bitmap expansion process.

【図１０】他の実施例におけるシステム構成を示す図で
ある。FIG. 10 is a diagram showing a system configuration in another embodiment.

【符号の説明】[Explanation of symbols]

１ データ転送制御部 ２、９、１１、１３及び１５ 固定データバス ３ ＣＳ信号 ４ ドットパターン記憶手段 ５ ドットパターン圧縮回路 ６ コンピュータシステム本体 ７ 圧縮データ記憶手段 ８、１０、１２及び１４ 制御信号 1 data transfer control section 2, 9, 11, 13 and 15 fixed data bus 3 CS signal 4 dot pattern storage means 5 dot pattern compression circuit 6 computer system body 7 compressed data storage means 8, 10, 12 and 14 control signal

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 バイト単位の矩形領域のデータを転送す
るデータ転送装置であって、 前記矩形領域の１ラインデータをワード（２バイト以
上）単位に受信する受信手段と、 少なくとも前記１ラインを表すワード長に対するバイト
単位の位相差を検出する検出手段と、 少なくとも連続する２ワードのデータ中のバイトデータ
の順序を入れ替え、１ワードデータとして出力する出力
手段と、 前記検出手段の検出結果に基づいて、前記出力手段にお
けるバイトデータの順序を制御する制御手段を備えるこ
とを特徴とするデータ転送装置。1. A data transfer device for transferring data in a rectangular area in units of bytes, the receiving means receiving 1 line data of the rectangular area in units of words (2 bytes or more), and at least the 1 line. Detecting means for detecting a phase difference in byte units with respect to word length, output means for changing the order of byte data in at least two consecutive words of data, and outputting as 1-word data, based on the detection result of the detecting means. A data transfer device comprising control means for controlling the order of byte data in the output means. 【請求項２】 前記矩形領域はドットパターンであっ
て、出力対称装置は前記ドットパターンを圧縮する装置
であることを特徴とする請求項第１項に記載のデータ転
送装置。2. The data transfer device according to claim 1, wherein the rectangular area is a dot pattern, and the output symmetric device is a device that compresses the dot pattern.