JPH0728715A - バス駆動回路及びそれを用いた集積回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 ＬＳＩのバスにおいて、消費電力が小さく、
また、バスのビット幅を広げても殆ど消費電力が増大し
ないバス駆動回路を提供する。 【構成】 データ信号線と制御信号線から成るバス線
（DB＿1〜n、DB＿low、DB＿dmy）と、送信端の駆動回路
であるスイッチング回路（MN＿1〜n、MN＿low）と、該
バス線の伝送路の配線容量を再配分するための制御回路
で（DB＿1〜n、DB＿low）をプリチャージする手段（PRE
P＿1〜n、PREP＿low）と、配線（DB＿dmy）をプリディ
スチャージする手段（PREN＿dmy）を具備し、スイッチ
ング回路（MN＿1〜n、MN＿low）は配線（DB＿1〜n、DB
＿low）と配線（DB＿dmy）との間の導通／非導通を制御
し、スイッチング回路（MN＿1〜n）はビット信号（DOUT
＿1〜n）と制御信号（EN）に応答し、スイッチング回路
（MN＿low）は制御信号（EN）に応答する。送信端から
の信号を上記伝送路を介して受信端で検出する検出回路
から成る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＬＳＩに関し、特にマイ
クロプロセッサのバス駆動回路に関する。

【０００２】

【従来の技術】一般にマイクロプロセッサでは、バスを
用いて機能ブロック間のデータ転送を行なう。従来から
用いられているバスの構成を図３（ａ）に、また、各信
号のタイミングチャートを図３（ｂ）に示した。このバ
スの動作を以下に簡潔に説明する。

【０００３】図３では、機能ブロックＡから送信された
ｎビット（ｎは正の整数）のデータ（ＤＯＵＴ＿１、Ｄ
ＯＵＴ＿２、・・・、ＤＯＵＴ＿ｎ）が機能ブロックＢ
で受信される（ＤＩＮ＿１、ＤＩＮ＿２、・・・、ＤＩ
Ｎ＿ｎ）場合につき動作上必要な構成要素のみ示してあ
る。ｎビットのバスを構成するｎ本の配線（ＤＢ＿１、
ＤＢ＿２、・・・、ＤＢ＿ｎ）は時刻ｔ０において電源
電圧（ＶＣＣ）にプリチャージされている。時刻ｔ１に
おいて機能ブロックＡの活性化信号（ＥＮ）がハイレベ
ル（ＶＣＣ）となると、ＤＯＵＴ＿ｉ（ｉ＝１、２、・
・・、ｎ）がロウレベル（０Ｖ）ならばｎチャネルＭＯ
ＳＦＥＴ（ＭＮ＿ｉ）がオンになり、配線（ＤＢ＿ｉ）
の電位がロウレベル（０Ｖ）となる。ＤＯＵＴ＿ｉがハ
イレベル（ＶＣＣ）ならばｎチャネルＭＯＳＦＥＴ（Ｍ
Ｎ＿ｉ）はオフ状態を保ち配線（ＤＢ＿ｉ）の電位はハ
イレベル（ＶＣＣ）のままとなる。かくして、機能ブロ
ックＡのｎビットの信号（ＤＯＵＴ＿１、ＤＯＵＴ＿
２、・・・、ＤＯＵＴ＿ｎ）がｎビットのバス（ＤＢ＿
１、ＤＢ＿２、・・・、ＤＢ＿ｎ）に出現する。時刻ｔ
２において機能ブロックＢの制御信号（ＣＫ）がハイレ
ベル（ＶＣＣ）となると、フリップフロップ（ＦＦ＿
１、ＦＦ＿２、・・・、ＦＦ＿ｎ）にそれぞれデータ
（ＤＢ＿１、ＤＢ＿２、・・・、ＤＢ＿ｎ）が取り込ま
れ、ＤＩＮ＿１、ＤＩＮ＿２、・・・、ＤＩＮ＿ｎとし
て受信される。時刻ｔ３においてプリチャージ信号（Ｐ
ＲＥ）がハイレベル（ＶＣＣ）となると、配線（ＤＢ＿
１、ＤＢ＿２、・・・、ＤＢ＿ｎ）がプリチャージさ
れ、時刻ｔ４から始まる次のサイクルに備える。

【０００４】

【発明が解決しようとする課題】従来のバス構成では、
１サイクルに何本もの配線の電圧がフルスイングするの
で、配線容量の充放電に大きな電力が費やされるという
問題がある。

【０００５】今、議論を簡単にするために、バスの配線
にハイレベル（ＶＣＣ）およびロウレベル（０Ｖ）の信
号が出力される頻度は互いに等しいと仮定すると、従来
のバス構成（図３（ａ））に含まれるｎ本（ｎは正の整
数）の配線（ＤＢ＿１、ＤＢ＿２、・・・、ＤＢ＿ｎ）
のうち確率的にはｎ／２本の配線でロウレベル（０Ｖ）
の信号が表れる。これらの配線では１サイクルの間に電
圧が ハイレベル（ＶＣＣ）→ロウレベル（０Ｖ）→ハイレベ
ル（ＶＣＣ） のようにフルスイングする（図３（ｂ）中ＤＢ＿ｉ（Ｄ
ＯＵＴ＿ｉ＝０Ｖのとき）のタイミングチャートを参
照）。かくして、従来のバス駆動回路では同一サイクル
中に何本もの（平均値ｎ／２本）配線で電圧がフルスイ
ングするので、配線容量の充放電に多大な電力を消費す
る。

【０００６】ところで、近年マクロプロセッサの高性能
化が進むにつれて、３２ビットあるいは６４ビットなど
の広い内部バスを有するマイクロプロセッサが出現して
いる（例えば、ISSCC DIGEST OF TECHNICAL PAPERS, p
p.106-107, FEBRUARY 1992)。ところが、上述の説明か
ら明らかなように従来のバス駆動回路ではバスのビット
幅（ｎ）に消費電力が比例するので、バス幅が広いほど
バスの消費電力に関する問題が顕著になる。

【０００７】本発明の目的は、消費電力が小さいバス駆
動回路を提供すると共にこのバス駆動回路を用いた集積
回路及びマイクロコンピュータを含んだシステムを提供
することにある。

【０００８】本発明の他の目的は、バスのビット幅を広
げても殆ど消費電力が増大しないバス駆動回路を提供す
ることにある。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、複数のデータ信号と制御信号を送信端と受信端の間
で配線したバス線と、該バス線の送信端で駆動する駆動
回路と、該バス線の伝送路の配線容量を再配分するため
の制御回路と、上記受信端で上記バス信号を検出する検
出回路とから成ることを特徴とするバス駆動回路からな
る。より具体的には、ｎビット（ｎは正の整数）のデー
タを送信端から受信端へ伝送するバス駆動回路におい
て、第１から第ｎ＋２までのｎ＋２本のデータ線と制御
線（ＤＢ＿１、ＤＢ＿２、・・・、ＤＢ＿ｎ、ＤＢ＿ｌ
ｏｗ、ＤＢ＿ｄｍｙ）と、１組あたり第１から第ｎ＋１
までｎ＋１個からなる駆動回路であるスイッチング回路
（ＭＮ＿１、ＭＮ＿２、・・・、ＭＮ＿ｎ、ＭＮ＿ｌｏ
ｗ）を少なくとも１組と、上記第１から第ｎ＋１までの
配線（ＤＢ＿１、ＤＢ＿２、・・・、ＤＢ＿ｎ、ＤＢ＿
ｌｏｗ）の電位を第１動作電位点（ＶＣＣ）の電位と一
致させる手段（ＰＲＥＰ＿１、ＰＲＥＰ＿２、・・・、
ＰＲＥＰ＿ｎ、ＰＲＥＰ＿ｌｏｗ）と、上記第ｎ＋２の
配線（ＤＢ＿ｄｍｙ）の電位を第２動作電位点（ＧＮ
Ｄ）の電位と一致させる手段から成る制御回路（ＰＲＥ
Ｎ＿ｄｍｙ）を具備し、上記第ｋ（ｋは１以上ｎ＋１以
下の任意の整数）のスイッチング回路（ｋ＝ｎ＋１なら
ばＭＮ＿ｌｏｗ、他の場合はＭＮ＿ｋ）は上記第ｋの配
線（ｋ＝ｎ＋１ならばＤＢ＿ｌｏｗ、他の場合はＤＢ＿
ｋ）と上記第ｎ＋２の配線（ＤＢ＿ｄｍｙ）との間の導
通／非導通を制御し、上記第１から第ｎまでのスイッチ
ング回路（ＭＮ＿１、ＭＮ＿２、・・・、ＭＮ＿ｎ）は
第１から第ｎまでのビット信号（ＤＯＵＴ＿１、ＤＯＵ
Ｔ＿２、・・・、ＤＯＵＴ＿ｎ）にそれぞれ応答し、上
記第１から第ｎ＋１までのスイッチング回路（ＭＮ＿
１、ＭＮ＿２、・・・、ＭＮ＿ｎ、ＭＮ＿ｌｏｗ）は第
１の制御信号（ＥＮ）に応答することを特徴とするもの
である（図１参照）。

【００１０】また、本発明の好適な実施形態によれば、
上記バスは１組あたり第１から第ｎまでのｎ個からなる
検出回路である増幅回路（ＡＭＰ＿１、ＡＭＰ＿２、・
・・、ＡＭＰ＿ｎ）を少なくとも１組具備し（図１参
照）、上記第ｉ（ｉは１以上ｎ以下の任意の整数）の増
幅回路（ＡＭＰ＿ｉ）は１個につきそれぞれ、第１のノ
ード（Ｎ１）にそのソース端子が接続され、第２のノー
ド（Ｎ２）にそのドレイン端子が接続された第１および
第２のｎチャネル型ＭＯＳＦＥＴ（ＭＮ１、ＭＮ２）
と、上記第１のノード（Ｎ１）にそのソース端子が接続
され、第３のノード（Ｎ３）にそのドレイン端子が接続
された第３および第４のｎチャネル型ＭＯＳＦＥＴ（Ｍ
Ｎ３、ＭＮ４）と、上記第２のノード（Ｎ２）にそのソ
ース端子が接続され、第４のノード（Ｎ４）にそのドレ
イン端子が接続され、第５のノード（Ｎ５）にそのゲー
ト端子が接続された第５のｎチャネル型ＭＯＳＦＥＴ
（ＭＮ５）と、上記第３のノード（Ｎ３）にそのソース
端子が接続され、上記第５のノード（Ｎ５）にそのドレ
イン端子が接続され、上記第４のノード（Ｎ４）にその
ゲート端子が接続された第６のｎチャネル型ＭＯＳＦＥ
Ｔ（ＭＮ６）と、上記第４のノード（Ｎ４）にそのドレ
イン端子が接続され、上記第５のノード（Ｎ５）にその
ゲート端子が接続され、第１の電源（ＶＣＣ）にそのソ
ース端子が接続された第１のｐチャネル型ＭＯＳＦＥＴ
（ＭＰ１）と、上記第５のノード（Ｎ５）にそのドレイ
ン端子が接続され、上記第４のノード（Ｎ４）にそのゲ
ート端子が接続され、上記第１の電源（ＶＣＣ）にその
ソース端子が接続された第２のｐチャネル型ＭＯＳＦＥ
Ｔ（ＭＰ２）と、上記第４のノード（Ｎ４）と上記第１
の電源（ＶＣＣ）との間の導通／非導通を制御するスイ
ッチング回路（ＭＰ３）と、上記第５のノード（Ｎ５）
と上記第１の電源（ＶＣＣ）との間の導通／非導通を制
御するスイッチング回路（ＭＰ４）と、上記第１のノー
ド（Ｎ１）と第２の電源（ＧＮＤ）との間の導通／非導
通を制御するスイッチング回路（ＭＮ７）とを具備し、
上記第１および第２のｎチャネル型ＭＯＳＦＥＴ（ＭＮ
１、ＭＮ２）のゲート端子は上記第ｉの配線（ＤＢ＿
ｉ）に接続され、上記第３および第４のｎチャネル型Ｍ
ＯＳＦＥＴ（ＭＮ３、ＭＮ４）のゲート端子の一方は上
記第１の動作電位点（ＶＣＣ）と同電位であり、他の一
方は上記第ｎ＋１の配線（ＤＢ＿ｌｏｗ）に接続される
ことを特徴とするものである（図２参照）。

【００１１】

【作用】本発明の代表的な実施形態（図１）では、時刻
ｔ０において第１から第ｎ＋１の配線（ＤＢ＿１、ＤＢ
＿２、・・・、ＤＢ＿ｎ、ＤＢ＿ｌｏｗ）の電位は電源
電圧（ＶＣＣ）に、また、第ｎ＋２の配線（ＤＢ＿ｄｍ
ｙ）の電位は接地電位（０Ｖ）に保たれている。このと
き第１の制御信号（ＥＮ）はロウレベル（０Ｖ）である
ため、第１から第ｎ＋１のスイッチング回路（ＭＮ＿
１、ＭＮ＿２、・・・、ＭＮ＿ｎ、ＭＮ＿ｌｏｗ）は非
導通となっている。時刻ｔ１において第１の制御信号
（ＥＮ）がハイレベル（ＶＣＣ）に変化すると、第１か
ら第ｎまでのビット信号（ＤＯＵＴ＿１、ＤＯＵＴ＿
２、・・・、ＤＯＵＴ＿ｎ）のハイレベル（ＶＣＣ）／
ロウレベル（０Ｖ）に応じてそれぞれ、第１から第ｎの
スイッチング回路（ＭＮ＿１、ＭＮ＿２、・・・、ＭＮ
＿ｎ）は非導通のまま／導通となる。また、第ｎ＋１の
スイッチング回路（ＭＮ＿ｌｏｗ）は導通となる。第１
から第ｎのスイッチング回路（ＭＮ＿１、ＭＮ＿２、・
・・、ＭＮ＿ｎ）のうち導通となったスイッチング回路
をｋ個（ＭＮ＿＃１、ＭＮ＿＃２、・・・、ＭＮ＿＃
ｋ）とすると、ｋ＋２本の配線（ＤＢ＿＃１、ＤＢ＿＃
２、・・・、ＤＢ＿＃ｋ、ＤＢ＿ｌｏｗ、ＤＢ＿ｄｍ
ｙ）はｋ＋１本の配線（ＤＢ＿＃１、ＤＢ＿＃２、・・
・、ＤＢ＿＃ｋ、ＤＢ＿ｌｏｗ）の容量に蓄積されてい
た電荷を分かちあって、電源電圧（ＶＣＣ）と接地電位
（０Ｖ）の間のある電位（Ｖ＿ｌｏｗと表す）に落ち着
く。一方、他の配線（ＤＢ＿１、ＤＢ＿２、・・・、Ｄ
Ｂ＿ｎのうちＤＢ＿＃１、ＤＢ＿＃２、・・・、ＤＢ＿
＃ｋ以外の配線）は電源電圧（ＶＣＣ）に保たれたまま
である。時刻ｔ２において活性化信号（ＡＣＴ）がハイ
レベル（ＶＣＣ）に変化すると、第１から第ｎの増幅回
路（ＡＭＰ＿１、ＡＭＰ＿２、・・・、ＡＭＰ＿ｎ）が
動作する。それぞれの増幅回路（ＡＭＰ＿ｉ、ｉ＝１、
２、・・・、ｎ）では、ＶＣＣとＶ＿ｌｏｗ（＝ＤＢ＿
ｌｏｗ）をもとに擬似的にその中間の参照電位を生成
し、参照電位と配線（ＤＢ＿ｉ）の電位を入力とした差
動増幅を行なう。かくして、その出力（ＤＩＮ＿１、Ｄ
ＩＮ＿２、・・・、ＤＩＮ＿ｎ）では配線（ＤＢ＿１、
ＤＢ＿２、・・・、ＤＢ＿ｎ）の電位ＶＣＣ／Ｖ＿ｌｏ
ｗに応じてそれぞれハイレベル（ＶＣＣ）／ロウレベル
（０Ｖ）が出力される。時刻ｔ３においてプリチャージ
信号（ＰＲＥ）がハイレベル（ＶＣＣ）に変化すると、
第１から第ｎ＋１までの配線（ＤＢ＿１、ＤＢ＿２、・
・・、ＤＢ＿ｎ、ＤＢ＿ｌｏｗ）は電位を電源電圧（Ｖ
ＣＣ）の電位と一致させる手段（ＰＲＥＰ＿１、ＰＲＥ
Ｐ＿２、・・・、ＰＲＥＰ＿ｎ、ＰＲＥＰ＿ｌｏｗ）に
よって充電、第ｎ＋２の配線（ＤＢ＿ｄｍｙ）は電位を
接地電位（０Ｖ）と一致させる手段（ＰＲＥＮ＿ｄｍ
ｙ）によって放電され、時刻ｔ４から始まる次のサイク
ルに備える。

【００１２】本発明のバス駆動回路では、１サイクルに
何本の配線で信号がスイングしようとも、従来のバス駆
動回路構成（図３）においてたかだか１本の配線で消費
する程度の電力しか必要としない。これは以下の説明に
より明らかとなろう。

【００１３】今、議論を簡単にするために、バスを構成
する配線の容量は互いに等しいと仮定し、この容量を接
地電位（０Ｖ）から電源電圧（ＶＣＣ）まで充電するの
に必要な電荷量を１とする。１サイクルに移動する電荷
量を議論することにより、消費電力を議論することがで
きる。従来のバス駆動回路（図３）でｋ本の配線（ＤＢ
＿＃１、ＤＢ＿＃２、・・・、ＤＢ＿＃ｋ）にロウレベ
ル（０Ｖ）の信号が出力されるとすると、プリチャージ
完了時にｋ本の配線（ＤＢ＿＃１、ＤＢ＿＃２、・・
・、ＤＢ＿＃ｋ）に蓄積されていた電荷量ｋはロウレベ
ル（０Ｖ）出力時にはすべて放電されて０となる（図４
（ｂ）参照）。したがって、 移動した電荷量＝ｋ （従来のバス駆動回路） 一方、本発明のバス駆動回路（図１）でｋ本の配線（Ｄ
Ｂ＿＃１、ＤＢ＿＃２、・・・、ＤＢ＿＃ｋ）にロウレ
ベル（Ｖ＿ｌｏｗ）の信号が出力されるとすると、これ
に１本の配線（ＤＢ＿ｌｏｗ）を加えたｋ＋１本の配線
にプリチャージ完了時には合わせてｋ＋１なる電荷量が
蓄積されている。ロウレベル（Ｖ＿ｌｏｗ）出力時には
これらのｋ＋１本の配線（ＤＢ＿＃１、ＤＢ＿＃２、・
・・、ＤＢ＿＃ｋ、ＤＢ＿ｌｏｗ）が配線（ＤＢ＿ｄｍ
ｙ）に電荷を分け与え、ｋ＋２本の配線（ＤＢ＿＃１、
ＤＢ＿＃２、・・・、ＤＢ＿＃ｋ、ＤＢ＿ｌｏｗ、ＤＢ
＿ｄｍｙ）が等しく（ｋ＋１）／（ｋ＋２）なる電荷量
を持つようになる（図４（ａ）参照）。したがって、 移動した電荷量＝（ｋ＋１）／（ｋ＋２） （本発明のバス駆動回路） ｋが如何なる大きな値をとろうともこの値は１を超すこ
とがない。かくして、本発明のバス駆動回路では、１サ
イクルに何本の配線で信号がスイングしようとも、従来
のバス構成（図３）においてたかだか１本の配線で消費
する程度の電力しか必要としない。

【００１４】

【実施例】以下に本発明の実施例を図面により詳細に説
明する。

【００１５】図１（ａ）は、本発明の一実施例を示すバ
ス駆動回路であり、図１（ｂ）は各信号のタイミングチ
ャートを示している。時刻ｔ０においてｎ＋１本の配線
（ＤＢ＿１、ＤＢ＿２、・・・、ＤＢ＿ｎ、ＤＢ＿ｌｏ
ｗ）の電位はそれぞれｐチャネルＭＯＳＦＥＴ（ＰＲＥ
Ｐ＿１、ＰＲＥＰ＿２、・・・、ＰＲＥＰ＿ｎ、ＰＲＥ
Ｐ＿ｌｏｗ）によって電源電圧（ＶＣＣ）に、また、配
線（ＤＢ＿ｄｍｙ）の電位はｎチャネルＭＯＳＦＥＴ
（ＰＲＥＮ＿ｄｍｙ）によって接地電位（０Ｖ）に保た
れている。このとき制御信号（ＥＮ）はロウレベル（０
Ｖ）であるため、ｎチャネルＭＯＳＦＥＴ（ＭＮ＿１、
ＭＮ＿２、・・・、ＭＮ＿ｎ、ＭＮ＿ｌｏｗ）は非導通
となっている。時刻ｔ１において制御信号（ＥＮ）がハ
イレベル（ＶＣＣ）に変化すると、ビット信号（ＤＯＵ
Ｔ＿１、ＤＯＵＴ＿２、・・・、ＤＯＵＴ＿ｎ）のハイ
レベル（ＶＣＣ）／ロウレベル（０Ｖ）に応じてそれぞ
れ、ｎチャネルＭＯＳＦＥＴ（ＭＮ＿１、ＭＮ＿２、・
・・、ＭＮ＿ｎ）は非導通のまま／導通となる。また、
ｎチャネルＭＯＳＦＥＴ（ＭＮ＿ｌｏｗ）は導通とな
る。ｎチャネルＭＯＳＦＥＴ（ＭＮ＿１、ＭＮ＿２、・
・・、ＭＮ＿ｎ）のうち導通となったｎチャネルＭＯＳ
ＦＥＴをｋ個（ＭＮ＿＃１、ＭＮ＿＃２、・・・、ＭＮ
＿＃ｋ）とすると、ｋ＋２本の配線（ＤＢ＿＃１、ＤＢ
＿＃２、・・・、ＤＢ＿＃ｋ、ＤＢ＿ｌｏｗ、ＤＢ＿ｄ
ｍｙ）はｋ＋１本の配線（ＤＢ＿＃１、ＤＢ＿＃２、・
・・、ＤＢ＿＃ｋ、ＤＢ＿ｌｏｗ）の容量に蓄積されて
いた電荷を分かちあって、電源電圧（ＶＣＣ）と接地電
位（０Ｖ）の間のある電位（Ｖ＿ｌｏｗと表す）に落ち
着く。一方、他の配線（ＤＢ＿１、ＤＢ＿２、・・・、
ＤＢ＿ｎのうちＤＢ＿＃１、ＤＢ＿＃２、・・・、ＤＢ
＿＃ｋ以外の配線）は電源電圧（ＶＣＣ）に保たれたま
まである。時刻ｔ２において活性化信号（ＡＣＴ）がハ
イレベル（ＶＣＣ）に変化すると、増幅回路（ＡＭＰ＿
１、ＡＭＰ＿２、・・・、ＡＭＰ＿ｎ）が動作する。そ
れぞれの増幅回路（ＡＭＰ＿ｉ、ｉ＝１、２、・・・、
ｎ）では、ＶＣＣとＶ＿ｌｏｗ（＝ＤＢ＿ｌｏｗ）をも
とに擬似的にその中間の参照電位を生成し、参照電位と
配線（ＤＢ＿ｉ）の電位を入力とした差動増幅を行な
う。かくして、その出力（ＤＩＮ＿１、ＤＩＮ＿２、・
・・、ＤＩＮ＿ｎ）では配線（ＤＢ＿１、ＤＢ＿２、・
・・、ＤＢ＿ｎ）の電位ＶＣＣ／Ｖ＿ｌｏｗに応じてそ
れぞれハイレベル（ＶＣＣ）／ロウレベル（０Ｖ）が出
力される。時刻ｔ３においてプリチャージ信号（ＰＲ
Ｅ）がハイレベル（ＶＣＣ）に変化すると、ｎ＋１本の
配線（ＤＢ＿１、ＤＢ＿２、・・・、ＤＢ＿ｎ、ＤＢ＿
ｌｏｗ）の電位はそれぞれｐチャネルＭＯＳＦＥＴ（Ｐ
ＲＥＰ＿１、ＰＲＥＰ＿２、・・・、ＰＲＥＰ＿ｎ、Ｐ
ＲＥＰ＿ｌｏｗ）によって電源電圧（ＶＣＣ）まで充
電、また、配線（ＤＢ＿ｄｍｙ）の電位はｎチャネルＭ
ＯＳＦＥＴ（ＰＲＥＮ＿ｄｍｙ）によって接地電位（０
Ｖ）まで放電され次のサイクルに備える。

【００１６】図２は本発明のバス駆動回路(図１
（ａ））で用いている差動増幅回路の構成を示してい
る。各信号のタイミングは図１（ｂ）を参照されたい。

【００１７】時刻ｔ０からｔ２までの間は活性化信号
（ＡＣＴ）がロウレベル（０Ｖ）であり、ｐチャネルＭ
ＯＳＦＥＴ（ＭＰ３、ＭＰ４）が導通してノード（Ｎ
４、Ｎ５）の電位を電源電圧（ＶＣＣ）に保っている。
また、ｎチャネルＭＯＳＦＥＴ（ＭＮ７）は非導通とな
っているので、この回路内で電流の流れる経路は遮断さ
れている。

【００１８】時刻ｔ２において活性化信号（ＡＣＴ）が
ハイレベル（ＶＣＣ）に変化すると、ｐチャネルＭＯＳ
ＦＥＴ（ＭＰ３、ＭＰ４）が非導通、ｎチャネルＭＯＳ
ＦＥＴ（ＭＮ７）は導通となる。ｎチャネルＭＯＳＦＥ
Ｔ（ＭＮ７）は、ｎチャネルＭＯＳＦＥＴ（ＭＮ１、Ｍ
Ｎ２）を介してノード（Ｎ２）を、ｎチャネルＭＯＳＦ
ＥＴ（ＭＮ３、ＭＮ４）を介してノード（Ｎ３）を接地
電位（０Ｖ）に引き下げようとする。配線（ＤＢ＿ｉ）
の電圧のハイレベル（ＶＣＣ）／ロウレベル（Ｖ＿ｌｏ
ｗ）に応じて経路（Ｎ２→Ｎ１）は強い導通／弱い導通
となる。また、ｎチャネルＭＯＳＦＥＴ（ＭＮ３）のゲ
ートにハイレベル（ＶＣＣ）がｎチャネルＭＯＳＦＥＴ
（ＭＮ４）のゲートにロウレベル（Ｖ＿ｌｏｗ）が入力
されているので、経路（Ｎ３→Ｎ１）は中間の強さの導
通となる。この２つの経路（Ｎ２→Ｎ１、Ｎ３→Ｎ１）
の導通の相対的な強弱関係は、ｎチャネルＭＯＳＦＥＴ
（ＭＮ５、ＭＮ６）およびｐチャネルＭＯＳＦＥＴ（Ｍ
Ｐ１、ＭＰ２）から構成されるラッチ部に伝達され、Ｄ
ＩＮ＿ｉにてハイレベル（ＶＣＣ）またはロウレベル
（０Ｖ）の出力として取り出される。例えば、配線（Ｄ
Ｂ＿ｉ）の電圧がハイレベル（ＶＣＣ）ならば、ノード
（Ｎ２）はノード（Ｎ３）よりもより強く接地電位（０
Ｖ）に引き下げられるので、ｎチャネルＭＯＳＦＥＴ
（ＭＮ５）はｎチャネルＭＯＳＦＥＴ（ＭＮ６）よりも
強く導通する。これは、ｐチャネルＭＯＳＦＥＴ（ＭＰ
２）をｐチャネルＭＯＳＦＥＴ（ＭＰ１）よりも強く導
通させる。これにより、さらにｎチャネルＭＯＳＦＥＴ
（ＭＮ５）はｎチャネルＭＯＳＦＥＴ（ＭＮ６）よりも
強く導通する。かくして、ラッチ部では正帰還がかか
り、ｎチャネルＭＯＳＦＥＴ（ＭＮ５）とｐチャネルＭ
ＯＳＦＥＴ（ＭＰ２）が完全に導通、ｎチャネルＭＯＳ
ＦＥＴ（ＭＮ６）とｐチャネルＭＯＳＦＥＴ（ＭＰ１）
が完全に非導通となり、ＤＩＮ＿ｉにはハイレベル（Ｖ
ＣＣ）が出力される。一方、配線（ＤＢ＿ｉ）の電圧が
ロウレベル（Ｖ＿ｌｏｗ）ならば、同様の正帰還動作に
より、ｎチャネルＭＯＳＦＥＴ（ＭＮ６）とｐチャネル
ＭＯＳＦＥＴ（ＭＰ１）が完全に導通、ｎチャネルＭＯ
ＳＦＥＴ（ＭＮ５）とｐチャネルＭＯＳＦＥＴ（ＭＰ
２）が完全に非導通となり、ＤＩＮ＿ｉにはロウレベル
（０Ｖ）が出力される。なお、ラッチ部の正帰還動作が
完了した後は直流電流の流れる経路がなくなるので、時
刻ｔ２において回路が活性化されてからＤＩＮ＿ｉのレ
ベルが確定するまでのわずかの間しかこの増幅回路は電
力を消費しない。

【００１９】図５は本発明の他の実施例を示すバス駆動
回路であって、図１（ａ）のバス駆動回路におけるｎチ
ャネルＭＯＳＦＥＴ（ＭＮ＿１、ＭＮ＿２、・・・、Ｍ
Ｎ＿ｎ、ＭＮ＿ｌｏｗ）と並列にｐチャネルＭＯＳＦＥ
Ｔを接続したものである。このように両極性のＭＯＳＦ
ＥＴを並列に接続することにより、これらのドレイン・
ソース経路によって接続された配線間（ＤＢ＿ｄｍｙと
他の配線）の電位を確実に同電位とすることができる。

【００２０】図６（ａ）は本発明の他の実施例を示すバ
ス構成であって、図１（ａ）に示したバス構成に対して
ＭＯＳＦＥＴおよび電源の極性をすべて逆にしたもので
ある。各信号のタイミングチャートを図６（ｂ）に示
す。バスの動作は図１（ａ）のバスの動作説明から容易
に類推できるので、説明を省略する。なお、本実施例に
おいて、図５の実施例に示したバス構成と全く同様にし
て、ｐチャネルＭＯＳＦＥＴ（ＭＰ＿１、ＭＰ＿２、・
・・、ＭＰ＿ｎ、ＭＰ＿ｌｏｗ）と並列にｎチャネルＭ
ＯＳＦＥＴ（ＭＮ＿１、ＭＮ＿２、・・・、ＭＮ＿ｎ、
ＭＮ＿ｌｏｗ）をそれぞれ接続することも勿論可能であ
る。

【００２１】図７は、図６の実施例で用いられている増
幅回路（ＡＭＰＢ＿ｉ、ｉ＝１、２、・・・、ｎ）の構
成を示している。これは、既に図２で示した増幅回路
（ＡＭＰ＿ｉ、ｉ＝１、２、・・・、ｎ）とはＭＯＳＦ
ＥＴおよび電源の極性がすべて逆になる。

【００２２】図８は本発明の他の実施例を示すバス駆動
回路であって、図１（ａ）に示したバス駆動回路に対し
て１本の配線（ＤＢ＿ＶＣＣ）を追加したものである。
配線（ＤＢ＿ＶＣＣ）はｐチャネルＭＯＳＦＥＴ（ＰＲ
ＥＰ＿ＶＣＣ）によって電源電圧（ＶＣＣ）にプリチャ
ージされ、増幅回路（ＡＭＰ＿ｉ、ｉ＝１、２、・・
・、ｎ）の入力信号の一つとして用いられる（図１
（ａ）の実施例では機能ブロックＢ内の電源電圧（ＶＣ
Ｃ）を入力信号としている）。このような構成とするこ
とによって、配線が１本増加する分だけバスの占有面積
が増大するものの、増幅回路（ＡＭＰ＿ｉ）への３つの
入力信号（ＤＢ＿ｉ、ＶＣＣ、ＤＢ＿ｌｏｗ）がすべて
バス配線からの入力信号となるので、各配線に誘起され
た同相の雑音は増幅回路（ＡＭＰ＿ｉ）の差動増幅動作
により完全に除去されるという利点がある。

【００２３】なお、本実施例と図５または図６の実施例
を組み合わせたバス駆動回路も勿論可能である。

【００２４】図９は本発明の他の実施例を示すバス駆動
回路である。

【００２５】一般に、配線間には容量（線間容量）が存
在する。バス配線で大きな線間容量が存在する場合に
は、１本の配線の電位変化が線間容量を介して他の配線
に雑音として現われるおそれがある。本実施例は、この
ような線間容量に起因する雑音を回避するバス駆動回路
を示している。

【００２６】本実施例では、図１（ａ）の実施例に対し
て、配線（ＤＢ＿ｉ、ｉ＝１、２、・・・、ｎ）と電源
（ＶＣＣ）との間の導通／非導通を制御するスイッチン
グ回路（ｐＭＯＳ（ＭＰ＿ｉ）とＮＡＮＤゲート（ＮＡ
ＮＤ＿ｉ）からなる）を付加した構成となっている。こ
のスイッチング回路は、制御信号（ＥＮ）がハイレベル
（ＶＣＣ）となって配線（ＤＢ＿１、ＤＢ＿２、・・
・、ＤＢ＿ｎ）にハイレベル（ＶＣＣ）またはロウレベ
ル（Ｖ＿ｌｏｗ）の信号が出現しているときに、ハイレ
ベル（ＶＣＣ）が現われている配線と電源（ＶＣＣ）と
の間を導通させその配線の電位を確実に電源（ＶＣＣ）
と同電位に保持する。例えば、制御信号（ＥＮ）がハイ
レベル（ＶＣＣ）のとき配線（ＤＢ＿１）にハイレベル
が出現しているとすると、機能ブロックＡから出力され
ているビット信号（ＤＯＵＴ＿１）はハイレベル（ＶＣ
Ｃ）であるはずだから、ＮＡＮＤゲート（ＮＡＮＤ＿
１）の出力はロウレベル、したがってｐＭＯＳ（ＭＰ＿
１）は導通となる。このとき、他の配線（例えばＤＢ＿
２）にロウレベルが出現し線間容量を介して配線（ＤＢ
＿１）の電位を低下させようとしても、配線（ＤＢ＿
１）の電位はｐＭＯＳ（ＭＰ＿１）により確実に電源電
圧（ＶＣＣ）に固定されているので、配線（ＤＢ＿１）
は配線（ＤＢ＿２）の電位変化の影響を受けない。

【００２７】図１０（ａ）は本発明の他の実施例を示す
バス駆動回路であって、本発明の代表的な実施例（図１
など）に比べてバス配線の本数が１本少ないことに特徴
がある。これは、他の実施例のバス駆動回路に含まれて
いる配線（ＤＢ＿ｌｏｗ）が、本実施例では含まれてお
らず配線（ＤＢ＿ｌｏｗ）の機能を配線（ＤＢ＿ｄｍ
ｙ）で代用させていることによる。このように配線（Ｄ
Ｂ＿ｄｍｙ）で配線（ＤＢ＿ｌｏｗ）を代用できるの
は、配線（ＤＢ＿ｌｏｗ）に現われる配線（ＤＢ＿ｉ、
ｉ＝１、２、・・・、ｎ）のロウレベル（Ｖ＿ｌｏｗ）
信号が、時刻ｔ１から時刻ｔ３の間に限っては配線（Ｄ
Ｂ＿ｄｍｙ）にも現われるからである（図１０（ｂ）参
照）。ただし、配線（ＤＢ＿ｄｍｙ）の信号レベルが確
実に配線（ＤＢ＿ｉ）のロウレベル（Ｖ＿ｌｏｗ）と一
致するまである程度の整定時間を要するので、高速な用
途には向かない。

【００２８】図１１は本発明のバス配線のレイアウトパ
ターン例を示している。本発明のバスでは、配線（ＤＢ
＿ｌｏｗ）はなるべく他の配線（ＤＢ＿１、ＤＢ＿２、
・・・、ＤＢ＿ｎ、ＤＢ＿ｌｏｗ）から離しておくこと
が望ましい。なぜなら、配線（ＤＢ＿ｄｍｙ）では他の
配線（ＤＢ＿１、ＤＢ＿２、・・・、ＤＢ＿ｎ、ＤＢ＿
ｌｏｗ）に比べて信号の電圧振幅が大きく（図４（ａ）
からも明らかなように、配線（ＤＢ＿ｄｍｙ）の電圧振
幅は常にＶＣＣ／２以上であり、一方、他の配線（ＤＢ
＿１、ＤＢ＿２、・・・、ＤＢ＿ｎ、ＤＢ＿ｌｏｗ）の
電圧振幅は常にＶＣＣ／２以下である）、これが線間容
量を介して他の配線の電位を変動させるおそれがあるか
らである。

【００２９】図１１（ａ）は配線（ＤＢ＿ｄｍｙ）のみ
他の配線（ＤＢ＿１、ＤＢ＿２、・・・、ＤＢ＿ｎ、Ｄ
Ｂ＿ｌｏｗ）の配線ピッチよりも離してレイアウトした
例である。また、図１１（ｂ）のように配線（ＤＢ＿ｄ
ｍｙ）と他の配線（ＤＢ＿１、ＤＢ＿２、・・・、ＤＢ
＿ｎ、ＤＢ＿ｌｏｗ）との間に、接地電位（ＧＮＤ）に
固定された配線（ＤＢ＿ＧＮＤ）を挿入すると、配線
（ＤＢ＿ｄｍｙ）が生ずる電界をより効果的に遮蔽する
ことができる。配線（ＤＢ＿ＧＮＤ）の電位は必ずしも
接地電位（ＧＮＤ）である必要はなく、一定電位に固定
されてさえいればよい。

【００３０】図１２（ｂ）および（ｃ）は本発明の他の
実施例であって、バスに含まれる配線の構成を示してい
る（比較のために図１２（ａ）には図１の実施例に相当
する配線の構成を示した）。ただし、ここでは１６ビッ
トのデータを扱うバスを例にとって説明を行なう。

【００３１】図１２（ａ）の構成では、配線（ＤＢ＿
ｉ）は１つの機能ブロックにつき１個の増幅回路（ＡＭ
Ｐ＿ｉ）にのみ接続されているのに対して、配線（ＤＢ
＿ｌｏｗ）は１６個の増幅回路（ＡＭＰ＿ｉ、ｉ＝１〜
１６）に接続されている。配線（ＤＢ＿ｌｏｗ）ではそ
の分だけ配線（ＤＢ＿ｉ）よりも容量が大きくなり、特
に配線容量よりもこれらの増幅回路のゲート容量が支配
的となると、配線（ＤＢ＿ｉ）と配線（ＤＢ＿ｌｏｗ）
の容量の差が相対的に増大し、バスの動作に不具合を生
じる場合がある。そこで、図１２（ｂ）に示すように配
線（ＤＢ＿ｌｏｗ）を多重化し（ＤＢ＿ｌｏｗ＿１、Ｄ
Ｂ＿ｌｏｗ＿２）、例えば増幅回路（ＡＭＰ＿ｉ、ｉ＝
１〜８）と増幅回路（ＡＭＰ＿ｉ、ｉ＝９〜１６）をそ
れぞれ配線（ＤＢ＿ｌｏｗ＿１）と配線（ＤＢ＿ｌｏｗ
＿２）で分担させることにより、バス配線の占有面積は
増大するものの、上に述べたような容量の差を軽減する
ことが可能である。この例では配線（ＤＢ＿ｌｏｗ）を
２本の配線（ＤＢ＿ｌｏｗ＿１、ＤＢ＿ｌｏｗ＿２）で
多重化しているが、さらにこの配線本数をもっと増やす
こともできる。

【００３２】本発明のバス駆動回路では、バスの配線
（ＤＢ＿ｉ）に現われる信号の振幅が小さいため、雑音
による誤動作が起こらないように特に注意を払う必要が
ある。そこで、図１２（ｃ）に示すように配線（ＤＢ＿
ｌｏｗ）および配線（ＤＢ＿ｄｍｙ）をそれぞれ多重化
し（ＤＢ＿ｌｏｗ＿１、ＤＢ＿ｌｏｗ＿２、および、Ｄ
Ｂ＿ｄｍｙ＿１、ＤＢ＿ｄｍｙ＿２）、８ビットのデー
タを扱う独立なバスを２つ組み合わせることにより、バ
スの消費電力および占有面積は増大するものの、バスの
配線（ＤＢ＿ｉ）に現われる信号の振幅の振幅を増大さ
せることができる。この例では配線（ＤＢ＿ｌｏｗ）お
よび配線（ＤＢ＿ｄｍｙ）をそれぞれ２本の配線（ＤＢ
＿ｌｏｗ＿１、ＤＢ＿ｌｏｗ＿２、および、ＤＢ＿ｄｍ
ｙ＿１、ＤＢ＿ｄｍｙ＿２）で多重化しているが、さら
にこの配線本数をもっと増やすこともできる。

【００３３】図１３は本発明のバス駆動回路（図１
（ａ））で用いている差動増幅回路の構成であって、図
２に示した回路構成にｐチャネルＭＯＳＦＥＴ（ＭＰ１
２、ＭＰ１３）を追加したものである。回路の非活性時
（活性化信号（ＡＣＴ）がロウレベル（０Ｖ）のとき）
に、ｐチャネルＭＯＳＦＥＴ（ＭＰ１２、ＭＰ１３）が
それぞれノード（Ｎ２、Ｎ３）を確実に同電位にする
（ともに電源電圧（ＶＣＣ）となる）ので、回路の差動
増幅動作がより安定に行なわれる。

【００３４】図１４は本発明のバス駆動回路（図１
（ａ））で用いている差動増幅回路の構成であって、図
２に示した回路構成にｐチャネルＭＯＳＦＥＴ（ＭＰ１
４）を追加したものである。回路の非活性時（活性化信
号（ＡＣＴ）がロウレベル（０Ｖ）のとき）に、ｐチャ
ネルＭＯＳＦＥＴ（ＭＰ１４）がノード（Ｎ２、Ｎ３）
を確実に同電位にするので、回路の差動増幅動作がより
安定に行なわれる。

【００３５】図１５には、本発明のバス駆動回路で用い
られている各種の制御信号（ＰＲＥ、ＥＮ、ＡＣＴ）を
クロック（ＣＫ０、ＣＫ１）から生成する方法を示し
た。この例では、オーバーラップした２相クロックを想
定しているが、他のタイプのクロック（例えばオーバー
ラップのない２相クロック、あるいは１相クロック）か
らでも、同様にして容易に制御信号を生成することがで
きる。

【００３６】図１６（ａ）は本発明の他の実施例を示す
バス駆動回路であって、データを受信する機能ブロック
（機能ブロックＢ）にてデータの到着を検知して活性化
信号（ＡＣＴ）を生成することを特徴とするものであ
る。

【００３７】データを受信するブロック（機能ブロック
Ｂ）にデータ（ＤＢ＿１、ＤＢ＿２、・・・、ＤＢ＿
ｎ、ＤＢ＿ｌｏｗ）が到着すると、同時に配線（ＤＢ＿
ｄｍｙ）の電位も変化する。配線（ＤＢ＿ｄｍｙ）の電
圧振幅はＶＣＣ／２以上の大きな値となるので（図４
（ａ）参照）、配線（ＤＢ＿ｄｍｙ）の電位変化はごく
容易に検出できる。機能ブロックＢ内の検出回路（ＡＣ
Ｔ＿ＧＥＮ、回路構成は図１７参照）が時刻ｔ１におい
て配線（ＤＢ＿ｄｍｙ）の電位上昇を検出し、活性化信
号（ＡＣＴ）を生成する。時刻ｔ４において検出回路
（ＡＣＴ＿ＧＥＮ）はプリチャージ信号（ＰＲＥ）の立
ち下がりを検知して活性化信号（ＡＣＴ）をリセット
し、次のサイクルに備える（図１６（ｂ））。

【００３８】前述の実施例のバス駆動回路（図１６
（ａ））において用いられている検出回路（ＡＣＴ＿Ｇ
ＥＮ）の構成を図１７に示した。以下に、この回路の動
作を説明する。

【００３９】本回路は、２つの入力（ＰＲＥ、ＤＢ＿ｄ
ｍｙ）と１つの出力（ＡＣＴ）を持つ。時刻ｔ１におい
て入力（ＤＢ＿ｄｍｙ）の電位がＶ＿ｌｏｗ（ＶＣＣ／
２以上の値）に上昇すると、ｎＭＯＳ（ＭＮ１２）は導
通しノード（Ｎ６）の電位は０Ｖに低下する（活性化信
号（ＡＣＴ）はハイレベル（ＶＣＣ）となる）。時刻ｔ
３において入力（ＤＢ＿ｄｍｙ）が０Ｖとなると、ｎＭ
ＯＳ（ＭＮ１２）は非導通となる。時刻ｔ４において入
力（ＰＲＥ）がハイレベル（ＶＣＣ）からロウレベル
（０Ｖ）に変化すると、５段のインバータ（ＩＮＶ６、
ＩＮＶ７、ＩＮＶ８、ＩＮＶ９、ＩＮＶ１０）の遅延時
間に相当する時間だけｐＭＯＳ（ＭＰ１５）は導通し、
ノード（Ｎ６）の電位は電源電圧（ＶＣＣ）まで引き上
げられ、活性化信号（ＡＣＴ）はロウレベル（０Ｖ）に
リセットされ次のサイクルに備える。ｐＭＯＳ（ＭＰ１
５）が導通し続ける時間は奇数段接続されたインバータ
（ＩＮＶ６〜１０）の段数を加減することにより調節で
きる。

【００４０】図１８は本発明の他の実施例を示す構成図
であって、内部バスに本発明のバス構成を適用したマイ
クロプロセッサのブロック図を示す。マイクロプロセッ
サは一般に、演算・制御部、メモリ、バスインターフェ
イスを備えており、それぞれのブロック間は内部バスに
よって接続されている。この内部バスに本発明のバス駆
動回路を適用することにより、マイクロプロセッサのチ
ップ消費電力を有効に低減することができる。

【００４１】図１９は本発明の他の実施例を示す構成図
であって、デジタル方式携帯電話機のシステム構成を示
す。ベースバンドＬＳＩでは、デジタル化した音声の符
号化／復号化やフレームの組立て／分解など演算量の多
いデジタル処理を行なう。ベースバンドＬＳＩの内部バ
スに本発明のバス駆動回路を適用することによりＬＳＩ
の消費電力が低減されるので、電池の寿命時間が長い携
帯電話機を実現することができる。

【００４２】図２０は本発明の他の実施例を示す構成図
であって、パッケージボード上の複数のチップを接続す
る外部バスに本発明のバス構成を適用した例を示す。こ
のように外部バスに本発明のバス構成を適用することに
より、システム全体の消費電力を有効に低減することが
できる。

【００４３】前述の実施例（図２０）で用いられる各チ
ップのピン構成例を図２１（ａ）に示す。各チップの信
号ピンには、本発明のバス構成を適用した外部バスに接
続されるピン（Ｐ＿１、Ｐ＿２、・・・、Ｐ＿ｎ、Ｐ＿
ｌｏｗ、Ｐ＿ｄｍｙ）が含まれる。信号ピン（Ｐ＿１、
Ｐ＿２、・・・、Ｐ＿ｎ、Ｐ＿ｌｏｗ）の入出力レベル
は、ハイレベルが電源電圧（ＶＣＣ）に一致し、ロウレ
ベルはＶＣＣ／２以上（ｎ＋１）ＶＣＣ／（ｎ＋２）以
下の値となる。ロウレベルは各動作サイクルごとに異な
る電位レベルをとり得る（図２１（ｂ）参照）。

【００４４】図２２は本発明の他の実施例を示す。バス
の配線長が非常に長い場合には、大きな配線抵抗（ある
いは配線容量）が原因で信号波形がなまり、転送速度を
低下させるおそれがある。本実施例では、バスの途中に
中継器を設け信号波形を整形することによりこれを回避
している。バス配線（ＤＢ＿１、ＤＢ＿２、・・・、Ｄ
Ｂ＿ｎ、ＤＢ＿ｌｏｗ）に送り出されてきた信号は、中
継器で増幅回路（ＡＭＰ＿１、ＡＭＰ＿２、・・・、Ａ
ＭＰ＿ｎ）によりフルスイングの信号に増幅され、ＮＯ
Ｒゲート（ＮＯＲ＿１、ＮＯＲ＿２、・・・、ＮＯＲ＿
ｎ、ＮＯＲ＿ｌｏｗ）およびｎＭＯＳ（ＭＮ＿１、ＭＮ
＿２、・・・、ＭＮ＿ｎ、ＭＮ＿ｌｏｗ）により構成さ
れる送信部から、再び低振幅化された信号がバス配線
（ＤＢ＿１’、ＤＢ＿２’、・・・、ＤＢ＿ｎ’、ＤＢ
＿ｌｏｗ’）に送り出される。

【００４５】

【発明の効果】以上説明したように本発明によれば、従
来バスの配線たかだか１本を充放電する程度の電力でバ
ス全体を機能させることができるので、消費電力が非常
に小さいバス構成を実現することができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すバス駆動回路で(ａ)は
回路結線図、(ｂ)各信号のタイミングチャートを示す
図。

【図２】本発明のバス駆動回路で使用する差動増幅回
路。

【図３】従来のバス駆動回路で(ａ)は回路結線図、(ｂ)
各信号のタイミングチャートを示す図。

【図４】本発明のバス駆動回路で消費電力が低減される
原理を説明する図で(ａ)は本発明を説明するための図、
(ｂ)従来の動作を説明するための図。

【図５】本発明の他の実施例を示すバス駆動回路。

【図６】本発明の他の実施例を示すバス駆動回路で(ａ)
は回路結線図、(ｂ)各信号のタイミングチャートを示す
図。

【図７】本発明のバス駆動回路で使用する差動増幅回
路。

【図８】本発明の他の実施例を示すバス駆動回路。

【図９】本発明の他の実施例を示すバス駆動回路。

【図１０】本発明の他の実施例を示すバス駆動回路で
(ａ)は回路結線図、(ｂ)各信号のタイミングチャートを
示す図。

【図１１】本発明のバス配線のレイアウトパターン例を
示す図。

【図１２】本発明の他の実施例を示すバスの配線構成。

【図１３】本発明のバス駆動回路で使用する差動増幅回
路。

【図１４】本発明のバス駆動回路で使用する差動増幅回
路。

【図１５】本発明のバス駆動回路で使用する各制御信号
を生成する回路で(ａ)タイミングを示す図、(ｂ)は回路
結線図。

【図１６】本発明の他の実施例を示すバス駆動回路で
(ａ)は回路結線図、(ｂ)各信号のタイミングチャートを
示す図。

【図１７】本発明のバス駆動回路で使用する各制御信号
を生成する回路図。

【図１８】本発明のバス駆動回路を内部バスに適用した
マイクロプロセッサを示す図。

【図１９】本発明のバス駆動回路をベースバンドＬＳＩ
の内部バスに適用したデジタル方式携帯電話機のシステ
ム構成を示す図。

【図２０】本発明のバス構成を外部バスに適用したパッ
ケージボード。

【図２１】外部バスとして用いた本発明のＩＣパッケー
ジで(ａ)はバスに対応するチップのピン構成例を示す
図、(ｂ)は入出力ポートの信号レベルを示す図。

【図２２】本発明のバスの途中に設定した中継器の構成
を示す図。

【符号の説明】

ＭＮ＿１〜ｎ，ＭＮ＿ｌｏｗ，ＰＲＥＮ＿ｄｍｙ，ＰＲ
ＥＮ＿１〜ｎ，ＰＲＥＮ＿ｈｉｇｈ，ＭＮ１〜１２…ｎ
チャネルＭＯＳＦＥＴ、ＭＰ＿１〜ｎ，ＭＰ＿ｈｉｇ
ｈ，ＰＲＥＰ＿ｄｍｙ，ＰＲＥＰ＿１〜ｎ，ＰＲＥＰ＿
ｌｏｗ，ＰＲＥＰ＿ＶＣＣ，ＭＰ１〜１５…ｐチャネル
ＭＯＳＦＥＴ、ＩＮＶ１〜１３…インバータ、ＮＯＲ＿
１〜ｎ，ＮＯＲ＿ｌｏｗ，ＮＯＲ１〜３…ＮＯＲゲー
ト、ＮＡＮＤ＿１〜ｎ，ＮＡＮＤ＿ｈｉｇｈ…ＮＡＮＤ
ゲート、ＤＢ＿１〜ｎ，ＤＢ＿ｌｏｗ，ＤＢ＿ｄｍｙ，
ＤＢ＿ｈｉｇｈ，ＤＢ＿ＶＣＣ…バス配線、ＰＲＥ，Ｅ
Ｎ，ＡＣＴ，ＣＫ…制御信号、ＤＯＵＴ＿１〜ｎ…機能
ブロックから出力される信号、ＤＩＮ＿１〜ｎ…機能ブ
ロックに入力される信号、ＡＭＰ＿１〜ｎ、ＡＭＰＢ＿
１〜ｎ…差動増幅回路、ＶＣＣ…電源、ＧＮＤ…接地電
位、ＣＫ１，ＣＫ２…クロック信号、Ｐ＿１，Ｐ＿２，
・・・，Ｐ＿ｎ，Ｐ＿ｌｏｗ，Ｐ＿ｄｍｙ…ピン。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 菊池 隆文 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 波多野 雄治 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内

Claims (28)

【特許請求の範囲】
1. 【請求項１】複数のデータ信号と制御信号を送信端と受
   信端の間で配線したバス線と、 該バス線の送信端で駆動する駆動回路と、 該バス線の伝送路の配線容量を再配分するための制御回
   路と、 上記受信端で上記バス信号を検出する検出回路とから成
   ることを特徴とするバス駆動回路。
2. 【請求項２】請求項１記載のバス駆動回路において、上
   記制御回路として上記駆動回路に略電源電圧を与える充
   電回路と、 上記駆動回路に略グランドレベルを与える放電回路とか
   ら成ることを特徴とするバス駆動回路。
3. 【請求項３】請求項２記載のバス駆動回路において、上
   記放電回路として上記バス線の配線容量に蓄積している
   電荷を放電するためのスイッチ回路であることを特徴と
   するバス駆動回路。
4. 【請求項４】請求項２記載のバス駆動回路において、上
   記充電回路として上記バス線の配線容量に蓄積している
   電荷を充電するためのスイッチ回路であることを特徴と
   するバス駆動回路。
5. 【請求項５】請求項１記載のバス駆動回路において、上
   記駆動回路はＭＯＳＦＥＴの駆動素子を用い、ドレイン
   ・ソース経路のどちらか一方を共通に接続した線を上記
   送信端から上記受信端まで配線した回路構成であること
   を特徴とするバス駆動回路。
6. 【請求項６】請求項５記載のバス駆動回路において、上
   記駆動素子は、ＰチャンネルＭＯＳＦＥＴとＮチャンネ
   ルＭＯＳＦＥＴを並列に接続した回路構成であることを
   特徴とするバス駆動回路。
7. 【請求項７】請求項５記載のバス駆動回路において、上
   記駆動素子は、ナンド回路と、 上記ナンド回路からの信号を駆動するＰＭＯＳＦＥＴか
   ら成ることを特徴とするバス駆動回路。
8. 【請求項８】請求項１記載のバス駆動回路において、上
   記制御信号として通常はゼロレベルで上記バス線の伝送
   路の配線容量を再配分時に略電源電圧レベルと略グラン
   ドレベルとの間の中間レベルに成る第１の制御線から成
   ることを特徴とするバス駆動回路。
9. 【請求項９】請求項１記載のバス駆動回路において、上
   記制御信号として上記第１の制御線と、 通常は電源電圧で上記バス線の伝送路の配線容量を再配
   分時に略電源電圧レベルと略グランドレベルとの中間レ
   ベルに成る第２の制御線を付加したことを特徴とするバ
   ス駆動回路。
10. 【請求項１０】請求項１記載または請求項９記載のバス
    駆動回路において、上記データ信号線と上記第１の制御
    線と、上記第２の制御線を一組にして複数の組から成る
    ことを特徴とするバス駆動回路。
11. 【請求項１１】請求項１記載のバス駆動回路において、
    上記検出回路として活性化信号と、 上記第２の制御信号と略電源電圧レベルから成る参照電
    圧を発生する回路と、 上記発生回路からの信号に基づいて信号レベルを再生す
    るラッチ回路から成ることを特徴とするバス駆動回路。
12. 【請求項１２】請求項１１記載のバス駆動回路におい
    て、上記活性化信号は上記バス信号線の配線容量に充電
    を与える信号と、 上記制御線の配線容量に放電を与える信号とから生成す
    る回路から成ることを特徴とするバス駆動回路。
13. 【請求項１３】複数のデータ信号と制御信号を送信端と
    受信端の間で配線したバス線と、 該バス線を送信端で駆動する駆動回路と、 上記バス線を送信端から受信端へ配線容量を有する伝送
    路を伝送し、該配線容量を充電する回路と、 上記バス線の配線容量を再配分するための制御線と、 上記制御線の配線容量に蓄積している電荷を放電するた
    めのスイッチ回路と、 上記受信端で上記バス線からのデータ信号を検出する検
    出回路から成るバス駆動回路と、 上記バス駆動回路を介して、演算制御部と、 データ信号を記憶するメモリ部と、 外部バスと接続するバスインターフェースから成ること
    を特徴とするバスシステム。
14. 【請求項１４】無線信号を送信受信するアンテナと、 上記アンテナからの信号を変換する変復調回路と、 上記信号をアナログ信号に変換するＤ／Ａ変換器又はア
    ナログ信号をディジタル信号に変換するＡ／Ｄ変換器
    と、 情報を記憶しておくメモリからなる情報処理装置に対
    し、該情報処理装置を制御するベースバンドＬＳＩが複
    数のデータ信号と制御信号を送信端と受信端の間で配線
    したバス線と、 該バス線を送信端で駆動する駆動回路と、 上記バス線を送信端から受信端へ配線容量を有する伝送
    路を伝送し、該配線容量を充電する回路と、 上記バス線の配線容量を再配分するための制御線と、 上記制御線の配線容量に蓄積している電荷を放電するた
    めのスイッチ回路と、 上記受信端で上記バス線からのデータ信号を検出する検
    出回路から成るバス駆動回路と、 上記情報処理装置へ送るデータを演算する演算部と、 データのアドレスを制御するデータアドレス制御部と、 上記情報処理装置への動作を指示する命令用ＲＯＭと、 上記情報処理装置の動作を制御するプログラム制御部
    と、 上記情報処理装置に接続するためのバスインターフェー
    スからなることを特徴とするベースバンドＬＳＩ。
15. 【請求項１５】パッケージボード上の複数のチップを接
    続するバスに、複数のデータ信号と制御信号を送信端と
    受信端の間で配線したバス線と、 該バス線を送信端で駆動する駆動回路と、 上記バス線を送信端から受信端へ配線容量を有する伝送
    路を伝送し、該配線容量を充電する回路と、 上記バス線の配線容量を再配分するための制御線と、 上記制御線の配線容量に蓄積している電荷を放電するた
    めのスイッチ回路と、 上記受信端で上記バス線からのデータ信号を検出する検
    出回路から成るバス駆動回路を用いたことを特徴とする
    集積回路。
16. 【請求項１６】パッケージボード上の複数のチップを接
    続するバスに、複数のデータ信号と制御信号を送信端と
    受信端の間で配線したバス線と、 該バス線を送信端で駆動する駆動回路と、 上記バス線を送信端から受信端へ配線容量を有する伝送
    路を伝送し、該配線容量を充電する回路と、 上記バス線の配線容量を再配分するための制御線と、 上記制御線の配線容量に蓄積している電荷を放電するた
    めのスイッチ回路と、 上記受信端で上記バス線からのデータ信号を検出する検
    出回路から成るバス駆動回路を用いた集積回路をパッケ
    ージに収納し、少なくとも電源線と、 グランド線と、 制御線とをピンに出力していることを特徴とする集積回
    路用パッケージ。
17. 【請求項１７】ｎビット（ｎは正の整数）のデータを伝
    達するバス駆動回路において、第１から第ｎ＋２までの
    ｎ＋２本の配線と、１組あたり第１から第ｎ＋１までｎ
    ＋１個からなるスイッチング回路を少なくとも１組と、
    上記第１から第ｎ＋１までの配線の電位を第１動作電位
    点の電位と一致させる手段と、上記第ｎ＋２の配線の電
    位を第２動作電位点の電位と一致させる手段を具備し、
    上記第ｋ（ｋは１以上ｎ＋１以下の任意の整数）のスイ
    ッチング回路は上記第ｋの配線と上記第ｎ＋２の配線と
    の間の導通／非導通を制御し、上記第１から第ｎまでの
    スイッチング回路は第１から第ｎまでのビット信号にそ
    れぞれ応答し、上記第１から第ｎ＋１までのスイッチン
    グ回路は第１の制御信号に応答することを特徴とするバ
    ス駆動回路。
18. 【請求項１８】請求項１７において、上記第ｋ（ｋは１
    以上ｎ＋１以下の任意の整数）のスイッチング回路は、
    上記第ｋの配線と上記第ｎ＋２の配線との間にドレイン
    ・ソース経路が接続されたｎチャネル型ＭＯＳＦＥＴを
    具備することを特徴とするバス駆動回路。
19. 【請求項１９】請求項１７において、上記第ｋ（ｋは１
    以上ｎ＋１以下の任意の整数）のスイッチング回路は、
    上記第ｋの配線と上記第ｎ＋２の配線との間にドレイン
    ・ソース経路が接続されたｐチャネル型ＭＯＳＦＥＴを
    具備することを特徴とするバス駆動回路。
20. 【請求項２０】請求項１７において、上記バスは１組あ
    たり第１から第ｎまでのｎ個からなる増幅回路を少なく
    とも１組具備し、上記第ｉ（ｉは１以上ｎ以下の任意の
    整数）の増幅回路は１個につきそれぞれ、第１のノード
    にそのソース端子が接続され、第２のノードにそのドレ
    イン端子が接続された第１および第２のｎチャネル型Ｍ
    ＯＳＦＥＴと、上記第１のノードにそのソース端子が接
    続され、第３のノードにそのドレイン端子が接続された
    第３および第４のｎチャネル型ＭＯＳＦＥＴと、上記第
    ２のノードにそのソース端子が接続され、第４のノード
    にそのドレイン端子が接続され、第５のノードにそのゲ
    ート端子が接続された第５のｎチャネル型ＭＯＳＦＥＴ
    と、上記第３のノードにそのソース端子が接続され、上
    記第５のノードにそのドレイン端子が接続され、上記第
    ４のノードにそのゲート端子が接続された第６のｎチャ
    ネル型ＭＯＳＦＥＴと、上記第４のノードにそのドレイ
    ン端子が接続され、上記第５のノードにそのゲート端子
    が接続され、第１の電源にそのソース端子が接続された
    第１のｐチャネル型ＭＯＳＦＥＴと、上記第５のノード
    にそのドレイン端子が接続され、上記第４のノードにそ
    のゲート端子が接続され、上記第１の電源にそのソース
    端子が接続された第２のｐチャネル型ＭＯＳＦＥＴと、
    上記第４のノードと上記第１の電源との間の導通／非導
    通を制御するスイッチング回路と、上記第５のノードと
    上記第１の電源との間の導通／非導通を制御するスイッ
    チング回路と、上記第１のノードと第２の電源との間の
    導通／非導通を制御するスイッチング回路とを具備し、
    上記第１および第２のｎチャネル型ＭＯＳＦＥＴのゲー
    ト端子は上記第ｉの配線に接続され、上記第３および第
    ４のｎチャネル型ＭＯＳＦＥＴのゲート端子の一方は上
    記第１の動作電位点と同電位であり他の一方は上記第ｎ
    ＋１の配線に接続されることを特徴とするバス駆動回
    路。
21. 【請求項２１】請求項２０において、上記第２のノード
    と上記第３のノードとを同電位とする手段を具備するこ
    とを特徴とするバス駆動回路。
22. 【請求項２２】請求項２０において、上記第２のノード
    と上記第１の電源との間の導通／非導通を制御するスイ
    ッチング回路と、上記第３のノードと上記第１の電源と
    の間の導通／非導通を制御するスイッチング回路を具備
    することを特徴とするバス駆動回路。
23. 【請求項２３】請求項１７において、第ｎ＋３（ｎは正
    の整数）の配線と、上記第ｎ＋３の配線の電位を上記第
    １動作電位点の電位と一致させる手段とを具備すること
    を特徴とするバス駆動回路。
24. 【請求項２４】チップ上に請求項１７記載のバス駆動回
    路を具備することを特徴とするマイクロプロセッサ。
25. 【請求項２５】ボード上で複数のチップを接続する外部
    バスとして請求項１７記載のバス駆動回路を用いている
    ことを特徴とするパッケージ・ボード。
26. 【請求項２６】クロックに同期して動作する複数の入出
    力ポートを具備するＬＳＩにおいて、上記ポートの入出
    力レベルは、そのハイレベルおよびロウレベルのうち一
    方は動作サイクルによらず電位レベルが一定であり、他
    の一方は各動作サイクルによって電位レベルが変化し得
    ることを特徴とするＬＳＩ。
27. 【請求項２７】ｎビット（ｎは正の整数）のデータを伝
    達するバス駆動回路において、第１から第ｎ＋１までの
    ｎ＋１本の配線と、１組あたり第１から第ｎまでｎ個か
    らなるスイッチング回路を少なくとも１組と、上記第１
    から第ｎまでの配線の電位を第１動作電位点の電位と一
    致させる手段と、上記第ｎ＋１の配線の電位を第２動作
    電位点の電位と一致させる手段を具備し、上記第ｋ（ｋ
    は１以上ｎ以下の任意の整数）のスイッチング回路は上
    記第ｋの配線と上記第ｎ＋１の配線との間の導通／非導
    通を制御し、上記第１から第ｎまでのスイッチング回路
    は第１から第ｎまでのビット信号および第１の制御信号
    にそれぞれ応答することを特徴とするバス駆動回路。
28. 【請求項２８】バスの各配線に付随する容量に蓄積され
    た電荷の総量が、バスのプリチャージ完了時点からバス
    に信号が出現する時点まで一定であることを特徴とする
    バス駆動回路。