JPH0728715A - Bus driving circuit and intergrated circuit using the same - Google Patents

Abstract

PURPOSE:To provide a bus driving circuit which can reduce the power consumption of buses of an LSI and can substantially suppress the increase of the power consumption despite increase of the bus bit width. CONSTITUTION:The buses DB 1-DB n, DB low and DB dmy consisting of the data and control signal lines are provided together with the switching circuits MN 1-MN n and MN low which serve as the driving circuits for transmitter terminals, the means PREP 1-PREP n and PREP low which serve as the control circuits that reallocate the wiring capacity of the transmission lines of buses and precharge the buses DB 1-DB n and DB low, and a means PREN dmy which predischarges a wiring DB dmy. The switching circuits MN 1-MN n and MN low control the conduction/non-conduction states between the wirings DB 1-DB n and DB low and the wiring DB dmy. The switching circuit MN 1-MN n respond to the bit signals DOUT 1-DOUT n and a control signal EN, and a switching circuit MN low responds to the signal EN respectively. Furthermore a detecting circuit is added to detect the signals received form the transmitter terminals at the receiver terminals via the transmission lines.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明はＬＳＩに関し、特にマイ
クロプロセッサのバス駆動回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an LSI, and more particularly to a bus driving circuit for a microprocessor.

【０００２】[0002]

【従来の技術】一般にマイクロプロセッサでは、バスを
用いて機能ブロック間のデータ転送を行なう。従来から
用いられているバスの構成を図３（ａ）に、また、各信
号のタイミングチャートを図３（ｂ）に示した。このバ
スの動作を以下に簡潔に説明する。2. Description of the Related Art Generally, a microprocessor uses a bus to transfer data between functional blocks. The configuration of a conventionally used bus is shown in FIG. 3 (a), and the timing chart of each signal is shown in FIG. 3 (b). The operation of this bus is briefly described below.

【０００３】図３では、機能ブロックＡから送信された
ｎビット（ｎは正の整数）のデータ（ＤＯＵＴ＿１、Ｄ
ＯＵＴ＿２、・・・、ＤＯＵＴ＿ｎ）が機能ブロックＢ
で受信される（ＤＩＮ＿１、ＤＩＮ＿２、・・・、ＤＩ
Ｎ＿ｎ）場合につき動作上必要な構成要素のみ示してあ
る。ｎビットのバスを構成するｎ本の配線（ＤＢ＿１、
ＤＢ＿２、・・・、ＤＢ＿ｎ）は時刻ｔ０において電源
電圧（ＶＣＣ）にプリチャージされている。時刻ｔ１に
おいて機能ブロックＡの活性化信号（ＥＮ）がハイレベ
ル（ＶＣＣ）となると、ＤＯＵＴ＿ｉ（ｉ＝１、２、・
・・、ｎ）がロウレベル（０Ｖ）ならばｎチャネルＭＯ
ＳＦＥＴ（ＭＮ＿ｉ）がオンになり、配線（ＤＢ＿ｉ）
の電位がロウレベル（０Ｖ）となる。ＤＯＵＴ＿ｉがハ
イレベル（ＶＣＣ）ならばｎチャネルＭＯＳＦＥＴ（Ｍ
Ｎ＿ｉ）はオフ状態を保ち配線（ＤＢ＿ｉ）の電位はハ
イレベル（ＶＣＣ）のままとなる。かくして、機能ブロ
ックＡのｎビットの信号（ＤＯＵＴ＿１、ＤＯＵＴ＿
２、・・・、ＤＯＵＴ＿ｎ）がｎビットのバス（ＤＢ＿
１、ＤＢ＿２、・・・、ＤＢ＿ｎ）に出現する。時刻ｔ
２において機能ブロックＢの制御信号（ＣＫ）がハイレ
ベル（ＶＣＣ）となると、フリップフロップ（ＦＦ＿
１、ＦＦ＿２、・・・、ＦＦ＿ｎ）にそれぞれデータ
（ＤＢ＿１、ＤＢ＿２、・・・、ＤＢ＿ｎ）が取り込ま
れ、ＤＩＮ＿１、ＤＩＮ＿２、・・・、ＤＩＮ＿ｎとし
て受信される。時刻ｔ３においてプリチャージ信号（Ｐ
ＲＥ）がハイレベル（ＶＣＣ）となると、配線（ＤＢ＿
１、ＤＢ＿２、・・・、ＤＢ＿ｎ）がプリチャージさ
れ、時刻ｔ４から始まる次のサイクルに備える。In FIG. 3, n-bit (n is a positive integer) data (DOUT_1, D) transmitted from the functional block A.
OUT_2, ..., DOUT_n) is the functional block B
Received by (DIN_1, DIN_2, ..., DI
N_n) only the components necessary for operation are shown. n wires (DB_1, DB_1,
DB_2, ..., DB_n) are precharged to the power supply voltage (VCC) at time t0. When the activation signal (EN) of the functional block A becomes high level (VCC) at time t1, DOUT_i (i = 1, 2, ...
.., n) are low level (0 V), n channel MO
SFET (MN_i) is turned on and wiring (DB_i)
Potential becomes low level (0V). If DOUT_i is high level (VCC), n-channel MOSFET (M
N_i) remains off, and the potential of the wiring (DB_i) remains high level (VCC). Thus, the n-bit signals (DOUT_1, DOUT_
2, ..., DOUT_n is an n-bit bus (DB_
, DB_2, ..., DB_n). Time t
2, when the control signal (CK) of the functional block B becomes high level (VCC), the flip-flop (FF_
1, FF_2, ..., FF_n) respectively captures data (DB_1, DB_2, ..., DB_n) and receives them as DIN_1, DIN_2, ..., DIN_n. At time t3, the precharge signal (P
When RE) becomes high level (VCC), the wiring (DB_
1, DB_2, ..., DB_n) are precharged and ready for the next cycle starting at time t4.

【０００４】[0004]

【発明が解決しようとする課題】従来のバス構成では、
１サイクルに何本もの配線の電圧がフルスイングするの
で、配線容量の充放電に大きな電力が費やされるという
問題がある。In the conventional bus configuration,
Since the voltage of many wires makes a full swing in one cycle, there is a problem that a large amount of power is consumed for charging and discharging the wire capacitance.

【０００５】今、議論を簡単にするために、バスの配線
にハイレベル（ＶＣＣ）およびロウレベル（０Ｖ）の信
号が出力される頻度は互いに等しいと仮定すると、従来
のバス構成（図３（ａ））に含まれるｎ本（ｎは正の整
数）の配線（ＤＢ＿１、ＤＢ＿２、・・・、ＤＢ＿ｎ）
のうち確率的にはｎ／２本の配線でロウレベル（０Ｖ）
の信号が表れる。これらの配線では１サイクルの間に電
圧が ハイレベル（ＶＣＣ）→ロウレベル（０Ｖ）→ハイレベ
ル（ＶＣＣ） のようにフルスイングする（図３（ｂ）中ＤＢ＿ｉ（Ｄ
ＯＵＴ＿ｉ＝０Ｖのとき）のタイミングチャートを参
照）。かくして、従来のバス駆動回路では同一サイクル
中に何本もの（平均値ｎ／２本）配線で電圧がフルスイ
ングするので、配線容量の充放電に多大な電力を消費す
る。To simplify the discussion, assuming that the high-level (VCC) and low-level (0V) signals are output to the bus wiring at the same frequency, the conventional bus configuration (see FIG. )) Wirings (DB_1, DB_2, ..., DB_n) of n lines (n is a positive integer)
Stochastically, low level (0V) with n / 2 wires
Signal appears. In these wirings, the voltage swings fully in one cycle from high level (VCC) to low level (0V) to high level (VCC) (DB_i (D in FIG. 3B).
(When OUT_i = 0V))). Thus, in the conventional bus drive circuit, the voltage fully swings over many wires (average value n / 2) during the same cycle, so that a large amount of power is consumed for charging and discharging the wire capacitance.

【０００６】ところで、近年マクロプロセッサの高性能
化が進むにつれて、３２ビットあるいは６４ビットなど
の広い内部バスを有するマイクロプロセッサが出現して
いる（例えば、ISSCC DIGEST OF TECHNICAL PAPERS, p
p.106-107, FEBRUARY 1992)。ところが、上述の説明か
ら明らかなように従来のバス駆動回路ではバスのビット
幅（ｎ）に消費電力が比例するので、バス幅が広いほど
バスの消費電力に関する問題が顕著になる。By the way, as the performance of macro processors has been improved in recent years, microprocessors having a wide internal bus of 32 bits or 64 bits have appeared (for example, ISSCC DIGEST OF TECHNICAL PAPERS, p.
p. 106-107, FEBRUARY 1992). However, as is clear from the above description, since the power consumption is proportional to the bit width (n) of the bus in the conventional bus drive circuit, the wider the bus width, the more serious the problem of the power consumption of the bus becomes.

【０００７】本発明の目的は、消費電力が小さいバス駆
動回路を提供すると共にこのバス駆動回路を用いた集積
回路及びマイクロコンピュータを含んだシステムを提供
することにある。It is an object of the present invention to provide a bus drive circuit with low power consumption and a system including an integrated circuit and a microcomputer using the bus drive circuit.

【０００８】本発明の他の目的は、バスのビット幅を広
げても殆ど消費電力が増大しないバス駆動回路を提供す
ることにある。Another object of the present invention is to provide a bus driving circuit which consumes almost no power even if the bit width of the bus is widened.

【０００９】[0009]

【課題を解決するための手段】上記目的を達成するため
に、複数のデータ信号と制御信号を送信端と受信端の間
で配線したバス線と、該バス線の送信端で駆動する駆動
回路と、該バス線の伝送路の配線容量を再配分するため
の制御回路と、上記受信端で上記バス信号を検出する検
出回路とから成ることを特徴とするバス駆動回路からな
る。より具体的には、ｎビット（ｎは正の整数）のデー
タを送信端から受信端へ伝送するバス駆動回路におい
て、第１から第ｎ＋２までのｎ＋２本のデータ線と制御
線（ＤＢ＿１、ＤＢ＿２、・・・、ＤＢ＿ｎ、ＤＢ＿ｌ
ｏｗ、ＤＢ＿ｄｍｙ）と、１組あたり第１から第ｎ＋１
までｎ＋１個からなる駆動回路であるスイッチング回路
（ＭＮ＿１、ＭＮ＿２、・・・、ＭＮ＿ｎ、ＭＮ＿ｌｏ
ｗ）を少なくとも１組と、上記第１から第ｎ＋１までの
配線（ＤＢ＿１、ＤＢ＿２、・・・、ＤＢ＿ｎ、ＤＢ＿
ｌｏｗ）の電位を第１動作電位点（ＶＣＣ）の電位と一
致させる手段（ＰＲＥＰ＿１、ＰＲＥＰ＿２、・・・、
ＰＲＥＰ＿ｎ、ＰＲＥＰ＿ｌｏｗ）と、上記第ｎ＋２の
配線（ＤＢ＿ｄｍｙ）の電位を第２動作電位点（ＧＮ
Ｄ）の電位と一致させる手段から成る制御回路（ＰＲＥ
Ｎ＿ｄｍｙ）を具備し、上記第ｋ（ｋは１以上ｎ＋１以
下の任意の整数）のスイッチング回路（ｋ＝ｎ＋１なら
ばＭＮ＿ｌｏｗ、他の場合はＭＮ＿ｋ）は上記第ｋの配
線（ｋ＝ｎ＋１ならばＤＢ＿ｌｏｗ、他の場合はＤＢ＿
ｋ）と上記第ｎ＋２の配線（ＤＢ＿ｄｍｙ）との間の導
通／非導通を制御し、上記第１から第ｎまでのスイッチ
ング回路（ＭＮ＿１、ＭＮ＿２、・・・、ＭＮ＿ｎ）は
第１から第ｎまでのビット信号（ＤＯＵＴ＿１、ＤＯＵ
Ｔ＿２、・・・、ＤＯＵＴ＿ｎ）にそれぞれ応答し、上
記第１から第ｎ＋１までのスイッチング回路（ＭＮ＿
１、ＭＮ＿２、・・・、ＭＮ＿ｎ、ＭＮ＿ｌｏｗ）は第
１の制御信号（ＥＮ）に応答することを特徴とするもの
である（図１参照）。In order to achieve the above object, a bus line in which a plurality of data signals and control signals are wired between a transmission end and a reception end, and a drive circuit driven at the transmission end of the bus line And a control circuit for redistributing the wiring capacitance of the transmission path of the bus line, and a detection circuit for detecting the bus signal at the receiving end. More specifically, in a bus drive circuit that transmits n-bit (n is a positive integer) data from a transmission end to a reception end, n + 2 data lines from the first to n + 2th data lines and control lines (DB_1, DB_2) , ..., DB_n, DB_l
ow, DB_dmy) and 1st to n + 1th per set
Up to n + 1 switching circuits (MN_1, MN_2, ..., MN_n, MN_lo)
w) and at least one set, and wirings (DB_1, DB_2, ..., DB_n, DB_) from the first to n + 1th wirings.
(PREP_1, PREP_2, ...) For matching the potential of (low) with the potential of the first operating potential point (VCC).
PREP_n, PREP_low) and the potential of the n + 2th wiring (DB_dmy) are set to the second operating potential point (GN).
D) potential control circuit (PRE)
N_dmy), and the k-th (k is any integer of 1 or more and n + 1 or less) switching circuit (MN_low if k = n + 1, MN_k otherwise) is the k-th wiring (k = n + 1). DB_low, otherwise DB_
k) and the n + 2th wiring (DB_dmy) are controlled to be conductive / non-conductive, and the first to nth switching circuits (MN_1, MN_2, ..., MN_n) are the first to nth. Bit signals up to (DOUT_1, DOU
T_2, ..., DOUT_n) in response to the first to n + 1th switching circuits (MN_).
1, MN_2, ..., MN_n, MN_low) are characterized by responding to the first control signal (EN) (see FIG. 1).

【００１０】また、本発明の好適な実施形態によれば、
上記バスは１組あたり第１から第ｎまでのｎ個からなる
検出回路である増幅回路（ＡＭＰ＿１、ＡＭＰ＿２、・
・・、ＡＭＰ＿ｎ）を少なくとも１組具備し（図１参
照）、上記第ｉ（ｉは１以上ｎ以下の任意の整数）の増
幅回路（ＡＭＰ＿ｉ）は１個につきそれぞれ、第１のノ
ード（Ｎ１）にそのソース端子が接続され、第２のノー
ド（Ｎ２）にそのドレイン端子が接続された第１および
第２のｎチャネル型ＭＯＳＦＥＴ（ＭＮ１、ＭＮ２）
と、上記第１のノード（Ｎ１）にそのソース端子が接続
され、第３のノード（Ｎ３）にそのドレイン端子が接続
された第３および第４のｎチャネル型ＭＯＳＦＥＴ（Ｍ
Ｎ３、ＭＮ４）と、上記第２のノード（Ｎ２）にそのソ
ース端子が接続され、第４のノード（Ｎ４）にそのドレ
イン端子が接続され、第５のノード（Ｎ５）にそのゲー
ト端子が接続された第５のｎチャネル型ＭＯＳＦＥＴ
（ＭＮ５）と、上記第３のノード（Ｎ３）にそのソース
端子が接続され、上記第５のノード（Ｎ５）にそのドレ
イン端子が接続され、上記第４のノード（Ｎ４）にその
ゲート端子が接続された第６のｎチャネル型ＭＯＳＦＥ
Ｔ（ＭＮ６）と、上記第４のノード（Ｎ４）にそのドレ
イン端子が接続され、上記第５のノード（Ｎ５）にその
ゲート端子が接続され、第１の電源（ＶＣＣ）にそのソ
ース端子が接続された第１のｐチャネル型ＭＯＳＦＥＴ
（ＭＰ１）と、上記第５のノード（Ｎ５）にそのドレイ
ン端子が接続され、上記第４のノード（Ｎ４）にそのゲ
ート端子が接続され、上記第１の電源（ＶＣＣ）にその
ソース端子が接続された第２のｐチャネル型ＭＯＳＦＥ
Ｔ（ＭＰ２）と、上記第４のノード（Ｎ４）と上記第１
の電源（ＶＣＣ）との間の導通／非導通を制御するスイ
ッチング回路（ＭＰ３）と、上記第５のノード（Ｎ５）
と上記第１の電源（ＶＣＣ）との間の導通／非導通を制
御するスイッチング回路（ＭＰ４）と、上記第１のノー
ド（Ｎ１）と第２の電源（ＧＮＤ）との間の導通／非導
通を制御するスイッチング回路（ＭＮ７）とを具備し、
上記第１および第２のｎチャネル型ＭＯＳＦＥＴ（ＭＮ
１、ＭＮ２）のゲート端子は上記第ｉの配線（ＤＢ＿
ｉ）に接続され、上記第３および第４のｎチャネル型Ｍ
ＯＳＦＥＴ（ＭＮ３、ＭＮ４）のゲート端子の一方は上
記第１の動作電位点（ＶＣＣ）と同電位であり、他の一
方は上記第ｎ＋１の配線（ＤＢ＿ｌｏｗ）に接続される
ことを特徴とするものである（図２参照）。According to a preferred embodiment of the present invention,
The above-mentioned bus is an amplifier circuit (AMP_1, AMP_2, ...
.., at least one set of AMP_n) (see FIG. 1), and each of the i-th (i is an integer of 1 or more and n or less) amplifier circuit (AMP_i) is connected to the first node (N1). ) Having its source terminal connected to it and its drain terminal connected to a second node (N2), the first and second n-channel MOSFETs (MN1, MN2)
And a source terminal thereof is connected to the first node (N1) and a drain terminal thereof is connected to a third node (N3).
N3, MN4) and the second node (N2) has its source terminal connected, the fourth node (N4) has its drain terminal connected, and the fifth node (N5) has its gate terminal connected. Fifth n-channel MOSFET
(MN5), its source terminal is connected to the third node (N3), its drain terminal is connected to the fifth node (N5), and its gate terminal is connected to the fourth node (N4). Connected sixth n-channel MOSFE
The drain terminal is connected to T (MN6) and the fourth node (N4), the gate terminal is connected to the fifth node (N5), and the source terminal is connected to the first power supply (VCC). Connected first p-channel MOSFET
(MP1), the drain terminal is connected to the fifth node (N5), the gate terminal is connected to the fourth node (N4), and the source terminal is connected to the first power supply (VCC). Second p-channel type MOSFE connected
T (MP2), the fourth node (N4) and the first node
Circuit (MP3) for controlling conduction / non-conduction with the power supply (VCC) of the second node and the fifth node (N5)
And a switching circuit (MP4) for controlling conduction / non-conduction between the first power supply (VCC) and the first power supply (VCC), and conduction / non-conduction between the first node (N1) and the second power supply (GND). A switching circuit (MN7) for controlling conduction,
The first and second n-channel MOSFETs (MN
1, MN2) has a gate terminal connected to the i-th wiring (DB_
i) and connected to the third and fourth n-channel type M
One of the gate terminals of the OSFETs (MN3, MN4) has the same potential as the first operating potential point (VCC), and the other one is connected to the (n + 1) th wiring (DB_low). (See FIG. 2).

【００１１】[0011]

【作用】本発明の代表的な実施形態（図１）では、時刻
ｔ０において第１から第ｎ＋１の配線（ＤＢ＿１、ＤＢ
＿２、・・・、ＤＢ＿ｎ、ＤＢ＿ｌｏｗ）の電位は電源
電圧（ＶＣＣ）に、また、第ｎ＋２の配線（ＤＢ＿ｄｍ
ｙ）の電位は接地電位（０Ｖ）に保たれている。このと
き第１の制御信号（ＥＮ）はロウレベル（０Ｖ）である
ため、第１から第ｎ＋１のスイッチング回路（ＭＮ＿
１、ＭＮ＿２、・・・、ＭＮ＿ｎ、ＭＮ＿ｌｏｗ）は非
導通となっている。時刻ｔ１において第１の制御信号
（ＥＮ）がハイレベル（ＶＣＣ）に変化すると、第１か
ら第ｎまでのビット信号（ＤＯＵＴ＿１、ＤＯＵＴ＿
２、・・・、ＤＯＵＴ＿ｎ）のハイレベル（ＶＣＣ）／
ロウレベル（０Ｖ）に応じてそれぞれ、第１から第ｎの
スイッチング回路（ＭＮ＿１、ＭＮ＿２、・・・、ＭＮ
＿ｎ）は非導通のまま／導通となる。また、第ｎ＋１の
スイッチング回路（ＭＮ＿ｌｏｗ）は導通となる。第１
から第ｎのスイッチング回路（ＭＮ＿１、ＭＮ＿２、・
・・、ＭＮ＿ｎ）のうち導通となったスイッチング回路
をｋ個（ＭＮ＿＃１、ＭＮ＿＃２、・・・、ＭＮ＿＃
ｋ）とすると、ｋ＋２本の配線（ＤＢ＿＃１、ＤＢ＿＃
２、・・・、ＤＢ＿＃ｋ、ＤＢ＿ｌｏｗ、ＤＢ＿ｄｍ
ｙ）はｋ＋１本の配線（ＤＢ＿＃１、ＤＢ＿＃２、・・
・、ＤＢ＿＃ｋ、ＤＢ＿ｌｏｗ）の容量に蓄積されてい
た電荷を分かちあって、電源電圧（ＶＣＣ）と接地電位
（０Ｖ）の間のある電位（Ｖ＿ｌｏｗと表す）に落ち着
く。一方、他の配線（ＤＢ＿１、ＤＢ＿２、・・・、Ｄ
Ｂ＿ｎのうちＤＢ＿＃１、ＤＢ＿＃２、・・・、ＤＢ＿
＃ｋ以外の配線）は電源電圧（ＶＣＣ）に保たれたまま
である。時刻ｔ２において活性化信号（ＡＣＴ）がハイ
レベル（ＶＣＣ）に変化すると、第１から第ｎの増幅回
路（ＡＭＰ＿１、ＡＭＰ＿２、・・・、ＡＭＰ＿ｎ）が
動作する。それぞれの増幅回路（ＡＭＰ＿ｉ、ｉ＝１、
２、・・・、ｎ）では、ＶＣＣとＶ＿ｌｏｗ（＝ＤＢ＿
ｌｏｗ）をもとに擬似的にその中間の参照電位を生成
し、参照電位と配線（ＤＢ＿ｉ）の電位を入力とした差
動増幅を行なう。かくして、その出力（ＤＩＮ＿１、Ｄ
ＩＮ＿２、・・・、ＤＩＮ＿ｎ）では配線（ＤＢ＿１、
ＤＢ＿２、・・・、ＤＢ＿ｎ）の電位ＶＣＣ／Ｖ＿ｌｏ
ｗに応じてそれぞれハイレベル（ＶＣＣ）／ロウレベル
（０Ｖ）が出力される。時刻ｔ３においてプリチャージ
信号（ＰＲＥ）がハイレベル（ＶＣＣ）に変化すると、
第１から第ｎ＋１までの配線（ＤＢ＿１、ＤＢ＿２、・
・・、ＤＢ＿ｎ、ＤＢ＿ｌｏｗ）は電位を電源電圧（Ｖ
ＣＣ）の電位と一致させる手段（ＰＲＥＰ＿１、ＰＲＥ
Ｐ＿２、・・・、ＰＲＥＰ＿ｎ、ＰＲＥＰ＿ｌｏｗ）に
よって充電、第ｎ＋２の配線（ＤＢ＿ｄｍｙ）は電位を
接地電位（０Ｖ）と一致させる手段（ＰＲＥＮ＿ｄｍ
ｙ）によって放電され、時刻ｔ４から始まる次のサイク
ルに備える。In the typical embodiment of the present invention (FIG. 1), the first to n + 1th wirings (DB_1, DB) at time t0.
, ..., DB_n, DB_low are at the power supply voltage (VCC), and the (n + 2) th wiring (DB_dm).
The potential of y) is kept at the ground potential (0V). At this time, since the first control signal (EN) is at the low level (0V), the first to (n + 1) th switching circuits (MN_
1, MN_2, ..., MN_n, MN_low) are non-conductive. When the first control signal (EN) changes to the high level (VCC) at time t1, the first to nth bit signals (DOUT_1, DOUT_).
2, ..., DOUT_n) high level (VCC) /
Depending on the low level (0V), the first to nth switching circuits (MN_1, MN_2, ..., MN)
_N) remains / becomes non-conductive. Further, the (n + 1) th switching circuit (MN_low) becomes conductive. First
To nth switching circuit (MN_1, MN_2, ...
..., k switching circuits (MN_ # 1, MN_ # 2, ..., MN_ #) that have become conductive among MN_n)
k), k + 2 wirings (DB_ # 1, DB_ #
2, ..., DB_ # k, DB_low, DB_dm
y) is k + 1 wirings (DB_ # 1, DB_ # 2, ...
, DB_ # k, DB_low) share the charges accumulated in the capacitors and settle to a certain potential (denoted as V_low) between the power supply voltage (VCC) and the ground potential (0V). On the other hand, other wiring (DB_1, DB_2, ..., D
Of B_n, DB_ # 1, DB_ # 2, ..., DB_
The wirings other than #k) are kept at the power supply voltage (VCC). When the activation signal (ACT) changes to the high level (VCC) at time t2, the first to nth amplifier circuits (AMP_1, AMP_2, ..., AMP_n) operate. Each amplifier circuit (AMP_i, i = 1,
2, ..., N), VCC and V_low (= DB_
low), a reference potential in the middle thereof is artificially generated, and differential amplification is performed using the reference potential and the potential of the wiring (DB_i) as inputs. Thus, its output (DIN_1, D
IN_2, ..., DIN_n), the wiring (DB_1,
DB_2, ..., DB_n) potential VCC / V_lo
A high level (VCC) / low level (0V) is output according to w. When the precharge signal (PRE) changes to the high level (VCC) at time t3,
Wirings (DB_1, DB_2, ...
.., DB_n, DB_low are the power supply voltage (V
CC (C) potential matching means (PREP_1, PRE
P_2, ..., PREP_n, PREP_low) is charged, and the n + 2th wiring (DB_dmy) is a means (PREN_dm) for matching the potential with the ground potential (0 V).
It is discharged by y) and prepares for the next cycle starting from time t4.

【００１２】本発明のバス駆動回路では、１サイクルに
何本の配線で信号がスイングしようとも、従来のバス駆
動回路構成（図３）においてたかだか１本の配線で消費
する程度の電力しか必要としない。これは以下の説明に
より明らかとなろう。In the bus drive circuit of the present invention, no matter how many wirings the signal swings in one cycle, in the conventional bus drive circuit configuration (FIG. 3), at most, the power consumed by one wiring is required. do not do. This will be apparent from the description below.

【００１３】今、議論を簡単にするために、バスを構成
する配線の容量は互いに等しいと仮定し、この容量を接
地電位（０Ｖ）から電源電圧（ＶＣＣ）まで充電するの
に必要な電荷量を１とする。１サイクルに移動する電荷
量を議論することにより、消費電力を議論することがで
きる。従来のバス駆動回路（図３）でｋ本の配線（ＤＢ
＿＃１、ＤＢ＿＃２、・・・、ＤＢ＿＃ｋ）にロウレベ
ル（０Ｖ）の信号が出力されるとすると、プリチャージ
完了時にｋ本の配線（ＤＢ＿＃１、ＤＢ＿＃２、・・
・、ＤＢ＿＃ｋ）に蓄積されていた電荷量ｋはロウレベ
ル（０Ｖ）出力時にはすべて放電されて０となる（図４
（ｂ）参照）。したがって、 移動した電荷量＝ｋ （従来のバス駆動回路） 一方、本発明のバス駆動回路（図１）でｋ本の配線（Ｄ
Ｂ＿＃１、ＤＢ＿＃２、・・・、ＤＢ＿＃ｋ）にロウレ
ベル（Ｖ＿ｌｏｗ）の信号が出力されるとすると、これ
に１本の配線（ＤＢ＿ｌｏｗ）を加えたｋ＋１本の配線
にプリチャージ完了時には合わせてｋ＋１なる電荷量が
蓄積されている。ロウレベル（Ｖ＿ｌｏｗ）出力時には
これらのｋ＋１本の配線（ＤＢ＿＃１、ＤＢ＿＃２、・
・・、ＤＢ＿＃ｋ、ＤＢ＿ｌｏｗ）が配線（ＤＢ＿ｄｍ
ｙ）に電荷を分け与え、ｋ＋２本の配線（ＤＢ＿＃１、
ＤＢ＿＃２、・・・、ＤＢ＿＃ｋ、ＤＢ＿ｌｏｗ、ＤＢ
＿ｄｍｙ）が等しく（ｋ＋１）／（ｋ＋２）なる電荷量
を持つようになる（図４（ａ）参照）。したがって、 移動した電荷量＝（ｋ＋１）／（ｋ＋２） （本発明のバス駆動回路） ｋが如何なる大きな値をとろうともこの値は１を超すこ
とがない。かくして、本発明のバス駆動回路では、１サ
イクルに何本の配線で信号がスイングしようとも、従来
のバス構成（図３）においてたかだか１本の配線で消費
する程度の電力しか必要としない。For simplification of the discussion, it is assumed that the capacitances of the wirings forming the bus are equal to each other, and the amount of electric charge required to charge this capacitance from the ground potential (0V) to the power supply voltage (VCC). Is set to 1. The power consumption can be discussed by discussing the amount of charge transferred in one cycle. The conventional bus drive circuit (Fig. 3) has k wires (DB
If a low level (0 V) signal is output to _ # 1, DB_ # 2, ..., DB_ # k), k wirings (DB_ # 1, DB_ # 2, ...
., DB_ # k), the amount of electric charge k accumulated in DB_ # k) is all discharged to 0 when a low level (0 V) is output (FIG. 4).
(See (b)). Therefore, the transferred charge amount = k (conventional bus drive circuit), while the number of wirings (D) in the bus drive circuit of the present invention (FIG. 1) is increased.
If a low-level (V_low) signal is output to B_ # 1, DB_ # 2, ..., DB_ # k), one wire (DB_low) is added to this to complete precharging of k + 1 wires. At times, a charge amount of k + 1 is accumulated in total. At the time of low level (V_low) output, these k + 1 wirings (DB_ # 1, DB_ # 2, ...
.., DB_ # k, DB_low) are wired (DB_dm
y) is divided into electric charges, and k + 2 wirings (DB_ # 1,
DB_ # 2, ..., DB_ # k, DB_low, DB
_Dmy) has the same charge amount of (k + 1) / (k + 2) (see FIG. 4A). Therefore, the transferred charge amount = (k + 1) / (k + 2) (bus drive circuit of the present invention) This value never exceeds 1 no matter how large the value of k may be. Thus, in the bus drive circuit of the present invention, no matter how many wirings the signal swings in one cycle, in the conventional bus configuration (FIG. 3), at most, the power consumed by one wiring is required.

【００１４】[0014]

【実施例】以下に本発明の実施例を図面により詳細に説
明する。Embodiments of the present invention will be described in detail below with reference to the drawings.

【００１５】図１（ａ）は、本発明の一実施例を示すバ
ス駆動回路であり、図１（ｂ）は各信号のタイミングチ
ャートを示している。時刻ｔ０においてｎ＋１本の配線
（ＤＢ＿１、ＤＢ＿２、・・・、ＤＢ＿ｎ、ＤＢ＿ｌｏ
ｗ）の電位はそれぞれｐチャネルＭＯＳＦＥＴ（ＰＲＥ
Ｐ＿１、ＰＲＥＰ＿２、・・・、ＰＲＥＰ＿ｎ、ＰＲＥ
Ｐ＿ｌｏｗ）によって電源電圧（ＶＣＣ）に、また、配
線（ＤＢ＿ｄｍｙ）の電位はｎチャネルＭＯＳＦＥＴ
（ＰＲＥＮ＿ｄｍｙ）によって接地電位（０Ｖ）に保た
れている。このとき制御信号（ＥＮ）はロウレベル（０
Ｖ）であるため、ｎチャネルＭＯＳＦＥＴ（ＭＮ＿１、
ＭＮ＿２、・・・、ＭＮ＿ｎ、ＭＮ＿ｌｏｗ）は非導通
となっている。時刻ｔ１において制御信号（ＥＮ）がハ
イレベル（ＶＣＣ）に変化すると、ビット信号（ＤＯＵ
Ｔ＿１、ＤＯＵＴ＿２、・・・、ＤＯＵＴ＿ｎ）のハイ
レベル（ＶＣＣ）／ロウレベル（０Ｖ）に応じてそれぞ
れ、ｎチャネルＭＯＳＦＥＴ（ＭＮ＿１、ＭＮ＿２、・
・・、ＭＮ＿ｎ）は非導通のまま／導通となる。また、
ｎチャネルＭＯＳＦＥＴ（ＭＮ＿ｌｏｗ）は導通とな
る。ｎチャネルＭＯＳＦＥＴ（ＭＮ＿１、ＭＮ＿２、・
・・、ＭＮ＿ｎ）のうち導通となったｎチャネルＭＯＳ
ＦＥＴをｋ個（ＭＮ＿＃１、ＭＮ＿＃２、・・・、ＭＮ
＿＃ｋ）とすると、ｋ＋２本の配線（ＤＢ＿＃１、ＤＢ
＿＃２、・・・、ＤＢ＿＃ｋ、ＤＢ＿ｌｏｗ、ＤＢ＿ｄ
ｍｙ）はｋ＋１本の配線（ＤＢ＿＃１、ＤＢ＿＃２、・
・・、ＤＢ＿＃ｋ、ＤＢ＿ｌｏｗ）の容量に蓄積されて
いた電荷を分かちあって、電源電圧（ＶＣＣ）と接地電
位（０Ｖ）の間のある電位（Ｖ＿ｌｏｗと表す）に落ち
着く。一方、他の配線（ＤＢ＿１、ＤＢ＿２、・・・、
ＤＢ＿ｎのうちＤＢ＿＃１、ＤＢ＿＃２、・・・、ＤＢ
＿＃ｋ以外の配線）は電源電圧（ＶＣＣ）に保たれたま
まである。時刻ｔ２において活性化信号（ＡＣＴ）がハ
イレベル（ＶＣＣ）に変化すると、増幅回路（ＡＭＰ＿
１、ＡＭＰ＿２、・・・、ＡＭＰ＿ｎ）が動作する。そ
れぞれの増幅回路（ＡＭＰ＿ｉ、ｉ＝１、２、・・・、
ｎ）では、ＶＣＣとＶ＿ｌｏｗ（＝ＤＢ＿ｌｏｗ）をも
とに擬似的にその中間の参照電位を生成し、参照電位と
配線（ＤＢ＿ｉ）の電位を入力とした差動増幅を行な
う。かくして、その出力（ＤＩＮ＿１、ＤＩＮ＿２、・
・・、ＤＩＮ＿ｎ）では配線（ＤＢ＿１、ＤＢ＿２、・
・・、ＤＢ＿ｎ）の電位ＶＣＣ／Ｖ＿ｌｏｗに応じてそ
れぞれハイレベル（ＶＣＣ）／ロウレベル（０Ｖ）が出
力される。時刻ｔ３においてプリチャージ信号（ＰＲ
Ｅ）がハイレベル（ＶＣＣ）に変化すると、ｎ＋１本の
配線（ＤＢ＿１、ＤＢ＿２、・・・、ＤＢ＿ｎ、ＤＢ＿
ｌｏｗ）の電位はそれぞれｐチャネルＭＯＳＦＥＴ（Ｐ
ＲＥＰ＿１、ＰＲＥＰ＿２、・・・、ＰＲＥＰ＿ｎ、Ｐ
ＲＥＰ＿ｌｏｗ）によって電源電圧（ＶＣＣ）まで充
電、また、配線（ＤＢ＿ｄｍｙ）の電位はｎチャネルＭ
ＯＳＦＥＴ（ＰＲＥＮ＿ｄｍｙ）によって接地電位（０
Ｖ）まで放電され次のサイクルに備える。FIG. 1A is a bus drive circuit showing an embodiment of the present invention, and FIG. 1B is a timing chart of each signal. At time t0, n + 1 wirings (DB_1, DB_2, ..., DB_n, DB_lo)
w) is the potential of the p-channel MOSFET (PRE).
P_1, PREP_2, ..., PREP_n, PRE
The power supply voltage (VCC) is determined by P_low, and the potential of the wiring (DB_dmy) is determined by the n-channel MOSFET
It is kept at the ground potential (0V) by (PREN_dmy). At this time, the control signal (EN) is low level (0
V), the n-channel MOSFET (MN_1,
(MN_2, ..., MN_n, MN_low) are non-conductive. When the control signal (EN) changes to the high level (VCC) at time t1, the bit signal (DOU)
.., DOUT_n) corresponding to the high level (VCC) / low level (0V) of the n-channel MOSFETs (MN_1, MN_2 ,.
.., MN_n) remains / becomes non-conductive. Also,
The n-channel MOSFET (MN_low) becomes conductive. n-channel MOSFET (MN_1, MN_2, ...
.., MN_n) n-channel MOS turned on
K FETs (MN_ # 1, MN_ # 2, ..., MN
_ # K), k + 2 wirings (DB_ # 1, DB
_ # 2, ..., DB_ # k, DB_low, DB_d
my) is k + 1 wirings (DB_ # 1, DB_ # 2, ...
.., DB_ # k, DB_low) share the charges accumulated in the capacitors and settle to a certain potential (denoted as V_low) between the power supply voltage (VCC) and the ground potential (0 V). On the other hand, other wiring (DB_1, DB_2, ...,
DB_ # 1, DB_ # 2, ..., DB among DB_n
The wirings other than _ # k) are kept at the power supply voltage (VCC). When the activation signal (ACT) changes to high level (VCC) at time t2, the amplifier circuit (AMP_
1, AMP_2, ..., AMP_n) operates. Each amplifier circuit (AMP_i, i = 1, 2, ...
In n), a reference potential in the middle is artificially generated based on VCC and V_low (= DB_low), and differential amplification is performed using the reference potential and the potential of the wiring (DB_i) as inputs. Thus, its output (DIN_1, DIN_2, ...
.., DIN_n) wiring (DB_1, DB_2, ...
.., high level (VCC) / low level (0 V) are output according to the potential VCC / V_low of DB_n). At time t3, the precharge signal (PR
When E) changes to the high level (VCC), n + 1 wirings (DB_1, DB_2, ..., DB_n, DB_)
The potential of each low is p-channel MOSFET (P
REP_1, PREP_2, ..., PREP_n, P
REP_low) charges the power supply voltage (VCC), and the potential of the wiring (DB_dmy) is n-channel M
By the OSFET (PREN_dmy), the ground potential (0
V) is discharged to prepare for the next cycle.

【００１６】図２は本発明のバス駆動回路(図１
（ａ））で用いている差動増幅回路の構成を示してい
る。各信号のタイミングは図１（ｂ）を参照されたい。FIG. 2 shows a bus driving circuit of the present invention (see FIG.
The configuration of the differential amplifier circuit used in (a)) is shown. See FIG. 1B for the timing of each signal.

【００１７】時刻ｔ０からｔ２までの間は活性化信号
（ＡＣＴ）がロウレベル（０Ｖ）であり、ｐチャネルＭ
ＯＳＦＥＴ（ＭＰ３、ＭＰ４）が導通してノード（Ｎ
４、Ｎ５）の電位を電源電圧（ＶＣＣ）に保っている。
また、ｎチャネルＭＯＳＦＥＴ（ＭＮ７）は非導通とな
っているので、この回路内で電流の流れる経路は遮断さ
れている。From time t0 to t2, the activation signal (ACT) is at low level (0V), and the p-channel M
The OSFETs (MP3, MP4) become conductive and the node (N
4, N5) is kept at the power supply voltage (VCC).
Further, since the n-channel MOSFET (MN7) is non-conductive, the current flow path is cut off in this circuit.

【００１８】時刻ｔ２において活性化信号（ＡＣＴ）が
ハイレベル（ＶＣＣ）に変化すると、ｐチャネルＭＯＳ
ＦＥＴ（ＭＰ３、ＭＰ４）が非導通、ｎチャネルＭＯＳ
ＦＥＴ（ＭＮ７）は導通となる。ｎチャネルＭＯＳＦＥ
Ｔ（ＭＮ７）は、ｎチャネルＭＯＳＦＥＴ（ＭＮ１、Ｍ
Ｎ２）を介してノード（Ｎ２）を、ｎチャネルＭＯＳＦ
ＥＴ（ＭＮ３、ＭＮ４）を介してノード（Ｎ３）を接地
電位（０Ｖ）に引き下げようとする。配線（ＤＢ＿ｉ）
の電圧のハイレベル（ＶＣＣ）／ロウレベル（Ｖ＿ｌｏ
ｗ）に応じて経路（Ｎ２→Ｎ１）は強い導通／弱い導通
となる。また、ｎチャネルＭＯＳＦＥＴ（ＭＮ３）のゲ
ートにハイレベル（ＶＣＣ）がｎチャネルＭＯＳＦＥＴ
（ＭＮ４）のゲートにロウレベル（Ｖ＿ｌｏｗ）が入力
されているので、経路（Ｎ３→Ｎ１）は中間の強さの導
通となる。この２つの経路（Ｎ２→Ｎ１、Ｎ３→Ｎ１）
の導通の相対的な強弱関係は、ｎチャネルＭＯＳＦＥＴ
（ＭＮ５、ＭＮ６）およびｐチャネルＭＯＳＦＥＴ（Ｍ
Ｐ１、ＭＰ２）から構成されるラッチ部に伝達され、Ｄ
ＩＮ＿ｉにてハイレベル（ＶＣＣ）またはロウレベル
（０Ｖ）の出力として取り出される。例えば、配線（Ｄ
Ｂ＿ｉ）の電圧がハイレベル（ＶＣＣ）ならば、ノード
（Ｎ２）はノード（Ｎ３）よりもより強く接地電位（０
Ｖ）に引き下げられるので、ｎチャネルＭＯＳＦＥＴ
（ＭＮ５）はｎチャネルＭＯＳＦＥＴ（ＭＮ６）よりも
強く導通する。これは、ｐチャネルＭＯＳＦＥＴ（ＭＰ
２）をｐチャネルＭＯＳＦＥＴ（ＭＰ１）よりも強く導
通させる。これにより、さらにｎチャネルＭＯＳＦＥＴ
（ＭＮ５）はｎチャネルＭＯＳＦＥＴ（ＭＮ６）よりも
強く導通する。かくして、ラッチ部では正帰還がかか
り、ｎチャネルＭＯＳＦＥＴ（ＭＮ５）とｐチャネルＭ
ＯＳＦＥＴ（ＭＰ２）が完全に導通、ｎチャネルＭＯＳ
ＦＥＴ（ＭＮ６）とｐチャネルＭＯＳＦＥＴ（ＭＰ１）
が完全に非導通となり、ＤＩＮ＿ｉにはハイレベル（Ｖ
ＣＣ）が出力される。一方、配線（ＤＢ＿ｉ）の電圧が
ロウレベル（Ｖ＿ｌｏｗ）ならば、同様の正帰還動作に
より、ｎチャネルＭＯＳＦＥＴ（ＭＮ６）とｐチャネル
ＭＯＳＦＥＴ（ＭＰ１）が完全に導通、ｎチャネルＭＯ
ＳＦＥＴ（ＭＮ５）とｐチャネルＭＯＳＦＥＴ（ＭＰ
２）が完全に非導通となり、ＤＩＮ＿ｉにはロウレベル
（０Ｖ）が出力される。なお、ラッチ部の正帰還動作が
完了した後は直流電流の流れる経路がなくなるので、時
刻ｔ２において回路が活性化されてからＤＩＮ＿ｉのレ
ベルが確定するまでのわずかの間しかこの増幅回路は電
力を消費しない。When the activation signal (ACT) changes to high level (VCC) at time t2, the p-channel MOS
FET (MP3, MP4) is non-conductive, n-channel MOS
The FET (MN7) becomes conductive. n-channel MOSFE
T (MN7) is an n-channel MOSFET (MN1, M
Node (N2) via an N-channel MOSF
An attempt is made to pull down the node (N3) to the ground potential (0V) via ET (MN3, MN4). Wiring (DB_i)
Voltage of high level (VCC) / low level (V_lo
Depending on w), the path (N2 → N1) becomes strong / weakly conductive. In addition, a high level (VCC) is applied to the gate of the n-channel MOSFET (MN3).
Since the low level (V_low) is input to the gate of (MN4), the path (N3 → N1) becomes conductive with intermediate strength. These two routes (N2 → N1, N3 → N1)
The relative strength of conduction of n-channel MOSFET
(MN5, MN6) and p-channel MOSFET (M
P1, MP2) is transmitted to the latch unit, and D
It is taken out as a high level (VCC) or low level (0V) output at IN_i. For example, wiring (D
If the voltage of B_i) is high level (VCC), the node (N2) is stronger than the node (N3) and the ground potential (0).
V), so n-channel MOSFET
(MN5) conducts more strongly than the n-channel MOSFET (MN6). This is a p-channel MOSFET (MP
2) is conducted more strongly than the p-channel MOSFET (MP1). As a result, the n-channel MOSFET
(MN5) conducts more strongly than the n-channel MOSFET (MN6). Thus, positive feedback is applied in the latch section, and the n-channel MOSFET (MN5) and p-channel M
OSFET (MP2) is fully conductive, n-channel MOS
FET (MN6) and p-channel MOSFET (MP1)
Become completely non-conducting, and DIN_i has a high level (V
CC) is output. On the other hand, if the voltage of the wiring (DB_i) is low level (V_low), the n-channel MOSFET (MN6) and the p-channel MOSFET (MP1) are brought into complete conduction by the same positive feedback operation, and the n-channel MO
SFET (MN5) and p-channel MOSFET (MP
2) becomes completely non-conductive, and a low level (0V) is output to DIN_i. Since the path through which the direct current flows does not exist after the positive feedback operation of the latch section is completed, this amplifier circuit is powered up only for a short time after the circuit is activated at time t2 until the level of DIN_i is determined. Do not consume.

【００１９】図５は本発明の他の実施例を示すバス駆動
回路であって、図１（ａ）のバス駆動回路におけるｎチ
ャネルＭＯＳＦＥＴ（ＭＮ＿１、ＭＮ＿２、・・・、Ｍ
Ｎ＿ｎ、ＭＮ＿ｌｏｗ）と並列にｐチャネルＭＯＳＦＥ
Ｔを接続したものである。このように両極性のＭＯＳＦ
ＥＴを並列に接続することにより、これらのドレイン・
ソース経路によって接続された配線間（ＤＢ＿ｄｍｙと
他の配線）の電位を確実に同電位とすることができる。FIG. 5 shows a bus driving circuit according to another embodiment of the present invention. The n-channel MOSFETs (MN_1, MN_2, ..., M) in the bus driving circuit shown in FIG. 1 (a).
N_n, MN_low) in parallel with p-channel MOSFE
T is connected. In this way bipolar MOSF
By connecting ET in parallel,
The potentials between the wirings (DB_dmy and other wirings) connected by the source path can be surely set to the same potential.

【００２０】図６（ａ）は本発明の他の実施例を示すバ
ス構成であって、図１（ａ）に示したバス構成に対して
ＭＯＳＦＥＴおよび電源の極性をすべて逆にしたもので
ある。各信号のタイミングチャートを図６（ｂ）に示
す。バスの動作は図１（ａ）のバスの動作説明から容易
に類推できるので、説明を省略する。なお、本実施例に
おいて、図５の実施例に示したバス構成と全く同様にし
て、ｐチャネルＭＯＳＦＥＴ（ＭＰ＿１、ＭＰ＿２、・
・・、ＭＰ＿ｎ、ＭＰ＿ｌｏｗ）と並列にｎチャネルＭ
ＯＳＦＥＴ（ＭＮ＿１、ＭＮ＿２、・・・、ＭＮ＿ｎ、
ＭＮ＿ｌｏｗ）をそれぞれ接続することも勿論可能であ
る。FIG. 6A shows a bus configuration showing another embodiment of the present invention, in which the polarities of the MOSFET and the power supply are all opposite to those of the bus configuration shown in FIG. 1A. . A timing chart of each signal is shown in FIG. The operation of the bus can be easily inferred from the description of the operation of the bus in FIG. In this embodiment, the p-channel MOSFETs (MP_1, MP_2, ...) Exactly the same as the bus configuration shown in the embodiment of FIG.
.., MP_n, MP_low) and n channel M in parallel
OSFETs (MN_1, MN_2, ..., MN_n,
Of course, it is also possible to connect each MN_low).

【００２１】図７は、図６の実施例で用いられている増
幅回路（ＡＭＰＢ＿ｉ、ｉ＝１、２、・・・、ｎ）の構
成を示している。これは、既に図２で示した増幅回路
（ＡＭＰ＿ｉ、ｉ＝１、２、・・・、ｎ）とはＭＯＳＦ
ＥＴおよび電源の極性がすべて逆になる。FIG. 7 shows the configuration of the amplifier circuit (AMPB_i, i = 1, 2, ..., N) used in the embodiment of FIG. This is different from the amplifier circuit (AMP_i, i = 1, 2, ..., N) already shown in FIG.
ET and power supply polarity are all reversed.

【００２２】図８は本発明の他の実施例を示すバス駆動
回路であって、図１（ａ）に示したバス駆動回路に対し
て１本の配線（ＤＢ＿ＶＣＣ）を追加したものである。
配線（ＤＢ＿ＶＣＣ）はｐチャネルＭＯＳＦＥＴ（ＰＲ
ＥＰ＿ＶＣＣ）によって電源電圧（ＶＣＣ）にプリチャ
ージされ、増幅回路（ＡＭＰ＿ｉ、ｉ＝１、２、・・
・、ｎ）の入力信号の一つとして用いられる（図１
（ａ）の実施例では機能ブロックＢ内の電源電圧（ＶＣ
Ｃ）を入力信号としている）。このような構成とするこ
とによって、配線が１本増加する分だけバスの占有面積
が増大するものの、増幅回路（ＡＭＰ＿ｉ）への３つの
入力信号（ＤＢ＿ｉ、ＶＣＣ、ＤＢ＿ｌｏｗ）がすべて
バス配線からの入力信号となるので、各配線に誘起され
た同相の雑音は増幅回路（ＡＭＰ＿ｉ）の差動増幅動作
により完全に除去されるという利点がある。FIG. 8 shows a bus driving circuit according to another embodiment of the present invention, in which one wiring (DB_VCC) is added to the bus driving circuit shown in FIG. 1 (a).
The wiring (DB_VCC) is a p-channel MOSFET (PR
It is precharged to the power supply voltage (VCC) by EP_VCC, and the amplifier circuit (AMP_i, i = 1, 2, ...
, N) used as one of the input signals (Fig. 1
In the embodiment of (a), the power supply voltage (VC
C) is used as an input signal). With such a configuration, although the bus occupying area is increased by the increase of one wiring, all three input signals (DB_i, VCC, DB_low) to the amplifier circuit (AMP_i) are transmitted from the bus wiring. Since it becomes an input signal, there is an advantage that the in-phase noise induced in each wiring is completely removed by the differential amplification operation of the amplification circuit (AMP_i).

【００２３】なお、本実施例と図５または図６の実施例
を組み合わせたバス駆動回路も勿論可能である。Of course, a bus drive circuit combining this embodiment with the embodiment of FIG. 5 or 6 is also possible.

【００２４】図９は本発明の他の実施例を示すバス駆動
回路である。FIG. 9 is a bus drive circuit showing another embodiment of the present invention.

【００２５】一般に、配線間には容量（線間容量）が存
在する。バス配線で大きな線間容量が存在する場合に
は、１本の配線の電位変化が線間容量を介して他の配線
に雑音として現われるおそれがある。本実施例は、この
ような線間容量に起因する雑音を回避するバス駆動回路
を示している。Generally, a capacitance (line-to-line capacitance) exists between wirings. When there is a large line capacitance in the bus line, the potential change of one line may appear as noise in the other line via the line capacitance. This embodiment shows a bus drive circuit that avoids noise caused by such line capacitance.

【００２６】本実施例では、図１（ａ）の実施例に対し
て、配線（ＤＢ＿ｉ、ｉ＝１、２、・・・、ｎ）と電源
（ＶＣＣ）との間の導通／非導通を制御するスイッチン
グ回路（ｐＭＯＳ（ＭＰ＿ｉ）とＮＡＮＤゲート（ＮＡ
ＮＤ＿ｉ）からなる）を付加した構成となっている。こ
のスイッチング回路は、制御信号（ＥＮ）がハイレベル
（ＶＣＣ）となって配線（ＤＢ＿１、ＤＢ＿２、・・
・、ＤＢ＿ｎ）にハイレベル（ＶＣＣ）またはロウレベ
ル（Ｖ＿ｌｏｗ）の信号が出現しているときに、ハイレ
ベル（ＶＣＣ）が現われている配線と電源（ＶＣＣ）と
の間を導通させその配線の電位を確実に電源（ＶＣＣ）
と同電位に保持する。例えば、制御信号（ＥＮ）がハイ
レベル（ＶＣＣ）のとき配線（ＤＢ＿１）にハイレベル
が出現しているとすると、機能ブロックＡから出力され
ているビット信号（ＤＯＵＴ＿１）はハイレベル（ＶＣ
Ｃ）であるはずだから、ＮＡＮＤゲート（ＮＡＮＤ＿
１）の出力はロウレベル、したがってｐＭＯＳ（ＭＰ＿
１）は導通となる。このとき、他の配線（例えばＤＢ＿
２）にロウレベルが出現し線間容量を介して配線（ＤＢ
＿１）の電位を低下させようとしても、配線（ＤＢ＿
１）の電位はｐＭＯＳ（ＭＰ＿１）により確実に電源電
圧（ＶＣＣ）に固定されているので、配線（ＤＢ＿１）
は配線（ＤＢ＿２）の電位変化の影響を受けない。In this embodiment, as compared with the embodiment of FIG. 1A, conduction / non-conduction between the wiring (DB_i, i = 1, 2, ..., N) and the power supply (VCC) is set. Controlled switching circuit (pMOS (MP_i) and NAND gate (NA
ND_i)) is added. In this switching circuit, the control signal (EN) becomes the high level (VCC) and the wiring (DB_1, DB_2, ...
When a high-level (VCC) or low-level (V_low) signal appears on DB_n, the wiring where the high-level (VCC) appears and the power supply (VCC) are electrically connected, and the potential of the wiring Sure power supply (VCC)
Hold at the same potential as. For example, if a high level appears on the wiring (DB_1) when the control signal (EN) is at a high level (VCC), the bit signal (DOUT_1) output from the functional block A is at a high level (VC).
C), the NAND gate (NAND_
The output of 1) is low level, and therefore pMOS (MP_
1) becomes conductive. At this time, other wiring (for example, DB_
A low level appears at 2) and the wiring (DB
_ 1) to reduce the potential of the wiring (DB_
Since the potential of 1) is reliably fixed to the power supply voltage (VCC) by the pMOS (MP_1), the wiring (DB_1)
Is not affected by the potential change of the wiring (DB_2).

【００２７】図１０（ａ）は本発明の他の実施例を示す
バス駆動回路であって、本発明の代表的な実施例（図１
など）に比べてバス配線の本数が１本少ないことに特徴
がある。これは、他の実施例のバス駆動回路に含まれて
いる配線（ＤＢ＿ｌｏｗ）が、本実施例では含まれてお
らず配線（ＤＢ＿ｌｏｗ）の機能を配線（ＤＢ＿ｄｍ
ｙ）で代用させていることによる。このように配線（Ｄ
Ｂ＿ｄｍｙ）で配線（ＤＢ＿ｌｏｗ）を代用できるの
は、配線（ＤＢ＿ｌｏｗ）に現われる配線（ＤＢ＿ｉ、
ｉ＝１、２、・・・、ｎ）のロウレベル（Ｖ＿ｌｏｗ）
信号が、時刻ｔ１から時刻ｔ３の間に限っては配線（Ｄ
Ｂ＿ｄｍｙ）にも現われるからである（図１０（ｂ）参
照）。ただし、配線（ＤＢ＿ｄｍｙ）の信号レベルが確
実に配線（ＤＢ＿ｉ）のロウレベル（Ｖ＿ｌｏｗ）と一
致するまである程度の整定時間を要するので、高速な用
途には向かない。FIG. 10A is a bus drive circuit showing another embodiment of the present invention, which is a typical embodiment of the present invention (see FIG. 1).
The number of bus lines is one less than that of This is because the wiring (DB_low) included in the bus drive circuit of the other embodiment is not included in the present embodiment, and the function of the wiring (DB_low) is added to the wiring (DB_dm).
y) because it substitutes. Wiring (D
The wiring (DB_low) can be substituted by B_dmy) because the wiring (DB_i) appearing in the wiring (DB_low)
i = 1, 2, ..., N) low level (V_low)
The signal is transmitted through the wiring (D) only between time t1 and time t3.
This is because it also appears in B_dmy) (see FIG. 10B). However, since it takes a certain settling time until the signal level of the wiring (DB_dmy) surely matches the low level (V_low) of the wiring (DB_i), it is not suitable for high-speed applications.

【００２８】図１１は本発明のバス配線のレイアウトパ
ターン例を示している。本発明のバスでは、配線（ＤＢ
＿ｌｏｗ）はなるべく他の配線（ＤＢ＿１、ＤＢ＿２、
・・・、ＤＢ＿ｎ、ＤＢ＿ｌｏｗ）から離しておくこと
が望ましい。なぜなら、配線（ＤＢ＿ｄｍｙ）では他の
配線（ＤＢ＿１、ＤＢ＿２、・・・、ＤＢ＿ｎ、ＤＢ＿
ｌｏｗ）に比べて信号の電圧振幅が大きく（図４（ａ）
からも明らかなように、配線（ＤＢ＿ｄｍｙ）の電圧振
幅は常にＶＣＣ／２以上であり、一方、他の配線（ＤＢ
＿１、ＤＢ＿２、・・・、ＤＢ＿ｎ、ＤＢ＿ｌｏｗ）の
電圧振幅は常にＶＣＣ／２以下である）、これが線間容
量を介して他の配線の電位を変動させるおそれがあるか
らである。FIG. 11 shows an example of the layout pattern of the bus wiring of the present invention. In the bus of the present invention, wiring (DB
_Low is the other wiring (DB_1, DB_2,
..., DB_n, DB_low). Because, in the wiring (DB_dmy), other wirings (DB_1, DB_2, ..., DB_n, DB_).
signal amplitude is larger than that of low (see FIG. 4A).
As is clear from the above, the voltage amplitude of the wiring (DB_dmy) is always VCC / 2 or more, while the other wiring (DB_dmy)
, _1, DB_2, ..., DB_n, DB_low) is always less than or equal to VCC / 2), because this may change the potential of other wirings via the line capacitance.

【００２９】図１１（ａ）は配線（ＤＢ＿ｄｍｙ）のみ
他の配線（ＤＢ＿１、ＤＢ＿２、・・・、ＤＢ＿ｎ、Ｄ
Ｂ＿ｌｏｗ）の配線ピッチよりも離してレイアウトした
例である。また、図１１（ｂ）のように配線（ＤＢ＿ｄ
ｍｙ）と他の配線（ＤＢ＿１、ＤＢ＿２、・・・、ＤＢ
＿ｎ、ＤＢ＿ｌｏｗ）との間に、接地電位（ＧＮＤ）に
固定された配線（ＤＢ＿ＧＮＤ）を挿入すると、配線
（ＤＢ＿ｄｍｙ）が生ずる電界をより効果的に遮蔽する
ことができる。配線（ＤＢ＿ＧＮＤ）の電位は必ずしも
接地電位（ＧＮＤ）である必要はなく、一定電位に固定
されてさえいればよい。FIG. 11A shows only the wiring (DB_dmy) and the other wirings (DB_1, DB_2, ..., DB_n, D).
In this example, the layout is separated from the wiring pitch of B_low). Further, as shown in FIG. 11B, wiring (DB_d
my) and other wiring (DB_1, DB_2, ..., DB
By inserting a wiring (DB_GND) fixed to the ground potential (GND) between _n and DB_low, the electric field generated by the wiring (DB_dmy) can be shielded more effectively. The potential of the wiring (DB_GND) does not necessarily have to be the ground potential (GND), and may be fixed to a constant potential.

【００３０】図１２（ｂ）および（ｃ）は本発明の他の
実施例であって、バスに含まれる配線の構成を示してい
る（比較のために図１２（ａ）には図１の実施例に相当
する配線の構成を示した）。ただし、ここでは１６ビッ
トのデータを扱うバスを例にとって説明を行なう。12 (b) and 12 (c) show another embodiment of the present invention, showing the configuration of the wiring included in the bus (for comparison, FIG. 12 (a) shows the configuration of FIG. 1). The wiring configuration corresponding to the embodiment is shown). However, a bus that handles 16-bit data will be described as an example here.

【００３１】図１２（ａ）の構成では、配線（ＤＢ＿
ｉ）は１つの機能ブロックにつき１個の増幅回路（ＡＭ
Ｐ＿ｉ）にのみ接続されているのに対して、配線（ＤＢ
＿ｌｏｗ）は１６個の増幅回路（ＡＭＰ＿ｉ、ｉ＝１〜
１６）に接続されている。配線（ＤＢ＿ｌｏｗ）ではそ
の分だけ配線（ＤＢ＿ｉ）よりも容量が大きくなり、特
に配線容量よりもこれらの増幅回路のゲート容量が支配
的となると、配線（ＤＢ＿ｉ）と配線（ＤＢ＿ｌｏｗ）
の容量の差が相対的に増大し、バスの動作に不具合を生
じる場合がある。そこで、図１２（ｂ）に示すように配
線（ＤＢ＿ｌｏｗ）を多重化し（ＤＢ＿ｌｏｗ＿１、Ｄ
Ｂ＿ｌｏｗ＿２）、例えば増幅回路（ＡＭＰ＿ｉ、ｉ＝
１〜８）と増幅回路（ＡＭＰ＿ｉ、ｉ＝９〜１６）をそ
れぞれ配線（ＤＢ＿ｌｏｗ＿１）と配線（ＤＢ＿ｌｏｗ
＿２）で分担させることにより、バス配線の占有面積は
増大するものの、上に述べたような容量の差を軽減する
ことが可能である。この例では配線（ＤＢ＿ｌｏｗ）を
２本の配線（ＤＢ＿ｌｏｗ＿１、ＤＢ＿ｌｏｗ＿２）で
多重化しているが、さらにこの配線本数をもっと増やす
こともできる。In the configuration of FIG. 12A, the wiring (DB_
i) is one amplifier circuit (AM) for each functional block.
P_i) is connected only to the wiring (DB
_Low is 16 amplifier circuits (AMP_i, i = 1 to 1)
16). The capacitance of the wiring (DB_low) becomes larger than that of the wiring (DB_i), and when the gate capacitance of these amplifier circuits becomes more dominant than the wiring capacitance, the wiring (DB_i) and the wiring (DB_low).
In some cases, the difference in capacitance between the two increases relatively, causing a malfunction in the bus operation. Therefore, as shown in FIG. 12B, the wiring (DB_low) is multiplexed (DB_low_1, D_low).
B_low_2), for example, an amplifier circuit (AMP_i, i =
1 to 8) and the amplifier circuit (AMP_i, i = 9 to 16) for the wiring (DB_low_1) and the wiring (DB_low), respectively.
Although the area occupied by the bus wiring is increased by sharing with (2), it is possible to reduce the difference in capacitance as described above. In this example, the wiring (DB_low) is multiplexed with two wirings (DB_low_1, DB_low_2), but the number of wirings can be further increased.

【００３２】本発明のバス駆動回路では、バスの配線
（ＤＢ＿ｉ）に現われる信号の振幅が小さいため、雑音
による誤動作が起こらないように特に注意を払う必要が
ある。そこで、図１２（ｃ）に示すように配線（ＤＢ＿
ｌｏｗ）および配線（ＤＢ＿ｄｍｙ）をそれぞれ多重化
し（ＤＢ＿ｌｏｗ＿１、ＤＢ＿ｌｏｗ＿２、および、Ｄ
Ｂ＿ｄｍｙ＿１、ＤＢ＿ｄｍｙ＿２）、８ビットのデー
タを扱う独立なバスを２つ組み合わせることにより、バ
スの消費電力および占有面積は増大するものの、バスの
配線（ＤＢ＿ｉ）に現われる信号の振幅の振幅を増大さ
せることができる。この例では配線（ＤＢ＿ｌｏｗ）お
よび配線（ＤＢ＿ｄｍｙ）をそれぞれ２本の配線（ＤＢ
＿ｌｏｗ＿１、ＤＢ＿ｌｏｗ＿２、および、ＤＢ＿ｄｍ
ｙ＿１、ＤＢ＿ｄｍｙ＿２）で多重化しているが、さら
にこの配線本数をもっと増やすこともできる。In the bus driving circuit of the present invention, since the amplitude of the signal appearing on the bus wiring (DB_i) is small, it is necessary to pay special attention to prevent malfunction due to noise. Therefore, as shown in FIG. 12C, wiring (DB_
low) and wiring (DB_dmy) are respectively multiplexed (DB_low_1, DB_low_2, and D
B_dmy_1, DB_dmy_2), by combining two independent buses that handle 8-bit data, the power consumption and occupied area of the bus are increased, but the amplitude of the amplitude of the signal appearing on the bus wiring (DB_i) is increased. You can In this example, two wirings (DB_low) and two wirings (DB_dmy) are provided.
_Low_1, DB_low_2, and DB_dm
Although y_1 and DB_dmy_2) are multiplexed, the number of wirings can be further increased.

【００３３】図１３は本発明のバス駆動回路（図１
（ａ））で用いている差動増幅回路の構成であって、図
２に示した回路構成にｐチャネルＭＯＳＦＥＴ（ＭＰ１
２、ＭＰ１３）を追加したものである。回路の非活性時
（活性化信号（ＡＣＴ）がロウレベル（０Ｖ）のとき）
に、ｐチャネルＭＯＳＦＥＴ（ＭＰ１２、ＭＰ１３）が
それぞれノード（Ｎ２、Ｎ３）を確実に同電位にする
（ともに電源電圧（ＶＣＣ）となる）ので、回路の差動
増幅動作がより安定に行なわれる。FIG. 13 shows a bus driving circuit of the present invention (see FIG.
(A)) is a configuration of the differential amplifier circuit, in which the p-channel MOSFET (MP1
2, MP13) is added. When the circuit is inactive (when the activation signal (ACT) is low level (0V))
In addition, since the p-channel MOSFETs (MP12, MP13) surely bring the nodes (N2, N3) to the same potential (both become the power supply voltage (VCC)), the differential amplification operation of the circuit is performed more stably.

【００３４】図１４は本発明のバス駆動回路（図１
（ａ））で用いている差動増幅回路の構成であって、図
２に示した回路構成にｐチャネルＭＯＳＦＥＴ（ＭＰ１
４）を追加したものである。回路の非活性時（活性化信
号（ＡＣＴ）がロウレベル（０Ｖ）のとき）に、ｐチャ
ネルＭＯＳＦＥＴ（ＭＰ１４）がノード（Ｎ２、Ｎ３）
を確実に同電位にするので、回路の差動増幅動作がより
安定に行なわれる。FIG. 14 shows a bus driving circuit of the present invention (see FIG.
(A)) is a configuration of the differential amplifier circuit, in which the p-channel MOSFET (MP1
4) is added. When the circuit is inactive (when the activation signal (ACT) is at low level (0V)), the p-channel MOSFET (MP14) is connected to the nodes (N2, N3).
Are surely set to the same potential, the differential amplification operation of the circuit is performed more stably.

【００３５】図１５には、本発明のバス駆動回路で用い
られている各種の制御信号（ＰＲＥ、ＥＮ、ＡＣＴ）を
クロック（ＣＫ０、ＣＫ１）から生成する方法を示し
た。この例では、オーバーラップした２相クロックを想
定しているが、他のタイプのクロック（例えばオーバー
ラップのない２相クロック、あるいは１相クロック）か
らでも、同様にして容易に制御信号を生成することがで
きる。FIG. 15 shows a method of generating various control signals (PRE, EN, ACT) used in the bus drive circuit of the present invention from clocks (CK0, CK1). In this example, overlapping two-phase clocks are assumed, but control signals can be easily generated in the same manner from other types of clocks (for example, two-phase clocks without overlap or one-phase clock). be able to.

【００３６】図１６（ａ）は本発明の他の実施例を示す
バス駆動回路であって、データを受信する機能ブロック
（機能ブロックＢ）にてデータの到着を検知して活性化
信号（ＡＣＴ）を生成することを特徴とするものであ
る。FIG. 16 (a) shows a bus driving circuit according to another embodiment of the present invention, in which a functional block (functional block B) for receiving data detects the arrival of data to activate a signal (ACT). ) Is generated.

【００３７】データを受信するブロック（機能ブロック
Ｂ）にデータ（ＤＢ＿１、ＤＢ＿２、・・・、ＤＢ＿
ｎ、ＤＢ＿ｌｏｗ）が到着すると、同時に配線（ＤＢ＿
ｄｍｙ）の電位も変化する。配線（ＤＢ＿ｄｍｙ）の電
圧振幅はＶＣＣ／２以上の大きな値となるので（図４
（ａ）参照）、配線（ＤＢ＿ｄｍｙ）の電位変化はごく
容易に検出できる。機能ブロックＢ内の検出回路（ＡＣ
Ｔ＿ＧＥＮ、回路構成は図１７参照）が時刻ｔ１におい
て配線（ＤＢ＿ｄｍｙ）の電位上昇を検出し、活性化信
号（ＡＣＴ）を生成する。時刻ｔ４において検出回路
（ＡＣＴ＿ＧＥＮ）はプリチャージ信号（ＰＲＥ）の立
ち下がりを検知して活性化信号（ＡＣＴ）をリセット
し、次のサイクルに備える（図１６（ｂ））。Data (DB_1, DB_2, ..., DB_) is stored in a block (functional block B) for receiving data.
n, DB_low) arrive at the same time, the wiring (DB_low)
The potential of dmy) also changes. Since the voltage amplitude of the wiring (DB_dmy) has a large value of VCC / 2 or more (see FIG. 4).
(See (a)), the potential change of the wiring (DB_dmy) can be detected very easily. Detection circuit (AC
T_GEN, the circuit configuration of which is shown in FIG. 17) detects a potential rise of the wiring (DB_dmy) at time t1 and generates an activation signal (ACT). At time t4, the detection circuit (ACT_GEN) detects the fall of the precharge signal (PRE) and resets the activation signal (ACT), and prepares for the next cycle (FIG. 16 (b)).

【００３８】前述の実施例のバス駆動回路（図１６
（ａ））において用いられている検出回路（ＡＣＴ＿Ｇ
ＥＮ）の構成を図１７に示した。以下に、この回路の動
作を説明する。The bus drive circuit of the above-described embodiment (see FIG. 16)
(A)) used in the detection circuit (ACT_G
The structure of (EN) is shown in FIG. The operation of this circuit will be described below.

【００３９】本回路は、２つの入力（ＰＲＥ、ＤＢ＿ｄ
ｍｙ）と１つの出力（ＡＣＴ）を持つ。時刻ｔ１におい
て入力（ＤＢ＿ｄｍｙ）の電位がＶ＿ｌｏｗ（ＶＣＣ／
２以上の値）に上昇すると、ｎＭＯＳ（ＭＮ１２）は導
通しノード（Ｎ６）の電位は０Ｖに低下する（活性化信
号（ＡＣＴ）はハイレベル（ＶＣＣ）となる）。時刻ｔ
３において入力（ＤＢ＿ｄｍｙ）が０Ｖとなると、ｎＭ
ＯＳ（ＭＮ１２）は非導通となる。時刻ｔ４において入
力（ＰＲＥ）がハイレベル（ＶＣＣ）からロウレベル
（０Ｖ）に変化すると、５段のインバータ（ＩＮＶ６、
ＩＮＶ７、ＩＮＶ８、ＩＮＶ９、ＩＮＶ１０）の遅延時
間に相当する時間だけｐＭＯＳ（ＭＰ１５）は導通し、
ノード（Ｎ６）の電位は電源電圧（ＶＣＣ）まで引き上
げられ、活性化信号（ＡＣＴ）はロウレベル（０Ｖ）に
リセットされ次のサイクルに備える。ｐＭＯＳ（ＭＰ１
５）が導通し続ける時間は奇数段接続されたインバータ
（ＩＮＶ６〜１０）の段数を加減することにより調節で
きる。This circuit has two inputs (PRE, DB_d
my) and one output (ACT). At time t1, the potential of the input (DB_dmy) is V_low (VCC /
Rises to a value of 2 or more), the nMOS (MN12) becomes conductive and the potential of the node (N6) drops to 0V (the activation signal (ACT) becomes high level (VCC)). Time t
When the input (DB_dmy) becomes 0V in 3, the nM
The OS (MN12) becomes non-conductive. When the input (PRE) changes from the high level (VCC) to the low level (0V) at time t4, the five-stage inverter (INV6, INV6,
INV7, INV8, INV9, INV10), the pMOS (MP15) conducts for a time corresponding to the delay time,
The potential of the node (N6) is raised to the power supply voltage (VCC), and the activation signal (ACT) is reset to low level (0V) to prepare for the next cycle. pMOS (MP1
The time during which 5) continues to conduct can be adjusted by adjusting the number of stages of the inverters (INV6 to 10) connected in odd stages.

【００４０】図１８は本発明の他の実施例を示す構成図
であって、内部バスに本発明のバス構成を適用したマイ
クロプロセッサのブロック図を示す。マイクロプロセッ
サは一般に、演算・制御部、メモリ、バスインターフェ
イスを備えており、それぞれのブロック間は内部バスに
よって接続されている。この内部バスに本発明のバス駆
動回路を適用することにより、マイクロプロセッサのチ
ップ消費電力を有効に低減することができる。FIG. 18 is a block diagram showing another embodiment of the present invention, which is a block diagram of a microprocessor in which the bus configuration of the present invention is applied to an internal bus. A microprocessor generally includes an arithmetic / control unit, a memory, and a bus interface, and blocks are connected to each other by an internal bus. By applying the bus drive circuit of the present invention to this internal bus, the chip power consumption of the microprocessor can be effectively reduced.

【００４１】図１９は本発明の他の実施例を示す構成図
であって、デジタル方式携帯電話機のシステム構成を示
す。ベースバンドＬＳＩでは、デジタル化した音声の符
号化／復号化やフレームの組立て／分解など演算量の多
いデジタル処理を行なう。ベースバンドＬＳＩの内部バ
スに本発明のバス駆動回路を適用することによりＬＳＩ
の消費電力が低減されるので、電池の寿命時間が長い携
帯電話機を実現することができる。FIG. 19 is a block diagram showing another embodiment of the present invention, showing the system configuration of a digital portable telephone. The baseband LSI performs digital processing with a large amount of calculation such as encoding / decoding of digitized voice and frame assembly / disassembly. By applying the bus drive circuit of the present invention to the internal bus of the baseband LSI,
Since the power consumption is reduced, a mobile phone having a long battery life can be realized.

【００４２】図２０は本発明の他の実施例を示す構成図
であって、パッケージボード上の複数のチップを接続す
る外部バスに本発明のバス構成を適用した例を示す。こ
のように外部バスに本発明のバス構成を適用することに
より、システム全体の消費電力を有効に低減することが
できる。FIG. 20 is a constitutional view showing another embodiment of the present invention, showing an example in which the bus constitution of the present invention is applied to an external bus for connecting a plurality of chips on a package board. By thus applying the bus configuration of the present invention to the external bus, the power consumption of the entire system can be effectively reduced.

【００４３】前述の実施例（図２０）で用いられる各チ
ップのピン構成例を図２１（ａ）に示す。各チップの信
号ピンには、本発明のバス構成を適用した外部バスに接
続されるピン（Ｐ＿１、Ｐ＿２、・・・、Ｐ＿ｎ、Ｐ＿
ｌｏｗ、Ｐ＿ｄｍｙ）が含まれる。信号ピン（Ｐ＿１、
Ｐ＿２、・・・、Ｐ＿ｎ、Ｐ＿ｌｏｗ）の入出力レベル
は、ハイレベルが電源電圧（ＶＣＣ）に一致し、ロウレ
ベルはＶＣＣ／２以上（ｎ＋１）ＶＣＣ／（ｎ＋２）以
下の値となる。ロウレベルは各動作サイクルごとに異な
る電位レベルをとり得る（図２１（ｂ）参照）。FIG. 21A shows a pin configuration example of each chip used in the above-described embodiment (FIG. 20). The signal pins of each chip are pins (P_1, P_2, ..., P_n, P_) connected to an external bus to which the bus configuration of the present invention is applied.
low, P_dmy) is included. Signal pin (P_1,
As for the input / output levels of P_2, ..., P_n, P_low, the high level matches the power supply voltage (VCC), and the low level becomes a value not less than VCC / 2 and not more than (n + 1) VCC / (n + 2). The low level can take a different potential level in each operation cycle (see FIG. 21B).

【００４４】図２２は本発明の他の実施例を示す。バス
の配線長が非常に長い場合には、大きな配線抵抗（ある
いは配線容量）が原因で信号波形がなまり、転送速度を
低下させるおそれがある。本実施例では、バスの途中に
中継器を設け信号波形を整形することによりこれを回避
している。バス配線（ＤＢ＿１、ＤＢ＿２、・・・、Ｄ
Ｂ＿ｎ、ＤＢ＿ｌｏｗ）に送り出されてきた信号は、中
継器で増幅回路（ＡＭＰ＿１、ＡＭＰ＿２、・・・、Ａ
ＭＰ＿ｎ）によりフルスイングの信号に増幅され、ＮＯ
Ｒゲート（ＮＯＲ＿１、ＮＯＲ＿２、・・・、ＮＯＲ＿
ｎ、ＮＯＲ＿ｌｏｗ）およびｎＭＯＳ（ＭＮ＿１、ＭＮ
＿２、・・・、ＭＮ＿ｎ、ＭＮ＿ｌｏｗ）により構成さ
れる送信部から、再び低振幅化された信号がバス配線
（ＤＢ＿１’、ＤＢ＿２’、・・・、ＤＢ＿ｎ’、ＤＢ
＿ｌｏｗ’）に送り出される。FIG. 22 shows another embodiment of the present invention. If the wiring length of the bus is very long, the signal waveform may be blunted due to a large wiring resistance (or wiring capacitance), which may reduce the transfer speed. In this embodiment, this is avoided by providing a repeater in the middle of the bus to shape the signal waveform. Bus wiring (DB_1, DB_2, ..., D
The signals sent to B_n, DB_low) are amplified by amplifiers (AMP_1, AMP_2, ...
MP_n) is amplified to a full swing signal and NO
R gates (NOR_1, NOR_2, ..., NOR_
n, NOR_low) and nMOS (MN_1, MN
, ..., MN_n, MN_low), the signals whose amplitudes have been reduced again are transmitted to the bus lines (DB_1 ', DB_2', ..., DB_n ', DB).
_Low ').

【００４５】[0045]

【発明の効果】以上説明したように本発明によれば、従
来バスの配線たかだか１本を充放電する程度の電力でバ
ス全体を機能させることができるので、消費電力が非常
に小さいバス構成を実現することができる。As described above, according to the present invention, the entire bus can be operated with the power enough to charge and discharge at most one wiring of the conventional bus. Can be realized.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例を示すバス駆動回路で(ａ)は
回路結線図、(ｂ)各信号のタイミングチャートを示す
図。FIG. 1A is a circuit connection diagram of a bus drive circuit according to an embodiment of the present invention, and FIG. 1B is a timing chart of signals.

【図２】本発明のバス駆動回路で使用する差動増幅回
路。FIG. 2 is a differential amplifier circuit used in the bus drive circuit of the present invention.

【図３】従来のバス駆動回路で(ａ)は回路結線図、(ｂ)
各信号のタイミングチャートを示す図。FIG. 3A is a circuit diagram of a conventional bus drive circuit, and FIG.
The figure which shows the timing chart of each signal.

【図４】本発明のバス駆動回路で消費電力が低減される
原理を説明する図で(ａ)は本発明を説明するための図、
(ｂ)従来の動作を説明するための図。FIG. 4 is a diagram for explaining the principle of power consumption reduction in the bus drive circuit of the present invention, (a) is a diagram for explaining the present invention,
(b) A diagram for explaining a conventional operation.

【図５】本発明の他の実施例を示すバス駆動回路。FIG. 5 is a bus drive circuit showing another embodiment of the present invention.

【図６】本発明の他の実施例を示すバス駆動回路で(ａ)
は回路結線図、(ｂ)各信号のタイミングチャートを示す
図。FIG. 6 is a bus drive circuit showing another embodiment of the present invention (a)
Is a circuit connection diagram, and (b) is a diagram showing a timing chart of each signal.

【図７】本発明のバス駆動回路で使用する差動増幅回
路。FIG. 7 is a differential amplifier circuit used in the bus drive circuit of the present invention.

【図８】本発明の他の実施例を示すバス駆動回路。FIG. 8 is a bus drive circuit showing another embodiment of the present invention.

【図９】本発明の他の実施例を示すバス駆動回路。FIG. 9 is a bus drive circuit showing another embodiment of the present invention.

【図１０】本発明の他の実施例を示すバス駆動回路で
(ａ)は回路結線図、(ｂ)各信号のタイミングチャートを
示す図。FIG. 10 is a bus driving circuit showing another embodiment of the present invention.
(a) is a circuit connection diagram and (b) is a timing chart of each signal.

【図１１】本発明のバス配線のレイアウトパターン例を
示す図。FIG. 11 is a diagram showing an example of a layout pattern of bus wiring according to the present invention.

【図１２】本発明の他の実施例を示すバスの配線構成。FIG. 12 is a wiring configuration of a bus showing another embodiment of the present invention.

【図１３】本発明のバス駆動回路で使用する差動増幅回
路。FIG. 13 is a differential amplifier circuit used in the bus drive circuit of the present invention.

【図１４】本発明のバス駆動回路で使用する差動増幅回
路。FIG. 14 is a differential amplifier circuit used in the bus drive circuit of the present invention.

【図１５】本発明のバス駆動回路で使用する各制御信号
を生成する回路で(ａ)タイミングを示す図、(ｂ)は回路
結線図。15A and 15B are diagrams showing timings in a circuit for generating each control signal used in the bus drive circuit of the present invention, and FIG. 15B is a circuit connection diagram.

【図１６】本発明の他の実施例を示すバス駆動回路で
(ａ)は回路結線図、(ｂ)各信号のタイミングチャートを
示す図。FIG. 16 is a bus driving circuit showing another embodiment of the present invention.
(a) is a circuit connection diagram and (b) is a timing chart of each signal.

【図１７】本発明のバス駆動回路で使用する各制御信号
を生成する回路図。FIG. 17 is a circuit diagram for generating each control signal used in the bus drive circuit of the present invention.

【図１８】本発明のバス駆動回路を内部バスに適用した
マイクロプロセッサを示す図。FIG. 18 is a diagram showing a microprocessor in which the bus drive circuit of the present invention is applied to an internal bus.

【図１９】本発明のバス駆動回路をベースバンドＬＳＩ
の内部バスに適用したデジタル方式携帯電話機のシステ
ム構成を示す図。FIG. 19 shows a bus drive circuit of the present invention as a baseband LSI
Showing the system configuration of a digital mobile phone applied to the internal bus of FIG.

【図２０】本発明のバス構成を外部バスに適用したパッ
ケージボード。FIG. 20 is a package board in which the bus configuration of the present invention is applied to an external bus.

【図２１】外部バスとして用いた本発明のＩＣパッケー
ジで(ａ)はバスに対応するチップのピン構成例を示す
図、(ｂ)は入出力ポートの信号レベルを示す図。FIG. 21A is a diagram showing an example of a pin configuration of a chip corresponding to the bus in the IC package of the present invention used as an external bus, and FIG. 21B is a diagram showing signal levels of input / output ports.

【図２２】本発明のバスの途中に設定した中継器の構成
を示す図。FIG. 22 is a diagram showing a configuration of a repeater set in the middle of the bus of the present invention.

【符号の説明】[Explanation of symbols]

ＭＮ＿１〜ｎ，ＭＮ＿ｌｏｗ，ＰＲＥＮ＿ｄｍｙ，ＰＲ
ＥＮ＿１〜ｎ，ＰＲＥＮ＿ｈｉｇｈ，ＭＮ１〜１２…ｎ
チャネルＭＯＳＦＥＴ、ＭＰ＿１〜ｎ，ＭＰ＿ｈｉｇ
ｈ，ＰＲＥＰ＿ｄｍｙ，ＰＲＥＰ＿１〜ｎ，ＰＲＥＰ＿
ｌｏｗ，ＰＲＥＰ＿ＶＣＣ，ＭＰ１〜１５…ｐチャネル
ＭＯＳＦＥＴ、ＩＮＶ１〜１３…インバータ、ＮＯＲ＿
１〜ｎ，ＮＯＲ＿ｌｏｗ，ＮＯＲ１〜３…ＮＯＲゲー
ト、ＮＡＮＤ＿１〜ｎ，ＮＡＮＤ＿ｈｉｇｈ…ＮＡＮＤ
ゲート、ＤＢ＿１〜ｎ，ＤＢ＿ｌｏｗ，ＤＢ＿ｄｍｙ，
ＤＢ＿ｈｉｇｈ，ＤＢ＿ＶＣＣ…バス配線、ＰＲＥ，Ｅ
Ｎ，ＡＣＴ，ＣＫ…制御信号、ＤＯＵＴ＿１〜ｎ…機能
ブロックから出力される信号、ＤＩＮ＿１〜ｎ…機能ブ
ロックに入力される信号、ＡＭＰ＿１〜ｎ、ＡＭＰＢ＿
１〜ｎ…差動増幅回路、ＶＣＣ…電源、ＧＮＤ…接地電
位、ＣＫ１，ＣＫ２…クロック信号、Ｐ＿１，Ｐ＿２，
・・・，Ｐ＿ｎ，Ｐ＿ｌｏｗ，Ｐ＿ｄｍｙ…ピン。MN_1-n, MN_low, PREN_dmy, PR
EN_1 to n, PREN_high, MN1 to 12 ... n
Channel MOSFET, MP_1 to n, MP_high
h, PREP_dmy, PREP_1 to n, PREP_
low, PREP_VCC, MP1 to 15 ... p-channel MOSFET, INV1 to 13 ... Inverter, NOR_
1-n, NOR_low, NOR 1-3 ... NOR gate, NAND_1-n, NAND_high ... NAND
Gate, DB_1-n, DB_low, DB_dmy,
DB_high, DB_VCC ... Bus wiring, PRE, E
N, ACT, CK ... Control signal, DOUT_1 to n ... Signal output from functional block, DIN_1 to n ... Signal input to functional block, AMP_1 to n, AMPB_
1 to n ... Differential amplifier circuit, VCC ... Power supply, GND ... Ground potential, CK1, CK2 ... Clock signal, P_1, P_2,
..., P_n, P_low, P_dmy ... pins.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 菊池 隆文 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 波多野 雄治 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 ─────────────────────────────────────────────────── ─── Continued Front Page (72) Inventor Takafumi Kikuchi 1-280 Higashi Koikeku, Kokubunji, Tokyo Inside Central Research Laboratory, Hitachi, Ltd. (72) Inventor Yuji Hatano 1-280, Higashi Koikeku, Kokubunji, Tokyo Hitachi Ltd. Central Research Center

Claims (28)

【特許請求の範囲】[Claims] 【請求項１】複数のデータ信号と制御信号を送信端と受
信端の間で配線したバス線と、 該バス線の送信端で駆動する駆動回路と、 該バス線の伝送路の配線容量を再配分するための制御回
路と、 上記受信端で上記バス信号を検出する検出回路とから成
ることを特徴とするバス駆動回路。1. A bus line in which a plurality of data signals and control signals are wired between a transmission end and a reception end, a drive circuit for driving the transmission end of the bus line, and a wiring capacity of a transmission line of the bus line. A bus drive circuit comprising a control circuit for redistributing and a detection circuit for detecting the bus signal at the receiving end. 【請求項２】請求項１記載のバス駆動回路において、上
記制御回路として上記駆動回路に略電源電圧を与える充
電回路と、 上記駆動回路に略グランドレベルを与える放電回路とか
ら成ることを特徴とするバス駆動回路。2. The bus drive circuit according to claim 1, comprising, as the control circuit, a charge circuit for applying a substantially power supply voltage to the drive circuit, and a discharge circuit for applying a substantially ground level to the drive circuit. Bus drive circuit. 【請求項３】請求項２記載のバス駆動回路において、上
記放電回路として上記バス線の配線容量に蓄積している
電荷を放電するためのスイッチ回路であることを特徴と
するバス駆動回路。3. The bus drive circuit according to claim 2, wherein the discharge circuit is a switch circuit for discharging charges accumulated in a wiring capacitance of the bus line. 【請求項４】請求項２記載のバス駆動回路において、上
記充電回路として上記バス線の配線容量に蓄積している
電荷を充電するためのスイッチ回路であることを特徴と
するバス駆動回路。4. The bus drive circuit according to claim 2, wherein the bus drive circuit is a switch circuit for charging an electric charge accumulated in a wiring capacitance of the bus line as the charging circuit. 【請求項５】請求項１記載のバス駆動回路において、上
記駆動回路はＭＯＳＦＥＴの駆動素子を用い、ドレイン
・ソース経路のどちらか一方を共通に接続した線を上記
送信端から上記受信端まで配線した回路構成であること
を特徴とするバス駆動回路。5. The bus drive circuit according to claim 1, wherein the drive circuit uses a MOSFET drive element, and a line connecting one of drain and source paths in common is wired from the transmission end to the reception end. A bus drive circuit having the above circuit configuration. 【請求項６】請求項５記載のバス駆動回路において、上
記駆動素子は、ＰチャンネルＭＯＳＦＥＴとＮチャンネ
ルＭＯＳＦＥＴを並列に接続した回路構成であることを
特徴とするバス駆動回路。6. The bus drive circuit according to claim 5, wherein the drive element has a circuit configuration in which a P-channel MOSFET and an N-channel MOSFET are connected in parallel. 【請求項７】請求項５記載のバス駆動回路において、上
記駆動素子は、ナンド回路と、 上記ナンド回路からの信号を駆動するＰＭＯＳＦＥＴか
ら成ることを特徴とするバス駆動回路。7. The bus drive circuit according to claim 5, wherein the drive element comprises a NAND circuit and a PMOSFET for driving a signal from the NAND circuit. 【請求項８】請求項１記載のバス駆動回路において、上
記制御信号として通常はゼロレベルで上記バス線の伝送
路の配線容量を再配分時に略電源電圧レベルと略グラン
ドレベルとの間の中間レベルに成る第１の制御線から成
ることを特徴とするバス駆動回路。8. The bus drive circuit according to claim 1, wherein the control signal is normally at a zero level, and when the wiring capacitance of the transmission line of the bus line is redistributed, it is intermediate between a substantially power supply voltage level and a substantially ground level. A bus drive circuit comprising a first control line having a level. 【請求項９】請求項１記載のバス駆動回路において、上
記制御信号として上記第１の制御線と、 通常は電源電圧で上記バス線の伝送路の配線容量を再配
分時に略電源電圧レベルと略グランドレベルとの中間レ
ベルに成る第２の制御線を付加したことを特徴とするバ
ス駆動回路。9. The bus drive circuit according to claim 1, wherein the first control line is used as the control signal, and the line capacitance of the transmission line of the bus line is generally at a power supply voltage level when the line capacitance is redistributed by the power supply voltage. A bus drive circuit characterized in that a second control line, which is at an intermediate level to the ground level, is added. 【請求項１０】請求項１記載または請求項９記載のバス
駆動回路において、上記データ信号線と上記第１の制御
線と、上記第２の制御線を一組にして複数の組から成る
ことを特徴とするバス駆動回路。10. The bus drive circuit according to claim 1 or 9, wherein the data signal line, the first control line, and the second control line are combined into a plurality of sets. A bus drive circuit characterized by. 【請求項１１】請求項１記載のバス駆動回路において、
上記検出回路として活性化信号と、 上記第２の制御信号と略電源電圧レベルから成る参照電
圧を発生する回路と、 上記発生回路からの信号に基づいて信号レベルを再生す
るラッチ回路から成ることを特徴とするバス駆動回路。11. The bus drive circuit according to claim 1,
The detection circuit includes an activation signal, a circuit for generating a reference voltage consisting of the second control signal and a power supply voltage level, and a latch circuit for reproducing the signal level based on the signal from the generation circuit. A characteristic bus drive circuit. 【請求項１２】請求項１１記載のバス駆動回路におい
て、上記活性化信号は上記バス信号線の配線容量に充電
を与える信号と、 上記制御線の配線容量に放電を与える信号とから生成す
る回路から成ることを特徴とするバス駆動回路。12. The bus drive circuit according to claim 11, wherein the activation signal is generated from a signal for charging a wiring capacitance of the bus signal line and a signal for discharging a wiring capacitance of the control line. A bus drive circuit comprising: 【請求項１３】複数のデータ信号と制御信号を送信端と
受信端の間で配線したバス線と、 該バス線を送信端で駆動する駆動回路と、 上記バス線を送信端から受信端へ配線容量を有する伝送
路を伝送し、該配線容量を充電する回路と、 上記バス線の配線容量を再配分するための制御線と、 上記制御線の配線容量に蓄積している電荷を放電するた
めのスイッチ回路と、 上記受信端で上記バス線からのデータ信号を検出する検
出回路から成るバス駆動回路と、 上記バス駆動回路を介して、演算制御部と、 データ信号を記憶するメモリ部と、 外部バスと接続するバスインターフェースから成ること
を特徴とするバスシステム。13. A bus line in which a plurality of data signals and control signals are wired between a transmission end and a reception end, a drive circuit for driving the bus line at the transmission end, and the bus line from the transmission end to the reception end. A circuit that transmits a transmission line having a wiring capacity and charges the wiring capacity, a control line for redistributing the wiring capacity of the bus line, and a charge accumulated in the wiring capacity of the control line are discharged. And a bus drive circuit including a detection circuit that detects a data signal from the bus line at the receiving end, an operation control unit, and a memory unit that stores the data signal via the bus drive circuit. , A bus system comprising a bus interface connected to an external bus. 【請求項１４】無線信号を送信受信するアンテナと、 上記アンテナからの信号を変換する変復調回路と、 上記信号をアナログ信号に変換するＤ／Ａ変換器又はア
ナログ信号をディジタル信号に変換するＡ／Ｄ変換器
と、 情報を記憶しておくメモリからなる情報処理装置に対
し、該情報処理装置を制御するベースバンドＬＳＩが複
数のデータ信号と制御信号を送信端と受信端の間で配線
したバス線と、 該バス線を送信端で駆動する駆動回路と、 上記バス線を送信端から受信端へ配線容量を有する伝送
路を伝送し、該配線容量を充電する回路と、 上記バス線の配線容量を再配分するための制御線と、 上記制御線の配線容量に蓄積している電荷を放電するた
めのスイッチ回路と、 上記受信端で上記バス線からのデータ信号を検出する検
出回路から成るバス駆動回路と、 上記情報処理装置へ送るデータを演算する演算部と、 データのアドレスを制御するデータアドレス制御部と、 上記情報処理装置への動作を指示する命令用ＲＯＭと、 上記情報処理装置の動作を制御するプログラム制御部
と、 上記情報処理装置に接続するためのバスインターフェー
スからなることを特徴とするベースバンドＬＳＩ。14. An antenna for transmitting / receiving a radio signal, a modulation / demodulation circuit for converting a signal from the antenna, a D / A converter for converting the signal into an analog signal, or an A / A converter for converting the analog signal into a digital signal. For an information processing device including a D converter and a memory for storing information, a bus in which a baseband LSI controlling the information processing device wires a plurality of data signals and control signals between a transmission end and a reception end Line, a drive circuit for driving the bus line at the transmission end, a circuit for transmitting the bus line from the transmission end to the reception end through a transmission line having a wiring capacity, and charging the wiring capacity, and wiring for the bus line A control line for redistributing capacitance, a switch circuit for discharging electric charge accumulated in the wiring capacitance of the control line, and a detection circuit for detecting a data signal from the bus line at the receiving end. A bus driving circuit, an arithmetic unit that calculates data to be sent to the information processing device, a data address control unit that controls the address of the data, an instruction ROM that instructs the information processing device to operate, and the information described above. A baseband LSI comprising a program control unit for controlling the operation of the processing device and a bus interface for connecting to the information processing device. 【請求項１５】パッケージボード上の複数のチップを接
続するバスに、複数のデータ信号と制御信号を送信端と
受信端の間で配線したバス線と、 該バス線を送信端で駆動する駆動回路と、 上記バス線を送信端から受信端へ配線容量を有する伝送
路を伝送し、該配線容量を充電する回路と、 上記バス線の配線容量を再配分するための制御線と、 上記制御線の配線容量に蓄積している電荷を放電するた
めのスイッチ回路と、 上記受信端で上記バス線からのデータ信号を検出する検
出回路から成るバス駆動回路を用いたことを特徴とする
集積回路。15. A bus line connecting a plurality of chips on a package board with a plurality of data signals and control signals wired between a transmission end and a reception end, and a drive for driving the bus line at the transmission end. A circuit, a circuit for transmitting the bus line from a transmitting end to a receiving end through a transmission line having a wiring capacity, and charging the wiring capacity; a control line for redistributing the wiring capacity of the bus line; An integrated circuit using a bus drive circuit including a switch circuit for discharging electric charges accumulated in the wiring capacitance of a line and a detection circuit for detecting a data signal from the bus line at the receiving end. . 【請求項１６】パッケージボード上の複数のチップを接
続するバスに、複数のデータ信号と制御信号を送信端と
受信端の間で配線したバス線と、 該バス線を送信端で駆動する駆動回路と、 上記バス線を送信端から受信端へ配線容量を有する伝送
路を伝送し、該配線容量を充電する回路と、 上記バス線の配線容量を再配分するための制御線と、 上記制御線の配線容量に蓄積している電荷を放電するた
めのスイッチ回路と、 上記受信端で上記バス線からのデータ信号を検出する検
出回路から成るバス駆動回路を用いた集積回路をパッケ
ージに収納し、少なくとも電源線と、 グランド線と、 制御線とをピンに出力していることを特徴とする集積回
路用パッケージ。16. A bus line connecting a plurality of chips on a package board with a plurality of data signals and control signals wired between a transmission end and a reception end, and a drive for driving the bus line at the transmission end. A circuit, a circuit for transmitting the bus line from a transmitting end to a receiving end through a transmission line having a wiring capacity, and charging the wiring capacity; a control line for redistributing the wiring capacity of the bus line; An integrated circuit using a bus drive circuit including a switch circuit for discharging the electric charge accumulated in the wiring capacitance of the line and a detection circuit for detecting the data signal from the bus line at the receiving end is housed in a package. , A package for an integrated circuit, which outputs at least a power supply line, a ground line, and a control line to pins. 【請求項１７】ｎビット（ｎは正の整数）のデータを伝
達するバス駆動回路において、第１から第ｎ＋２までの
ｎ＋２本の配線と、１組あたり第１から第ｎ＋１までｎ
＋１個からなるスイッチング回路を少なくとも１組と、
上記第１から第ｎ＋１までの配線の電位を第１動作電位
点の電位と一致させる手段と、上記第ｎ＋２の配線の電
位を第２動作電位点の電位と一致させる手段を具備し、
上記第ｋ（ｋは１以上ｎ＋１以下の任意の整数）のスイ
ッチング回路は上記第ｋの配線と上記第ｎ＋２の配線と
の間の導通／非導通を制御し、上記第１から第ｎまでの
スイッチング回路は第１から第ｎまでのビット信号にそ
れぞれ応答し、上記第１から第ｎ＋１までのスイッチン
グ回路は第１の制御信号に応答することを特徴とするバ
ス駆動回路。17. In a bus drive circuit for transmitting n-bit (n is a positive integer) data, n + 2 wirings from the first to the (n + 2) th wiring and one set from the first to the (n + 1) th wiring are n.
+1 switching circuit and at least one set,
A means for matching the potential of the first to n + 1th wirings with the potential of the first operation potential point, and a means for matching the potential of the n + 2th wiring with the potential of the second operation potential point,
The kth switching circuit (k is an arbitrary integer of 1 or more and n + 1 or less) controls conduction / non-conduction between the kth wiring and the n + 2th wiring, and the first to nth wirings are controlled. A bus driving circuit, wherein the switching circuits respond to the first to nth bit signals, respectively, and the first to n + 1th switching circuits respond to the first control signal. 【請求項１８】請求項１７において、上記第ｋ（ｋは１
以上ｎ＋１以下の任意の整数）のスイッチング回路は、
上記第ｋの配線と上記第ｎ＋２の配線との間にドレイン
・ソース経路が接続されたｎチャネル型ＭＯＳＦＥＴを
具備することを特徴とするバス駆動回路。18. The kth (k is 1) according to claim 17,
A switching circuit of any integer from 1 to n + 1
A bus drive circuit comprising an n-channel MOSFET in which a drain / source path is connected between the kth wiring and the (n + 2) th wiring. 【請求項１９】請求項１７において、上記第ｋ（ｋは１
以上ｎ＋１以下の任意の整数）のスイッチング回路は、
上記第ｋの配線と上記第ｎ＋２の配線との間にドレイン
・ソース経路が接続されたｐチャネル型ＭＯＳＦＥＴを
具備することを特徴とするバス駆動回路。19. The kth (k is 1) according to claim 17,
A switching circuit of any integer from 1 to n + 1
A bus drive circuit comprising a p-channel MOSFET in which a drain / source path is connected between the kth wiring and the (n + 2) th wiring. 【請求項２０】請求項１７において、上記バスは１組あ
たり第１から第ｎまでのｎ個からなる増幅回路を少なく
とも１組具備し、上記第ｉ（ｉは１以上ｎ以下の任意の
整数）の増幅回路は１個につきそれぞれ、第１のノード
にそのソース端子が接続され、第２のノードにそのドレ
イン端子が接続された第１および第２のｎチャネル型Ｍ
ＯＳＦＥＴと、上記第１のノードにそのソース端子が接
続され、第３のノードにそのドレイン端子が接続された
第３および第４のｎチャネル型ＭＯＳＦＥＴと、上記第
２のノードにそのソース端子が接続され、第４のノード
にそのドレイン端子が接続され、第５のノードにそのゲ
ート端子が接続された第５のｎチャネル型ＭＯＳＦＥＴ
と、上記第３のノードにそのソース端子が接続され、上
記第５のノードにそのドレイン端子が接続され、上記第
４のノードにそのゲート端子が接続された第６のｎチャ
ネル型ＭＯＳＦＥＴと、上記第４のノードにそのドレイ
ン端子が接続され、上記第５のノードにそのゲート端子
が接続され、第１の電源にそのソース端子が接続された
第１のｐチャネル型ＭＯＳＦＥＴと、上記第５のノード
にそのドレイン端子が接続され、上記第４のノードにそ
のゲート端子が接続され、上記第１の電源にそのソース
端子が接続された第２のｐチャネル型ＭＯＳＦＥＴと、
上記第４のノードと上記第１の電源との間の導通／非導
通を制御するスイッチング回路と、上記第５のノードと
上記第１の電源との間の導通／非導通を制御するスイッ
チング回路と、上記第１のノードと第２の電源との間の
導通／非導通を制御するスイッチング回路とを具備し、
上記第１および第２のｎチャネル型ＭＯＳＦＥＴのゲー
ト端子は上記第ｉの配線に接続され、上記第３および第
４のｎチャネル型ＭＯＳＦＥＴのゲート端子の一方は上
記第１の動作電位点と同電位であり他の一方は上記第ｎ
＋１の配線に接続されることを特徴とするバス駆動回
路。20. The bus according to claim 17, wherein the bus comprises at least one set of n to 1 to n amplifier circuits, and the i-th (i is any integer from 1 to n). ), Each of the first and second n-channel M-type amplifier circuits has its source terminal connected to the first node and its drain terminal connected to the second node.
OSFETs, third and fourth n-channel MOSFETs having source terminals connected to the first node and drain terminals connected to a third node, and source terminals connected to the second node. A fifth n-channel MOSFET having a drain terminal connected to the fourth node and a gate terminal connected to the fifth node
A sixth n-channel MOSFET having a source terminal connected to the third node, a drain terminal connected to the fifth node, and a gate terminal connected to the fourth node; The first p-channel MOSFET, the drain terminal of which is connected to the fourth node, the gate terminal of which is connected to the fifth node, and the source terminal of which is connected to the first power supply; A second p-channel MOSFET having a drain terminal connected to the node, a gate terminal connected to the fourth node, and a source terminal connected to the first power supply;
A switching circuit that controls conduction / non-conduction between the fourth node and the first power supply, and a switching circuit that controls conduction / non-conduction between the fifth node and the first power supply. And a switching circuit for controlling conduction / non-conduction between the first node and the second power source,
The gate terminals of the first and second n-channel MOSFETs are connected to the i-th wiring, and one of the gate terminals of the third and fourth n-channel MOSFETs has the same potential as the first operating potential point. Potential and the other one is the above nth
A bus drive circuit characterized in that it is connected to +1 wiring. 【請求項２１】請求項２０において、上記第２のノード
と上記第３のノードとを同電位とする手段を具備するこ
とを特徴とするバス駆動回路。21. The bus drive circuit according to claim 20, further comprising means for bringing the second node and the third node to the same potential. 【請求項２２】請求項２０において、上記第２のノード
と上記第１の電源との間の導通／非導通を制御するスイ
ッチング回路と、上記第３のノードと上記第１の電源と
の間の導通／非導通を制御するスイッチング回路を具備
することを特徴とするバス駆動回路。22. A switching circuit for controlling conduction / non-conduction between the second node and the first power supply, and between the third node and the first power supply. A bus drive circuit comprising a switching circuit for controlling conduction / non-conduction of the bus. 【請求項２３】請求項１７において、第ｎ＋３（ｎは正
の整数）の配線と、上記第ｎ＋３の配線の電位を上記第
１動作電位点の電位と一致させる手段とを具備すること
を特徴とするバス駆動回路。23. The method according to claim 17, further comprising an (n + 3) th wiring (n is a positive integer), and a means for matching the potential of the (n + 3) th wiring with the potential of the first operating potential point. And a bus drive circuit. 【請求項２４】チップ上に請求項１７記載のバス駆動回
路を具備することを特徴とするマイクロプロセッサ。24. A microprocessor comprising a bus drive circuit according to claim 17 on a chip. 【請求項２５】ボード上で複数のチップを接続する外部
バスとして請求項１７記載のバス駆動回路を用いている
ことを特徴とするパッケージ・ボード。25. A package board using the bus drive circuit according to claim 17 as an external bus for connecting a plurality of chips on the board. 【請求項２６】クロックに同期して動作する複数の入出
力ポートを具備するＬＳＩにおいて、上記ポートの入出
力レベルは、そのハイレベルおよびロウレベルのうち一
方は動作サイクルによらず電位レベルが一定であり、他
の一方は各動作サイクルによって電位レベルが変化し得
ることを特徴とするＬＳＩ。26. In an LSI having a plurality of input / output ports that operate in synchronization with a clock, one of the high level and the low level of the input / output level of the port has a constant potential level regardless of the operation cycle. On the other hand, the other one is an LSI characterized in that the potential level can be changed in each operation cycle. 【請求項２７】ｎビット（ｎは正の整数）のデータを伝
達するバス駆動回路において、第１から第ｎ＋１までの
ｎ＋１本の配線と、１組あたり第１から第ｎまでｎ個か
らなるスイッチング回路を少なくとも１組と、上記第１
から第ｎまでの配線の電位を第１動作電位点の電位と一
致させる手段と、上記第ｎ＋１の配線の電位を第２動作
電位点の電位と一致させる手段を具備し、上記第ｋ（ｋ
は１以上ｎ以下の任意の整数）のスイッチング回路は上
記第ｋの配線と上記第ｎ＋１の配線との間の導通／非導
通を制御し、上記第１から第ｎまでのスイッチング回路
は第１から第ｎまでのビット信号および第１の制御信号
にそれぞれ応答することを特徴とするバス駆動回路。27. In a bus driving circuit for transmitting n-bit (n is a positive integer) data, n + 1 wirings from the 1st to n + 1th wirings and n wirings from the 1st to the nth wiring are set. At least one set of switching circuits, and the first
Means for matching the potential of the wirings from the first to nth wiring with the potential of the first operating potential point, and means for matching the potential of the n + 1th wiring with the potential of the second operating potential point,
Is any integer from 1 to n) controls conduction / non-conduction between the k-th wiring and the (n + 1) -th wiring, and the first to n-th switching circuits are the first To a nth bit signal and a first control signal, respectively. 【請求項２８】バスの各配線に付随する容量に蓄積され
た電荷の総量が、バスのプリチャージ完了時点からバス
に信号が出現する時点まで一定であることを特徴とする
バス駆動回路。28. A bus drive circuit, wherein the total amount of charges accumulated in a capacitance associated with each wiring of the bus is constant from the completion of precharge of the bus to the appearance of a signal on the bus.