JPH0728660A - プロセス入出力装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、プラント等監視・制御用のプロセ
ス入出力装置において、複数のＣＰＵのそれぞれに対し
アクセス可能なコントローラを二重化した際に、コント
ローラ切換え時における継続動作を確保することを目的
とする。 【構成】 ２台のＣＰＵ31，32に対してそれぞれアクセ
ス可能なマスタコントローラ33と、同仕様のスレーブコ
ントローラ34とを、プラント入出力ボード46との間に二
重化して設け、マスタ側起動時にプラント割込みが発生
した場合、その割込み検出制御部47により割込みデータ
がFIFOメモリ49ａ，49ｂに書込まれると共に、スレーブ
側FIFOメモリ50ａ，50ｂにも同様の割込みデータが書込
まれ、ＣＰＵ31，32からの割込み許可に伴いマスタ側FI
FOメモリ49ａ，49ｂから割込みデータが読出されると、
制御回路51からの疑似読出し信号によりスレーブ側FIFO
メモリ50ａ，50ｂからも同一割込みデータが読出されて
廃棄される構成とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、プラント等を被制御媒
体として、その監視・制御を行なう計算機システム（Ｃ
ＰＵ）との間で、データ入出力処理及び割込み制御処理
を司るプロセス入出力装置（ＰＩＯ）に関する。

【０００２】

【従来の技術】図５は従来の二重化コントローラ（ＣＮ
Ｔ）を備えたプロセス入出力装置の構成を示すブロック
図である。このプロセス入出力装置（ＰＩＯ）１０で
は、二重化されたマスタコントローラ（ＣＮＴ．０）１
１とスレーブコントローラ（ＣＮＴ．１）１２とが備え
られ、この二重化コントローラ１１，１２は、プラント
の監視・制御を行なうＣＰＵ１３と、プラントに対しデ
ータ入出力を行なう複数の入出力ボード１４，…との間
に内部バス１５を介して並列に接続される。

【０００３】上記二重化コントローラ１１，１２は、Ｃ
ＰＵ１３からの指定により、通常はマスタコントローラ
（ＣＮＴ．０）１１が起動されて、ＣＰＵ１３とプラン
ト入出力ボード１４，…との間のデータ入出力処理及び
プラント入出力ボード１４，…を介して発生されるプラ
ントからの割込み制御処理を行なうもので、例えばプラ
ントから入出力ボード１４，…を介してマスタコントロ
ーラ（ＣＮＴ．０）１１に得られたプラントデータは、
該コントローラ１１内のバッファを介してＣＰＵ１３に
入力され、また、ＣＰＵ１３から出力されたプラント制
御データは、マスタコントローラ（ＣＮＴ．０）１１内
のバッファを介し入出力ボード１４，…からプラントに
与えられる。

【０００４】一方、プラントから入出力ボード１４，…
を介してＣＰＵ１３に対する割込みが発生した場合に
は、その割込みデータは上記マスタコントローラ（ＣＮ
Ｔ．０）１１内の割込み用バッファに保持されると共
に、ＣＰＵ１３に対し割込みの発生が通知される。

【０００５】そして、ＣＰＵ１３が割込み許可状態にな
ると、上記割込み用バッファに保持されている割込みデ
ータがＣＰＵ１３に読出される。ここで、上記マスタコ
ントローラ（ＣＮＴ．０）１１におけるＣＰＵ１３／プ
ラント間のデータ入出力処理の際には、その入出力デー
タは該コントローラ１１を介し転送されるだけなので、
コントローラ１１内のデータ蓄積状態が変化することは
ないが、プラントからの割込み発生に伴う割込み制御処
理の際には、ＣＰＵ１３が割込み許可状態にならない
と、上記割込み用バッファにプラントからの割込みデー
タが保持されたままとなるので、コントローラ１１内の
データ蓄積状態が変化することになる。

【０００６】二重化コントローラ１１，１２は、例えば
マスタコントローラ（ＣＮＴ．０）１１に障害が発生し
た場合に、スレーブコントローラ（ＣＮＴ．１）１２に
切換え、継続的に同様のデータ入出力処理及び割込み制
御処理を行なうもので、このためには、上記マスタコン
トローラ（ＣＮＴ．０）１１とスレーブコントローラ
（ＣＮＴ．１）１２におけるデータ蓄積状態を常に一致
させておく必要がある。

【０００７】したがって、上記従来の二重化コントロー
ラ（ＣＮＴ）を備えたプロセス入出力装置では、マスタ
コントローラ（ＣＮＴ．０）１１のデータ内容に対応さ
せてスレーブコントローラ（ＣＮＴ．１）１２のデータ
内容を定期的に書替え、それぞれのデータ状態の一致を
図っている。

【０００８】しかしながら、上記マスタコントローラ
（ＣＮＴ．０）１１及びスレーブコントローラ（ＣＮ
Ｔ．１）１２の状態一致を図るのに、そのデータ書替え
処理を定期的に行なっていたのでは、例えば書替え処理
直前のデータ不一致状態においてマスタコントローラ
（ＣＮＴ．０）に障害が発生してスレーブコントローラ
（ＣＮＴ．１）１２への切換えが行なわれると、プラン
トからの割込みデータがＣＰＵ１３に読出せなくなる
等、特に、割込み制御処理の継続性が損なわれる問題が
ある。

【０００９】一方、最近では、上記プラントに対する監
視・制御処理を、複数のＣＰＵにより行なわせ、その監
視・制御処理機能を拡充させることが要求されている
が、上記図５で示した、従来の二重化コントローラ（Ｃ
ＮＴ）を備えたプロセス入出力装置では、各コントロー
ラ１１，１２は、何れも１つのＣＰＵ１３とデータアク
セスする機能しか持たないため、単に複数のＣＰＵを接
続することはできない。

【００１０】図６は２台のＣＰＵを接続した従来のプロ
セス入出力装置（ＰＩＯ）の構成を示すブロック図であ
る。このプロセス入出力装置（ＰＩＯ）２０には、ＣＰ
Ｕ（１）２１及びＣＰＵ（２）２２のそれぞれに対して
専用のコントローラＣＮＴ（１）２３，ＣＮＴ（２）２
４が備えられ、この各コントローラＣＮＴ（１）２３，
ＣＮＴ（２）２４に対し複数のプラント入出力ボード１
４，…が内部バス１５を介して共通に接続される。

【００１１】すなわち、このプロセス入出力装置（ＰＩ
Ｏ）２０によれば、２台のＣＰＵ（１）２１及びＣＰＵ
（２）２２を接続して、プラント監視・制御機能の拡充
を図ることができるが、このプロセス入出力装置（ＰＩ
Ｏ）２０における２つのコントローラ（１）２３，ＣＮ
Ｔ（２）２４は、各ＣＰＵ（１）２１及びＣＰＵ（２）
２２に対してそれぞれ専用のもので、二重化したもので
はないため、一方のコントローラ（例えばＣＮＴ１）に
障害が発生した場合には、ＣＰＵ（１）２１とのデータ
アクセスは不可能になり、障害発生前の２台のＣＰＵ
（１）２１及びＣＰＵ（２）２２によるプラント監視・
制御状態を継続させることはできない。

【００１２】

【発明が解決しようとする課題】そこで、上記図６にお
けるプロセス入出力装置２０を、上記２台のＣＰＵ
（１）２１及びＣＰＵ（２）２２に対して単純二重化
し、その一方をマスタ側、他方をスレーブ側として動作
させることが考えられるが、このマスタ／スレーブ間の
状態一致を図るには、上記図５における従来の二重化コ
ントローラ（ＣＮＴ）を備えたプロセス入出力装置と同
様にして、定期的なデータ書替え処理を行なうことにな
り、障害発生のタイミングによっては、マスタ／スレー
ブ間の状態不一致により、障害発生前のプラント監視・
制御処理をそのまま継続することができない問題があ
る。

【００１３】本発明は上記課題に鑑みなされたもので、
複数のＣＰＵのそれぞれに対してアクセス可能なコント
ローラを二重化した際に、各コントローラ間で状態不一
致を招くことなく、コントローラ切換え時における継続
動作を確保することが可能になるプロセス入出力装置を
提供することを目的とする。

【００１４】

【課題を解決するための手段】すなわち、本発明に係わ
るプロセス入出力装置は、複数のＣＰＵと被制御媒体と
の間のデータ入出力処理及び上記被制御媒体から複数の
ＣＰＵに対する割込み処理を行なうもので、上記複数の
ＣＰＵのそれぞれに対してアクセス可能な入出力手段と
割込み手段とを備えた第１及び第２のコントローラと、
上記複数のＣＰＵからのコントローラ指定情報に基づき
上記第１又は第２のコントローラの何れか一方のコント
ローラを選択的に動作させるコントローラ切換え手段
と、上記第１及び第２のコントローラそれぞれの割込み
手段に備えられ、その動作状態において上記被制御媒体
からＣＰＵに対する割込み発生の際にその割込みデータ
が書込まれ、該ＣＰＵからの割込み許可発生の際にその
割込みデータが読出される割込み用レジスタと、上記被
制御媒体からの割込み発生の際及び上記ＣＰＵからの割
込み許可発生の際のそれぞれにおいて、上記第１のコン
トローラの割込み手段に備えられた割込み用レジスタの
データ内容と上記第２のコントローラの割込み手段に備
えられた割込み用レジスタのデータ内容とを一致させる
レジスタデータ一致制御手段とを備えて構成したもので
ある。

【００１５】

【作用】つまり、例えば上記第１のコントローラが指定
されて動作している状態で、その割込み用レジスタにプ
ラントからの割込みデータが書込まれた場合には、該第
１のコントローラから第２のコントローラの割込み用レ
ジスタに対して同一の割込みデータが書込まれ、また、
ＣＰＵからの割込み許可に伴い第１のコントローラの割
込み用レジスタからその割込みデータがＣＰＵに読出さ
れ消滅した場合には、該第１のコントローラからの制御
により第２のコントローラの割込み用レジスタ内の割込
みデータも読出されて廃棄されることになる。よって、
第１及び第２のコントローラ間のデータ状態は、リアル
タイムに一致制御され、コントローラ切換え時における
継続動作は確保される。

【００１６】

【実施例】以下図面により本発明の一実施例について説
明する。図１は複数のＣＰＵに対し二重化コントローラ
を有するプロセス入出力装置の構成を示すブロック図で
ある。

【００１７】このプロセス入出力装置（ＰＩＯ）３０
は、２台のＣＰＵ（１）３１及びＣＰＵ（２）３２とプ
ラントとの間に設けられ、各ＣＰＵ（１）３１及びＣＰ
Ｕ（２）３２の双方に対してデータアクセス可能なマス
タコントローラ（ＣＮＴ．０）３３及びスレーブコント
ローラ（ＣＮＴ．１）３４を有するもので、このマスタ
コントローラ（ＣＮＴ．０）３３及びスレーブコントロ
ーラ（ＣＮＴ．１）３４のそれぞれに対して同様の入出
力回路３５及び３６、割込み回路３７及び３８が備えら
れる。

【００１８】上記入出力回路３５及び３６には、上記２
台のＣＰＵ（１）３１，ＣＰＵ（２）３２に対応させた
２系の入出力制御部（１）３９ａ，（２）３９ｂ及び４
０ａ，４０ｂが設けられ、この入出力制御部（１）３９
ａ，（２）３９ｂ及び４０ａ，４０ｂの各ＣＰＵ側入出
力端子は、バスインターフェイス４１及び４２を介して
各対応するＣＰＵ（１）３１，（２）３２に接続され、
また、各プラント側入出力端子は、内部バスインターフ
ェイス４３及び４４から内部バス４５を介してプラント
入出力ボード４６に接続される。

【００１９】上記割込み回路３７及び３８には、割込み
検出制御部４７及び４８が設けられ、この割込み検出制
御部４７及び４８に得られた割込みデータは、上記２台
のＣＰＵ（１）３１，ＣＰＵ（２）３２に対応させた２
系のＦＩＦＯメモリ４９ａ，４９ｂ及び５０ａ，５０ｂ
に書込まれる。

【００２０】このＦＩＦＯメモリ４９ａ，４９ｂ及び５
０ａ，５０ｂの各ＣＰＵ側読出し端子は、上記入出力回
路３５及び３６同様、バスインターフェイス４１及び４
２を介して各対応するＣＰＵ（１）３１，（２）３２に
接続され、また、上記割込み検出制御部４７及び４８の
プラント側割込み端子は、内部バスインターフェイス４
３及び４４から内部バス４５を介してプラント入出力ボ
ード４６に接続される。

【００２１】また、上記マスタコントローラ（ＣＮＴ．
０）３３及びスレーブコントローラ（ＣＮＴ．１）３４
には、それぞれ対応するコントローラの入出力回路３５
及び３６、割込み回路３７及び３８を統括的に制御する
制御回路５１及び５２が備えられる。

【００２２】上記割込み検出制御部４７及び４８は、プ
ラント入出力ボード４６を介して得られるプラントから
の割込み発生信号を検出し、その割込みデータを自系コ
ントローラのＦＩＦＯメモリ４９ａ，４９ｂあるいは５
０ａ，５０ｂに書込むと共に、他系コントローラの割込
み検出制御部４７あるいは４８を経由して他系のＦＩＦ
Ｏメモリ４９ａ，４９ｂあるいは５０ａ，５０ｂに対し
ても書込むもので、このＦＩＦＯメモリ４９ａ，４９ｂ
及び５０ａ，５０ｂに書込まれた割込みデータは、ＣＰ
Ｕ（１）３１，（２）３２から割込み許可信号が得られ
た際に当該ＣＰＵ（１）３１，（２）３２に読出され
る。

【００２３】上記制御回路５１及び５２は、自系コント
ローラのＦＩＦＯメモリ４９ａ，４９ｂあるいは５０
ａ，５０ｂからＣＰＵ（１）３１，（２）３２による割
込みデータの読出しがあった際に、他系コントローラの
ＦＩＦＯメモリ４９ａ，４９ｂあるいは５０ａ，５０ｂ
のデータ内容と不一致が生じたかを検出し、他系コント
ローラのＦＩＦＯメモリ４９ａ，４９ｂあるいは５０
ａ，５０ｂにも疑似的な割込みデータのデータ読出し信
号を与えるもので、この場合、他系コントローラのＦＩ
ＦＯメモリから読出された割込みデータはＣＰＵ（１）
３１，（２）３２には入力されず廃棄されることにな
る。

【００２４】また、上記各コントローラ（ＣＮＴ．０）
３３及び（ＣＮＴ．１）３４それぞれの制御回路５１及
び５２には、ＣＰＵ（１）３１，（２）３２からのコン
トローラ指定信号に応じて自系コントローラを起動ある
いは停止制御するためのコントローラ起動テーブルが備
えられる。

【００２５】図２は上記プロセス入出力装置３０の制御
回路５１，５２に備えられるコントローラ起動テーブル
を示す図である。すなわち、ＣＰＵ（１）３１，（２）
３２の何れからもコントローラ（ＣＮＴ）の指定がない
場合、及びマスタコントローラ（ＣＮＴ．０）３３の指
定が成された場合には、常にマスタコントローラ（ＣＮ
Ｔ．０）３３が優先的に起動されるもので、ＣＰＵ
（１）３１，（２）３２の何れか一方からでもスレーブ
コントローラ（ＣＮＴ．１）３４の指定が成された場合
には、上記マスタコントローラ（ＣＮＴ．０）３３は停
止され、スレーブコントローラ（ＣＮＴ．１）３４が優
先的に起動される。

【００２６】つまり、この場合、スレーブコントローラ
（ＣＮＴ．１）を指定したＣＰＵ（１）３１又は（２）
３２は、マスタコントローラ（ＣＮＴ．０）に何等かの
障害が発生したことを検出したことになり、マスタ／ス
レーブの切換えが指示される。

【００２７】次に、上記構成によるプロセス入出力装置
の動作について説明する。図３は上記プロセス入出力装
置のコントローラ切換え処理を示すフローチャートであ
る。

【００２８】すなわち、プロセス入出力装置３０では、
各コントローラ３３，３４の制御回路５１，５２に予め
セットされているコントローラ起動テーブル（図２参
照）に基づき、通常はマスタコントローラ（ＣＮＴ．
０）３３が動作し、このマスタコントローラ（ＣＮＴ．
０）３３を介してプラントとのデータ入出力処理及びプ
ラントとからの割込み処理が実行される（ステップＳ１
→Ｓ２）。

【００２９】そして、上記データ入出力処理あるいは割
込み処理の実行過程において、マスタコントローラ（Ｃ
ＮＴ．０）３３からＣＰＵ（１）３１あるいはＣＰＵ
（２）３２に与えられたデータ内容に異常がある等し
て、該ＣＰＵ（１）３１あるいはＣＰＵ（２）３２にお
いてマスタコントローラ（ＣＮＴ．０）３３の障害発生
が検出され、その何れかのＣＰＵ（１）３１，（２）３
２からスレーブコントローラ（ＣＮＴ．１）３４の指定
が成された場合には、上記各制御回路５１，５２に予め
セットされているコントローラ起動テーブル（図２参
照）に基づき、マスタコントローラ（ＣＮＴ．０）３３
は停止されると共に、スレーブコントローラ（ＣＮＴ．
１）３４が起動され、該スレーブコントローラ（ＣＮ
Ｔ．１）を介してプラントとのデータ入出力処理及び割
込み処理が継続的に実行される（ステップＳ１→Ｓ
３）。

【００３０】上記のようなコントローラ切換え処理が行
なわれるプロセス入出力装置３０において、マスタコン
トローラ（ＣＮＴ．０）３３が起動されている通常の状
態で、ＣＰＵ（１）３１あるいはＣＰＵ（２）３２から
出力されたデータは、マスタコントローラ（ＣＮＴ．
０）３３の入出力制御部（１）３９ａあるいは（２）３
９ｂから内部バス４５を介して入出力ボード４６に転送
されプラントに対して出力される。

【００３１】一方、プラントからプロセス入出力装置３
０の入出力ボード４６与えられたデータは、内部バス４
５を介しマスタコントローラ（ＣＮＴ．０）３３の各入
出力制御部（１）３９ａ，（２）３９ｂに与えられ、そ
れぞれ対応するＣＰＵ（１）３１，（２）３２に入力さ
れる。

【００３２】この場合、マスタコントローラ３３の入出
力回路３５内に、その入出力データが保持されることは
ないので、そのデータ状態がスレーブコントローラ（Ｃ
ＮＴ．１）３４の入出力回路３６と不一致になることは
ない。

【００３３】図４は上記プロセス入出力装置の割込み処
理を示すフローチャートである。すなわち、マスタコン
トローラ（ＣＮＴ．０）３３が起動されている通常の状
態で、プラントから発生されて入出力ボード４６を介し
マスタコントローラ（ＣＮＴ．０）３３の割込み回路３
７に入力される割込み信号が、その割込み検出制御部４
７に検出されると、該割込み検出制御部４７では、ＣＰ
Ｕ（１）３１，（２）３２から割込み許可信号が与えら
れているか否か判断される（ステップＡ１，Ａ２→Ａ３
ｍ）。

【００３４】ここで、上記ＣＰＵ（１）３１，（２）３
２からの割込み許可信号が与えられてない場合には、Ｆ
ＩＦＯメモリ４９ａ，４９ｂが最大書込み状態にあるか
否か判断される（ステップＡ３ｍ→Ａ４ｍ）。

【００３５】ここで、ＦＩＦＯメモリ４９ａ，４９ｂの
書込み容量に余裕がある場合には、該ＦＩＦＯメモリ４
９ａ，４９ｂに上記割込み検出制御部４７から割込みデ
ータが書込まれると共に、スレーブコントローラ（ＣＮ
Ｔ．１）３４の割込み検出制御部４８を通してそのＦＩ
ＦＯメモリ５０ａ，５０ｂにも同様の割込みデータが書
込まれ、マスタ／スレーブ間割込み回路３７，３８のデ
ータ状態が一致制御される（ステップＡ４ｍ→Ａ５
ｍ）。

【００３６】一方、上記ＦＩＦＯメモリ４９ａ，４９ｂ
が最大書込み状態にある場合には、該ＦＩＦＯメモリ４
９ａ，４９ｂに書込まれている最古の割込みデータが消
去され今回の最新割込みデータが書込まれる。また、こ
れと共に、スレーブコントローラ（ＣＮＴ．１）３４の
割込み検出制御部４８を通してそのＦＩＦＯメモリ５０
ａ，５０ｂに書込まれている最古の割込みデータが消去
されて、上記同様今回の最新割込みデータが書込まれ、
マスタ／スレーブ間割込み回路３７，３８のデータ状態
が一致制御される（ステップＡ４ｍ→Ａ６ｍ）。

【００３７】つまり、上記ステップＡ５ｍあるいはＡ６
ｍにより、マスタ／スレーブ双方のＦＩＦＯメモリ４９
ａ，４９ｂ、５０ａ，５０ｂに対し、同様の書込み処理
を行なうことで、マスタ／スレーブ間ＦＩＦＯメモリ４
９ａ，４９ｂ、５０ａ，５０ｂには、全く同一の順序で
同一内容の割込みデータが書込まれた状態となる。

【００３８】そして、ＣＰＵ（１）３１，（２）３２か
ら割込み許可信号が与えられた場合には、マスタコント
ローラ（ＣＮＴ．０）３３の制御回路５１からＣＰＵ
（１）３１，ＣＰＵ（２）３２に対して割込み発生が通
知され、該ＣＰＵ（１）３１，ＣＰＵ（２）によりマス
タコントローラ（ＣＮＴ．０）３３内割込み回路３７の
ＦＩＦＯメモリ４９ａ，４９ｂに書込まれている割込み
データが読出される（ステップＡ３ｍ→Ａ７ｍ，Ａ８
ｍ）。

【００３９】すると、上記マスタコントローラ（ＣＮ
Ｔ．０）３３のＦＩＦＯメモリ４９ａ，４９ｂからのデ
ータ読出しにより、スレーブコントローラ（ＣＮＴ．
１）３４のＦＩＦＯメモリ５０ａ，５０ｂとそのデータ
状態が不一致になったか否かが制御回路５１により判断
される（ステップＡ９ｍ）。

【００４０】つまり、上記ステップＡ５ｍあるいはＡ６
ｍを経て、マスタ／スレーブ間ＦＩＦＯメモリ４９ａ，
４９ｂ、５０ａ，５０ｂにそれぞれ同一の割込みデータ
が書込まれて状態一致制御が図られた後、マスタコント
ローラ（ＣＮＴ．０）３３のＦＩＦＯメモリ４９ａ，４
９ｂからＣＰＵ（１）３１，ＣＰＵ（２）３２による割
込みデータの読出しが行なわれると、上記ステップＡ９
ｍにおいて、スレーブコントローラ（ＣＮＴ．１）３４
のＦＩＦＯメモリ５０ａ，５０ｂとはそのデータ状態が
不一致であると判断される。

【００４１】すると、マスタコントローラ（ＣＮＴ．
０）３３の制御回路５１からスレーブコントローラ（Ｃ
ＮＴ．１）３４のＦＩＦＯメモリ５０ａ，５０ｂに対し
て、ＣＰＵからの読出し信号と同様の疑似読出し信号が
出力され、該ＦＩＦＯメモリ５０ａ，５０ｂに書込まれ
ている割込みデータは読出されて廃棄される（ステップ
Ａ９ｍ→Ａ１０ｍ）。

【００４２】これにより、ＣＰＵ（１）３１，（２）３
２による割込みデータ読出しの際にも、マスタ／スレー
ブ間ＦＩＦＯメモリ４９ａ，４９ｂ、５０ａ，５０ｂの
データ状態が一致制御される。

【００４３】一方、スレーブコントローラ（ＣＮＴ．
１）３４が起動されている場合のデータ入出力処理及び
割込み処理も、上記マスタコントローラ（ＣＮＴ．０）
３３が起動されている場合のデータ入出力処理及び割込
み処理と同様にして実行される。

【００４４】すなわち、マスタコントローラ（ＣＮＴ．
０）３３及びスレーブコントローラ（ＣＮＴ．１）３４
のそれぞれにおいて割込みデータが保持されるＦＩＦＯ
メモリ４９ａ，４９ｂ、５０ａ，５０ｂは、その割込み
発生に伴う割込みデータ書込みの際、及び割込み許可に
伴う割込みデータ読出しの際のそれぞれにおいて、リア
ルタイムに状態一致制御が図られるので、例えどのよう
なタイミングでマスタ／スレーブ間の切換え処理（図３
参照）が実施されても、プラントに対するデータ入出力
処理及びプラントからの割込み処理は継続的に実行され
る。

【００４５】したがって、上記構成のプロセス入出力装
置によれば、２台のＣＰＵ（１）３１，ＣＰＵ（２）３
２に対してそれぞれアクセス可能な入出力回路３５及び
割込み回路３７を有するマスタコントローラ（ＣＮＴ．
０）３３と、同様の入出力回路３６及び割込み回路３８
を有するスレーブコントローラ（ＣＮＴ．１）３４とを
プラント入出力ボード４６との間に二重化したコントロ
ーラとして設け、例えばマスタコントローラ（ＣＮＴ．
０）３３の起動時にプラントからの割込みが発生した場
合には、その割込み検出制御部４７により割込みデータ
がＦＩＦＯメモリ４９ａ，４９ｂに書込まれると共に、
スレーブコントローラ（ＣＮＴ．１）３４のＦＩＦＯメ
モリ５０ａ，５０ｂにも同様の割込みデータが書込ま
れ、ＣＰＵ（１）３１，ＣＰＵ（２）３２からの割込み
許可に伴いマスタ側ＦＩＦＯメモリ４９ａ，４９ｂから
の上記割込みデータが読出されると、制御回路５１から
の疑似読出し信号によりスレーブ側ＦＩＦＯメモリ５０
ａ，５０ｂからも同一割込みデータが読出されて廃棄さ
れるので、マスタコントローラ（ＣＮＴ．０）３３とス
レーブコントローラ（ＣＮＴ．１）３４のデータ状態を
リアルタイムに一致させることができ、例えばマスタコ
ントローラ（ＣＮＴ．０）３３の障害発生によりスレー
ブコントローラ（ＣＮＴ．１）３４が起動され切換えら
れても、マスタ側でのデータ入出力処理及び割込み処理
を継続して実施することができる。

【００４６】

【発明の効果】以上のように本発明によれば、複数のＣ
ＰＵと被制御媒体との間のデータ入出力処理及び上記被
制御媒体から複数のＣＰＵに対する割込み処理を行なう
もので、上記複数のＣＰＵのそれぞれに対してアクセス
可能な入出力手段と割込み手段とを備えた第１及び第２
のコントローラと、上記複数のＣＰＵからのコントロー
ラ指定情報に基づき上記第１又は第２のコントローラの
何れか一方のコントローラを選択的に動作させるコント
ローラ切換え手段と、上記第１及び第２のコントローラ
それぞれの割込み手段に備えられ、その動作状態におい
て上記被制御媒体からＣＰＵに対する割込み発生の際に
その割込みデータが書込まれ、該ＣＰＵからの割込み許
可発生の際にその割込みデータが読出される割込み用レ
ジスタと、上記被制御媒体からの割込み発生の際及び上
記ＣＰＵからの割込み許可発生の際のそれぞれにおい
て、上記第１のコントローラの割込み手段に備えられた
割込み用レジスタのデータ内容と上記第２のコントロー
ラの割込み手段に備えられた割込み用レジスタのデータ
内容とを一致させるレジスタデータ一致制御手段とを備
えて構成したもので、複数のＣＰＵのそれぞれに対して
アクセス可能なコントローラを二重化した際に、各コン
トローラ間で状態不一致を招くことなく、コントローラ
切換え時における継続動作を確保することが可能にな
る。

【図面の簡単な説明】

【図１】本発明の一実施例に係わる複数のＣＰＵに対し
二重化コントローラを有するプロセス入出力装置の構成
を示すブロック図。

【図２】上記プロセス入出力装置の制御回路に備えられ
るコントローラ起動テーブルを示す図。

【図３】上記プロセス入出力装置のコントローラ切換え
処理を示すフローチャート。

【図４】上記プロセス入出力装置の割込み処理を示すフ
ローチャート。

【図５】従来の二重化コントローラを備えたプロセス入
出力装置の構成を示すブロック図。

【図６】２台のＣＰＵを接続した従来のプロセス入出力
装置の構成を示すブロック図。

【符号の説明】

３０…プロセス入出力装置、３１…ＣＰＵ（１）、３２
…ＣＰＵ（２）、３３…マスタコントローラ（ＣＮＴ．
０）、３４…スレーブコントローラ（ＣＮＴ．１）、３
５…マスタ側入出力回路、３６…スレーブ側入出力回
路、３７…マスタ側割込み回路、３８…スレーブ側割込
み回路、３９ａ，３９ｂ…マスタ側入出力制御部、４０
ａ，４０ｂ…スレーブ側入出力制御部、４１…マスタ側
バスインターフェイス、４２…スレーブ側バスインター
フェイス、４３…マスタ側内部バスインターフェイス、
４４…スレーブ側内部バスインターフェイス、４５…内
部バス、４６…プラント入出力ボード、４７…マスタ側
割込み検出制御部、４８…スレーブ側割込み検出制御
部、４９ａ，４９ｂ…マスタ側ＦＩＦＯメモリ、５０ａ
５０ｂ…スレーブ側ＦＩＦＯメモリ、５１…マスタ側制
御回路、５２…スレーブ側制御回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数のＣＰＵと被制御媒体との間のデー
   タ入出力処理及び上記被制御媒体から複数のＣＰＵに対
   する割込み処理を行なうプロセス入出力装置において、 上記複数のＣＰＵのそれぞれに対してアクセス可能な入
   出力手段と割込み手段とを備えた第１及び第２のコント
   ローラと、 上記複数のＣＰＵからのコントローラ指定情報に基づき
   上記第１又は第２のコントローラの何れか一方のコント
   ローラを選択的に動作させるコントローラ切換え手段
   と、 上記第１及び第２のコントローラそれぞれの割込み手段
   に備えられ、その動作状態において上記被制御媒体から
   ＣＰＵに対する割込み発生の際にその割込みデータが書
   込まれ、該ＣＰＵからの割込み許可発生の際にその割込
   みデータが読出される割込み用レジスタと、 上記被制御媒体からの割込み発生の際及び上記ＣＰＵか
   らの割込み許可発生の際のそれぞれにおいて、上記第１
   のコントローラの割込み手段に備えられた割込み用レジ
   スタのデータ内容と上記第２のコントローラの割込み手
   段に備えられた割込み用レジスタのデータ内容とを一致
   させるレジスタデータ一致制御手段とを具備したことを
   特徴とするプロセス入出力装置。