JPH07283385A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH07283385A JPH07283385A JP6066289A JP6628994A JPH07283385A JP H07283385 A JPH07283385 A JP H07283385A JP 6066289 A JP6066289 A JP 6066289A JP 6628994 A JP6628994 A JP 6628994A JP H07283385 A JPH07283385 A JP H07283385A
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Abstract
(57)【要約】
【目的】 例えば増幅型固体撮像素子等の半導体装置に
おいて、その微細構造における第1の導電層(例えば画
素電極)と配線層となる第2の導電層との接続を可能に
する。 【構成】 第1の導電層46の上面に異種膜55を形成
し、第2の導電層53を第1の導電層46の側面46a
で電気的に接続して構成する。
おいて、その微細構造における第1の導電層(例えば画
素電極)と配線層となる第2の導電層との接続を可能に
する。 【構成】 第1の導電層46の上面に異種膜55を形成
し、第2の導電層53を第1の導電層46の側面46a
で電気的に接続して構成する。
Description
【0001】
【産業上の利用分野】本発明は、例えば増幅型固体撮像
素子、その他等の半導体装置及びその製造方法、特にそ
の微細な導電層、配線等の電気的コンタクトに関する。
素子、その他等の半導体装置及びその製造方法、特にそ
の微細な導電層、配線等の電気的コンタクトに関する。
【0002】
【従来の技術】近年、固体撮像素子の高解像度化の要求
に従って、画素毎に光信号電荷を増幅する増幅型固体撮
像素子が開発されている。この増幅型固体撮像素子は、
画素毎にMOS型トランジスタを備え、画素に光電変換
された電荷を蓄積し、この電荷をトランジスタの電流変
調として取り出す一種の信号変換を行うものを指してい
る。例えばCMD(Charge Modulated
Device)、BCMD(Buried Char
ge Modulated Device)等がこれに
当たる。
に従って、画素毎に光信号電荷を増幅する増幅型固体撮
像素子が開発されている。この増幅型固体撮像素子は、
画素毎にMOS型トランジスタを備え、画素に光電変換
された電荷を蓄積し、この電荷をトランジスタの電流変
調として取り出す一種の信号変換を行うものを指してい
る。例えばCMD(Charge Modulated
Device)、BCMD(Buried Char
ge Modulated Device)等がこれに
当たる。
【0003】
【発明が解決しようとする課題】図8及び図9は、先に
提案した増幅型固体撮像素子を示す。この増幅型固体撮
像素子1は、第1導電形例えばp形のシリコン半導体基
板2上に第2導電形即ちn形の半導体層(すなわちオー
バーフローバリア層)3及びp形のウエル領域4が形成
され、このp形ウエル領域3上にSiO2 等によるゲー
ト絶縁膜5を介して光を透過しうるリング状ゲート電極
6が形成され、そのリング状ゲート電極6の中心孔及び
外周に対応するウエル領域4に夫々ゲート電極6をマス
クとするセルフアラインにて夫々n形のソース領域7及
びドレイン領域8が形成され、ここに1画素となるMO
S型トランジスタ(以下画素MOSトランジスタと称す
る)9が構成される。リング状ゲート電極6は、光をで
きるだけ吸収しないように薄いか、透明の材料が選ば
れ、本例では薄膜の多結晶シリコンが用いられる。
提案した増幅型固体撮像素子を示す。この増幅型固体撮
像素子1は、第1導電形例えばp形のシリコン半導体基
板2上に第2導電形即ちn形の半導体層(すなわちオー
バーフローバリア層)3及びp形のウエル領域4が形成
され、このp形ウエル領域3上にSiO2 等によるゲー
ト絶縁膜5を介して光を透過しうるリング状ゲート電極
6が形成され、そのリング状ゲート電極6の中心孔及び
外周に対応するウエル領域4に夫々ゲート電極6をマス
クとするセルフアラインにて夫々n形のソース領域7及
びドレイン領域8が形成され、ここに1画素となるMO
S型トランジスタ(以下画素MOSトランジスタと称す
る)9が構成される。リング状ゲート電極6は、光をで
きるだけ吸収しないように薄いか、透明の材料が選ば
れ、本例では薄膜の多結晶シリコンが用いられる。
【0004】この画素MOSトランジスタ9が、図8に
示すように、複数個マトリックス状に配列され、各列に
対応する画素MOSトランジスタ9のソース領域7が垂
直方向に沿って形成された第1層Alによる共通の信号
線11に接続され、この信号線11と直交するように画
素MOSトランジスタ9の各行間に対応する位置に第2
層Alによる垂直選択線12が水平方向に沿って形成さ
れる。
示すように、複数個マトリックス状に配列され、各列に
対応する画素MOSトランジスタ9のソース領域7が垂
直方向に沿って形成された第1層Alによる共通の信号
線11に接続され、この信号線11と直交するように画
素MOSトランジスタ9の各行間に対応する位置に第2
層Alによる垂直選択線12が水平方向に沿って形成さ
れる。
【0005】そして、水平方向に隣り合う2つの画素M
OSトランジスタ9のリング状ゲート電極6に夫々また
がり、且つ対応する垂直選択線12に延長するようにU
字状の配線層即ち、コンタクトバッファ層13が形成さ
れ、このコンタクトバッファ層13と夫々2つの画素M
OSトランジスタ9,9及び垂直選択線12とが接続さ
れる。
OSトランジスタ9のリング状ゲート電極6に夫々また
がり、且つ対応する垂直選択線12に延長するようにU
字状の配線層即ち、コンタクトバッファ層13が形成さ
れ、このコンタクトバッファ層13と夫々2つの画素M
OSトランジスタ9,9及び垂直選択線12とが接続さ
れる。
【0006】コンタクトバッファ層13は、リング状ゲ
ート電極6を構成する多結晶シリコンと反応しない導電
材料(例えば同じ多結晶シリコン、或いはバリアメタ
ル、その他等)、本例では多結晶シリコンで形成され、
層間絶縁膜14,15を介してリング状ゲート電極6を
垂直選択線12の層間に形成される。そして、コンタク
トホール16を介してコンタクトバッファ層13の第1
端部13a及び第2端部13bと夫々の画素MOSトラ
ンジスタのリング状ゲート電極6とが接続され、コンタ
クトバッファ層13の中間部13cと垂直選択線12と
が接続される。
ート電極6を構成する多結晶シリコンと反応しない導電
材料(例えば同じ多結晶シリコン、或いはバリアメタ
ル、その他等)、本例では多結晶シリコンで形成され、
層間絶縁膜14,15を介してリング状ゲート電極6を
垂直選択線12の層間に形成される。そして、コンタク
トホール16を介してコンタクトバッファ層13の第1
端部13a及び第2端部13bと夫々の画素MOSトラ
ンジスタのリング状ゲート電極6とが接続され、コンタ
クトバッファ層13の中間部13cと垂直選択線12と
が接続される。
【0007】24,25は絶縁層、17はコンタクトバ
ッファ層13とリング状ゲート電極6とのコンタクト
部、18はコンタクトバッファ層13と垂直選択線12
とのコンタクト部、19はソース領域7と信号線11と
のコンタクト部である。更に、コンタクトバッファ層1
3にまたがらない画素MOSトランジスタ9間に、ドレ
イン領域8に接続した例えば第1層Alによるドレイン
電源線20が形成される。21はドレイン領域8とドレ
イン電源線20とのコンタクト部である。
ッファ層13とリング状ゲート電極6とのコンタクト
部、18はコンタクトバッファ層13と垂直選択線12
とのコンタクト部、19はソース領域7と信号線11と
のコンタクト部である。更に、コンタクトバッファ層1
3にまたがらない画素MOSトランジスタ9間に、ドレ
イン領域8に接続した例えば第1層Alによるドレイン
電源線20が形成される。21はドレイン領域8とドレ
イン電源線20とのコンタクト部である。
【0008】この画素MOSトランジスタ9では、図9
に示すように、リング状ゲート電極6を透過した光が電
子−正孔を発生し、このうちの正孔hが信号電荷として
リング状ゲート電極6下のp形ウエル領域4に蓄積され
る。垂直選択線12を通してリング状ゲート電極6に高
い電圧が印加され、画素MOSトランジスタ9がオンさ
れると、ドレイン電流Idが表面に流れ、このドレイン
電流Idが信号電荷hにより変化を受けるので、このド
レイン電流Idを信号線11を通して出力し、その変化
量を信号出力とする。
に示すように、リング状ゲート電極6を透過した光が電
子−正孔を発生し、このうちの正孔hが信号電荷として
リング状ゲート電極6下のp形ウエル領域4に蓄積され
る。垂直選択線12を通してリング状ゲート電極6に高
い電圧が印加され、画素MOSトランジスタ9がオンさ
れると、ドレイン電流Idが表面に流れ、このドレイン
電流Idが信号電荷hにより変化を受けるので、このド
レイン電流Idを信号線11を通して出力し、その変化
量を信号出力とする。
【0009】図10は、増幅型固体撮像素子1の等価回
路、いわゆるブロック図の一例を示す。単位画素、即ち
画素MOSトランジスタ9が垂直走査回路22により垂
直選択線12を通じて選択され、画素MOSトランジス
タ9と信号線11に接続された負荷MOSトランジスタ
24とから構成されるソースフォロア回路から得られる
信号がサンプルホールド回路25でメモリされ、水平走
査回路23に接続した水平MOSスイッチ26を順次オ
ンすることで各画素MOSトランジスタ9の信号が水平
出力信号線27を通じて出力される。
路、いわゆるブロック図の一例を示す。単位画素、即ち
画素MOSトランジスタ9が垂直走査回路22により垂
直選択線12を通じて選択され、画素MOSトランジス
タ9と信号線11に接続された負荷MOSトランジスタ
24とから構成されるソースフォロア回路から得られる
信号がサンプルホールド回路25でメモリされ、水平走
査回路23に接続した水平MOSスイッチ26を順次オ
ンすることで各画素MOSトランジスタ9の信号が水平
出力信号線27を通じて出力される。
【0010】ところで、上述の増幅型固体撮像素子1に
おいては、高品位テレビ(HDTV)用に高画素数が要
求され、かつ小型化されてくると、微細な画素構造を実
現するうえで、次のような加工精度上の問題があり、小
型で高画素数の増幅型固体撮像素子が実現困難であっ
た。
おいては、高品位テレビ(HDTV)用に高画素数が要
求され、かつ小型化されてくると、微細な画素構造を実
現するうえで、次のような加工精度上の問題があり、小
型で高画素数の増幅型固体撮像素子が実現困難であっ
た。
【0011】図11は画素MOSトランジスタ9を構成
するリング状ゲート電極に従来の方法でコンタクトバッ
ファ層を接続する場合の例を工程順に示している。ここ
では、1/2インチで200万画素の撮像素子の画素サ
イズ、即ち水平方向3.65μm、垂直方向3.8μm
レベルの大きさの画素を考えている。図11Aに示すよ
うに、ゲート絶縁膜5上にリング状ゲート電極6が形成
され、このリング状ゲート電極6及びその上の絶縁膜3
1をマスクにイオン注入によりセルフアラインにてソー
ス領域7及びドレイン領域8が形成された後、層間絶縁
膜14が形成され、この層間絶縁膜14及び絶縁膜31
にリング状ゲート電極6に達するコンタクトホール32
が形成される。次いで図11Bに示すように、コンタク
トホール32を含んで導電材例えば多結晶シリコンが形
成され、パターニングされて、コンタクトホール32を
通じてリング状ゲート電極6に接続するコンタクトバッ
ファ層13が形成される。
するリング状ゲート電極に従来の方法でコンタクトバッ
ファ層を接続する場合の例を工程順に示している。ここ
では、1/2インチで200万画素の撮像素子の画素サ
イズ、即ち水平方向3.65μm、垂直方向3.8μm
レベルの大きさの画素を考えている。図11Aに示すよ
うに、ゲート絶縁膜5上にリング状ゲート電極6が形成
され、このリング状ゲート電極6及びその上の絶縁膜3
1をマスクにイオン注入によりセルフアラインにてソー
ス領域7及びドレイン領域8が形成された後、層間絶縁
膜14が形成され、この層間絶縁膜14及び絶縁膜31
にリング状ゲート電極6に達するコンタクトホール32
が形成される。次いで図11Bに示すように、コンタク
トホール32を含んで導電材例えば多結晶シリコンが形
成され、パターニングされて、コンタクトホール32を
通じてリング状ゲート電極6に接続するコンタクトバッ
ファ層13が形成される。
【0012】図12はリング状ゲート電極6にコンタク
トバッファ層13を接続した状態の平面図である。図1
1は図12のA−A線上の断面に相当する。
トバッファ層13を接続した状態の平面図である。図1
1は図12のA−A線上の断面に相当する。
【0013】現状安定して加工できる0.5μmの最小
パターンルールを使用した場合、隣接画素とのゲート電
極分離幅dは0.5μmであり、w1 =0.5μmのソ
ースコンタクトホール34を開けるために、ソース領域
7の径w2 を1.05μmとすれば、ゲート長Lは高々
1μm程度しか取れない。
パターンルールを使用した場合、隣接画素とのゲート電
極分離幅dは0.5μmであり、w1 =0.5μmのソ
ースコンタクトホール34を開けるために、ソース領域
7の径w2 を1.05μmとすれば、ゲート長Lは高々
1μm程度しか取れない。
【0014】ここに、コンタクトバッファ層13のコン
タクトホール32の径w3 を最小寸法の0.5μmで開
口しても、合せずれとゲート長L、コンタクトホール径
w3のばらつき分の合計が0.25μm未満でなけれ
ば、図11の符号36の部分でコンタクトがシリコン基
板に掛かってしまい、短絡事項が発生する。
タクトホール32の径w3 を最小寸法の0.5μmで開
口しても、合せずれとゲート長L、コンタクトホール径
w3のばらつき分の合計が0.25μm未満でなけれ
ば、図11の符号36の部分でコンタクトがシリコン基
板に掛かってしまい、短絡事項が発生する。
【0015】また、コンタクトバッファ層13をパター
ニングしたとき、合せずれや加工寸法ばらつきにより、
図11の符号37の部分で、コンタクトバッファ層13
がソース領域7側に掛かってしまい、ソースコンタクト
部19を形成する際に、接触し易くなる問題がある。
ニングしたとき、合せずれや加工寸法ばらつきにより、
図11の符号37の部分で、コンタクトバッファ層13
がソース領域7側に掛かってしまい、ソースコンタクト
部19を形成する際に、接触し易くなる問題がある。
【0016】上述の配線形成方法をとる限り、現状のス
テッパの合せ精度0.2μm、リソグラフィとエッチン
グ加工寸法のばらつき0.15μmの実力では、安定し
て、歩留り良く製造することは不可能である。
テッパの合せ精度0.2μm、リソグラフィとエッチン
グ加工寸法のばらつき0.15μmの実力では、安定し
て、歩留り良く製造することは不可能である。
【0017】従って、増幅型固体撮像素子の画素の微細
化は難しく、例えば1/2インチHDTVレベルの高画
素数の増幅型固体撮像素子を安定に歩留り良く製造する
ことは不可能であった。
化は難しく、例えば1/2インチHDTVレベルの高画
素数の増幅型固体撮像素子を安定に歩留り良く製造する
ことは不可能であった。
【0018】本発明は、上述の点に鑑み、新規なコンタ
クト方法により素子(又は画素、セル等)の微細化を可
能にした例えば高画素数の増幅型固体撮像素子等に適用
し得る半導体装置及びその製造方法を提供するものであ
る。
クト方法により素子(又は画素、セル等)の微細化を可
能にした例えば高画素数の増幅型固体撮像素子等に適用
し得る半導体装置及びその製造方法を提供するものであ
る。
【0019】
【課題を解決するための手段】第1の発明に係る半導体
装置は、第1の導電層46の上面に異種膜55を形成
し、第2の導電層53を第1の導電層46の側面46a
で電気的に接続した構成とする。
装置は、第1の導電層46の上面に異種膜55を形成
し、第2の導電層53を第1の導電層46の側面46a
で電気的に接続した構成とする。
【0020】第2の発明は、第1の発明の半導体装置に
おいて、その第1の導電層46の側面の他部全面に第2
の導電層53より之と一体に延長する導電性側壁部66
を被着形成した構成とする。
おいて、その第1の導電層46の側面の他部全面に第2
の導電層53より之と一体に延長する導電性側壁部66
を被着形成した構成とする。
【0021】第3の発明は、第1又は第2の発明の半導
体装置において、その第1の導電層を増幅型固体撮像素
子の画素電極46とした構成とする。即ち、この第3の
発明の半導体装置は、いわゆる増幅型固体撮像素子であ
る。
体装置において、その第1の導電層を増幅型固体撮像素
子の画素電極46とした構成とする。即ち、この第3の
発明の半導体装置は、いわゆる増幅型固体撮像素子であ
る。
【0022】第4の発明に係る半導体装置の製法は、側
面46aが露出し、上面に異種膜55が形成された第1
の導電層46を形成する第1の工程と、第1の導電層4
6の側面46a及び異種膜55上を含んで第2の導電層
となる材料層53Aを形成する第2の工程と、材料層5
3Aをパターニングして第1の導電層46の側面46a
で電気的に接続された第2の導電層53を形成する第3
の工程を有する。
面46aが露出し、上面に異種膜55が形成された第1
の導電層46を形成する第1の工程と、第1の導電層4
6の側面46a及び異種膜55上を含んで第2の導電層
となる材料層53Aを形成する第2の工程と、材料層5
3Aをパターニングして第1の導電層46の側面46a
で電気的に接続された第2の導電層53を形成する第3
の工程を有する。
【0023】第5の発明は、第4の発明において、その
第3の工程で、材料層53Aを異方性エッチングにてパ
ターニングし、第1の導電層46の側面の他部全面に材
料層53Aによる側壁部66を残すようにして第1の導
電層46の側面で接続する第2の導電層53を形成す
る。
第3の工程で、材料層53Aを異方性エッチングにてパ
ターニングし、第1の導電層46の側面の他部全面に材
料層53Aによる側壁部66を残すようにして第1の導
電層46の側面で接続する第2の導電層53を形成す
る。
【0024】第6の発明は、第4又は第5の発明におい
て、その第1の導電層を増幅型固体撮像素子の画素電極
46とする。即ち、この第6の発明の半導体装置の製法
は、いわゆる増幅型固体撮像素子の製法である。
て、その第1の導電層を増幅型固体撮像素子の画素電極
46とする。即ち、この第6の発明の半導体装置の製法
は、いわゆる増幅型固体撮像素子の製法である。
【0025】
【作用】第1の発明においては、第1の導電層46の側
面46aで第2の導電層53を電気的に接続することに
より、コンタクトホールの形成が不要となり、工程の短
縮化と共に、第1の導電層46の微細化が可能になる。
また、第1の導電層46の上面に形成した異種膜55上
に跨がる第2の導電層53の端部の終わりをどの位置に
しても良く、加工精度に著しい余裕を与えることができ
る。
面46aで第2の導電層53を電気的に接続することに
より、コンタクトホールの形成が不要となり、工程の短
縮化と共に、第1の導電層46の微細化が可能になる。
また、第1の導電層46の上面に形成した異種膜55上
に跨がる第2の導電層53の端部の終わりをどの位置に
しても良く、加工精度に著しい余裕を与えることができ
る。
【0026】第2の発明においては、第1の発明の半導
体装置において、更に第1の導電層46の側面の他部全
面に第2の導電層53より之と一体に延長する導電性側
壁部66を被着形成した構成とすることにより、第1の
導電層46の側面46aにおける第2の導電層53との
接触面積が増加し、コンタクト抵抗を低減することがで
きる。
体装置において、更に第1の導電層46の側面の他部全
面に第2の導電層53より之と一体に延長する導電性側
壁部66を被着形成した構成とすることにより、第1の
導電層46の側面46aにおける第2の導電層53との
接触面積が増加し、コンタクト抵抗を低減することがで
きる。
【0027】従って、素子(又は画素、セル等)の微細
化が容易になり、高集積の半導体装置が安定して得られ
る。
化が容易になり、高集積の半導体装置が安定して得られ
る。
【0028】第3の発明においては、第1又は第2の発
明において、第1の導電層を増幅型固体撮像素子の画素
電極46に適用することにより、いわゆる増幅型固体撮
像素子における画素の微細化が可能となり、高画素数の
増幅型固体撮像素子が安定して得られる。
明において、第1の導電層を増幅型固体撮像素子の画素
電極46に適用することにより、いわゆる増幅型固体撮
像素子における画素の微細化が可能となり、高画素数の
増幅型固体撮像素子が安定して得られる。
【0029】第4の発明においては、第1の導電層46
の側面46a及び上面の異種膜55上を含んで第2の導
電層となる材料層53Aを形成し、材料層53Aをパタ
ーニングして第1の導電層46の側面46aで電気的に
接続した第2の導電層53を形成することにより、従来
の層間絶縁膜の形成及びそれに続くコンタクトホールの
形成工程が不要となり、工程の短縮ができる。
の側面46a及び上面の異種膜55上を含んで第2の導
電層となる材料層53Aを形成し、材料層53Aをパタ
ーニングして第1の導電層46の側面46aで電気的に
接続した第2の導電層53を形成することにより、従来
の層間絶縁膜の形成及びそれに続くコンタクトホールの
形成工程が不要となり、工程の短縮ができる。
【0030】従来のコンタクト開口のための余分な場所
をとる必要がないので、第1の導電層46の微細化が可
能となる。第1の導電層46の側面46aで第2の導電
層53と接続するので、セルフアライン的に電気的な接
続が行われ、合せずれ、加工精度のばらつき等に影響さ
れることがなく、微細な構造を安定して形成できる。
をとる必要がないので、第1の導電層46の微細化が可
能となる。第1の導電層46の側面46aで第2の導電
層53と接続するので、セルフアライン的に電気的な接
続が行われ、合せずれ、加工精度のばらつき等に影響さ
れることがなく、微細な構造を安定して形成できる。
【0031】第1の導電層46の上面に異種膜55を形
成することにより、第2の導電層53のパターニング時
に、この異種膜55がエッチングストッパーとなり、下
層の第1の導電層46に悪影響を与えることがない。ま
た、第1の導電層46の側面で第2の導電層53との接
続を行うので、第2の導電層53の端部を異種膜55上
の任意の位置に決めることができる。このため、第1の
導電層46の端縁と十分な距離をとって第2の導電層5
3を形成することが可能となる。
成することにより、第2の導電層53のパターニング時
に、この異種膜55がエッチングストッパーとなり、下
層の第1の導電層46に悪影響を与えることがない。ま
た、第1の導電層46の側面で第2の導電層53との接
続を行うので、第2の導電層53の端部を異種膜55上
の任意の位置に決めることができる。このため、第1の
導電層46の端縁と十分な距離をとって第2の導電層5
3を形成することが可能となる。
【0032】第5の発明においては、第4の発明の第3
の工程、即ち第2の導電層53を形成するための材料層
53Aに対するパターニングに際して、異方性エッチン
グによって、第1の導電層46の側面の他部全面に材料
層53Aによる側壁部66を残すことにより、この側壁
部66によって実質的に第1の導電層46と第2の導電
層53との接触面積が増加し、コンタクト抵抗の低減が
図れる。
の工程、即ち第2の導電層53を形成するための材料層
53Aに対するパターニングに際して、異方性エッチン
グによって、第1の導電層46の側面の他部全面に材料
層53Aによる側壁部66を残すことにより、この側壁
部66によって実質的に第1の導電層46と第2の導電
層53との接触面積が増加し、コンタクト抵抗の低減が
図れる。
【0033】従って、、素子(又は画素、セル等)の微
細化が容易になり、高集積の半導体装置を安定して製造
できる。
細化が容易になり、高集積の半導体装置を安定して製造
できる。
【0034】第6の発明においては、第4又は第5の発
明において、第1の導電層を増幅型固体撮像素子の画素
電極46に適用することにより、いわゆる増幅型固体撮
像素子における画素電極46の微細化を可能にし、高画
素数の増幅型固体撮像素子を安定して製造することが可
能となる。
明において、第1の導電層を増幅型固体撮像素子の画素
電極46に適用することにより、いわゆる増幅型固体撮
像素子における画素電極46の微細化を可能にし、高画
素数の増幅型固体撮像素子を安定して製造することが可
能となる。
【0035】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
する。
【0036】図1及び図2は、本発明を増幅型固体撮像
素子に適用した場合である。
素子に適用した場合である。
【0037】本実施例では、従来の微細加工精度のリソ
グラフィとエッチング技術で、さらなる微細な配線構造
を実現するものである。特に、増幅型固体撮像素子に適
用した場合、その画素MOSトランジスタのゲート電極
に対する配線形成において、微細画素構造を従来のパタ
ーンルールでも実現可能にするものである。即ち、ゲー
ト電極への配線接続において、合せ精度、加工寸法精度
に頼った通常のコンタクトホールを介して接続するので
はなく、ゲート電極の側面に配線を接続することによ
り、セルフアライン的な方法で接続し、はるかに微細な
画素構造を実現するようにしたものである。
グラフィとエッチング技術で、さらなる微細な配線構造
を実現するものである。特に、増幅型固体撮像素子に適
用した場合、その画素MOSトランジスタのゲート電極
に対する配線形成において、微細画素構造を従来のパタ
ーンルールでも実現可能にするものである。即ち、ゲー
ト電極への配線接続において、合せ精度、加工寸法精度
に頼った通常のコンタクトホールを介して接続するので
はなく、ゲート電極の側面に配線を接続することによ
り、セルフアライン的な方法で接続し、はるかに微細な
画素構造を実現するようにしたものである。
【0038】本例に係る増幅型固体撮像素子41は、図
1及び図2に示すように、前述と同様に第1導電形例え
ばp形のシリコン半導体基板42上に第2導電形即ちn
形の半導体層(すなわちオーバーフローバリア層)43
及びp形のウエル領域44が形成され、このp形ウエル
領域44上にSiO2 等によるゲート絶縁膜45を介し
て光を透過しうるリング状ゲート電極46が形成され、
そのリング状ゲート電極46の中心孔及び外周に対応す
るウエル領域44に夫々ゲート電極46をマスクとする
セルフアラインにて夫々n形のソース領域47及びドレ
イン領域48が形成され、ここに1画素となる画素MO
Sトランジスタ49が構成される。
1及び図2に示すように、前述と同様に第1導電形例え
ばp形のシリコン半導体基板42上に第2導電形即ちn
形の半導体層(すなわちオーバーフローバリア層)43
及びp形のウエル領域44が形成され、このp形ウエル
領域44上にSiO2 等によるゲート絶縁膜45を介し
て光を透過しうるリング状ゲート電極46が形成され、
そのリング状ゲート電極46の中心孔及び外周に対応す
るウエル領域44に夫々ゲート電極46をマスクとする
セルフアラインにて夫々n形のソース領域47及びドレ
イン領域48が形成され、ここに1画素となる画素MO
Sトランジスタ49が構成される。
【0039】リング状ゲート電極46は、光をできるだ
け吸収しないように薄いか、透明の材料が選ばれ、例え
ば多結晶シリコン、タングステンポリサイド、タングス
テンシリサイド等を用いうる。本例では透光性のよい薄
膜の多結晶シリコンが用いられる。
け吸収しないように薄いか、透明の材料が選ばれ、例え
ば多結晶シリコン、タングステンポリサイド、タングス
テンシリサイド等を用いうる。本例では透光性のよい薄
膜の多結晶シリコンが用いられる。
【0040】この画素MOSトランジスタ49が、図1
に示すように、複数個マトリックス状に配列され、各列
に対応する画素MOSトランジスタ9のソース領域47
が垂直方向に沿って形成された第1層Alによる共通の
信号線51に接続され、この信号線11と直交するよう
に画素MOSトランジスタ9の各行間に対応する位置に
第2層Alによる垂直選択線52が水平方向に沿って形
成される。
に示すように、複数個マトリックス状に配列され、各列
に対応する画素MOSトランジスタ9のソース領域47
が垂直方向に沿って形成された第1層Alによる共通の
信号線51に接続され、この信号線11と直交するよう
に画素MOSトランジスタ9の各行間に対応する位置に
第2層Alによる垂直選択線52が水平方向に沿って形
成される。
【0041】そして、水平方向に隣り合う2つの画素M
OSトランジスタ9の夫々のリング状ゲート電極46
と、垂直選択線52とに延長するようにU字状の配線
層、即コンタクトバッファ層53が形成され、このコン
タクトバッファ層53と夫々2つの画素MOSトランジ
スタ9及び垂直選択線52とが接続される。
OSトランジスタ9の夫々のリング状ゲート電極46
と、垂直選択線52とに延長するようにU字状の配線
層、即コンタクトバッファ層53が形成され、このコン
タクトバッファ層53と夫々2つの画素MOSトランジ
スタ9及び垂直選択線52とが接続される。
【0042】コンタクトバッファ層53は、リング状ゲ
ート電極46を構成する導電材料と反応しない導電材料
(例えば多結晶シリコン、タングステンシリサイド、タ
ングステンポリサイド、バリアメタルとAlの組合せ材
料等)で構成される。本例ではゲート電極46と同じ多
結晶シリコンで形成される。
ート電極46を構成する導電材料と反応しない導電材料
(例えば多結晶シリコン、タングステンシリサイド、タ
ングステンポリサイド、バリアメタルとAlの組合せ材
料等)で構成される。本例ではゲート電極46と同じ多
結晶シリコンで形成される。
【0043】そして、本例では、特に、コンタクトバッ
ファ層53の第1端部53A及び第2端部53Bが夫々
のリング状ゲート電極46の側面46aに接触し、この
リング状ゲート電極46の側面46aで電気的に接続さ
れる。コンタクトバッファ層53の第1端部53a及び
第2端部53bの一部はリング状ゲート電極46の上面
に跨がって形成されるも、リング状ゲート電極46の上
面には異種膜、即ちエッチングの選択比がとれる膜、本
例ではSiO2 ,SiN等の絶縁膜55が形成され、こ
の絶縁膜55上にコンタクトバッファ53が跨がるよう
に形成される。
ファ層53の第1端部53A及び第2端部53Bが夫々
のリング状ゲート電極46の側面46aに接触し、この
リング状ゲート電極46の側面46aで電気的に接続さ
れる。コンタクトバッファ層53の第1端部53a及び
第2端部53bの一部はリング状ゲート電極46の上面
に跨がって形成されるも、リング状ゲート電極46の上
面には異種膜、即ちエッチングの選択比がとれる膜、本
例ではSiO2 ,SiN等の絶縁膜55が形成され、こ
の絶縁膜55上にコンタクトバッファ53が跨がるよう
に形成される。
【0044】コンタクトバッファ層53の中間部53c
は、その上の層間絶縁層56,57に形成したコンタク
トホール58を通じて垂直選択線52に接続される。6
4は絶縁層、59はソース領域47と信号線51とのソ
ースコンタクト部、60はコンタクトバッファ層53と
垂直選択線52とのコンタクト部である。
は、その上の層間絶縁層56,57に形成したコンタク
トホール58を通じて垂直選択線52に接続される。6
4は絶縁層、59はソース領域47と信号線51とのソ
ースコンタクト部、60はコンタクトバッファ層53と
垂直選択線52とのコンタクト部である。
【0045】更に、コンタクトバッファ層53にまたが
らない画素MOSトランジスタ49間に、ドレイン領域
48に接続した例えば第1層Alによるドレイン電源線
61が形成される。62はドレイン電源線61とドレイ
ン領域48とのドレインコンタクト部である。
らない画素MOSトランジスタ49間に、ドレイン領域
48に接続した例えば第1層Alによるドレイン電源線
61が形成される。62はドレイン電源線61とドレイ
ン領域48とのドレインコンタクト部である。
【0046】図3〜図5は、上述の増幅型固体撮像素子
41の画素MOSトランジスタ49を構成するリング状
ゲート電極46にコンタクトバッファ層53を接続する
場合の製法例を工程順に示す。
41の画素MOSトランジスタ49を構成するリング状
ゲート電極46にコンタクトバッファ層53を接続する
場合の製法例を工程順に示す。
【0047】図3Aに示すように、p形シリコン半導体
基板42上にn形の半導体層(即ちオーバーフローバリ
ア層)43、p形ウエル領域44を形成した後、ゲート
絶縁膜45を介して例えば燐ドープされた多結晶シリコ
ン膜46Aを形成し、さらにこの上に絶縁膜55を形成
する。多結晶シリコン膜46Aとしては、膜厚10nm
〜数100nmのものが用いられる。
基板42上にn形の半導体層(即ちオーバーフローバリ
ア層)43、p形ウエル領域44を形成した後、ゲート
絶縁膜45を介して例えば燐ドープされた多結晶シリコ
ン膜46Aを形成し、さらにこの上に絶縁膜55を形成
する。多結晶シリコン膜46Aとしては、膜厚10nm
〜数100nmのものが用いられる。
【0048】次に、図3Bに示すように、リング状のゲ
ート電極に対応するマスクパターンを介して絶縁膜55
を選択的にエッチングし、続いて、図3Cに示すよう
に、残ったリング状の絶縁膜55をマスクにして下層の
多結晶シリコン膜46Aをセルフアライン的に異方性エ
ッチングでパターニングする。これによって、側面46
aが露出され、上面に絶縁膜(いわゆる異種膜)55が
被着された状態のリング状ゲート電極46が形成され
る。
ート電極に対応するマスクパターンを介して絶縁膜55
を選択的にエッチングし、続いて、図3Cに示すよう
に、残ったリング状の絶縁膜55をマスクにして下層の
多結晶シリコン膜46Aをセルフアライン的に異方性エ
ッチングでパターニングする。これによって、側面46
aが露出され、上面に絶縁膜(いわゆる異種膜)55が
被着された状態のリング状ゲート電極46が形成され
る。
【0049】次に、図4Dに示すように、ゲート電極4
6及びその上の絶縁膜55をマスクにn形不純物65を
イオン注入し、リング状ゲート電極46の中央と周辺に
夫々n+ 拡散層からなるソース領域47及びドレイン領
域48を形成する。
6及びその上の絶縁膜55をマスクにn形不純物65を
イオン注入し、リング状ゲート電極46の中央と周辺に
夫々n+ 拡散層からなるソース領域47及びドレイン領
域48を形成する。
【0050】ここで、ゲート電極46での光の吸収をで
きるだけ少なくするため、その多結晶シリコン膜46A
の膜厚はできるだけ薄いことが望まれる。一方、画素M
OSトランジスタのソース領域47とドレイン領域48
は、ゲート電極46をマスクにセルフアライン的にイオ
ン注入で形成されるため、ゲート電極46が薄すぎる
と、そのままイオン注入のストッパーとして作用しなく
なる。本例では、薄い膜厚のゲート電極46の上面にゲ
ート電極46と同一パターンの酸化膜(SiO2)等に
よる絶縁膜55を形成することにより、この絶縁膜55
が光学特性を良好にすると共に、ソース領域47、ドレ
イン領域48を形成する際のイオン注入のストッパーと
なり良好なイオン注入が行える。
きるだけ少なくするため、その多結晶シリコン膜46A
の膜厚はできるだけ薄いことが望まれる。一方、画素M
OSトランジスタのソース領域47とドレイン領域48
は、ゲート電極46をマスクにセルフアライン的にイオ
ン注入で形成されるため、ゲート電極46が薄すぎる
と、そのままイオン注入のストッパーとして作用しなく
なる。本例では、薄い膜厚のゲート電極46の上面にゲ
ート電極46と同一パターンの酸化膜(SiO2)等に
よる絶縁膜55を形成することにより、この絶縁膜55
が光学特性を良好にすると共に、ソース領域47、ドレ
イン領域48を形成する際のイオン注入のストッパーと
なり良好なイオン注入が行える。
【0051】次に、図4Eに示すように、コンタクトバ
ッファ層53となるべき配線材料、本例では多結晶シリ
コン膜53Aを例えば減圧CVD法にて被着形成する。
このとき、ゲート電極46の側面46aが露出している
ので、このゲート電極の側面46aに直接、多結晶シリ
コン膜53Aが接触するように被着し、ゲート電極46
の側面46aと多結晶シリコン膜53Aが電気的に接続
される。
ッファ層53となるべき配線材料、本例では多結晶シリ
コン膜53Aを例えば減圧CVD法にて被着形成する。
このとき、ゲート電極46の側面46aが露出している
ので、このゲート電極の側面46aに直接、多結晶シリ
コン膜53Aが接触するように被着し、ゲート電極46
の側面46aと多結晶シリコン膜53Aが電気的に接続
される。
【0052】多結晶シリコン膜53Aは、後にイオン注
入、或いは拡散等によって不純物ドープされ導電膜とな
る。又は、多結晶シリコン膜53Aとして、CVD時に
不純物をドープして成長したドープト多結晶シリコン膜
を用いるようにしてもよい。
入、或いは拡散等によって不純物ドープされ導電膜とな
る。又は、多結晶シリコン膜53Aとして、CVD時に
不純物をドープして成長したドープト多結晶シリコン膜
を用いるようにしてもよい。
【0053】次に、図4Fに示すように、水平方向に隣
り合う画素MOSトランジスタ49の夫々のリング状ゲ
ート電極46を結ぶU字状パターンに、上記多結晶シリ
コン膜53Aを選択エッチングしてコンタクトバッファ
層53を形成する。多結晶シリコン膜53Aのパターニ
ングに際し、ゲート電極46上の絶縁膜55がエッチン
グストッパーとして作用し、コンタクトバッファ層53
は、その端部が一部絶縁膜55上に跨がってパターニン
グされる。コンタクトバッファ層53の端部は、ゲート
電極46上の絶縁膜55上であれば、どこで決めても良
い。つまり、コンタクトバッファ層53はソース領域4
7までの距離xを十分にとって形成できる。
り合う画素MOSトランジスタ49の夫々のリング状ゲ
ート電極46を結ぶU字状パターンに、上記多結晶シリ
コン膜53Aを選択エッチングしてコンタクトバッファ
層53を形成する。多結晶シリコン膜53Aのパターニ
ングに際し、ゲート電極46上の絶縁膜55がエッチン
グストッパーとして作用し、コンタクトバッファ層53
は、その端部が一部絶縁膜55上に跨がってパターニン
グされる。コンタクトバッファ層53の端部は、ゲート
電極46上の絶縁膜55上であれば、どこで決めても良
い。つまり、コンタクトバッファ層53はソース領域4
7までの距離xを十分にとって形成できる。
【0054】図5は、リング状ゲート電極46とコンタ
クトバッファ層53を接続した状態の平面図であり、図
3及び図4は図5のB−B線上の断面に相当する。
クトバッファ層53を接続した状態の平面図であり、図
3及び図4は図5のB−B線上の断面に相当する。
【0055】上述の実施例によれば、リング状ゲート電
極46の側面46aでコンタクトバッファ層53と電気
的接続を行うので、従来のコンタクトホールの形成が不
要となり、リング状ゲート電極46の微細化が可能にな
る。同時にコンタクトホールの形成が省略できるので製
造工程が短縮化される。
極46の側面46aでコンタクトバッファ層53と電気
的接続を行うので、従来のコンタクトホールの形成が不
要となり、リング状ゲート電極46の微細化が可能にな
る。同時にコンタクトホールの形成が省略できるので製
造工程が短縮化される。
【0056】またリング状ゲート電極46はその側面4
6aでコンタクトバッファ層53と電気的に接続するの
で、セルフアライン的に接続が行われ、合せずれ、加工
精度のばらつき等に影響されることなく、微細な画素M
OSトランジスタを安定して形成することができる。
6aでコンタクトバッファ層53と電気的に接続するの
で、セルフアライン的に接続が行われ、合せずれ、加工
精度のばらつき等に影響されることなく、微細な画素M
OSトランジスタを安定して形成することができる。
【0057】また、コンタクトバッファ層53のパター
ニングに際し、ゲート電極46上の絶縁膜55がエッチ
ングストッパーとして作用するので、ゲート電極46を
エッチングすることがなく、コンタクトバッファ層53
のみをパターニングすることができる。そして、コンタ
クトバッファ層53の端部を絶縁膜55上のどの位置で
決めてもゲート電極46とコンタクトバッファ層53と
のコンタクトに直接影響しないので、コンタクトバッフ
ァ層53をソース領域47までの距離xを十分離して形
成することができる。即ち本例は、配線となるコンタク
トバッファ層自身の合せ精度、加工精度に著しい余裕を
付与することができる。
ニングに際し、ゲート電極46上の絶縁膜55がエッチ
ングストッパーとして作用するので、ゲート電極46を
エッチングすることがなく、コンタクトバッファ層53
のみをパターニングすることができる。そして、コンタ
クトバッファ層53の端部を絶縁膜55上のどの位置で
決めてもゲート電極46とコンタクトバッファ層53と
のコンタクトに直接影響しないので、コンタクトバッフ
ァ層53をソース領域47までの距離xを十分離して形
成することができる。即ち本例は、配線となるコンタク
トバッファ層自身の合せ精度、加工精度に著しい余裕を
付与することができる。
【0058】また、この絶縁膜55は、ソース領域4
7、ドレイン領域48の形成に際してのイオン注入時の
マスクとしても作用するので、リング状ゲート電極46
を出来る限り薄く形成することができ、画素における光
電変換効率を良好にすることができる。
7、ドレイン領域48の形成に際してのイオン注入時の
マスクとしても作用するので、リング状ゲート電極46
を出来る限り薄く形成することができ、画素における光
電変換効率を良好にすることができる。
【0059】図6及び図7は本発明の他の実施例を示
す。本例では、コンタクトバッファ層53の形成に際
し、リング状ゲート電極46の実質的なコンタクトバッ
ファ層53との接続部以外の他部側面全面、すなわち、
ほぼ全周にわたってその側面に導電性の側壁部(サイド
ウォール)66〔66A,66B〕が残るように異方性
エッチングでエッチング量を制し、側壁部66を一体に
延長したコンタクトバッファ層53を形成する。
す。本例では、コンタクトバッファ層53の形成に際
し、リング状ゲート電極46の実質的なコンタクトバッ
ファ層53との接続部以外の他部側面全面、すなわち、
ほぼ全周にわたってその側面に導電性の側壁部(サイド
ウォール)66〔66A,66B〕が残るように異方性
エッチングでエッチング量を制し、側壁部66を一体に
延長したコンタクトバッファ層53を形成する。
【0060】この構成によれば、ゲート電極46とコン
タクトバッファ層53はゲート電極46の全周で電気的
に接続されるので、コンタクト接触面積が著しく増大
し、コンタクト抵抗を大幅に低減できる。従って、リン
グ状ゲート電極46を薄くしたときに、コンタクト抵抗
が高くなり易くも、接触面積が広くとれるので、よりコ
ンタクト抵抗を低減することができる。よって、薄膜ゲ
ート電極を必要とする増幅型固体撮像素子の実現を更に
可能にする。
タクトバッファ層53はゲート電極46の全周で電気的
に接続されるので、コンタクト接触面積が著しく増大
し、コンタクト抵抗を大幅に低減できる。従って、リン
グ状ゲート電極46を薄くしたときに、コンタクト抵抗
が高くなり易くも、接触面積が広くとれるので、よりコ
ンタクト抵抗を低減することができる。よって、薄膜ゲ
ート電極を必要とする増幅型固体撮像素子の実現を更に
可能にする。
【0061】尚、ソース領域48側にも内周の側壁部6
6Bが形成されるが、コンタクトバッファ層53と外周
の側壁部66Aを保護して、この内周の側壁部66Bを
エッチング除去してもよいし、ソース領域47へのコン
タクト部59に障害とならなければ、内周の側壁部66
Bを残しておいても構わない。
6Bが形成されるが、コンタクトバッファ層53と外周
の側壁部66Aを保護して、この内周の側壁部66Bを
エッチング除去してもよいし、ソース領域47へのコン
タクト部59に障害とならなければ、内周の側壁部66
Bを残しておいても構わない。
【0062】上述したように、本実施例では、増幅型固
体撮像素子において、極めて微細な画素MOSトランジ
スタを形成することができるものであり、例えば1/2
インチHDTV用200万画素に使用する3μmサイズ
の画素をも実現することができる。従って、高画素数を
有するHDTV用の増幅型固体撮像素子を提供すること
が可能となる。
体撮像素子において、極めて微細な画素MOSトランジ
スタを形成することができるものであり、例えば1/2
インチHDTV用200万画素に使用する3μmサイズ
の画素をも実現することができる。従って、高画素数を
有するHDTV用の増幅型固体撮像素子を提供すること
が可能となる。
【0063】尚、上述の実施例では、2画素のゲート電
極をコンタクトバッファ層で連結するパターンで説明し
たが、個々の画素から1本づつ配線しても、横に画素を
連続して配線する場合でも同様である。
極をコンタクトバッファ層で連結するパターンで説明し
たが、個々の画素から1本づつ配線しても、横に画素を
連続して配線する場合でも同様である。
【0064】また、上例では、増幅型固体撮像素子にみ
られるゲート電極の特に薄い場合について説明したが、
本発明はこれに限定されるものではなく、例えばMOS
トランジスタのゲートの接続をはじめ、他の半導体素子
の多結晶シリコン、高融点金属シリサイド、ポリサイ
ド、金属配線等の配線にそのまま適用出来、微細構造の
例えばSRAMTFT等の半導体装置の実現に大きく寄
与できる。
られるゲート電極の特に薄い場合について説明したが、
本発明はこれに限定されるものではなく、例えばMOS
トランジスタのゲートの接続をはじめ、他の半導体素子
の多結晶シリコン、高融点金属シリサイド、ポリサイ
ド、金属配線等の配線にそのまま適用出来、微細構造の
例えばSRAMTFT等の半導体装置の実現に大きく寄
与できる。
【0065】
【発明の効果】第1の発明によれば、第1の導電層と第
2の導電層との接続を第1の導電層の側面で接続するの
で、従来の層間絶縁膜の形成、それに続くコンタクトホ
ールの形成が不要となり製造工程を短縮できると共に、
第1の導電層の微細化を可能にする。
2の導電層との接続を第1の導電層の側面で接続するの
で、従来の層間絶縁膜の形成、それに続くコンタクトホ
ールの形成が不要となり製造工程を短縮できると共に、
第1の導電層の微細化を可能にする。
【0066】第2の発明によれば、更に第1の導電層の
側面全周に第2の導電層と一体の導電性の側壁部を形成
することにより、第1の導電層と第2の導電層との接触
面積が増大し、第1の導電層の微細化を可能にしつつ、
そのコンタクト抵抗を大幅に低減することができる。
側面全周に第2の導電層と一体の導電性の側壁部を形成
することにより、第1の導電層と第2の導電層との接触
面積が増大し、第1の導電層の微細化を可能にしつつ、
そのコンタクト抵抗を大幅に低減することができる。
【0067】従って、素子(又は画素、セル等)の微細
化が容易になり、高集積の半導体装置を安定して得るこ
とができる。
化が容易になり、高集積の半導体装置を安定して得るこ
とができる。
【0068】第3の発明によれば、増幅型固体撮像素子
の画素電極に対する第2の導電層(即ち配線層)の接続
に適用することにより、その画素電極の微細化が可能に
なり、高画素数のHDTV用増幅型固体撮像素子を実現
することができる。
の画素電極に対する第2の導電層(即ち配線層)の接続
に適用することにより、その画素電極の微細化が可能に
なり、高画素数のHDTV用増幅型固体撮像素子を実現
することができる。
【0069】第4の発明の製法によれば、第1の導電層
と第2の導電層との電気的接続のための製造工程を従来
のコンタクトホールを用いた場合に比して短縮すること
ができる。第1の導電層と第2の導電層との接続が第1
の導電層の側面でセルフアライン的に行われるので、第
1の導電層の微細化を可能にすると共に、合せずれ、加
工精度のばらつきに影響されることがない。とができ
る。また、第1の導電層の上面に異種膜があるため、第
2の導電層のパターニングに際して下層の第1の導電層
を損なうことがない。
と第2の導電層との電気的接続のための製造工程を従来
のコンタクトホールを用いた場合に比して短縮すること
ができる。第1の導電層と第2の導電層との接続が第1
の導電層の側面でセルフアライン的に行われるので、第
1の導電層の微細化を可能にすると共に、合せずれ、加
工精度のばらつきに影響されることがない。とができ
る。また、第1の導電層の上面に異種膜があるため、第
2の導電層のパターニングに際して下層の第1の導電層
を損なうことがない。
【0070】第5の発明の製法によれば、第2の導電層
のパターニングに際して異方性エッチングによって第1
の導電層の側面の全周に一部側壁部として残すことによ
り、第1の導電層と第2の導電層との接触面積が増し、
コンタクト抵抗を低減できる。
のパターニングに際して異方性エッチングによって第1
の導電層の側面の全周に一部側壁部として残すことによ
り、第1の導電層と第2の導電層との接触面積が増し、
コンタクト抵抗を低減できる。
【0071】従って、素子(又は画素、セル等)の微細
化が容易となり、微細構造で高集積の半導体装置を安定
して製造することができる。
化が容易となり、微細構造で高集積の半導体装置を安定
して製造することができる。
【0072】第6の発明の製法によれば、第4又は第5
の発明を増幅型固体撮像素子の画素電極と第2の導電層
(即ち配線層)との接続に適用することにより、画素電
極の微細化、薄膜化を可能にし、高画素数の高品位の増
幅型固体撮像素子を安定して製法することができる。
の発明を増幅型固体撮像素子の画素電極と第2の導電層
(即ち配線層)との接続に適用することにより、画素電
極の微細化、薄膜化を可能にし、高画素数の高品位の増
幅型固体撮像素子を安定して製法することができる。
【図1】本発明に係る増幅型固体撮像素子の一例を示す
構成図である。
構成図である。
【図2】図1のB−B線上の断面図である。
【図3】A 本発明に係る増幅型固体撮像素子の製法の
一例を示す工程図である。 B 本発明に係る増幅型固体撮像素子の製法の一例を示
す工程図である。 C 本発明に係る増幅型固体撮像素子の製法の一例を示
す工程図である。
一例を示す工程図である。 B 本発明に係る増幅型固体撮像素子の製法の一例を示
す工程図である。 C 本発明に係る増幅型固体撮像素子の製法の一例を示
す工程図である。
【図4】D 本発明に係る増幅型固体撮像素子の製法の
一例を示す工程図である。 E 本発明に係る増幅型固体撮像素子の製法の一例を示
す工程図である。 F 本発明に係る増幅型固体撮像素子の製法の一例を示
す工程図である。
一例を示す工程図である。 E 本発明に係る増幅型固体撮像素子の製法の一例を示
す工程図である。 F 本発明に係る増幅型固体撮像素子の製法の一例を示
す工程図である。
【図5】図4Fに対応した平面図である。
【図6】本発明に係る増幅型固体撮像素子の他の例を示
す要部の一部断面とする斜視図である。
す要部の一部断面とする斜視図である。
【図7】図6の平面図である。
【図8】比較例の増幅型固体撮像素子の構成図である。
【図9】図8のA−A線上の断面図である。
【図10】増幅型固体撮像素子の等価回路図である。
【図11】A 比較例の増幅型固体撮像素子の製法の工
程図である。 B 比較例の増幅型固体撮像素子の製法の工程図であ
る。
程図である。 B 比較例の増幅型固体撮像素子の製法の工程図であ
る。
【図12】図11Bの平面図である。
41 増幅型固体撮像素子 42 p半導体基板 43 n形半導体層 44 p形ウエル領域 45 ゲート絶縁膜 46 リング状ゲート電極 47 ソース領域 48 ドレイン領域 49 画素MOSトランジスタ 51 信号線 52 垂直選択線 53 コンタクトバッファ層 55 絶縁層 66〔66A,66B〕 導電性の側壁部
Claims (6)
- 【請求項1】 第1の導電層の上面に異種膜が形成さ
れ、第2の導電層が上記第1の導電層の側面で電気的に
接続されて成ることを特徴とする半導体装置。 - 【請求項2】 上記第1の導電層の側面の他部全面に上
記第2の導電層より之と一体に延長する導電性側壁部が
被着形成されて成ることを特徴とする請求項1に記載の
半導体装置。 - 【請求項3】 上記第1の導電層が増幅型固体撮像素子
の画素電極であることを特徴とする請求項1又は2に記
載の半導体装置。 - 【請求項4】 側面が露出し、上面に異種膜が形成され
た第1の導電層を形成する第1の工程と、 上記第1の導電層の側面及び異種膜上を含んで上記第2
の導電層となる材料層を形成する第2の工程と、 上記材料層をパターニングして上記第1の導電層の側面
で電気的に接続された第2の導電層を形成する第3の工
程を有することを特徴とする半導体装置の製造方法。 - 【請求項5】 上記第3の工程で、上記材料層を異方性
エッチングにてパターニングし、上記第1の導電層の側
面の他部全面に上記材料層による側壁部を残すようにし
て上記第1の導電層の側面で接続する上記第2の導電層
を形成することを特徴とする請求項4に記載の半導体装
置の製造方法。 - 【請求項6】 上記第1の導電層が増幅型固体撮像素子
の画素電極であることを特徴とする請求項4又は5に記
載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06628994A JP3393418B2 (ja) | 1994-04-04 | 1994-04-04 | 増幅型固体撮像素子及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06628994A JP3393418B2 (ja) | 1994-04-04 | 1994-04-04 | 増幅型固体撮像素子及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07283385A true JPH07283385A (ja) | 1995-10-27 |
JP3393418B2 JP3393418B2 (ja) | 2003-04-07 |
Family
ID=13311526
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP06628994A Expired - Fee Related JP3393418B2 (ja) | 1994-04-04 | 1994-04-04 | 増幅型固体撮像素子及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3393418B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006086527A (ja) * | 2004-09-16 | 2006-03-30 | Samsung Electronics Co Ltd | イメージセンサおよびその形成方法 |
JP2009295908A (ja) * | 2008-06-09 | 2009-12-17 | Mitsubishi Electric Corp | フォトセンサ、及びその製造方法 |
-
1994
- 1994-04-04 JP JP06628994A patent/JP3393418B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006086527A (ja) * | 2004-09-16 | 2006-03-30 | Samsung Electronics Co Ltd | イメージセンサおよびその形成方法 |
JP2009295908A (ja) * | 2008-06-09 | 2009-12-17 | Mitsubishi Electric Corp | フォトセンサ、及びその製造方法 |
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Publication number | Publication date |
---|---|
JP3393418B2 (ja) | 2003-04-07 |
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