JPH07283385A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 例えば増幅型固体撮像素子等の半導体装置に
おいて、その微細構造における第１の導電層（例えば画
素電極）と配線層となる第２の導電層との接続を可能に
する。 【構成】 第１の導電層４６の上面に異種膜５５を形成
し、第２の導電層５３を第１の導電層４６の側面４６ａ
で電気的に接続して構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば増幅型固体撮像
素子、その他等の半導体装置及びその製造方法、特にそ
の微細な導電層、配線等の電気的コンタクトに関する。

【０００２】

【従来の技術】近年、固体撮像素子の高解像度化の要求
に従って、画素毎に光信号電荷を増幅する増幅型固体撮
像素子が開発されている。この増幅型固体撮像素子は、
画素毎にＭＯＳ型トランジスタを備え、画素に光電変換
された電荷を蓄積し、この電荷をトランジスタの電流変
調として取り出す一種の信号変換を行うものを指してい
る。例えばＣＭＤ（Ｃｈａｒｇｅ Ｍｏｄｕｌａｔｅｄ
Ｄｅｖｉｃｅ）、ＢＣＭＤ（Ｂｕｒｉｅｄ Ｃｈａｒ
ｇｅ Ｍｏｄｕｌａｔｅｄ Ｄｅｖｉｃｅ）等がこれに
当たる。

【０００３】

【発明が解決しようとする課題】図８及び図９は、先に
提案した増幅型固体撮像素子を示す。この増幅型固体撮
像素子１は、第１導電形例えばｐ形のシリコン半導体基
板２上に第２導電形即ちｎ形の半導体層（すなわちオー
バーフローバリア層）３及びｐ形のウエル領域４が形成
され、このｐ形ウエル領域３上にＳｉＯ₂ 等によるゲー
ト絶縁膜５を介して光を透過しうるリング状ゲート電極
６が形成され、そのリング状ゲート電極６の中心孔及び
外周に対応するウエル領域４に夫々ゲート電極６をマス
クとするセルフアラインにて夫々ｎ形のソース領域７及
びドレイン領域８が形成され、ここに１画素となるＭＯ
Ｓ型トランジスタ（以下画素ＭＯＳトランジスタと称す
る）９が構成される。リング状ゲート電極６は、光をで
きるだけ吸収しないように薄いか、透明の材料が選ば
れ、本例では薄膜の多結晶シリコンが用いられる。

【０００４】この画素ＭＯＳトランジスタ９が、図８に
示すように、複数個マトリックス状に配列され、各列に
対応する画素ＭＯＳトランジスタ９のソース領域７が垂
直方向に沿って形成された第１層Ａｌによる共通の信号
線１１に接続され、この信号線１１と直交するように画
素ＭＯＳトランジスタ９の各行間に対応する位置に第２
層Ａｌによる垂直選択線１２が水平方向に沿って形成さ
れる。

【０００５】そして、水平方向に隣り合う２つの画素Ｍ
ＯＳトランジスタ９のリング状ゲート電極６に夫々また
がり、且つ対応する垂直選択線１２に延長するようにＵ
字状の配線層即ち、コンタクトバッファ層１３が形成さ
れ、このコンタクトバッファ層１３と夫々２つの画素Ｍ
ＯＳトランジスタ９，９及び垂直選択線１２とが接続さ
れる。

【０００６】コンタクトバッファ層１３は、リング状ゲ
ート電極６を構成する多結晶シリコンと反応しない導電
材料（例えば同じ多結晶シリコン、或いはバリアメタ
ル、その他等）、本例では多結晶シリコンで形成され、
層間絶縁膜１４，１５を介してリング状ゲート電極６を
垂直選択線１２の層間に形成される。そして、コンタク
トホール１６を介してコンタクトバッファ層１３の第１
端部１３ａ及び第２端部１３ｂと夫々の画素ＭＯＳトラ
ンジスタのリング状ゲート電極６とが接続され、コンタ
クトバッファ層１３の中間部１３ｃと垂直選択線１２と
が接続される。

【０００７】２４，２５は絶縁層、１７はコンタクトバ
ッファ層１３とリング状ゲート電極６とのコンタクト
部、１８はコンタクトバッファ層１３と垂直選択線１２
とのコンタクト部、１９はソース領域７と信号線１１と
のコンタクト部である。更に、コンタクトバッファ層１
３にまたがらない画素ＭＯＳトランジスタ９間に、ドレ
イン領域８に接続した例えば第１層Ａｌによるドレイン
電源線２０が形成される。２１はドレイン領域８とドレ
イン電源線２０とのコンタクト部である。

【０００８】この画素ＭＯＳトランジスタ９では、図９
に示すように、リング状ゲート電極６を透過した光が電
子−正孔を発生し、このうちの正孔ｈが信号電荷として
リング状ゲート電極６下のｐ形ウエル領域４に蓄積され
る。垂直選択線１２を通してリング状ゲート電極６に高
い電圧が印加され、画素ＭＯＳトランジスタ９がオンさ
れると、ドレイン電流Ｉｄが表面に流れ、このドレイン
電流Ｉｄが信号電荷ｈにより変化を受けるので、このド
レイン電流Ｉｄを信号線１１を通して出力し、その変化
量を信号出力とする。

【０００９】図１０は、増幅型固体撮像素子１の等価回
路、いわゆるブロック図の一例を示す。単位画素、即ち
画素ＭＯＳトランジスタ９が垂直走査回路２２により垂
直選択線１２を通じて選択され、画素ＭＯＳトランジス
タ９と信号線１１に接続された負荷ＭＯＳトランジスタ
２４とから構成されるソースフォロア回路から得られる
信号がサンプルホールド回路２５でメモリされ、水平走
査回路２３に接続した水平ＭＯＳスイッチ２６を順次オ
ンすることで各画素ＭＯＳトランジスタ９の信号が水平
出力信号線２７を通じて出力される。

【００１０】ところで、上述の増幅型固体撮像素子１に
おいては、高品位テレビ（ＨＤＴＶ）用に高画素数が要
求され、かつ小型化されてくると、微細な画素構造を実
現するうえで、次のような加工精度上の問題があり、小
型で高画素数の増幅型固体撮像素子が実現困難であっ
た。

【００１１】図１１は画素ＭＯＳトランジスタ９を構成
するリング状ゲート電極に従来の方法でコンタクトバッ
ファ層を接続する場合の例を工程順に示している。ここ
では、１／２インチで２００万画素の撮像素子の画素サ
イズ、即ち水平方向３．６５μｍ、垂直方向３．８μｍ
レベルの大きさの画素を考えている。図１１Ａに示すよ
うに、ゲート絶縁膜５上にリング状ゲート電極６が形成
され、このリング状ゲート電極６及びその上の絶縁膜３
１をマスクにイオン注入によりセルフアラインにてソー
ス領域７及びドレイン領域８が形成された後、層間絶縁
膜１４が形成され、この層間絶縁膜１４及び絶縁膜３１
にリング状ゲート電極６に達するコンタクトホール３２
が形成される。次いで図１１Ｂに示すように、コンタク
トホール３２を含んで導電材例えば多結晶シリコンが形
成され、パターニングされて、コンタクトホール３２を
通じてリング状ゲート電極６に接続するコンタクトバッ
ファ層１３が形成される。

【００１２】図１２はリング状ゲート電極６にコンタク
トバッファ層１３を接続した状態の平面図である。図１
１は図１２のＡ−Ａ線上の断面に相当する。

【００１３】現状安定して加工できる０．５μｍの最小
パターンルールを使用した場合、隣接画素とのゲート電
極分離幅ｄは０．５μｍであり、ｗ₁ ＝０．５μｍのソ
ースコンタクトホール３４を開けるために、ソース領域
７の径ｗ₂ を１．０５μｍとすれば、ゲート長Ｌは高々
１μｍ程度しか取れない。

【００１４】ここに、コンタクトバッファ層１３のコン
タクトホール３２の径ｗ₃ を最小寸法の０．５μｍで開
口しても、合せずれとゲート長Ｌ、コンタクトホール径
ｗ₃のばらつき分の合計が０．２５μｍ未満でなけれ
ば、図１１の符号３６の部分でコンタクトがシリコン基
板に掛かってしまい、短絡事項が発生する。

【００１５】また、コンタクトバッファ層１３をパター
ニングしたとき、合せずれや加工寸法ばらつきにより、
図１１の符号３７の部分で、コンタクトバッファ層１３
がソース領域７側に掛かってしまい、ソースコンタクト
部１９を形成する際に、接触し易くなる問題がある。

【００１６】上述の配線形成方法をとる限り、現状のス
テッパの合せ精度０．２μｍ、リソグラフィとエッチン
グ加工寸法のばらつき０．１５μｍの実力では、安定し
て、歩留り良く製造することは不可能である。

【００１７】従って、増幅型固体撮像素子の画素の微細
化は難しく、例えば１／２インチＨＤＴＶレベルの高画
素数の増幅型固体撮像素子を安定に歩留り良く製造する
ことは不可能であった。

【００１８】本発明は、上述の点に鑑み、新規なコンタ
クト方法により素子（又は画素、セル等）の微細化を可
能にした例えば高画素数の増幅型固体撮像素子等に適用
し得る半導体装置及びその製造方法を提供するものであ
る。

【００１９】

【課題を解決するための手段】第１の発明に係る半導体
装置は、第１の導電層４６の上面に異種膜５５を形成
し、第２の導電層５３を第１の導電層４６の側面４６ａ
で電気的に接続した構成とする。

【００２０】第２の発明は、第１の発明の半導体装置に
おいて、その第１の導電層４６の側面の他部全面に第２
の導電層５３より之と一体に延長する導電性側壁部６６
を被着形成した構成とする。

【００２１】第３の発明は、第１又は第２の発明の半導
体装置において、その第１の導電層を増幅型固体撮像素
子の画素電極４６とした構成とする。即ち、この第３の
発明の半導体装置は、いわゆる増幅型固体撮像素子であ
る。

【００２２】第４の発明に係る半導体装置の製法は、側
面４６ａが露出し、上面に異種膜５５が形成された第１
の導電層４６を形成する第１の工程と、第１の導電層４
６の側面４６ａ及び異種膜５５上を含んで第２の導電層
となる材料層５３Ａを形成する第２の工程と、材料層５
３Ａをパターニングして第１の導電層４６の側面４６ａ
で電気的に接続された第２の導電層５３を形成する第３
の工程を有する。

【００２３】第５の発明は、第４の発明において、その
第３の工程で、材料層５３Ａを異方性エッチングにてパ
ターニングし、第１の導電層４６の側面の他部全面に材
料層５３Ａによる側壁部６６を残すようにして第１の導
電層４６の側面で接続する第２の導電層５３を形成す
る。

【００２４】第６の発明は、第４又は第５の発明におい
て、その第１の導電層を増幅型固体撮像素子の画素電極
４６とする。即ち、この第６の発明の半導体装置の製法
は、いわゆる増幅型固体撮像素子の製法である。

【００２５】

【作用】第１の発明においては、第１の導電層４６の側
面４６ａで第２の導電層５３を電気的に接続することに
より、コンタクトホールの形成が不要となり、工程の短
縮化と共に、第１の導電層４６の微細化が可能になる。
また、第１の導電層４６の上面に形成した異種膜５５上
に跨がる第２の導電層５３の端部の終わりをどの位置に
しても良く、加工精度に著しい余裕を与えることができ
る。

【００２６】第２の発明においては、第１の発明の半導
体装置において、更に第１の導電層４６の側面の他部全
面に第２の導電層５３より之と一体に延長する導電性側
壁部６６を被着形成した構成とすることにより、第１の
導電層４６の側面４６ａにおける第２の導電層５３との
接触面積が増加し、コンタクト抵抗を低減することがで
きる。

【００２７】従って、素子（又は画素、セル等）の微細
化が容易になり、高集積の半導体装置が安定して得られ
る。

【００２８】第３の発明においては、第１又は第２の発
明において、第１の導電層を増幅型固体撮像素子の画素
電極４６に適用することにより、いわゆる増幅型固体撮
像素子における画素の微細化が可能となり、高画素数の
増幅型固体撮像素子が安定して得られる。

【００２９】第４の発明においては、第１の導電層４６
の側面４６ａ及び上面の異種膜５５上を含んで第２の導
電層となる材料層５３Ａを形成し、材料層５３Ａをパタ
ーニングして第１の導電層４６の側面４６ａで電気的に
接続した第２の導電層５３を形成することにより、従来
の層間絶縁膜の形成及びそれに続くコンタクトホールの
形成工程が不要となり、工程の短縮ができる。

【００３０】従来のコンタクト開口のための余分な場所
をとる必要がないので、第１の導電層４６の微細化が可
能となる。第１の導電層４６の側面４６ａで第２の導電
層５３と接続するので、セルフアライン的に電気的な接
続が行われ、合せずれ、加工精度のばらつき等に影響さ
れることがなく、微細な構造を安定して形成できる。

【００３１】第１の導電層４６の上面に異種膜５５を形
成することにより、第２の導電層５３のパターニング時
に、この異種膜５５がエッチングストッパーとなり、下
層の第１の導電層４６に悪影響を与えることがない。ま
た、第１の導電層４６の側面で第２の導電層５３との接
続を行うので、第２の導電層５３の端部を異種膜５５上
の任意の位置に決めることができる。このため、第１の
導電層４６の端縁と十分な距離をとって第２の導電層５
３を形成することが可能となる。

【００３２】第５の発明においては、第４の発明の第３
の工程、即ち第２の導電層５３を形成するための材料層
５３Ａに対するパターニングに際して、異方性エッチン
グによって、第１の導電層４６の側面の他部全面に材料
層５３Ａによる側壁部６６を残すことにより、この側壁
部６６によって実質的に第１の導電層４６と第２の導電
層５３との接触面積が増加し、コンタクト抵抗の低減が
図れる。

【００３３】従って、、素子（又は画素、セル等）の微
細化が容易になり、高集積の半導体装置を安定して製造
できる。

【００３４】第６の発明においては、第４又は第５の発
明において、第１の導電層を増幅型固体撮像素子の画素
電極４６に適用することにより、いわゆる増幅型固体撮
像素子における画素電極４６の微細化を可能にし、高画
素数の増幅型固体撮像素子を安定して製造することが可
能となる。

【００３５】

【実施例】以下、図面を参照して本発明の実施例を説明
する。

【００３６】図１及び図２は、本発明を増幅型固体撮像
素子に適用した場合である。

【００３７】本実施例では、従来の微細加工精度のリソ
グラフィとエッチング技術で、さらなる微細な配線構造
を実現するものである。特に、増幅型固体撮像素子に適
用した場合、その画素ＭＯＳトランジスタのゲート電極
に対する配線形成において、微細画素構造を従来のパタ
ーンルールでも実現可能にするものである。即ち、ゲー
ト電極への配線接続において、合せ精度、加工寸法精度
に頼った通常のコンタクトホールを介して接続するので
はなく、ゲート電極の側面に配線を接続することによ
り、セルフアライン的な方法で接続し、はるかに微細な
画素構造を実現するようにしたものである。

【００３８】本例に係る増幅型固体撮像素子４１は、図
１及び図２に示すように、前述と同様に第１導電形例え
ばｐ形のシリコン半導体基板４２上に第２導電形即ちｎ
形の半導体層（すなわちオーバーフローバリア層）４３
及びｐ形のウエル領域４４が形成され、このｐ形ウエル
領域４４上にＳｉＯ₂ 等によるゲート絶縁膜４５を介し
て光を透過しうるリング状ゲート電極４６が形成され、
そのリング状ゲート電極４６の中心孔及び外周に対応す
るウエル領域４４に夫々ゲート電極４６をマスクとする
セルフアラインにて夫々ｎ形のソース領域４７及びドレ
イン領域４８が形成され、ここに１画素となる画素ＭＯ
Ｓトランジスタ４９が構成される。

【００３９】リング状ゲート電極４６は、光をできるだ
け吸収しないように薄いか、透明の材料が選ばれ、例え
ば多結晶シリコン、タングステンポリサイド、タングス
テンシリサイド等を用いうる。本例では透光性のよい薄
膜の多結晶シリコンが用いられる。

【００４０】この画素ＭＯＳトランジスタ４９が、図１
に示すように、複数個マトリックス状に配列され、各列
に対応する画素ＭＯＳトランジスタ９のソース領域４７
が垂直方向に沿って形成された第１層Ａｌによる共通の
信号線５１に接続され、この信号線１１と直交するよう
に画素ＭＯＳトランジスタ９の各行間に対応する位置に
第２層Ａｌによる垂直選択線５２が水平方向に沿って形
成される。

【００４１】そして、水平方向に隣り合う２つの画素Ｍ
ＯＳトランジスタ９の夫々のリング状ゲート電極４６
と、垂直選択線５２とに延長するようにＵ字状の配線
層、即コンタクトバッファ層５３が形成され、このコン
タクトバッファ層５３と夫々２つの画素ＭＯＳトランジ
スタ９及び垂直選択線５２とが接続される。

【００４２】コンタクトバッファ層５３は、リング状ゲ
ート電極４６を構成する導電材料と反応しない導電材料
（例えば多結晶シリコン、タングステンシリサイド、タ
ングステンポリサイド、バリアメタルとＡｌの組合せ材
料等）で構成される。本例ではゲート電極４６と同じ多
結晶シリコンで形成される。

【００４３】そして、本例では、特に、コンタクトバッ
ファ層５３の第１端部５３Ａ及び第２端部５３Ｂが夫々
のリング状ゲート電極４６の側面４６ａに接触し、この
リング状ゲート電極４６の側面４６ａで電気的に接続さ
れる。コンタクトバッファ層５３の第１端部５３ａ及び
第２端部５３ｂの一部はリング状ゲート電極４６の上面
に跨がって形成されるも、リング状ゲート電極４６の上
面には異種膜、即ちエッチングの選択比がとれる膜、本
例ではＳｉＯ₂ ，ＳｉＮ等の絶縁膜５５が形成され、こ
の絶縁膜５５上にコンタクトバッファ５３が跨がるよう
に形成される。

【００４４】コンタクトバッファ層５３の中間部５３ｃ
は、その上の層間絶縁層５６，５７に形成したコンタク
トホール５８を通じて垂直選択線５２に接続される。６
４は絶縁層、５９はソース領域４７と信号線５１とのソ
ースコンタクト部、６０はコンタクトバッファ層５３と
垂直選択線５２とのコンタクト部である。

【００４５】更に、コンタクトバッファ層５３にまたが
らない画素ＭＯＳトランジスタ４９間に、ドレイン領域
４８に接続した例えば第１層Ａｌによるドレイン電源線
６１が形成される。６２はドレイン電源線６１とドレイ
ン領域４８とのドレインコンタクト部である。

【００４６】図３〜図５は、上述の増幅型固体撮像素子
４１の画素ＭＯＳトランジスタ４９を構成するリング状
ゲート電極４６にコンタクトバッファ層５３を接続する
場合の製法例を工程順に示す。

【００４７】図３Ａに示すように、ｐ形シリコン半導体
基板４２上にｎ形の半導体層（即ちオーバーフローバリ
ア層）４３、ｐ形ウエル領域４４を形成した後、ゲート
絶縁膜４５を介して例えば燐ドープされた多結晶シリコ
ン膜４６Ａを形成し、さらにこの上に絶縁膜５５を形成
する。多結晶シリコン膜４６Ａとしては、膜厚１０ｎｍ
〜数１００ｎｍのものが用いられる。

【００４８】次に、図３Ｂに示すように、リング状のゲ
ート電極に対応するマスクパターンを介して絶縁膜５５
を選択的にエッチングし、続いて、図３Ｃに示すよう
に、残ったリング状の絶縁膜５５をマスクにして下層の
多結晶シリコン膜４６Ａをセルフアライン的に異方性エ
ッチングでパターニングする。これによって、側面４６
ａが露出され、上面に絶縁膜（いわゆる異種膜）５５が
被着された状態のリング状ゲート電極４６が形成され
る。

【００４９】次に、図４Ｄに示すように、ゲート電極４
６及びその上の絶縁膜５５をマスクにｎ形不純物６５を
イオン注入し、リング状ゲート電極４６の中央と周辺に
夫々ｎ⁺ 拡散層からなるソース領域４７及びドレイン領
域４８を形成する。

【００５０】ここで、ゲート電極４６での光の吸収をで
きるだけ少なくするため、その多結晶シリコン膜４６Ａ
の膜厚はできるだけ薄いことが望まれる。一方、画素Ｍ
ＯＳトランジスタのソース領域４７とドレイン領域４８
は、ゲート電極４６をマスクにセルフアライン的にイオ
ン注入で形成されるため、ゲート電極４６が薄すぎる
と、そのままイオン注入のストッパーとして作用しなく
なる。本例では、薄い膜厚のゲート電極４６の上面にゲ
ート電極４６と同一パターンの酸化膜（ＳｉＯ₂）等に
よる絶縁膜５５を形成することにより、この絶縁膜５５
が光学特性を良好にすると共に、ソース領域４７、ドレ
イン領域４８を形成する際のイオン注入のストッパーと
なり良好なイオン注入が行える。

【００５１】次に、図４Ｅに示すように、コンタクトバ
ッファ層５３となるべき配線材料、本例では多結晶シリ
コン膜５３Ａを例えば減圧ＣＶＤ法にて被着形成する。
このとき、ゲート電極４６の側面４６ａが露出している
ので、このゲート電極の側面４６ａに直接、多結晶シリ
コン膜５３Ａが接触するように被着し、ゲート電極４６
の側面４６ａと多結晶シリコン膜５３Ａが電気的に接続
される。

【００５２】多結晶シリコン膜５３Ａは、後にイオン注
入、或いは拡散等によって不純物ドープされ導電膜とな
る。又は、多結晶シリコン膜５３Ａとして、ＣＶＤ時に
不純物をドープして成長したドープト多結晶シリコン膜
を用いるようにしてもよい。

【００５３】次に、図４Ｆに示すように、水平方向に隣
り合う画素ＭＯＳトランジスタ４９の夫々のリング状ゲ
ート電極４６を結ぶＵ字状パターンに、上記多結晶シリ
コン膜５３Ａを選択エッチングしてコンタクトバッファ
層５３を形成する。多結晶シリコン膜５３Ａのパターニ
ングに際し、ゲート電極４６上の絶縁膜５５がエッチン
グストッパーとして作用し、コンタクトバッファ層５３
は、その端部が一部絶縁膜５５上に跨がってパターニン
グされる。コンタクトバッファ層５３の端部は、ゲート
電極４６上の絶縁膜５５上であれば、どこで決めても良
い。つまり、コンタクトバッファ層５３はソース領域４
７までの距離ｘを十分にとって形成できる。

【００５４】図５は、リング状ゲート電極４６とコンタ
クトバッファ層５３を接続した状態の平面図であり、図
３及び図４は図５のＢ−Ｂ線上の断面に相当する。

【００５５】上述の実施例によれば、リング状ゲート電
極４６の側面４６ａでコンタクトバッファ層５３と電気
的接続を行うので、従来のコンタクトホールの形成が不
要となり、リング状ゲート電極４６の微細化が可能にな
る。同時にコンタクトホールの形成が省略できるので製
造工程が短縮化される。

【００５６】またリング状ゲート電極４６はその側面４
６ａでコンタクトバッファ層５３と電気的に接続するの
で、セルフアライン的に接続が行われ、合せずれ、加工
精度のばらつき等に影響されることなく、微細な画素Ｍ
ＯＳトランジスタを安定して形成することができる。

【００５７】また、コンタクトバッファ層５３のパター
ニングに際し、ゲート電極４６上の絶縁膜５５がエッチ
ングストッパーとして作用するので、ゲート電極４６を
エッチングすることがなく、コンタクトバッファ層５３
のみをパターニングすることができる。そして、コンタ
クトバッファ層５３の端部を絶縁膜５５上のどの位置で
決めてもゲート電極４６とコンタクトバッファ層５３と
のコンタクトに直接影響しないので、コンタクトバッフ
ァ層５３をソース領域４７までの距離ｘを十分離して形
成することができる。即ち本例は、配線となるコンタク
トバッファ層自身の合せ精度、加工精度に著しい余裕を
付与することができる。

【００５８】また、この絶縁膜５５は、ソース領域４
７、ドレイン領域４８の形成に際してのイオン注入時の
マスクとしても作用するので、リング状ゲート電極４６
を出来る限り薄く形成することができ、画素における光
電変換効率を良好にすることができる。

【００５９】図６及び図７は本発明の他の実施例を示
す。本例では、コンタクトバッファ層５３の形成に際
し、リング状ゲート電極４６の実質的なコンタクトバッ
ファ層５３との接続部以外の他部側面全面、すなわち、
ほぼ全周にわたってその側面に導電性の側壁部（サイド
ウォール）６６〔６６Ａ，６６Ｂ〕が残るように異方性
エッチングでエッチング量を制し、側壁部６６を一体に
延長したコンタクトバッファ層５３を形成する。

【００６０】この構成によれば、ゲート電極４６とコン
タクトバッファ層５３はゲート電極４６の全周で電気的
に接続されるので、コンタクト接触面積が著しく増大
し、コンタクト抵抗を大幅に低減できる。従って、リン
グ状ゲート電極４６を薄くしたときに、コンタクト抵抗
が高くなり易くも、接触面積が広くとれるので、よりコ
ンタクト抵抗を低減することができる。よって、薄膜ゲ
ート電極を必要とする増幅型固体撮像素子の実現を更に
可能にする。

【００６１】尚、ソース領域４８側にも内周の側壁部６
６Ｂが形成されるが、コンタクトバッファ層５３と外周
の側壁部６６Ａを保護して、この内周の側壁部６６Ｂを
エッチング除去してもよいし、ソース領域４７へのコン
タクト部５９に障害とならなければ、内周の側壁部６６
Ｂを残しておいても構わない。

【００６２】上述したように、本実施例では、増幅型固
体撮像素子において、極めて微細な画素ＭＯＳトランジ
スタを形成することができるものであり、例えば１／２
インチＨＤＴＶ用２００万画素に使用する３μｍサイズ
の画素をも実現することができる。従って、高画素数を
有するＨＤＴＶ用の増幅型固体撮像素子を提供すること
が可能となる。

【００６３】尚、上述の実施例では、２画素のゲート電
極をコンタクトバッファ層で連結するパターンで説明し
たが、個々の画素から１本づつ配線しても、横に画素を
連続して配線する場合でも同様である。

【００６４】また、上例では、増幅型固体撮像素子にみ
られるゲート電極の特に薄い場合について説明したが、
本発明はこれに限定されるものではなく、例えばＭＯＳ
トランジスタのゲートの接続をはじめ、他の半導体素子
の多結晶シリコン、高融点金属シリサイド、ポリサイ
ド、金属配線等の配線にそのまま適用出来、微細構造の
例えばＳＲＡＭＴＦＴ等の半導体装置の実現に大きく寄
与できる。

【００６５】

【発明の効果】第１の発明によれば、第１の導電層と第
２の導電層との接続を第１の導電層の側面で接続するの
で、従来の層間絶縁膜の形成、それに続くコンタクトホ
ールの形成が不要となり製造工程を短縮できると共に、
第１の導電層の微細化を可能にする。

【００６６】第２の発明によれば、更に第１の導電層の
側面全周に第２の導電層と一体の導電性の側壁部を形成
することにより、第１の導電層と第２の導電層との接触
面積が増大し、第１の導電層の微細化を可能にしつつ、
そのコンタクト抵抗を大幅に低減することができる。

【００６７】従って、素子（又は画素、セル等）の微細
化が容易になり、高集積の半導体装置を安定して得るこ
とができる。

【００６８】第３の発明によれば、増幅型固体撮像素子
の画素電極に対する第２の導電層（即ち配線層）の接続
に適用することにより、その画素電極の微細化が可能に
なり、高画素数のＨＤＴＶ用増幅型固体撮像素子を実現
することができる。

【００６９】第４の発明の製法によれば、第１の導電層
と第２の導電層との電気的接続のための製造工程を従来
のコンタクトホールを用いた場合に比して短縮すること
ができる。第１の導電層と第２の導電層との接続が第１
の導電層の側面でセルフアライン的に行われるので、第
１の導電層の微細化を可能にすると共に、合せずれ、加
工精度のばらつきに影響されることがない。とができ
る。また、第１の導電層の上面に異種膜があるため、第
２の導電層のパターニングに際して下層の第１の導電層
を損なうことがない。

【００７０】第５の発明の製法によれば、第２の導電層
のパターニングに際して異方性エッチングによって第１
の導電層の側面の全周に一部側壁部として残すことによ
り、第１の導電層と第２の導電層との接触面積が増し、
コンタクト抵抗を低減できる。

【００７１】従って、素子（又は画素、セル等）の微細
化が容易となり、微細構造で高集積の半導体装置を安定
して製造することができる。

【００７２】第６の発明の製法によれば、第４又は第５
の発明を増幅型固体撮像素子の画素電極と第２の導電層
（即ち配線層）との接続に適用することにより、画素電
極の微細化、薄膜化を可能にし、高画素数の高品位の増
幅型固体撮像素子を安定して製法することができる。

【図面の簡単な説明】

【図１】本発明に係る増幅型固体撮像素子の一例を示す
構成図である。

【図２】図１のＢ−Ｂ線上の断面図である。

【図３】Ａ 本発明に係る増幅型固体撮像素子の製法の
一例を示す工程図である。 Ｂ 本発明に係る増幅型固体撮像素子の製法の一例を示
す工程図である。 Ｃ 本発明に係る増幅型固体撮像素子の製法の一例を示
す工程図である。

【図４】Ｄ 本発明に係る増幅型固体撮像素子の製法の
一例を示す工程図である。 Ｅ 本発明に係る増幅型固体撮像素子の製法の一例を示
す工程図である。 Ｆ 本発明に係る増幅型固体撮像素子の製法の一例を示
す工程図である。

【図５】図４Ｆに対応した平面図である。

【図６】本発明に係る増幅型固体撮像素子の他の例を示
す要部の一部断面とする斜視図である。

【図７】図６の平面図である。

【図８】比較例の増幅型固体撮像素子の構成図である。

【図９】図８のＡ−Ａ線上の断面図である。

【図１０】増幅型固体撮像素子の等価回路図である。

【図１１】Ａ 比較例の増幅型固体撮像素子の製法の工
程図である。 Ｂ 比較例の増幅型固体撮像素子の製法の工程図であ
る。

【図１２】図１１Ｂの平面図である。

【符号の説明】

４１ 増幅型固体撮像素子 ４２ ｐ半導体基板 ４３ ｎ形半導体層 ４４ ｐ形ウエル領域 ４５ ゲート絶縁膜 ４６ リング状ゲート電極 ４７ ソース領域 ４８ ドレイン領域 ４９ 画素ＭＯＳトランジスタ ５１ 信号線 ５２ 垂直選択線 ５３ コンタクトバッファ層 ５５ 絶縁層 ６６〔６６Ａ，６６Ｂ〕 導電性の側壁部

Claims (6)

【特許請求の範囲】
1. 【請求項１】 第１の導電層の上面に異種膜が形成さ
   れ、第２の導電層が上記第１の導電層の側面で電気的に
   接続されて成ることを特徴とする半導体装置。
2. 【請求項２】 上記第１の導電層の側面の他部全面に上
   記第２の導電層より之と一体に延長する導電性側壁部が
   被着形成されて成ることを特徴とする請求項１に記載の
   半導体装置。
3. 【請求項３】 上記第１の導電層が増幅型固体撮像素子
   の画素電極であることを特徴とする請求項１又は２に記
   載の半導体装置。
4. 【請求項４】 側面が露出し、上面に異種膜が形成され
   た第１の導電層を形成する第１の工程と、 上記第１の導電層の側面及び異種膜上を含んで上記第２
   の導電層となる材料層を形成する第２の工程と、 上記材料層をパターニングして上記第１の導電層の側面
   で電気的に接続された第２の導電層を形成する第３の工
   程を有することを特徴とする半導体装置の製造方法。
5. 【請求項５】 上記第３の工程で、上記材料層を異方性
   エッチングにてパターニングし、上記第１の導電層の側
   面の他部全面に上記材料層による側壁部を残すようにし
   て上記第１の導電層の側面で接続する上記第２の導電層
   を形成することを特徴とする請求項４に記載の半導体装
   置の製造方法。
6. 【請求項６】 上記第１の導電層が増幅型固体撮像素子
   の画素電極であることを特徴とする請求項４又は５に記
   載の半導体装置の製造方法。