JP2006086527A - イメージセンサおよびその形成方法 - Google Patents

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Abstract

【課題】ここに開示されるイメージセンサは光感知素子およびここに生成された電荷を出力するための少なくとも一つのトランジスタを含む。
【解決手段】前記光感知素子に連結されたトランジスタはバイアス電圧が印加されるゲート電極および前記ゲート電極上に配置されたイオン注入遮断パターンからなる積層ゲートパターンを含む。前記イオン注入遮断パターンによって前記光感知素子のウェル領域形成を形成するためのイオン注入工程で前記ウェル領域が前記光感知素子に連結されたトランジスタのゲート電極に自己整列的に形成される。
【選択図】図７

Description

本発明はイメージ素子およびその形成方法に係り、さらに詳細には相補型金属酸化物イメージ素子およびその形成方法に関する。
最近では、デジタル革命が急速に進行されており、その中の代表的商品の一つがデジタルカメラである。デジタルカメラの画質を決める核心要素は光学レンズとイメージセンサであると言える。レンズを通じて入っていた光をイメージセンサが電気信号に変えて良い画質を実現することである。
イメージセンサはピクセルアレイ、すなわち、二次元的にマトリックス形態に配列された複数個のピクセルからなり、各ピクセルは光感知手段と伝送および信号出力（ｒｅａｄｏｕｔ）デバイスを含む。伝送および信号出力デバイスに応じてイメージセンサは大きく電荷結合素子ＣＣＤ型イメージセンサ（以下では‘ＣＣＤ’という）と相補型金属酸化物半導体ＣＭＯＳ型イメージセンサ（以下では‘ＣＩＳ’という）の二つの種類で分けられる。ＣＣＤは伝送および信号出力のためにＭＯＳキャパシタを使用して、個個のＭＯＳキャパシタが互いに近接した位置にあって電位差によって電荷キャリアがキャパシタに貯蔵されて隣接したキャパシタに移送される。一方、ＣＩＳはピクセル個数だけのＭＯＳトランジスタを使用して順次出力を検出するスイチング方式を採用する。
ＣＣＤはＣＩＳに比べてノイズが少なくて画質が優れた一方、ＣＩＳは生産単価が安くて消費電力が低い長所がある。すなわち、ＣＩＳは低い電力機能、単独電圧電流、低い電力消費、統合されたＣＭＯＳ回路との両立性、映像データのランダムアクセス、スタンダードＣＭＯＳ技術利用による費用減少などの長所がある。これによってＣＩＳの応用分野はデジタルカメラ、スマートフォン、ＰＤＡ、ノートブック、保安カメラ、バーコード探知機、ＨＤＴＶ解像度カメラ、玩具用品などに広く拡張されている。
ＣＩＳは、ＣＣＤと異なって、単一チップ内でＭＯＳ工程を通じて単位ピクセルと周辺回路領域などのアナログ素子、ＭＯＳ素子などを集積化するのに適する。周辺回路領域などに形成されるＭＯＳトランジスタのゲート電極は高集積化によってその高さが順次に低くなっている。例えば、ゲート電極が高すぎれば、ゲート電極の間に定義された空間の縦横比が大きくて、ハロ（ｈａｌｏ）イオン注入が不可能になる。これによって、ＣＩＳのピクセルアレイ領域に形成されるＭＯＳトランジスタのゲート電極も周辺回路領域のＭＯＳトランジスタと同様に薄く形成されることが望ましい。
図１はＭＯＳトランジスタのゲート電極が低い場合、ＣＩＳで発生する問題点を説明するための断面図である。
図１はＣＩＳ製造工程で光ダイオードを形成するための不純物イオン注入工程を説明するためのピクセルアレイ領域のピクセルを示す断面図である。図１で、参照番号１１はＰ型基板を、参照番号１３はゲート絶縁膜を、参照番号１５ａ、１５ｂはゲート電極を、参照番号１７はイオン注入マスクを、参照番号１９は光ダイオード形成のためのＮ型不純物イオン注入を、参照番号２１は光ダイオードのＮ型不純物拡散領域を各々示す。
図１を参照すると、光ダイオードのＮ型不純物拡散領域は点線として表示したように（参照番号２３）その所に隣接したゲート電極１５ａに対して自己整列的に形成されなければならない。しかし、ゲート電極１５ａ、１５ｂが薄く、高いエネルギー、例えば約５００ｋｅＶ程度を有する注入される不純物イオンがゲート電極１５ａを通過し、これによってゲート電極１５ａの下部にもＮ型不純物拡散領域２３が形成される。その結果、ゲート電極１５ａを含むＭＯＳトランジスタのスレッショルド電圧調節が非常に難しくなって信頼性あるイメージセンサを実現することができない。
本発明は上述のような状況を考慮して提案されたことであり、本発明の目的は信頼性あるイメージセンサおよびその製造方法を提供することにある。
前記本発明の目的を達成するために本発明は光感知素子と前記光感知素子に貯蔵された電荷を出力するために前記光感知素子に連結された少なくとも一つのトランジスタを含むイメージセンサを提供する。本発明は前記光感知素子に直接連結されたトランジスタはゲート電極パターンおよび前記ゲート電極パターン上に配置されたイオン注入遮断パターンを含むことを一特徴とする。光素子に隣接したトランジスタのゲート電極パターンの上部にイオン注入遮断パターンが位置していて、光感知素子に隣接したトランジスタのスレッショルド電圧が自由に調節されることができる。
一実施形態において、前記イオン注入遮断パターンは前記ゲート電極パターンの一部分を覆い、前記光感知素子に隣接した側の前記イオン注入遮断パターンの一側面は前記光感知素子に隣接した側の前記ゲート電極パターンの一側面と一致する。前記イオン注入遮断パターンの外側のゲート電極パターン領域に金属配線がコンタクトプラグを通じて電気的に連結され、これによって前記ゲート電極パターンに適切なバイアス電圧が印加される。
一実施形態において、前記光感知素子は第１導電型の半導体基板に形成された第２導電型の第１不純物拡散領域および前記第２導電型の第１不純物拡散領域内に形成された第１導電型の不純物拡散領域を含む光ダイオードである。そして、前記光感知素子に直接連結されたトランジスタは前記光感知素子の反対側のゲート電極パターンの他側面の外側の半導体基板に形成された第２導電型の第２不純物拡散領域を含む。この際、前記光ダイオードの第２導電型の第１不純物拡散領域および前記第２導電型の第２不純物拡散領域は前記光ダイオードに隣接したトランジスタのソース／ドレインとして作用する。したがって、前記光ダイオードで発生された電荷が前記ゲート電極パターンの下のチャンネルを通じて前記第２導電型の第１不純物拡散領域から前記第２導電型の第２不純物拡散領域に伝送される。このようなＣＩＳイメージセンサは個個のピクセルが光感知素子および一つのトランジスタからなるＣＩＳイメージセンサに対応するであろう。
一実施形態において、前記光感知素子は半導体基板に形成された第２導電型の第１不純物拡散領域および前記第２導電型の第１不純物拡散領域内に形成された第１導電型の不純物拡散領域を含む光ダイオードであり、前記少なくとも一つのトランジスタは前記光感知素子に直列接続された伝送トランジスタ、リセットトランジスタ、センシングトランジスタおよび接近トランジスタを含む。この際、前記各トランジスタのゲート電極パターンの間の半導体基板内には第２導電型の不純物拡散領域が位置し、前記センシングトランジスタのゲート電極パターンは前記伝送トランジスタおよび前記リセットトランジスタの間の第２導電型の不純物拡散領域に電気的に接続される。このようなＣＩＳイメージセンサは個個のピクセルが光感知素子および４個のトランジスタからなるＣＩＳイメージセンサに対応するであろう。
また、前記光感知素子に３個のトランジスタが連結されるか、５個のトランジスタが連結されることができる。
一実施形態において、前記イオン注入遮断パターンは誘電膜パターンおよび導電膜パターンからなり、前記イメージセンサは前記光感知素子および前記トランジスタに離隔されたキャパシタをさらに含む。この際、前記キャパシタは前記ゲート電極パターンと等しい物質の下部電極、前記イオン注入遮断パターンの誘電膜パターンと等しい物質の誘電膜、および前記イオン注入防止パターンの導電膜パターンと等しい物質の上部電極からなる。望ましくは前記光感知素子に隣接したトランジスタおよび前記キャパシタは実質的に等しい高さを有する。
前記本発明の目的を達成するために本発明の一実施形態によるイメージセンサは第１導電型の半導体基板に形成された第２導電型の第１不純物拡散領域および前記第２導電型の第１不純物拡散領域内に形成された第１導電型の不純物拡散領域を含む光感知素子、および前記光感知素子に連結されたトランジスタを含む。前記トランジスタは前記第２導電型の第１不純物拡散領域に隣接した積層ゲートパターンおよび前記第２導電型の第１不純物拡散領域の向かい側の前記積層ゲートパターンの外側の半導体基板に形成された第２導電型の第２不純物拡散領域を含み、前記積層ゲートパターンは前記半導体基板上にゲート絶縁膜を間に置いて順次に形成されたゲート電極パターン、誘電膜パターンおよび導電膜パターンを含む。
したがって、このようなイメージセンサによると、光素子に隣接したトランジスタの積層ゲートパターンがゲート電極パターン、誘電膜パターンおよび導電膜パターンからなり、光感知素子に隣接したトランジスタのスレッショルド電圧が自由に調節されることができる。また前記光感知素子の第２導電型の第１不純物拡散領域が前記積層ゲートパターンの一側面に自己整列的に配置される。
望ましい実施形態において、前記誘電膜パターンおよび導電膜パターンは前記ゲート電極パターンの一部分を覆い、前記光感知素子に隣接した側の前記導電膜パターンの一側面は前記光感知素子に隣接した側の前記ゲートパターンの一側面と垂直に整列される。
一実施形態において、前記イメージセンサは前記ゲート電極パターンと等しい物質の下部電極、前記誘電膜パターンと等しい物質の誘電膜、および前記導電膜パターンと等しい物質の上部電極からなるキャパシタをさらに含む。
前記本発明の目的を達成するために本発明の一実施形態によるイメージセンサは光感知素子および前記光感知素子に貯蔵された電荷を運送するための伝送トランジスタを含む。前記伝送トランジスタはバイアス電圧が印加されるゲート電極パターン、前記ゲート電極パターン上に積層された誘電膜パターンおよび導電膜パターンを含む。この際、前記導電膜パターンおよび誘電膜パターンは前記ゲートパターンより大きさが小さく、前記光感知素子に隣接した側のゲート電極パターンの一側面と導電膜パターンの一側面が垂直に整列される。
前記本発明の目的を達成するために本発明の一実施形態によるイメージセンサは半導体基板のピクセルアレイ領域に形成された光感知素子および前記光感知素子に連結されて前記光感知素子に貯蔵された電荷を運送するための伝送トランジスタ、前記半導体基板の周辺領域に形成されたキャパシタを含む。前記伝送トランジスタのゲートおよび前記キャパシタは各々第１導電パターン、誘電膜および第２導電パターンからなり、前記光感知素子に隣接した側の前記伝送トランジスタの第１導電膜パターンの一側面と第２導電パターンの一側面が垂直に整列されるように前記ゲートの第２導電パターンは前記ゲートの第１導電膜パターンの一部分を覆う。
望ましい実施形態において、前記伝送トランジスタは前記光感知素子に貯蔵された電荷をフローティング拡散領域に運送し、前記イメージセンサは前記伝送トランジスタに連結されて前記フローティング拡散領域をリセットさせるためのリセットトランジスタ、前記フローティング拡散領域の貯蔵電荷によって駆動されるセンシングトランジスタ、および前記センシングトランジスタの出力を選択する接近トランジスタをさらに含む。この場合、前記リセットトランジスタ、前記センシングトランジスタおよび前記接近トランジスタのゲートは前記伝送トランジスタの第１導電膜パターンからなる。
前記目的を達成するために本発明はイメージセンサ形成方法を提供する。本方法は半導体基板上にゲート酸化膜、第１導電膜、誘電膜、第２導電膜を順次に形成し、前記第２導電膜および前記誘電膜をパターニングして側面が定義されたイオン注入遮断パターンを形成し、前記第１導電膜をパターニングして側面が定義されたゲート電極パターンを形成し、前記ゲート電極パターンの一側面および前記イオン注入遮断パターンの一側面は垂直に整列し、前記ゲート電極パターンの他側面および前記イオン注入遮断パターンの他側面は階段を形成するように前記第１導電膜をパターニングし、前記イオン注入遮断パターンおよびゲート電極パターンの一側面に接した半導体基板に第２導電型の第１不純物拡散領域を形成し、前記第２導電型の第１不純物拡散領域内に第１導電型の不純物拡散領域を形成し、前記ゲート電極パターンの他側面に接した半導体基板に第２導電型の第２不純物拡散領域を形成することを含む。
一実施形態において、前記第２導電膜および前記誘電膜をパターニングして側面が定義されたイオン注入遮断パターンを形成することは、前記第２導電膜上に第１エッチングマスクパターンを形成し、前記第１導電膜が露出されるまで前記エッチングマスクパターンの外側の第２導電膜および誘電膜をエッチングし、前記第１エッチングマスクパターンを除去することを含んでなされる。
一実施形態において、前記第１導電膜をパターニングして側面が定義されたゲート電極を形成することは、前記イオン注入遮断パターンの上部面の一部を露出させ、前記イオン注入遮断パターンの他側面の外側の第２導電膜を覆う第２エッチングマスクパターンを形成し、前記第２エッチングマスクパターンおよび前記イオン注入遮断パターンをエッチングマスクとして使用して露出された第１導電膜をエッチングし、前記第２エッチングマスクパターンを除去することを含んでなされれる。
一実施形態において、前記第２導電型の第１不純物拡散領域を形成することは、少なくとも前記ゲート電極を覆うように第１イオン注入マスクを形成し、前記第１イオン注入マスクを使用して前記ゲート電極の一側面に隣接した半導体基板に第２導電型の不純物イオンを注入し、前記第１イオン注入マスクを除去することを含んでなされる。
一実施形態において、前記第２導電型の第２不純物拡散領域を形成することは、少なくとも前記第２導電型の第１不純物拡散領域および前記第１導電型の不純物拡散領域を覆うように第２イオン注入マスクを形成し、前記第２イオン注入マスクを使用して前記ゲート電極の他側面に隣接した半導体基板に第２導電型の不純物イオンを注入し、前記第２イオン注入マスクを除去することを含んでなされる。したがって、前記第２導電型の第１不純物拡散領域および前記第１導電型の不純物拡散領域は光ダイオードを構成して、前記第２導電型の第１不純物拡散領域は前記ゲート電極パターンの一側面に自己整列的に形成される。
一実施形態において、前記第２導電膜および前記誘電膜をパターニングして側面が定義されたイオン注入遮断パターンを形成する時に同時に前記イオン注入遮断パターンから離隔された上部電極パターンおよび誘電膜パターンを形成し、前記第１導電膜をパターニングして側面が定義されたゲート電極パターンを形成する時に同時に前記誘電膜パターンの下に整列された下部電極パターンを形成する。
前記目的を達成するためにイメージセンサ形成方法は、ピクセルアレイ領域および周辺領域が定義された半導体基板にゲート酸化膜、第１導電膜、誘電膜、第２導電膜を順次に形成し、前記第２導電膜および前記誘電膜をパターニングして前記ピクセルアレイ領域には側面が定義された第２導電膜パターンおよび誘電膜パターンからなるイオン注入遮断パターンを形成し、前記周辺回路領域には上部電極パターンおよび誘電膜パターンを形成し、前記第１導電膜をパターニングして前記ピクセルアレイ領域には側面が定義されたゲート電極パターンを、前記周辺回路領域には下部電極パターンを形成し、前記下部電極パターンは前記第２導電膜パターンよりさらに大きく、前記第２導電膜パターンの一側面および前記ゲート電極パターンの一側面が垂直に整列されるように前記第１導電膜をパターニングし、前記イオン注入遮断パターンおよびゲート電極パターン一側面に接した半導体基板に第２導電型の第１不純物拡散領域を形成し、前記第２導電型の第１不純物拡散領域内に第１導電型の不純物拡散領域を形成し、前記ゲート電極の他側面に接した半導体基板に第２導電型の第２不純物拡散領域を形成することを含む。
望ましい実施形態において、前記第１導電膜をパターニングして前記ピクセルアレイ領域には側面が定義されたゲート電極パターンを、前記周辺回路領域には下部電極パターンを形成する時に、前記ピクセルアレイ領域および前記周辺回路領域に各々第１複数個のゲート電極パターンおよび第２複数個のゲート電極パターンをさらに形成する。
本発明の望ましい実施形態によると、光ダイオードに隣接した伝送トランジスタのゲート電極上にイオン注入遮断パターンが位置しており、光ダイオードのウェル領域が伝送ゲート電極の一側面に自己整列的に形成される。したがって、伝送トランジスタのスレッショルド電圧を安定的に形成することができる。
以上の本発明の目的、他の目的、特徴および利点は添付の図と係わる以下の望ましい実施形態を通じて容易に理解されるであろう。しかし、本発明はここで説明される実施形態に限定されず、他の形態に具体化されることもできる。むしろ、ここで紹介される実施形態は開示された内容が徹底して完全になれるように、そして当業者に本発明の思想が十分に伝達するために提供されるものである。
本明細書の多様な実施形態で第１、第２、第３などの用語が多様な領域、膜などを記述するために使用されたが、これら領域、膜がこのような用語によって限定されてはいけない。また、これら用語はただある所定領域または膜を他の領域または膜と区別させるために使用されただけである。したがって、一実施形態での第１膜として言及された膜が他の実施形態では第２膜として言及されることもできる。
本明細書で、ある膜が他の膜または基板上にあると言及される場合に、それは他の膜または基板上に直接形成されることができるもの、またはそれらの間に第３の膜が介在されることもできるもである。また図において、膜および領域の厚さは明確性のために誇張されたものである。
本明細書で積層ゲートパターン、ゲート電極パターン、導電膜パターンまたはイオン注入遮断パターンなどと係わって言及された一側面は光感知素子に隣接した積層ゲートパターン、ゲート電極パターン、導電膜パターンまたはイオン注入遮断パターンなどの側面を示す。一方、積層ゲートパターン、ゲート電極パターン、導電膜パターンまたはイオン注入遮断パターンなどと係わって言及された他側面は光感知素子の向かい側の積層ゲートパターン、ゲート電極パターン、導電膜パターンまたはイオン注入遮断パターンなどの側面を示す。すなわち、積層ゲートパターン、ゲート電極パターン、導電膜パターンまたはイオン注入遮断パターンなどが両側面を有する場合、一側面は光感知素子に隣接した、近い側面を、他側面は光感知素子の向かい側の遠い側面を示す。
本発明はＣＣＤ、ＣＩＳなどのイメージセンサに係り、特にＣＩＳおよびその形成方法に関する。特に、本発明のＣＩＳ形成方法は、単位ピクセルと周辺回路領域などのアナログ素子、ＭＯＳ素子などが同時に一つのチップに形成される単一チップＣＩＳに有用に適用されることができる。
本発明に対する詳細な説明をする前に、本発明に対するより良い理解のためにＣＩＳピクセル構造に対して簡略に示す。
ＣＩＳのピクセル構造は光感知素子および前記光感知素子に貯蔵された電荷を伝送および出力するためのトランジスタで構成される。使用されたトランジスタの個数に応じてＣＩＳピクセル構造は多様な形態を示すことができる。ＣＩＳピクセルは例えば、トランジスタを一個、三個、四個、五個を含むことができる。
図２は光感知素子および一つのトランジスタを含むＣＩＳピクセル構造（以下‘１トランジスタＣＩＳピクセル構造'と称する）に対する等価回路図である。一つのピクセルを構成する要素が光感知素子２１および一つの伝送トランジスタ２３（または伝送トランジスタ）で構成されるので、等しいピクセル大きさに対して２〜４個のＭＯＳトランジスタを含む構造のピクセルより受光部の面積が大きくすることができるという長所がある。また７０〜８０％に至るフィルファクター（ｆｉｌｌ ｆａｃｔｏｒ）を得ることができる。しかし、信号出力時、ノイズレベルが非常に大きく示し、信号増幅用感知増幅器および信号貯蔵用キャパシタンスがバスラインの端に存在するので、寄生キャパシタンスの影響を多く受けて、結果的に固定パターンノイズが大きい短所がある。
このような一トランジスタＣＩＳピクセル構造の動作は受光部２１に光が入射するようになれば、これによって、ＥＨＰ（ＥｌｅｃＴＲｏｎ−Ｈｏｌｅ Ｐａｉｒ）が生成され、こんなに生成されたＥＨＰ信号電荷はＭＯＳトランジスタ２３のゲート電極バイアスによって出力端に伝達される。
図３Ａおよび図３Ｂは光感知素子および三つのトランジスタを含むＣＩＳピクセル構造（以下‘３トランジスタＣＩＳピクセル構造’という）に対する等価回路図およびピクセルの断面図である。
この構造は１トランジスタＣＩＳピクセル構造が有している寄生キャパシタンスによるノイズを除去するために提案されたものである。この構造は、ピクセル内にソースフォロア（ｓｏｕｒｃｅ ｆｏｌｌｏｗｅｒ）を挿入した構造として、光ダイオード型能動ピクセルセンサＡＰＳともいう。
一つのピクセルが三つのＭＯＳトランジスタ、すなわちリセットトランジスタ３３、センシングトランジスタ３５、および接近トランジスタ３７と一つの光感知手段３１で構成されるので、一つのトランジスタ構造に比べて相対的にフィルファクターが低くて、寄生キャパシタンスによるノイズ除去のために挿入されたソースフォロアのピクセル間スレッショルド電圧非均一性によってノイズが発生するおそれが増加するようになる。
このような３トランジスタＣＩＳピクセル構造の動作原理は次のとおりである。まず、リセットトランジスタ３３（Ｒｅｓｅｔ ＴＲ）がターンオンされながらリセットトランジスタ３３ソースノード電位がＶＤＤになる。このようにすることで、初期化が終わり、この際、参照値（ｒｅｆｅｒｅｎｃｅ ｖａｌｕｅ）を検出するようになる。次に、外部から光感知手段である光ダイオード３１に光が入射するようになれば、ここに比例して信号電荷ＥＨＰが生成される。生成されたＥＨＰ信号電荷によってリセットトランジスタ３３のソースノード（またはセンシングトランジスタ３５のゲートＳＧバイアスノード）の電位が生成された信号電荷の量に比例して変化する。センシングトランジスタ３５のゲートＳＧバイアスが信号電荷量に応じて変わるようになれば、結果的にセンシングトランジスタ３５のソースノード（または接近トランジスタ３７のドレインノード）の電位が変わる。この際、接近トランジスタ３７がターンオン状態になれば、列（ｃｏｌｕｍｎ）の方へデータが出力される。リセットトランジスタ３３がターンオンされながらリセットトランジスタ３３のソースノード電位がＶＤＤになる。このような過程が繰り返される。
図４Ａはトランジスタ光感知素子および４個のトランジスタを含むＣＩＳピクセル構造（以下‘４トランジスタＣＩＳピクセル構造’という）に対する等価回路図であり、図４Ｂは図４Ａの構造の動作を説明するためのピクセルの断面図である。
この構造は、ＣＣＤの出力端とほとんど類似の構造を有しており、４個のトランジスタ、すなわち伝送トランジスタ４３、リセットトランジスタ４５、センシングトランジスタ４７、および接近トランジスタ４９と一つの光感知素子４１で構成されている。この構造の場合、ＣＣＤと同様に出力端をフローティング拡散ノード４４を利用するので、イメージラギングが発生する可能性が高い。また三つのトランジスタ構造と同様にピクセル内に存在するトランジスタのスレッショルド電圧非均一性によってノイズが発生するおそれが高く、単位ピクセル当たりトランジスタの数が相対的に他の構造に比べて多くてフィルファクターが低いという短所がある。
このような４トランジスタＣＩＳピクセル構造の動作は次のとおりである。リセットトランジスタ４５がターンオンされながら出力フローティング拡散ノード４４の電位がＶＤＤになる。この際、参照値（ｒｅｆｅｒｅｎｃｅ ｖａｌｕｅ）を検出するようになる。 外部から受光部である光感知手段４１に光が入射するようになれば、ここに比例してＥＨＰが生成される。生成されたＥＨＰ信号電荷によって伝送ゲート４３のソースノードの電位が生成された信号電荷の量に比例して変化する。伝送トランジスタ４３がターンオンされれば、蓄積された信号電荷はフローティング拡散ノード４４に伝達され、伝達された信号電荷量に比例して出力フローティング拡散ノード４４の電位が変わり、同時にセンシングトランジスタ４７のゲート電極バイアスが変化するようになる。これは結局センシングトランジスタ４７のソースノードの電位の変化をもたらす。この際、接近トランジスタ４９がターンオン状態になれば、列（ｃｏｌｕｍｎ）の方へデータが出力されるようになる。リセットトランジスタ４５がターンオンされながら出力フローティング拡散ノード４４の電位がＶＤＤになる。このような過程が繰り返される。
本発明は以上の多数のＣＩＳピクセル構造で、光感知手段である光ダイオードにはＭＯＳトランジスタが連結されており、光ダイオードに連結されたＭＯＳトランジスタのゲート電極構造は周辺回路領域のキャパシタと類似の構造を示すことを一特徴とする。これによって、ゲート電極に自己整列的な方式で光ダイオードの不純物拡散領域が形成されることが保証されることができる。
すなわち、１トランジスタＣＩＳピクセル構造の場合、伝送トランジスタ２３が、３トランジスタＣＩＳピクセル構造の場合、リセットトランジスタ３３が、４トランジスタＣＩＳピクセル構造の場合、伝送トランジスタ４３が周辺回路領域のキャパシタと類似の構造のゲート電極を有する。
一方、ＣＣＤの場合、光ダイオードに貯蔵された信号電荷を出力するためのトランジスタが周辺回路領域のキャパシタと類似の構造のゲート電極を有する。
図５は本発明による４トランジスタＣＩＳピクセル構造のピクセルアレイ領域の等価回路図である。図５を参照すると、ピクセルアレイ領域５０は行および列に沿って２次元的に配列された複数個のピクセルＰ１１、 Ｐ１２、．．．、Ｐ１ｎ、．．．、Ｐｍ１、 ．．．、およびＰｍｎを含む。ピクセルの各々は光感知素子（ＰＤ； ｐｈｏｔｏｄｅｃｔｉｖｅ ｄｅｖｉｃｅ）を具備する。光感知素子として光ダイオード（ｐｈｏｔｏ ｄｉｏｄｅ）が広く採択される。光ダイオードはＰ型不純物領域およびＮ型不純物領域を有する。光ダイオードに入射光（ｉｎｃｉｄｅｎｔ ｌｉｇｈｔ）が照射されれば、光ダイオードのＰ型不純物領域およびＮ型不純物領域内に各々ホールおよび電子ＥＨＰが生成される。
光感知素子ＰＤに伝送トランジスタ（ＴＴＦ； Ｔｒａｎｓｆｅｒ ｔｒａｎｓｉｓｔｏｒ）、リセットトランジスタ（ＴＲ； ｒｅｓｅｔ ｔｒａｎｓｉｓｔｏｒ）、センシングトランジスタ（ＴＳ； ｓｅｎｓｉｎｇ ｔｒａｎｓｉｓｔｏｒ）および接近トランジスタ（ＴＡ； ａｃｃｅｓｓ ｔｒａｎｓｉｓｔｏｒ）を含むことができる。伝送トランジスタＴＴＦおよびリセットトランジスタＴＲの間の第１ノードＮ１はセンシングトランジスタＴＳのゲート電極に接続される。また、リセットトランジスタＴＲおよびセンシングトランジスタＴＳの間の第２ノードＮ２は電源（ｐｏｗｅｒ ｓｕｐｐｌｙ； ＶＤＤ）に接続される。光感知素子ＰＤがＰ型不純物領域およびＮ型不純物領域を有する光ダイオードであれば、伝送トランジスタ、リセットトランジスタ、センシングトランジスタおよび接近トランジスタは全部ＮＭＯＳトランジスタであることが望ましい。この場合に、光ダイオードのＮ型不純物領域は伝送トランジスタのゲート電極に自己整列的に形成される。すなわち、光ダイオードのＮ型不純物領域は伝送ＮＭＯＳトランジスタのソース領域に該当する。
第１行（ｆｉｒｓｔ ｒｏｗ） 内に配列されたｎ個のピクセル（ｎ−ｎｕｍｂｅｒ ｏｆ ｐｉｘｅｌｓ； Ｐ１１、 Ｐ１２、 ．．． 、 Ｐ１ｎ）は第１行と平行な第１リセットライン（ｆｉｒｓｔ ｒｅｓｅｔ ｌｉｎｅ； ＲＬ１）、第１伝送ライン（ｆｉｒｓｔ ＴＲａｎｓｆｅｒ ｌｉｎｅ；ＴＬ１）および第１ワードライン（ｆｉｒｓｔ ｗｏｒｄ ｌｉｎｅ； ＷＬ１）に接続される。具体的に、第１行内の前記伝送トランジスタＴＴＦのゲート電極は第１伝送ラインＴＬ１に接続され、第１行内のリセットトランジスタＴＲのゲート電極は第１リセットラインＲＬ１に接続される。また、第１行内の接近トランジスタＴＡのゲート電極は第１ワードラインＷＬ１に接続される。これと同様に、第２行内に配列されたｎ個のピクセルＰ２１、・・・ 、Ｐ２ｎは第２リセットラインＲＬ２、第２伝送ラインＴＬ２および第２ワードラインＷＬ２に接続され、ｍ番目の行（ｔｈｅ Ｍｔｈ ｒｏｗ）内に配列されたｎ個のピクセルＰｍ１、．．． 、Ｐｍｎはｍ番目のリセットライン（Ｍｔｈ ｒｅｓｅｔ ｌｉｎｅ； ＲＬｍ）、ｍ番目の伝送ライン（Ｍｔｈ Ｔｒａｎｓｆｅｒ ｌｉｎｅ； ＴＬｍ）およびｍ番目のワードライン（Ｍｔｈ ｗｏｒｄ ｌｉｎｅ； ＷＬｍ）に接続される。
これに加えて、第１列（ｔｈｅ ｆｉｒｓｔ ｃｏｌｕｍｎ）内に配列されたｍ個のピクセル（ｍ−ｎｕｍｂｅｒ ｏｆ ｐｉｘｅｌｓ； Ｐ１１、 Ｐ２１、．．． 、Ｐｍ１）は第１プルダウントランジスタ（ｆｉｒｓｔ ｐｕｌｌ ｄｏｗｎ ｔｒａｎｓｉｓｔｏｒ； ＴＰＤ１）に接続される。具体的に、第１列内の前記接近トランジスタＴＡのソース領域は第１プルダウントランジスタＴＰＤ１のドレイン領域に接続される。これと同様に、第２列内の接近トランジスタＴＡのソース領域は第２プルダウントランジスタＴＰＤ２のドレイン領域に接続され、ｎ番目の列（ｔｈｅ Ｎｔｈ ｃｏｌｕｍｎ）内の接近トランジスタＴＡのソース領域はｎ番目のプルダウントランジスタ（Ｎｔｈ ｐｕｌｌ ｄｏｗｎ ｔｒａｎｓｉｓｔｏｒ； ＴＰＤｎ）のドレイン領域に接続される。プルダウントランジスタＴＰＤ１、 ＴＰＤ２、．．． 、ＴＰＤｎのソース領域およびゲート電極は各々接地端子および選択ライン（ｓｅｌｅｃｔｉｏｎ ｌｉｎｅ； ＳＬ）に接続される。
図５に示したピクセルアレイ領域のすべてのピクセルのデータを出力させる方法を説明する。図５を再び参照すると、複数個のリセットラインＲＬ１、 ．．． ＲＬｍに論理“１”に該当する電圧を印加して前記すべてのリセットトランジスタＴＲをターンオンさせる。その結果、第１ノードＮ１内に残存する電荷が全部除去され、すべてのピクセルが初期化される。続いて、リセットトランジスタＴＲをターンオフさせる。初期化されたピクセルに入射光線が照射されれば、前記光感知素子ＰＤ内に前記入射光線によって電荷が生成される。光感知素子ＰＤが光ダイオードであり、前記伝送トランジスタＴＴＦ、リセットトランジスタＴＲ、センシングトランジスタＴＳおよび接近トランジスタＴＡが光ダイオードのＮ型不純物領域に直列接続されたＮＭＯＳトランジスタの場合に、光ダイオードのＮ型不純物領域内に電子が生成される。
第１行内のピクセルＰ１１、．．． 、Ｐ１ｎのデータを出力させるためには、第１伝送ラインＴＬ１、第１ワードラインＷＬ１および選択ラインＳＬに論理“１”に該当する電圧を印加する。その結果、第１行内の伝送トランジスタＴＴＦおよび接近トランジスタＴＡとともにｎ個のプルダウントランジスタＴＰＤ１、．．．、ＴＰＤｎがターンオンされる。これによって、第１行内の光ダイオードのＮ型不純物領域内の電子はそれに隣接した第１ノードＮ１に伝送され、第１ノードＮ１内に伝送電子の量によってセンシングトランジスタＴＳの駆動能力（ｄｒｉｖａｂｉｌｉｔｉｅｓ）が決められる。結果的に、第１行内のセンシングトランジスタＴＳを通じて流れる第１乃至ｎ番目の電流Ｉ１、．．．、 Ｉｎは各々第１乃至ｎ番目のプルダウントランジスタＴＰＤ１、．．．、ＴＰＤｎを通じて接地端子に流れる。第１乃至ｎ番目の電流Ｉ１、 ．．．、Ｉｎの大きさ（ｍａｇｎｉｔｕｄｅｓ）によってプルダウントランジスタＴＰＤ１、 ．．． 、ＴＰＤｎのドレイン領域に各々第１乃至ｎ番目の出力電圧ＶＯ１、 ．．． 、 ＶＯｎが誘起される。第１乃至ｎ番目の出力電圧ＶＯ１、 ．．． 、 ＶＯｎは各々第１行内の前記第１乃至ｎ番目のピクセルＰ１１、．．． 、Ｐ１ｎのデータに該当する。
これと同様に、第２行内のピクセルＰ２１、．．． 、Ｐ２ｎのデータを出力させるために第２伝送ラインＴＬ２、第２ワードラインＷＬ２および選択ラインＳＬに論理“１”に該当する電圧を印加しなければならないことは自明である。
上述の方法を使用してピクセルアレイ領域５０内のすべてのピクセルのデータを出力させることができる。
図６は図５のピクセルアレイ領域の単一ピクセルを示す平面図であり、図７は図６の Ｉ−Ｉ線に沿って切断した時の半導体基板の断面図である。
図６および図７を参照すると、第１導電型の半導体基板１、例えばＰ型半導体基板の所定領域に素子分離膜３が配置されて各ピクセル領域内に第１および第２活性領域３ａ、３ｂを限定する。第２活性領域３ｂと第１活性領域３ａから延長されるように限定される。図示された活性領域の形状はただ一例に過ぎず、多様な形状を有することができることは当業者に自明である。
第１活性領域３ａに光ダイオードのような光素子ＰＤが形成される。具体的に、第１活性領域３ａに第２導電型の不純物拡散領域７、例えばＮウェル領域７が形成される。これに加えて、第１活性領域３ａの表面に第１導電型の不純物領域５、すなわちＰ型不純物領域が形成される。Ｐ型不純物領域５およびＮ型ウェル領域７は光ダイオードを構成する。第２活性領域３ｂに少なくとも一つのスイッチング素子が配置される。少なくとも一つのスイッチング素子は第２活性領域３ｂに形成された伝送トランジスタ（図５のＴＴＦ）、リセットトランジスタ（図５のＴＲ）、センシングトランジスタ（図５のＴＳ）および接近トランジスタ（図５のＴＡ）を含む。
伝送トランジスタは第２活性領域３ｂの上部を横切る積層ゲート電極ＧＳＰを含み、第１活性領域３ａに隣接するように配置される。接近トランジスタも第２活性領域３ｂの上部を横切る接近ゲート電極ＡＧを含む。リセットトランジスタは積層ゲートパターンＧＳＰおよび接近ゲート電極ＡＧの間の第２活性領域３ｂの上部を横切るリセットゲート電極ＲＧを含み、センシングトランジスタはリセットゲート電極ＲＧおよび接近ゲート電極ＡＧの間の前記第２活性領域３ｂの上部を横切るセンシングゲート電極ＳＧを含む。
本発明でリセットトランジスタ、センシングトランジスタおよび接近トランジスタのゲート電極は全部等しい構造および等しい物質からなる。一方、本発明の伝送トランジスタの積層ゲート電極ＧＳＰは他のトランジスタのゲート電極とは違う構造を示し、相対的に厚い。すなわち、伝送トランジスタの積層ゲート電極ＧＳＰは他のトランジスタのゲート電極と等しい厚さを有し、バイアス電圧が印加される伝送ゲート電極ＴＧおよび前記伝送ゲート電極ＴＧ上に積層されたイオン注入遮断パターンＢＰからなる。イオン注入遮断パターンＢＰは誘電膜パターンＤＰおよび上部電極パターンＴＥＰからなる。イオン注入遮断パターンＢＰの大きさは伝送ゲート電極ＴＧのパターンよりさらに小さい。すなわちイオン注入遮断パターンＢＰによって伝送ゲート電極ＴＧの一部分が露出され、露出された伝送ゲート電極に金属配線が電気的に連結される。望ましく、露出される伝送ゲート電極の一部分は光感知手段ＰＤの向かい側に位置する。すなわち、伝送ゲート電極ＴＧの一側面およびイオン注入遮断パターンＢＰの一側面は垂直に整列され、伝送ゲート電極ＴＧの他側面およびイオン注入遮断パターンＢＰの他側面は階段（ｓｔｅｐ）を形成する。
光ダイオードのＮウェル領域７は伝送トランジスタのソース領域の役割を果たす。また、 ゲート電極ＴＧ、ＲＧ、ＳＧ、ＡＧの間の第２活性領域３ｂはＮ型不純物でドーピングされる。結果的に、伝送トランジスタ、リセットトランジスタ、センシングトランジスタおよび接近トランジスタはＮＭＯＳトランジスタに該当する。
しかし、前記第１導電型および第２導電型は各々Ｎ型およびＰ型でありうる。この場合に、光ダイオードは前記第１活性領域３ａに形成されたＰウェル領域およびＰウェル領域の表面に形成されたＮ型不純物領域で構成され、伝送トランジスタ、リセットトランジスタ、センシングトランジスタおよび接近トランジスタはＰＭＯＳトランジスタに該当する。
以下で説明される実施形態は複雑性を避けるために第１導電型および第２導電型が各々Ｐ型およびＮ型の場合に対してだけ記載する。
伝送ゲート電極ＴＧおよび前記リセットゲート電極ＲＧの間の前記第２活性領域３ｂはフローティング拡散領域（ｆｌｏａｔｉｎｇ ｄｉｆｆｕｓｉｏｎ ｒｅｇｉｏｎ； ＦＤ、図５の Ｎ１）に該当する。また、リセットゲート電極ＲＧおよびセンシングゲート電極ＳＧの間の第２活性領域３ｂはリセット拡散領域（ｒｅｓｅｔ ｄｉｆｆｕｓｉｏｎ ｒｅｇｉｏｎ； ＲＤ、図５のＮ２）に該当する。リセット拡散領域ＲＤは電源ＶＤＤに接続される。
トランジスタが形成された半導体基板１は層間絶縁膜９によって覆われる。フローティング拡散領域ＦＤおよびセンシングゲート電極ＳＧは前記層間絶縁膜９を貫通するコンタクトホールＣＴによって露出される。層間絶縁膜９上に局所配線ＬＩが配置される。局所配線ＬＩはコンタクトホールＣＴを通じてセンシングゲート電極ＳＧをフローティング拡散領域ＦＤに電気的に接続させる。たとえ図示しないが、ゲート電極ＴＧ、 ＲＧ、 ＡＧ およびＮ型不純物拡散領域には適切なバイアス電圧を印加するための金属配線が連結される。
以下では本発明の望ましい実施形態によるＣＩＳ形成方法を図８乃至図１６を参照して詳細に説明する。ここでｐ型の半導体基板を使用し、各ピクセルが４個のトランジスタおよび光感知手段として光ダイオードを含むＣＩＳに対して例示的な観点で説明する。したがって、本発明の思想を逸脱しない範囲内で上述の多様な構造のＣＩＳだけでなくＣＣＤにも本発明が適用されることができることは当業者において自明である。
また、添付の図で図の簡略化およびより良い理解のためにピクセルアレイ領域でただ伝送トランジスタだけおよびリセットトランジスタだけを図示し、センシングトランジスタおよび接近トランジスタの図示は省略した。
また、図面で参照符号“ａ”はピクセルアレイ領域を、参照符号“ｂ”は周辺回路領域を各々示す。周辺回路領域にはＭＯＳトランジスタ、抵抗、キャパシタなどの多数の能動または受動素子が形成され、図の簡略化のためにただＭＯＳトランジスタおよびキャパシタだけを示す。
まず、図８を参照すると、本発明によるＣＩＳ形成方法は、まずＰ型半導体基板１０１を準備する。半導体基板１０１は通常の方法で、例えば チョクラルスキー （Ｃｚｏｃｈｒａｌｓｋｉ）方法で形成された単結晶シリコンインゴットを切断した後、Ｐ型不純物をドーピングさせることによって用意することができる。
通常の素子分離工程を使用して半導体基板１０１に素子分離工程を通じて活性領域を限定する素子分離膜１０２を形成する。素子分離工程で例えば、浅いトレンチ隔離技術が使われることができる。続いて、ゲート酸化膜１０３、第１導電膜１０５、誘電膜１０７、および第２導電膜１０９を順次に形成する。ゲート酸化膜１０３は例えば、熱酸化工程で形成される。
第１導電膜１０５はピクセルアレイ領域ａでは各ピクセルを構成するトランジスタのゲート電極として使用される。また周辺回路領域ｂの第１導電膜１０５はトランジスタのゲート電極として使用され、キャパシタの下部電極として使用される。例えば、第１導電膜１０５はポリシリコンで形成される。
誘電膜１０７は周辺回路領域ｂに形成されるキャパシタの誘電膜として使用され、高い誘電率を有する膜、例えば、酸化膜−窒化膜−酸化膜が順次に積層された多層膜で形成されることができる。
第２導電膜１０９は周辺回路領域ｂに形成されるキャパシタの上部電極として使用される。また第２導電膜１０９はピクセルアレイ領域ａではイオン注入遮断パターンとして使用される。すなわち、第２導電膜１０９はピクセルアレイ領域ａで光感知素子に隣接したトランジスタ、本実施形態では伝送トランジスタの伝送ゲート電極上に残存してイオン注入遮断パターンとして使用される。第２導電膜１０９は例えば、ポリシリコンで形成されることができる。第２導電膜１０９上に保護膜１０８を形成する。保護膜１０８は後続第１導電膜１０５をパターニングする工程で第２導電膜１０９がエッチングされることを防止する。例えば、保護膜１０８は第１導電膜１０５に対してエッチング選択比を有する物質で形成され、シリコン窒化膜、タングステンなどで形成されることができる。
次に、図９を参照すると、保護膜１０８上にエッチング第１マスクパターン１１１ａ、１１１ｂを形成する。ピクセルアレイ領域ａ上の第１エッチングマスクパターン１１１ａはイオン注入遮断パターンを定義するためのことであり、周辺回路領域ｂ上の第１エッチングマスクパターン１１１ｂはキャパシタ上部電極を定義するためのことである。第１エッチングマスクパターン１１１ａ、１１１ｂはよく知られたようにフォトリソグラフィ工程によって形成されることができる。
次に、図１０を参照すると、第１導電膜１０５が露出されるまで第１エッチングマスクパターン１１１ａ、１１１ｂによって露出された保護膜、第２導電膜および誘電膜を除去してピクセルアレイ領域ａには誘電膜パターン１０７ａおよび第２導電膜パターン１０９ａからなるイオン注入防止パターン１１０を、周辺回路領域ｂには上部電極パターン１０９ｂおよび誘電膜パターン１０７ｂを形成する。イオン注入防止パターン１１０の上部は保護膜パターン１０８ａによって覆われる。イオン注入防止パターン１１０は両側面１１０Ｌ、１１０Ｒを具備し、一側面１１０Ｌは光感知素子に隣接した側面であり、他側面１１０Ｒは光感知素子向かい側にある側面である。
後続工程で第１エッチングマスクパターン１１１ａ、１１１ｂを除去した後、各種トランジスタのゲート電極およびキャパシタの下部電極を形成するための工程を進行する。すなわち、図１１を参照すると、第２エッチングマスクパターン１１３ａ、１１３ａ'、１１３ｂ、１１３ｂ'を形成する。第２エッチングマスクパターン１１３ａ、１１３ａ'、１１３ｂ'はトランジスタのゲート電極を限定し、第２エッチングマスクパターン１１３ｂはキャパシタ下部電極を限定する。具体的に、第２エッチングマスクパターン１１３ａは伝送トランジスタの伝送ゲートを定義し、イオン注入遮断パターン１１０の一部分を覆う。すなわち、第２エッチングマスクパターン１１３ａはイオン注入防止パターン１１０の一側面１１０Ｌを露出させ、他側面１１０Ｒ外の第１導電膜の一部分を覆う。第２エッチングマスクパターン１１３ａ'はリセットトランジスタのゲート電極を、 第２エッチングマスクパターン１１３ｂ'は周辺回路領域のトランジスタのゲート電極を各々限定する。第２エッチングマスクパターン１１３ｂはキャパシタの下部電極を限定し、上部電極パターン１１３ｂおよび上部電極パターン１１３ｂ外の第１導電膜の一部分を覆う。第２エッチングマスクパターン１１３ａ、１１３ａ'、１１３ｂ、１１３ｂ' も第１エッチングマスクパターンと等しい方法を通じて形成される。
次に、図１２を参照すると、第２エッチングマスクパターン１１３ａ、１１３ａ'、１１３ｂ、１１３ｂ' および保護膜パターン１０８ａをエッチングマスクとして使用して露出された第１導電膜をエッチングしてゲート電極１０５ａ、１０５ａ'、１０５ｂ' および下部電極パターン１０５ｂを形成する。これによって、ピクセルアレイ領域ａの伝送トランジスタは伝送ゲート１０５ａ およびイオン注入遮断パターン１１０が積層された積層ゲート電極１１５ａを具備する。周辺回路領域ｂの下部電極パターン１０５ｂ、誘電膜パターン１０７ｂおよび上部電極パターン１０９ｂはキャパシタ１１５ｂを構成する。
伝送ゲート電極１０５ａの一側面１０５Lはイオン注入遮断パターン１１０の一側面１１０Ｌと垂直に整列され、伝送ゲート電極１０５ａの他側面１０５Ｒはイオン注入遮断パターン１１０の他側面１１０Ｒと垂直に整列されない。すなわち、イオン注入遮断パターン１１０の大きさは伝送ゲート電極１０５ａの大きさより小さく、イオン注入遮断パターン１１０は伝送ゲート電極１０５ａの一部分を覆い、一部分１０５ａsを露出させる。後述するが、伝送ゲート電極１０５ａの露出された部分１０５ａsにバイアス電圧を印加するための金属配線が電気的に接続する。
次に、光感知素子を形成するためのイオン注入工程を進行し、ここに対しては図１３および図１４を参照して説明する。まず、図１３を参照すると、ピクセルアレイ領域ａの光感知素子が形成される領域（図６および図７の３ａ参照）を露出させる第１イオン注入マスク１１７を形成する。第１イオン注入マスクパターン１１７はよく知られたフォトリソグラフィ工程などで形成されることができる。第１イオン注入マスクパターン１１７は光感知素子が形成される領域を除いた他の半導体基板を覆う。本発明によると、イオン注入遮断パターン１１０によって第１イオン注入マスクパターン１１７がイオン注入遮断パターン１１０の一部分を露出させるように形成されてもよい。また第１イオン注入マスク１１７がイオン注入遮断パターン１１０を露出させる程度が毎工程ごと差があってもよい。これは第１イオン注入マスクパターン１１７形成のためのフォトリソグラフィ工程の誤整列許容度（ｍｉｓａｌｉｇｎｍｅｎｔ ｍａｒｇｉｎ）が大きいというのを意味する。しかし、図１に示したように、イオン注入遮断パターンがなければ、イオン注入マスクは伝送ゲートを露出させてはいけず、また露出させても、毎工程で等しく露出させなければならない。
第１イオン注入マスクパターン１１７を形成した後、光ダイオード形成のためのＮ型不純物イオン１１９を注入した後、熱処理工程を進行してピクセルアレイ領域ａの基板１０１にＮウェル領域１２１を形成する。Ｎウェル領域１２１は伝送トランジスタの伝送ゲート１０５ａの一側面１０５Ｌに自己整列的な方式で形成される。
次に、図１４を参照すると、第２イオン注入マスクパターン１２３を形成した後光ダイオード形成のためにＰ型不純物イオン１２５を注入した後熱処理工程を進行してＮウェル領域１２１内にＰ型不純物拡散領域１２７を形成する。これによって、光ダイオード１２９が形成される。第２イオン注入マスクパターン１２３はＮウェル領域１２１を露出させるように形成される。
後続工程でトランジスタのソース／ドレイン形成のためのイオン注入工程を進行する。図１５を参照すると、ゲート電極の側面にスペーサ１３０を形成した後、光ダイオード１２９、キャパシタ１１５ｂを覆う第２イオン注入マスク１３１を形成した後Ｎ型不純物イオンを注入し、熱処理工程を進行してゲート電極の間の半導体基板にＮ型不純物拡散領域１３５Ｓ／Ｄを形成する。これらＮ型不純物拡散領域１３５Ｓ／ＤはＮ型ウェル領域１２１より浅く形成される。
前記スペーサ１３０は後続工程で形成される層間絶縁膜（図１６の参照番号１３７）に対してエッチング選択比を有する物質で形成されることが望ましく、例えば、シリコン窒化膜で形成される。
伝送ゲート電極１０５ａおよびリセットゲート電極１０５ｂの間のＮ型不純物拡散領域１３５Ｓ／Ｄはフローティング拡散領域として光ダイオード１２９で形成された信号電荷が一時的に貯蔵される領域である。
後続工程で各種ゲート電極およびソース／ドレイン領域に適切なバイアス電圧を印加するための相互連結および配線工程を進行する。図１６を参照すると、第３イオン注入マスクパターン１３１を除去した後層間絶縁膜１３７を形成する。層間絶縁膜１３７は例えば、酸化膜系列の絶縁膜で形成される。層間絶縁膜１３７をパターニングしてコンタクトホールを形成した後導電膜を形成してパターニングして各種ゲート電極およびソース／ドレイン領域に適切なバイアス電圧を印加するための各種金属配線を形成する。これら金属配線は示さない。
また、図１６を参照すると、伝送ゲート電極およびリセットゲート電極の間のフローティング拡散領域ＦＤとセンシングトランジスタのゲート電極を互いに連結するための金属配線１３９が形成される。
ゲート電極に電気的に連結された金属配線が形成される。伝送ゲート電極の露出された領域１０５ａに電気的に連結される伝送ライン１４１（図５のＴＬ）が、リセットトランジスタのゲート電極に電気的に連結されるリセットライン（図５のＲＬ）、接近トランジスタのゲート電極に電気的に連結されるワードライン（図５のＷＬ）が形成される。
以上で説明した本発明の４個のトランジスタ構造のＣＩＳ形成方法で伝送ゲート１０５ａとイオン注入遮断パターン１１０の大きさが互いに異なったが、工程によっては等しく形成されることもできる。この場合、伝送ゲート電極に連結される伝送ライン形成工程でコンタクトホールが層間絶縁膜だけではなく、イオン注入遮断パターンをくぐって形成される。またこの場合、必要にしたがってコンタクトホールを形成した後、コンタクトホール内壁に側壁スペーサを形成することもできる。
同様に、伝送トランジスタだけではなく、リセットトランジスタ、センシングトランジスタおよび接近トレンジストド伝送トランジスタと等しい構造で形成されることができる。 この場合、これらゲート電極に連結される金属ラインＲＬ、ＴＬ、ＷＬ形成工程でコンタクトホールが層間絶縁膜だけではなくイオン注入遮断パターンをくぐって形成される。
上述した方法が、例えば、三つのトランジスタ構造のＣＩＳに適用される場合、リセットトランジスタ（図３の参照番号３３）のゲート電極が上述のようにゲート電極およびイオン注入遮断パターンからなる積層ゲートパターンを示す。
一方、ＣＣＤに適用される場合、光感知素子に貯蔵された電荷をフローティング拡散領域に出力するためのトランジスタのゲート電極が上述のような積層ゲートパターンを示す。
今まで、本発明に対してその望ましい実施形態野を中心によく見た。本発明が属する技術分野で通常の知識を持った者は本発明が本発明の本質的な特性から逸脱しない範囲で変形された形態に実現されることができることを理解することができるであろう。
したがって、本開示された実施形態は限定的な観点ではなく、説明的な観点で考慮されなければならない。本発明の範囲は上述の説明ではなく、特許請求の範囲に示しており、それと同等な範囲内にあるすべての差異は本発明に含まれたこととして解釈されなければならないであろう。
ＣＩＳ製造工程で光ダイオードを形成するための不純物イオン注入工程を説明するためのピクセルアレイ領域のピクセルを示す断面図である。 光感知素子および一つのトランジスタを含むＣＩＳピクセル構造に対する等価回路図である。 光感知素子および三つのトランジスタを含むＣＩＳピクセル構造に対する等価回図である。 光感知素子および三つのトランジスタを含むＣＩＳピクセル構造に対するピクセルの断面図である。 トランジスタ光感知素子および４個のトランジスタを含むＣＩＳピクセル構造に対する等価回路図である。 図４Ａの構造の動作を説明するためのピクセルの断面図である。 本発明による４個のトランジスタ構造のＣＩＳのピクセルアレイ領域の等価回路図である。 図５のピクセルアレイ領域の単一ピクセルを示す平面図である。 図６のＩ−Ｉ線に沿って切断した時の半導体基板の断面図である。 本発明の望ましい実施形態によるＣＩＳ形成方法を説明するための主要工程段階での半導体基板の断面図である。 本発明の望ましい実施形態によるＣＩＳ形成方法を説明するための主要工程段階での半導体基板の断面図である。 本発明の望ましい実施形態によるＣＩＳ形成方法を説明するための主要工程段階での半導体基板の断面図である。 本発明の望ましい実施形態によるＣＩＳ形成方法を説明するための主要工程段階での半導体基板の断面図である。 本発明の望ましい実施形態によるＣＩＳ形成方法を説明するための主要工程段階での半導体基板の断面図である。 本発明の望ましい実施形態によるＣＩＳ形成方法を説明するための主要工程段階での半導体基板の断面図である。 本発明の望ましい実施形態によるＣＩＳ形成方法を説明するための主要工程段階での半導体基板の断面図である。 本発明の望ましい実施形態によるＣＩＳ形成方法を説明するための主要工程段階での半導体基板の断面図である。 本発明の望ましい実施形態によるＣＩＳ形成方法を説明するための主要工程段階での半導体基板の断面図である。

Claims (37)

  1. 光感知素子と、
    前記光感知素子に貯蔵された電荷を出力するための、前記光感知素子に連結された少なくとも一つのトランジスタを含み、
    前記光感知素子に直接連結されたトランジスタはゲート電極パターンおよび前記ゲート電極パターン上に配置されたイオン注入遮断パターンを含むことを特徴とするイメージセンサ。
  2. 前記イオン注入遮断パターンは前記ゲート電極パターンの一部分を覆い、前記光感知素子に隣接した側の前記イオン注入遮断パターンの一側面は前記光感知素子に隣接した側の前記ゲート電極パターンの一側面に垂直に整列されることを特徴とする請求項１に記載のイメージセンサ。
  3. 前記イオン注入遮断パターンは順に積層された誘電膜パターンおよび導電膜パターンを含むことを特徴とする請求項２に記載のイメージセンサ。
  4. 前記イオン注入遮断パターン外側に露出されたゲート電極パターン領域に金属配線が電気的に連結されることを特徴とする請求項３に記載のイメージセンサ。
  5. 前記光感知素子は第１導電型の半導体基板に形成された第２導電型の第１不純物拡散領域および前記第２導電型の第１不純物拡散領域内に形成された第１導電型の不純物拡散領域を含む光ダイオードであり、
    前記光感知素子に直接連結されたトランジスタは前記光感知素子の向かい側のゲート電極パターンの他側面の外側の半導体基板に形成された第２導電型の第２不純物拡散領域を含むことを特徴とする請求項３または４に記載のイメージセンサ。
  6. 前記光感知素子は第１導電型の半導体基板に形成された第２導電型の第１不純物拡散領域および前記第２導電型の第１不純物拡散領域内に形成された第１導電型の不純物拡散領域を含む光ダイオードであり、
    前記少なくとも一つのトランジスタは前記光感知素子に直列接続された伝送トランジスタ、リセットトランジスタ、センシングトランジスタおよび接近トランジスタを含み、
    前記各トランジスタのゲート電極パターンの間の半導体基板内には第２導電型の第３不純物拡散領域が位置し、
    前記センシングトランジスタのゲート電極パターンは前記伝送トランジスタおよび前記リセットトランジスタの間の第２導電型の第３不純物拡散領域に電気的に接続されることを特徴とする請求項３または４に記載のイメージセンサ。
  7. 前記ゲート電極パターンおよび前記導電膜パターンは等しい物質であり、前記誘電膜パターンは酸化膜−窒化膜−酸化膜が順に積層された構造であることを特徴とする請求項３または４に記載のイメージセンサ。
  8. 前記半導体基板上に形成されたキャパシタをさらに含み、
    前記キャパシタは前記ゲートパターン、前記誘電膜パターンおよび前記導電膜パターンが順に積層されてなされることを特徴とする請求項３に記載のイメージセンサ。
  9. 前記イオン注入遮断パターンは前記ゲート電極パターンよりサイズが小さくて光感知素子に隣接しないゲート電極パターンの一部分を露出させることを特徴とする請求項１に記載のイメージセンサ。
  10. 第１導電型の半導体基板に形成された第２導電型の第１不純物拡散領域および前記第２導電型の第１不純物拡散領域内に形成された第１導電型の不純物拡散領域を含む光ダイオードと、
    前記光ダイオードに直接連結されたトランジスタとを含み、
    前記トランジスタは前記第２導電型の第１不純物拡散領域に隣接した積層ゲートパターンおよび前記第２導電型の第１不純物拡散領域の向かい側の前記積層ゲートパターンの外側の半導体基板に形成された第２導電型の第２不純物拡散領域を含み、
    前記積層ゲートパターンは前記半導体基板上にゲート絶縁膜を間に置いて順に形成されたゲート電極パターン、誘電膜パターンおよび導電膜パターンを含むことを特徴とするイメージセンサ。
  11. 前記誘電膜パターンおよび導電膜パターンは前記ゲート電極パターンの一部分を覆い、前記光ダイオードに隣接した側の前記導電膜パターンの一側面は前記光ダイオードに隣接した側の前記ゲート電極パターンの一側面に垂直に整列されることを特徴とする請求項１０に記載のイメージセンサ。
  12. 前記導電膜パターンの外側の露出されたゲート電極パターン領域にコンタクトプラグを通じて電気的に連結される金属配線をさらに含むことを特徴とする請求項１１に記載のイメージセンサ。
  13. 前記半導体基板上に形成されたキャパシタをさらに含み、
    前記キャパシタは前記ゲート電極パターン、前記誘電膜パターンおよび前記導電膜パターンが順に積層されてなされることを特徴とする請求項１０に記載のイメージセンサ。
  14. 光感知素子に貯蔵された電荷を移送するための伝送トランジスタにおいて、
    前記伝送トランジスタはバイアス電圧が印加されるゲート電極パターンおよび前記ゲートパターン上に積層された誘電膜パターンおよび導電膜パターンを含み、
    前記導電膜パターンおよび誘電膜パターンは前記ゲート電極パターンよりサイズが小さく、前記光感知素子に隣接した側のゲート電極パターンの一側面と導電膜パターンの一側面が互いに垂直に整列されることを特徴とするイメージセンサの伝送トランジスタ。
  15. 前記導電膜パターンの外側の露出されたゲート電極パターン領域にコンタクトプラグを通じて前記トランジスタにバイアスを印加するための金属配線が電気的に連結されることを特徴とする請求項１４に記載のイメージセンサの伝送トランジスタ。
  16. 半導体基板のピクセルアレイ領域に形成された光感知素子および前記光感知素子に連結されて前記光感知素子に貯蔵された電荷を伝送るための伝送トランジスタと、
    前記半導体基板の周辺領域に形成されたキャパシタとを含み、
    前記伝送トランジスタのゲートおよび前記キャパシタは各々第１導電膜パターン、誘電膜パターンおよび第２導電膜パターンからなり、
    前記光感知素子に隣接した側の前記伝送トランジスタの第１導電膜パターンの一側面と第２導電膜パターンの一側面が垂直に整列されるように前記ゲートの第２導電膜パターンは前記ゲートの第１導電膜パターンの一部分を覆うことを特徴とするイメージセンサ。
  17. 前記伝送トランジスタの第２導電膜パターンによって露出された第１導電膜パターン領域にコンタクトプラグを通じて電気的に連結された金属配線を通じてバイアス電圧が印加されることを特徴とする請求項１６に記載のイメージセンサ。
  18. 前記伝送トランジスタは前記光感知素子に貯蔵された電荷を前記光感知素子向かい側の前記伝送トランジスタ外側の半導体基板のフローティング拡散領域に移送し、
    前記伝送トランジスタに連結されて前記フローティング拡散領域をリセットさせるためのリセットトランジスタと、
    前記フローティング拡散領域の貯蔵電荷をセンシングするセンシングトランジスタと、
    前記センシングトランジスタの出力を選択する接近トランジスタとをさらに含むことを特徴とする請求項１６または１７に記載のイメージセンサ。
  19. 前記リセットトランジスタ、前記センシングトランジスタおよび前記接近トランジスタのゲートは前記伝送トランジスタの第１導電膜パターンからなることを特徴とする請求項１８に記載のイメージセンサ。
  20. 半導体基板上にゲート酸化膜、第１導電膜、誘電膜、および第２導電膜を順に形成し、
    前記第２導電膜および前記誘電膜をパターニングして側面が定義されたイオン注入遮断パターンを形成し、
    前記第１導電膜をパターニングして前記イオン注入遮断パターンより大きく、側面が定義されたゲート電極パターンを形成し、前記ゲート電極の一側面および前記イオン注入遮断パターンの一側面は垂直に整列するように前記第１導電膜をパターニングし、
    前記イオン注入遮断パターンおよびゲート電極パターンの一側面に接した半導体基板に第２導電型の第１不純物拡散領域を形成し、
    前記第２導電型の第１不純物拡散領域内に第１導電型の不純物拡散領域を形成し、
    前記ゲート電極パターンの他側面に接した半導体基板に第２導電型の第２不純物拡散領域を形成することを含むことを特徴とするイメージセンサ形成方法。
  21. 層間絶縁膜を形成し、
    前記層間絶縁膜を貫通して前記イオン注入遮断パターンの他側面に露出されたゲート電極パターンの上部面に電気的に連結された金属配線を形成することをさらに含むことを特徴とする請求項２０に記載のイメージセンサ形成方法。
  22. 前記第２導電膜および前記誘電膜をパターニングして側面が定義されたイオン注入遮断パターンを形成することは、
    前記第２導電膜上に保護膜を形成し、
    前記保護膜上に第１エッチングマスクパターンを形成し、
    前記第１導電膜が露出されるまで前記エッチングマスクパターン外側の保護膜、第２導電膜および誘電膜をエッチングし、
    前記第１エッチングマスクパターンを除去することを含んでなされることを特徴とする請求項２０に記載のイメージセンサ形成方法。
  23. 前記第１導電膜をパターニングして側面が定義されたゲート電極パターンを形成することは、
    前記イオン注入遮断パターンの上部面の一部分および前記イオン注入遮断パターンの他側面の外側の第２導電膜の一部分を覆う第２エッチングマスクパターンを形成し、
    前記第２エッチングマスクパターンおよび前記保護膜をエッチングマスクとして使用して露出された第２導電膜をエッチングし、
    前記第２エッチングマスクパターンを除去することを含んでなされることを特徴とする請求項２２に記載のイメージセンサ形成方法。
  24. 前記第２導電型の第１不純物拡散領域を形成することは、
    少なくとも前記ゲート電極パターンを覆うように第１イオン注入マスクを形成し、
    前記第１イオン注入マスクを使用して前記ゲート電極パターンの一側面に隣接した半導体基板に第２導電型の不純物イオンを注入し、
    前記第１イオン注入マスクを除去することを含んでなされることを特徴とする請求項２３に記載のイメージセンサ形成方法。
  25. 前記第１導電型の不純物拡散領域を形成することは、
    前記第２導電型の第１不純物拡散領域を露出させるように第２イオン注入マスクを形成し、
    前記第２イオン注入マスクを使用して前記第２導電型の第１不純物拡散領域に第１導電型の不純物イオンを注入し、
    前記第２イオン注入マスクを除去することを含んでなされることを特徴とする請求項２３に記載のイメージセンサ形成方法。
  26. 前記第２導電型の第２不純物拡散領域を形成することは、
    少なくとも前記第２導電型の第１不純物拡散領域および前記第１導電型の不純物拡散領域を覆うように第３イオン注入マスクを形成し、
    前記第３イオン注入マスクを使って前記ゲート電極パターンの他側面に隣接した半導体基板に第２導電型の不純物イオンを注入し、
    前記第３イオン注入マスクを除去することを含んでなされることを特徴とする請求項２３に記載のイメージセンサ形成方法。
  27. 前記第２導電膜および前記誘電膜をパターニングして側面が定義されたイオン注入遮断パターンを形成する時に、同時に前記イオン注入遮断パターンから離隔された上部電極パターンおよび誘電膜パターンを形成し、
    前記第１導電膜をパターニングして側面が定義されたゲート電極パターンを形成する時に、同時に前記上部電極パターンおよび誘電膜パターンの下に整列された下部電極パターンを形成することを特徴とする請求項２３に記載のイメージセンサ形成方法。
  28. 前記第１導電膜をパターニングして側面が定義されたゲート電極を形成する時に、同時に前記ゲート電極パターンおよび前記下部電極パターンから離隔された複数個のゲート電極パターンを形成し、
    前記第２導電型の第２不純物拡散領域を形成する時に、同時に前記複数個のゲート電極パターンの間の半導体基板に第２導電型の第３不純物拡散領域が形成されることを特徴とする請求項２７に記載のイメージセンサ形成方法。
  29. 前記第２導電型の第１不純物拡散領域は前記第２導電型の第２不純物拡散領域よりさらに深く形成されることを特徴とする請求項２３に記載のイメージセンサ形成方法。
  30. ピクセルアレイ領域および周辺領域が定義された半導体基板にゲート酸化膜、第１導電膜、誘電膜、第２導電膜を順に形成し、
    前記第２導電膜および前記誘電膜をパターニングして前記ピクセルアレイ領域には側面が定義された第２導電膜パターンおよび誘電膜パターンからなるイオン注入遮断パターンを形成し、前記周辺回路領域には上部電極パターンおよび誘電膜パターンを形成し、
    前記第１導電膜をパターニングして前記ピクセルアレイ領域には側面が定義されたゲート電極パターンを前記周辺回路領域には下部電極パターンを形成し、前記下部電極パターンは前記第２導電膜パターンよりさらに大きく、前記第２導電膜パターンの一側面および前記ゲート電極パターンの一側面が垂直に整列されるように前記第１導電膜をパターニングし、
    前記イオン注入遮断パターンおよびゲート電極パターンの一側面に接した半導体基板に第２導電型の第１不純物拡散領域を形成し、
    前記第２導電型の第１不純物拡散領域内に第１導電型の不純物拡散領域を形成し、
    前記ゲート電極パターンの他側面に接した半導体基板に第２導電型の第２不純物拡散領域を形成することを含むことを特徴とするイメージセンサ形成方法。
  31. 前記第１導電膜をパターニングして前記ピクセルアレイ領域には側面が定義されたゲート電極を、前記周辺回路領域には下部電極パターンを形成する時に、前記ピクセルアレイ領域および前記周辺回路領域に各々第１複数個のゲート電極パターンおよび第２複数個のゲート電極パターンをさらに形成することを特徴とする請求項３０に記載のイメージセンサ形成方法。
  32. 層間絶縁膜を形成し、
    前記層間絶縁膜を貫通して前記イオン注入遮断パターンの他側面に露出されたゲート電極パターン上部面に電気的に連結された金属配線を形成することをさらに含むことを特徴とする請求項３１に記載のイメージセンサ形成方法。
  33. 前記第２導電膜および誘電膜をパターニングすることは、
    前記第２導電膜上に保護膜を形成し、
    前記保護膜上に第１エッチングマスクパターンを形成し、
    前記第１導電膜が露出されるまで前記エッチングマスクパターンの外側の保護膜、第２導電膜および誘電膜をエッチングし、
    前記第１エッチングマスクパターンを除去することを含んでなされることを特徴とする請求項３０に記載のイメージセンサ形成方法。
  34. 前記第１導電膜をパターニングすることは、
    前記イオン注入遮断パターンの上部面の一部を露出させ、前記イオン注入遮断パターンの他側面の外側の第２導電膜を覆い、前記上部電極パターンおよびその外側の第１導電膜の一部を覆う第２エッチングマスクパターンを形成し、
    前記第２エッチングマスクパターン、前記イオン注入遮断パターンおよび保護膜をエッチングマスクとして使用して露出された第１導電膜をエッチングすることを含んでなされることを特徴とする請求項３０に記載のイメージセンサ形成方法。
  35. 前記第２導電型の第１不純物拡散領域を形成することは、
    前記ゲート電極パターンの一側面に隣接した半導体基板を露出させるように第１イオン注入マスクを形成し、
    前記第１イオン注入マスクを使って前記ゲート電極パターンの一側面に隣接した半導体基板に第２導電型の不純物イオンを注入し、
    前記第１イオン注入マスクを除去することを含んでなされることを特徴とする請求項３０に記載のイメージセンサ形成方法。
  36. 前記第１導電型の不純物拡散領域を形成することは、
    前記第２導電型の第１不純物拡散領域を露出させるように第２イオン注入マスクを形成し、
    前記第２イオン注入マスクを使って前記第２導電型の第１不純物拡散領域に第１導電型の不純物イオンを注入し、
    前記第２イオン注入マスクを除去することを含んでなされることを特徴とする請求項３０に記載のイメージセンサ形成方法。
  37. 前記第２導電型の第２不純物拡散領域を形成することは、
    前記第２導電型の第１不純物拡散領域および前記第１導電型の不純物拡散領域を覆うように第２イオン注入マスクを形成し、
    前記第２イオン注入マスク、前記ゲート電極、前記第１および第２複数個のゲート電極パターンをイオン注入遮断膜として使用して前記ゲート電極パターンの他側面に隣接した半導体基板および前記第１および第２複数個のゲート電極パターンの間の半導体基板に第２導電型の不純物イオンを注入し、
    前記第２イオン注入マスクを除去することを含んでなされることを特徴とする請求項３０に記載のイメージセンサ形成方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110062981A (ko) * 2009-12-04 2011-06-10 삼성전자주식회사 이미지 센서
US8420432B2 (en) 2010-10-22 2013-04-16 Samsung Electronics Co., Ltd. Method of forming semiconductor device

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100614650B1 (ko) * 2004-09-16 2006-08-22 삼성전자주식회사 이미지 센서 및 그 형성 방법
JP4416668B2 (ja) * 2005-01-14 2010-02-17 キヤノン株式会社 固体撮像装置、その制御方法及びカメラ
KR100752655B1 (ko) * 2006-02-15 2007-08-29 삼성전자주식회사 이미지센서 및 그 제조 방법
US7923801B2 (en) 2007-04-18 2011-04-12 Invisage Technologies, Inc. Materials, systems and methods for optoelectronic devices
US20100044676A1 (en) 2008-04-18 2010-02-25 Invisage Technologies, Inc. Photodetectors and Photovoltaics Based on Semiconductor Nanocrystals
US8203195B2 (en) 2008-04-18 2012-06-19 Invisage Technologies, Inc. Materials, fabrication equipment, and methods for stable, sensitive photodetectors and image sensors made therefrom
KR20100078112A (ko) * 2008-12-30 2010-07-08 주식회사 동부하이텍 이미지센서 및 그 제조방법
WO2011156507A1 (en) 2010-06-08 2011-12-15 Edward Hartley Sargent Stable, sensitive photodetectors and image sensors including circuits, processes, and materials for enhanced imaging performance
KR101280261B1 (ko) 2011-09-16 2013-07-08 주식회사 동부하이텍 이미지센서 및 이미지센서 제조 방법
US9012966B2 (en) * 2012-11-21 2015-04-21 Qualcomm Incorporated Capacitor using middle of line (MOL) conductive layers
US9425343B2 (en) * 2013-09-03 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanisms for forming image sensor device
US9941316B2 (en) 2014-06-10 2018-04-10 Invisage Technologies, Inc. Multi-terminal optoelectronic devices for light detection
CN107463867B (zh) * 2016-06-03 2021-01-01 上海丽恒光微电子科技有限公司 传感器及其制备方法
US11121162B2 (en) * 2019-05-07 2021-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Light pipe structure with high quantum efficiency
JP7279888B2 (ja) * 2019-09-27 2023-05-23 住友電工デバイス・イノベーション株式会社 光半導体装置及び光半導体装置の製造方法
US11585835B2 (en) * 2021-01-15 2023-02-21 Red Lion Controls, Inc. System of determining the sequence and positioning of pluggable modules

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05283669A (ja) * 1992-03-31 1993-10-29 Toshiba Corp 固体撮像装置及びその製造方法
JPH07283385A (ja) * 1994-04-04 1995-10-27 Sony Corp 半導体装置及びその製造方法
JP2000349273A (ja) * 1999-06-02 2000-12-15 Sony Corp Ｃｃｄ受光素子
JP2002246580A (ja) * 2001-02-16 2002-08-30 Sharp Corp イメージセンサおよびその製造方法
JP2003188367A (ja) * 2001-12-14 2003-07-04 Toshiba Corp 固体撮像装置
JP2004095636A (ja) * 2002-08-29 2004-03-25 Fujitsu Ltd 半導体装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5903021A (en) * 1997-01-17 1999-05-11 Eastman Kodak Company Partially pinned photodiode for solid state image sensors
US6127697A (en) * 1997-11-14 2000-10-03 Eastman Kodak Company CMOS image sensor
KR100477788B1 (ko) * 1999-12-28 2005-03-22 매그나칩 반도체 유한회사 커패시터가 접속된 포토다이오드를 갖는 씨모스이미지센서 및 그 제조방법
US6194258B1 (en) * 2000-01-18 2001-02-27 Taiwan Semiconductor Manufacturing Company Method of forming an image sensor cell and a CMOS logic circuit device
JP3782297B2 (ja) 2000-03-28 2006-06-07 株式会社東芝 固体撮像装置及びその製造方法
KR20020003623A (ko) * 2000-06-21 2002-01-15 박종섭 듀얼 티타늄 폴리사이드 게이트를 갖는 씨모스 소자의제조방법
KR20020057285A (ko) 2000-12-30 2002-07-11 박종섭 3차원 구조의 집광수단을 구비하는 이미지 센서 및 그제조 방법
KR100494030B1 (ko) * 2002-01-10 2005-06-10 매그나칩 반도체 유한회사 이미지센서 및 그 제조 방법
KR100873815B1 (ko) 2002-07-06 2008-12-11 매그나칩 반도체 유한회사 이미지센서 제조방법
KR100479208B1 (ko) * 2002-10-23 2005-03-28 매그나칩 반도체 유한회사 살리사이드 공정을 이용한 이미지센서의 제조 방법
JP3840214B2 (ja) * 2003-01-06 2006-11-01 キヤノン株式会社 光電変換装置及び光電変換装置の製造方法及び同光電変換装置を用いたカメラ
US6730899B1 (en) * 2003-01-10 2004-05-04 Eastman Kodak Company Reduced dark current for CMOS image sensors
US7250647B2 (en) * 2003-07-03 2007-07-31 Micron Technology, Inc. Asymmetrical transistor for imager device
KR100558529B1 (ko) * 2003-09-23 2006-03-10 동부아남반도체 주식회사 씨모스 이미지 센서 및 그 제조 방법
KR100614650B1 (ko) * 2004-09-16 2006-08-22 삼성전자주식회사 이미지 센서 및 그 형성 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05283669A (ja) * 1992-03-31 1993-10-29 Toshiba Corp 固体撮像装置及びその製造方法
JPH07283385A (ja) * 1994-04-04 1995-10-27 Sony Corp 半導体装置及びその製造方法
JP2000349273A (ja) * 1999-06-02 2000-12-15 Sony Corp Ｃｃｄ受光素子
JP2002246580A (ja) * 2001-02-16 2002-08-30 Sharp Corp イメージセンサおよびその製造方法
JP2003188367A (ja) * 2001-12-14 2003-07-04 Toshiba Corp 固体撮像装置
JP2004095636A (ja) * 2002-08-29 2004-03-25 Fujitsu Ltd 半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110062981A (ko) * 2009-12-04 2011-06-10 삼성전자주식회사 이미지 센서
KR101639385B1 (ko) 2009-12-04 2016-07-13 삼성전자주식회사 이미지 센서
US8420432B2 (en) 2010-10-22 2013-04-16 Samsung Electronics Co., Ltd. Method of forming semiconductor device

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