JPH07283219A - Manufacture of semiconductor device - Google Patents
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- JPH07283219A JPH07283219A JP6100697A JP10069794A JPH07283219A JP H07283219 A JPH07283219 A JP H07283219A JP 6100697 A JP6100697 A JP 6100697A JP 10069794 A JP10069794 A JP 10069794A JP H07283219 A JPH07283219 A JP H07283219A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置および半導体
装置の製造方法および半導体装置の製造装置に係り、詳
しくは、銅，金，銀を配線材料として用いる低抵抗で信
頼性の高い配線を備えた半導体装置、その半導体装置の
製造方法、その半導体装置の製造装置に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, a method for manufacturing the semiconductor device, and a device for manufacturing the semiconductor device, and more particularly to a low resistance and highly reliable wiring using copper, gold and silver as wiring materials. The present invention relates to a semiconductor device, a method for manufacturing the semiconductor device, and a device for manufacturing the semiconductor device.
【０００２】[0002]
【従来の技術】半導体集積回路の高集積化に伴い、配線
長の増大による配線抵抗の増大、配線間のスペースの減
少による配線間容量の増大、などが顕著になってきてい
る。その結果、配線材料としてアルミ合金を用いた従来
の配線では信号の遅延が大きくなり、半導体集積回路の
動作速度を向上させることが困難になっている。さら
に、配線材料としてアルミ合金を用いた場合、エレクト
ロマイグレーション（ＥＭ）耐性やストレスマイグレー
ション（ＳＭ）耐性が不十分なために、半導体集積回路
の信頼性を向上させることも困難になっている。そこ
で、抵抗率がアルミ合金に比べて小さく、融点が高いた
めにＥＭ耐性およびＳＭ耐性がアルミ合金に比べて格段
に優れた銅，金，銀などを配線材料として用いることが
検討されている。中でも、銅は、抵抗率が1.7 μΩ・cm
と低い上に（アルミの抵抗率は2.8 μΩ・cm）、金や銀
に比べて安価であるため、アルミ合金に替わる次代の配
線材料として盛んな研究が進められている。2. Description of the Related Art With the high integration of semiconductor integrated circuits, increase in wiring resistance due to increase in wiring length and increase in inter-wiring capacitance due to reduction in space between wirings have become remarkable. As a result, in the conventional wiring using aluminum alloy as the wiring material, the signal delay becomes large, and it is difficult to improve the operation speed of the semiconductor integrated circuit. Further, when an aluminum alloy is used as the wiring material, it is difficult to improve the reliability of the semiconductor integrated circuit because the electromigration (EM) resistance and the stress migration (SM) resistance are insufficient. Therefore, it has been considered to use copper, gold, silver, etc., as a wiring material, which has a resistivity lower than that of an aluminum alloy and a melting point higher than that of the aluminum alloy, and thus has significantly better EM resistance and SM resistance than the aluminum alloy. Among them, copper has a resistivity of 1.7 μΩ · cm.
In addition to its low resistivity (aluminum has a resistivity of 2.8 μΩ · cm) and is cheaper than gold or silver, it is being actively researched as a next-generation wiring material to replace aluminum alloys.
【０００３】そのような銅を配線材料として用いた従来
の配線の製造方法を、図１５〜図２０に従って説明す
る。まず、図１５に示すように、単結晶シリコン基板
（ウェハ）１０１上にＭＯＳトランジスタのゲート電極
などの配線層１０２を形成し、その上にシリコン酸化膜
による層間絶縁膜１０３を形成する。そして、層間絶縁
膜１０３に、基板１０１および配線層１０２とコンタク
トをとるためのコンタクトホール１０４を開口する。A conventional wiring manufacturing method using such copper as a wiring material will be described with reference to FIGS. First, as shown in FIG. 15, a wiring layer 102 such as a gate electrode of a MOS transistor is formed on a single crystal silicon substrate (wafer) 101, and an interlayer insulating film 103 made of a silicon oxide film is formed thereon. Then, a contact hole 104 for making contact with the substrate 101 and the wiring layer 102 is opened in the interlayer insulating film 103.
【０００４】続いて、図１６に示すように、コンタクト
ホール１０４内を含むウェハの全面に、チタン（Ｔｉ）
膜１０５と窒化チタン（ＴｉＮ）膜１０６とを順次形成
する。Then, as shown in FIG. 16, titanium (Ti) is formed on the entire surface of the wafer including the inside of the contact hole 104.
A film 105 and a titanium nitride (TiN) film 106 are sequentially formed.
【０００５】そして、図１７に示すように、コンタクト
ホール１０４内を含むウェハの全面のＴｉＮ膜１０６上
に銅薄膜１０７を形成する。銅薄膜１０７の形成方法と
しては、(1993 Symposium on VLSI Technology;pp.12
3-124 ），(1993 Symposiumon VLSI Technology;pp.125
-126 ），(1991 Symposium on VLSI Technology;pp.37-
38 ）などに詳述されているＭＯＣＶＤ（Metal-Organic
CVD ）法を用いる方法、（J.Electrochem.Soc.139,9
22(1992) ），（Extended Abstracts of the1993 Inter
national Conference on Solid State Devices and Mat
erials;pp.549-551 ）などに詳述されているスパッタ法
を用いる方法、（P.L.Pai:IEEE VLSI Multilevel Int
erconnection Conference.,1989,pp.258-264）などに詳
述されている自己触媒めっき（無電解めっき）法を用い
る方法、などがある。Then, as shown in FIG. 17, a copper thin film 107 is formed on the TiN film 106 on the entire surface of the wafer including the inside of the contact hole 104. As a method of forming the copper thin film 107, (1993 Symposium on VLSI Technology; pp. 12
3-124) 、 (1993 Symposiumon VLSI Technology; pp.125
-126) 、 (1991 Symposium on VLSI Technology; pp.37-
38) and other detailed MOCVD (Metal-Organic)
CVD method, (J. Electrochem. Soc. 139,9
22 (1992)), (Extended Abstracts of the 1993 Inter
national Conference on Solid State Devices and Mat
erials; pp.549-551) and other methods using the sputtering method, (PLPai: IEEE VLSI Multilevel Int.
erconnection Conference., 1989, pp.258-264) and the like, and a method using an autocatalytic plating (electroless plating) method.
【０００６】ところで、ＴｉＮ膜１０６およびＴｉ膜１
０５はバリア層として機能する。ＴｉＮ膜１０６を形成
するのは、銅薄膜１０７と基板１０１との反応を抑制し
て相互拡散による接合リーク電流の増加を防止するため
である。また、Ｔｉ膜１０５を形成するのは、ＴｉＮ膜
１０６だけであるとコンタクト抵抗が高くなるためであ
る。By the way, TiN film 106 and Ti film 1
05 functions as a barrier layer. The TiN film 106 is formed to suppress the reaction between the copper thin film 107 and the substrate 101 and prevent an increase in junction leak current due to mutual diffusion. Further, the reason why the Ti film 105 is formed is that the contact resistance becomes high when only the TiN film 106 is formed.
【０００７】続いて、図１８に示すように、銅薄膜１０
７上にレジストを塗布した後、露光工程および現像工程
を経てレジストパターン１０８を形成する。そして、図
１９に示すように、レジストパターン１０８をエッチン
グマスクとしたドライエッチング法により、銅薄膜１０
７，ＴｉＮ膜１０６，Ｔｉ膜１０５を除去して配線層１
０９を形成する。ここで、銅薄膜１０７をエッチングす
るには、(Extended Abstracts of the 1990 Internatio
nal Conference on Solid State Devices and Material
s;pp.215-218）に詳述されているように、塩化シリコン
（ＳｉＣｌ4 ），窒素，塩素，アンモニアの混合ガスを
用い、ウェハを250 〜300 ℃に加熱したドライエッチン
グ法が用いられる。Then, as shown in FIG. 18, a copper thin film 10 is formed.
After applying a resist on the substrate 7, a resist pattern 108 is formed through an exposure process and a development process. Then, as shown in FIG. 19, the copper thin film 10 is formed by a dry etching method using the resist pattern 108 as an etching mask.
7, the TiN film 106 and the Ti film 105 are removed and the wiring layer 1
09 is formed. Here, in order to etch the copper thin film 107, (Extended Abstracts of the 1990 Internatio
nal Conference on Solid State Devices and Material
s; pp.215-218), a dry etching method is used in which a wafer is heated to 250 to 300 ° C. using a mixed gas of silicon chloride (SiCl 4 ), nitrogen, chlorine and ammonia. .
【０００８】このとき、ウェハを250 〜300 ℃に加熱す
るのは、エッチングガス中の塩素と銅とが反応して生成
されるＣｕＣｌ2 ガスをウェハ表面から速やかに引き離
すためである。塩素系のエッチングガスを用いてアルミ
をエッチングする場合にも、塩素とアルミとが反応して
ＡｌＣｌ3 ガスが生成されるが、ＡｌＣｌ3 ガスの蒸気
圧は高いため、ウェハを50〜80℃に加熱するだけでＡｌ
Ｃｌ3 ガスはウェハ表面から速やかに引き離される。塩
素系のエッチングガスを用いてＴｉＮ膜１０６およびＴ
ｉ膜１０５をエッチングする場合も、アルミの場合と同
様にウェハの加熱は50〜80℃でよい。一方、ＣｕＣｌ2
ガスの蒸気圧は低いため、ウェハを250〜300 ℃に加熱
しないことにはウェハ表面からＣｕＣｌ2 ガスを引き離
すことができない。[0008] In this case, to heat the wafer to 250 to 300 ° C. is to separate the CuCl 2 gas and chlorine and copper in the etching gas is generated rapidly react from the wafer surface. When etching aluminum with chlorine-based etching gas may include, but AlCl 3 gas react chlorine and the aluminum can is produced, since high vapor pressure of the AlCl 3 gas, the wafer is 50 to 80 ° C. Al just by heating
Cl 3 gas is quickly separated from the wafer surface. Using the chlorine-based etching gas, the TiN film 106 and the T
Also when the i film 105 is etched, the wafer may be heated at 50 to 80 ° C. as in the case of aluminum. On the other hand, CuCl 2
Since the vapor pressure of the gas is low, the CuCl 2 gas cannot be separated from the wafer surface unless the wafer is heated to 250 to 300 ° C.
【０００９】その後、図２０に示すように、レジストパ
ターン１０８を除去し、配線層１０２，１０９による２
層の配線構造が完成する。After that, as shown in FIG. 20, the resist pattern 108 is removed and the wiring layers 102 and 109 are used to remove the resist pattern.
The layer wiring structure is completed.
【００１０】[0010]
【発明が解決しようとする課題】上記した従来の配線の
製造方法には、以下のような問題点がある。 (1) 銅薄膜１０７の形成方法について ＭＯＣＶＤ法を用いた場合、堆積速度が約100nm/min 程
度と遅いため銅薄膜１０７の製造に時間がかかる。ま
た、ＭＯＣＶＤ法で形成した銅薄膜１０７の抵抗率は2.
0 μΩ・cm以上になり、銅本来の抵抗率である1.7 μΩ
・cmよりも高くなる。これは、ＭＯＣＶＤ法で用いる有
機ガスソース中の構成元素が不純物として銅薄膜１０７
内に混入するためであると考えられる。さらに、ＭＯＣ
ＶＤ法で用いる有機ガスソースは高価であるため、製造
コストも高くつく。The above-described conventional wiring manufacturing method has the following problems. (1) Method of forming copper thin film 107 When the MOCVD method is used, it takes time to manufacture the copper thin film 107 because the deposition rate is as slow as about 100 nm / min. The resistivity of the copper thin film 107 formed by the MOCVD method is 2.
1.7 μΩ, which is the original resistivity of copper, when it exceeds 0 μΩ ・ cm
・ It becomes higher than cm. This is because the constituent elements in the organic gas source used in the MOCVD method are impurities as impurities in the copper thin film 107.
It is considered that this is because of being mixed in. Furthermore, MOC
Since the organic gas source used in the VD method is expensive, the manufacturing cost is high.
【００１１】スパッタ法で形成した銅薄膜１０７の抵抗
率は1.9 Ω・cmとＭＯＣＶＤ法に比べれば低くなるもの
の、銅本来の抵抗率よりは高くなる。これは、スパッタ
法で用いる不活性ガス（アルゴンなど）が銅薄膜１０７
内に混入するためであると考えられる。さらに、スパッ
タ法では段差被覆性に限界があり、コンタクトホール１
０４が微細化するとコンタクトホール１０４内の銅薄膜
１０７中にボイドが発生してコンタクト抵抗が増大す
る。Although the resistivity of the copper thin film 107 formed by the sputtering method is 1.9 Ω · cm, which is lower than that of the MOCVD method, it is higher than the original resistivity of copper. This is because the inert gas (argon or the like) used in the sputtering method is the copper thin film 107.
It is considered that this is because of being mixed in. Furthermore, the step coverage is limited in the sputtering method, and the contact hole 1
When 04 is miniaturized, voids are generated in the copper thin film 107 in the contact hole 104 and the contact resistance increases.
【００１２】自己触媒めっき法では、１μm の銅薄膜１
０７を堆積させるのに４０分程度も必要で、ＭＯＣＶＤ
法よりもさらに時間がかかる。また、自己触媒めっき法
では、浴中にシアンやナトリウムなどが含まれるため基
板１０１に悪影響を与え、基板１０１上に形成したＭＯ
Ｓトランジスタなどの素子が正常に動作しなくなる可能
性がある。In the autocatalytic plating method, 1 μm copper thin film 1
It takes about 40 minutes to deposit 07, and MOCVD
It takes even longer than the law. Further, in the self-catalytic plating method, since cyanide, sodium and the like are contained in the bath, it adversely affects the substrate 101 and MO formed on the substrate 101.
Elements such as S-transistors may not operate normally.
【００１３】(2) 銅薄膜１０７のエッチングについて 銅薄膜１０７をエッチングするにはウェハを250 〜300
℃に加熱する必要があるため、高温加熱機構を備えたド
ライエッチング装置を用いなければならない。しかし、
従来の半導体装置製造工程ではそのようなドライエッチ
ング装置を使用していないため新たに導入しなければな
らず、設備投資が必要になる上に製造設備が大規模化す
る。また、レジストパターン１０８に耐熱性のある材料
を用いなければならないが、300 ℃程度の耐熱性のある
レジストは一般的ではなく高価であるため、製造コスト
が高くつく。(2) Etching of copper thin film 107 To etch the copper thin film 107, a wafer is set to 250 to 300.
Since it needs to be heated to ° C, a dry etching apparatus equipped with a high temperature heating mechanism must be used. But,
Since such a dry etching apparatus is not used in the conventional semiconductor device manufacturing process, it must be newly introduced, which requires capital investment and increases the scale of manufacturing equipment. Further, although a material having heat resistance must be used for the resist pattern 108, a resist having heat resistance of about 300 ° C. is not general and is expensive, so that the manufacturing cost is high.
【００１４】ところで、金や銀を配線材料として用いる
場合も、上記した銅の場合と同様な製造方法によるため
同様な問題がある。本発明は上記問題点を解決するため
になされたものであって、その目的は、低抵抗で信頼性
の高い配線を備えた半導体装置を提供することにある。
また、本発明の別の目的は、そのような半導体装置の簡
単かつ低コストな製造方法を提供することにある。ま
た、本発明の別の目的は、そのような半導体装置の製造
装置を提供することにある。By the way, when gold or silver is used as a wiring material, the same manufacturing method as that of copper causes the same problem. The present invention has been made to solve the above problems, and an object of the present invention is to provide a semiconductor device having a wiring with low resistance and high reliability.
Another object of the present invention is to provide a simple and low-cost manufacturing method of such a semiconductor device. Another object of the present invention is to provide an apparatus for manufacturing such a semiconductor device.
【００１５】[0015]
【課題を解決するための手段】請求項１に記載の発明
は、主配線材料となる銅または貴金属の薄膜とバリア層
との間に金属薄膜を介した構造の配線を備えたことをそ
の要旨とする。SUMMARY OF THE INVENTION The invention according to claim 1 has a wiring having a structure in which a metal thin film is interposed between a barrier layer and a copper or noble metal thin film as a main wiring material. And
【００１６】請求項２に記載の発明は、ウェハ上に金属
薄膜を形成する工程と、その金属薄膜をカソードとする
電気めっき法により、当該金属薄膜の表面に主配線材料
となる銅または貴金属の薄膜からなる配線を形成する工
程とを備えたことをその要旨とする。According to a second aspect of the present invention, a step of forming a metal thin film on a wafer and an electroplating method using the metal thin film as a cathode are used to form copper or a noble metal as a main wiring material on the surface of the metal thin film. The gist of the present invention is to have a step of forming a wiring made of a thin film.
【００１７】請求項３に記載の発明は、ウェハ上に金属
薄膜を形成する工程と、その金属薄膜上に配線パターン
を形成する工程と、前記金属薄膜をカソードとする電気
めっき法により、前記配線パターンをマスクとして、当
該金属薄膜の表面に主配線材料となる銅または貴金属の
薄膜を形成する工程と、前記配線パターンを除去する工
程と、前記銅または貴金属の薄膜をエッチングマスクと
して前記金属薄膜をエッチングする工程とを備えたこと
をその要旨とする。According to a third aspect of the present invention, the wiring is formed by a step of forming a metal thin film on a wafer, a step of forming a wiring pattern on the metal thin film, and an electroplating method using the metal thin film as a cathode. Using the pattern as a mask, a step of forming a copper or noble metal thin film to be a main wiring material on the surface of the metal thin film, a step of removing the wiring pattern, and the metal thin film using the copper or noble metal thin film as an etching mask. The gist of the present invention is to have a step of etching.
【００１８】請求項４に記載の発明は、スパッタ法によ
り、ウェハ上にバリア層を形成する工程と、スパッタ法
またはＭＯＣＶＤ法により、前記バリア層上に金属薄膜
を形成する工程と、その金属薄膜をカソードとする電気
めっき法により、当該金属薄膜の表面に主配線材料とな
る銅または貴金属の薄膜からなる配線を形成する工程と
を備えたことをその要旨とする。According to a fourth aspect of the present invention, a step of forming a barrier layer on the wafer by a sputtering method, a step of forming a metal thin film on the barrier layer by a sputtering method or a MOCVD method, and the metal thin film And a step of forming a wiring made of a thin film of copper or a noble metal, which is a main wiring material, on the surface of the metal thin film by an electroplating method using as a cathode.
【００１９】請求項５に記載の発明は、スパッタ法によ
り、ウェハ上にバリア層を形成する工程と、スパッタ法
またはＭＯＣＶＤ法により、前記バリア層上に金属薄膜
を形成する工程と、その金属薄膜上に配線パターンを形
成する工程と、前記金属薄膜をカソードとする電気めっ
き法により、前記配線パターンをマスクとして、当該金
属薄膜の表面に主配線材料となる銅または貴金属の薄膜
を形成する工程と、前記配線パターンを除去する工程
と、前記銅または貴金属の薄膜をエッチングマスクとし
て前記金属薄膜とバリア層とをエッチングする工程とを
備えたことをその要旨とする。According to a fifth aspect of the invention, a step of forming a barrier layer on the wafer by a sputtering method, a step of forming a metal thin film on the barrier layer by a sputtering method or a MOCVD method, and the metal thin film A step of forming a wiring pattern thereon, and a step of forming a thin film of copper or a noble metal to be a main wiring material on the surface of the metal thin film by an electroplating method using the metal thin film as a cathode, using the wiring pattern as a mask, The gist of the present invention is to include a step of removing the wiring pattern and a step of etching the metal thin film and the barrier layer using the copper or noble metal thin film as an etching mask.
【００２０】請求項６に記載の発明は、スパッタ法によ
り、ウェハ上にバリア層を形成する工程と、スパッタ法
またはＭＯＣＶＤ法により、前記バリア層上に金属薄膜
を形成する工程と、その金属薄膜をカソードとする電気
めっき法により、当該金属薄膜の表面に主配線材料とな
る銅または貴金属の薄膜を形成する工程と、その銅また
は貴金属の薄膜上に配線パターンを形成する工程と、そ
の配線パターンをエッチングマスクとして前記銅または
貴金属の薄膜と金属薄膜とバリア層とをエッチングする
工程とを備えたことをその要旨とする。According to a sixth aspect of the present invention, a step of forming a barrier layer on the wafer by a sputtering method, a step of forming a metal thin film on the barrier layer by a sputtering method or a MOCVD method, and the metal thin film A step of forming a copper or noble metal thin film, which is a main wiring material, on the surface of the metal thin film by an electroplating method using a cathode as a cathode; a step of forming a wiring pattern on the copper or noble metal thin film; The gist of the present invention is to include a step of etching the copper or noble metal thin film, the metal thin film, and the barrier layer using the as a mask.
【００２１】請求項７に記載の発明は、層間絶縁膜にコ
ンタクトホールを形成する工程と、スパッタ法により、
前記コンタクトホール内面にバリア層を形成する工程
と、スパッタ法またはＭＯＣＶＤ法により、前記バリア
層上に金属薄膜を形成する工程と、その金属薄膜をカソ
ードとする電気めっき法により、当該金属薄膜の表面に
主配線材料となる銅または貴金属の薄膜を形成して前記
コンタクトホール内を埋め込む工程と、化学的機械研磨
法またはドライエッチング法による全面エッチバック法
により、前記層間絶縁膜を露出させて前記コンタクトホ
ール内にプラグを形成する工程とを備えたことをその要
旨とする。According to a seventh aspect of the present invention, there is provided a step of forming a contact hole in the interlayer insulating film and a sputtering method.
The step of forming a barrier layer on the inner surface of the contact hole, the step of forming a metal thin film on the barrier layer by a sputtering method or the MOCVD method, and the surface of the metal thin film by an electroplating method using the metal thin film as a cathode. A step of forming a thin film of copper or a noble metal as a main wiring material in the contact hole and filling the inside of the contact hole, and exposing the interlayer insulating film by a full-scale etchback method using a chemical mechanical polishing method or a dry etching method. The gist of the present invention is to have a step of forming a plug in the hole.
【００２２】請求項８に記載の発明は、請求項４〜７の
いずれか１項に記載の半導体装置の製造方法において、
前記金属薄膜を省くと共にバリア層を導電性とし、その
導電性のバリア層を電気めっき法のカソードとすること
をその要旨とする。The invention according to claim 8 is the method for manufacturing a semiconductor device according to any one of claims 4 to 7,
The gist of the present invention is to omit the metal thin film and make the barrier layer conductive, and use the conductive barrier layer as the cathode of the electroplating method.
【００２３】請求項９に記載の発明は、請求項２〜８の
いずれか１項に記載の半導体装置の製造方法において、
前記電気めっき法は硫酸銅めっき法であることをその要
旨とする。According to a ninth aspect of the present invention, in the method of manufacturing a semiconductor device according to any one of the second to eighth aspects,
The gist of the electroplating method is copper sulfate plating.
【００２４】請求項１０に記載の発明は、請求項９に記
載の半導体装置の製造方法に用いる製造装置に係り、硫
酸銅浴が満たされた石英槽と、硫酸銅浴の温度を制御す
る温度制御装置と、硫酸銅浴を攪拌するスターラと、硫
酸銅浴を濾過するフィルタと、アノードとしての銅板
と、アノードとカソード間に定電流を流す定電流装置と
を備えたことをその要旨とする。A tenth aspect of the present invention relates to a manufacturing apparatus used in the method for manufacturing a semiconductor device according to the ninth aspect, wherein a quartz tank filled with a copper sulfate bath and a temperature for controlling the temperature of the copper sulfate bath are used. The gist of the invention is to include a control device, a stirrer for stirring a copper sulfate bath, a filter for filtering the copper sulfate bath, a copper plate as an anode, and a constant current device for supplying a constant current between the anode and the cathode. .
【００２５】[0025]
【作用】請求項１に記載の発明によれば、銅または貴金
属の薄膜を主配線材料とすることで、低抵抗で信頼性の
高い配線を実現することができる。また、金属薄膜を設
けることで、銅または貴金属の薄膜とバリア層との密着
性を向上させることができる。そして、バリア層を設け
ることで、銅または貴金属の薄膜と、バリア層の下層
（ウェハや配線層など）とが相互に影響し合うのを防ぐ
ことができる。According to the first aspect of the present invention, by using a copper or noble metal thin film as the main wiring material, it is possible to realize a highly reliable wiring with low resistance. Further, by providing the metal thin film, the adhesion between the copper or noble metal thin film and the barrier layer can be improved. By providing the barrier layer, it is possible to prevent the copper or noble metal thin film and the lower layer (wafer, wiring layer, etc.) of the barrier layer from affecting each other.
【００２６】請求項２に記載の発明によれば、ウェハ上
に銅または貴金属の薄膜からなる配線を形成することが
できる。電気めっき法で形成した配線は、段差被覆性に
優れ、不純物の混入が少ないため抵抗率が低くなる。ま
た、電気めっき法の諸条件を最適化することにより、配
線を速く形成することもできる。According to the second aspect of the invention, it is possible to form the wiring made of a thin film of copper or noble metal on the wafer. The wiring formed by the electroplating method has excellent step coverage and has a low resistivity because impurities are less mixed therein. Further, the wiring can be formed quickly by optimizing the various conditions of the electroplating method.
【００２７】請求項３に記載の発明によれば、配線パタ
ーンを銅または貴金属の薄膜の選択的な堆積のマスクと
して用いることで、銅または貴金属の薄膜をエッチング
することなく配線層を形成することができる。According to the third aspect of the present invention, the wiring pattern is used as a mask for selectively depositing the copper or noble metal thin film to form the wiring layer without etching the copper or noble metal thin film. You can
【００２８】請求項４に記載の発明によれば、請求項１
に記載の半導体を形成することができる。請求項５に記
載の発明によれば、請求項３に記載の発明と同様に、銅
または貴金属の薄膜をエッチングすることなく配線層を
形成することができる。また、バリア層を形成すること
ができる。According to the invention of claim 4, claim 1
The semiconductor described in 1. can be formed. According to the invention described in claim 5, similarly to the invention described in claim 3, the wiring layer can be formed without etching the thin film of copper or noble metal. In addition, a barrier layer can be formed.
【００２９】請求項６に記載の発明によれば、ウェハ上
に銅または貴金属の薄膜からなる配線を形成することが
できる。また、バリア層を形成することができる。請求
項７に記載の発明によれば、銅または貴金属によるプラ
グを電気めっき法で形成することができる。According to the sixth aspect of the invention, it is possible to form the wiring made of a copper or noble metal thin film on the wafer. In addition, a barrier layer can be formed. According to the invention described in claim 7, the plug made of copper or noble metal can be formed by the electroplating method.
【００３０】請求項８に記載の発明によれば、金属薄膜
を設けることなく請求項４〜７のいずれか１項に記載の
半導体装置を製造することができる。請求項９に記載の
発明によれば、硫酸銅めっき法によって銅薄膜による配
線を形成することができる。硫酸銅めっき法には、自己
触媒めっき法のような問題がないため、ウェハに影響を
与えることなく銅薄膜を形成することができる。According to the invention described in claim 8, the semiconductor device according to any one of claims 4 to 7 can be manufactured without providing a metal thin film. According to the invention described in claim 9, the wiring can be formed by the copper thin film by the copper sulfate plating method. Since the copper sulfate plating method does not have the problem of the autocatalytic plating method, the copper thin film can be formed without affecting the wafer.
【００３１】請求項１０に記載の発明によれば、硫酸銅
めっき法によって銅薄膜による配線を形成することが可
能な装置を提供することができる。According to the tenth aspect of the invention, it is possible to provide an apparatus capable of forming a wiring by a copper thin film by the copper sulfate plating method.
【００３２】[0032]
（第１実施例）以下、本発明を具体化した第１実施例を
図面に従って説明する。(First Embodiment) A first embodiment of the present invention will be described below with reference to the drawings.
【００３３】図１に、本実施例の半導体装置の断面図を
示す。単結晶シリコン基板（ウェハ）１上に下層の配線
層２が形成され、その上に層間絶縁膜３が形成されてい
る。層間絶縁膜３には、基板１および配線層２とコンタ
クトをとるためのコンタクトホール４が開口されてい
る。層間絶縁膜３上に上層の配線層５が形成されてい
る。配線層５は、下からＴｉ膜６，ＴｉＮ膜７，タンタ
ル（Ｔａ）膜８，銅薄膜９が順次積層されて形成されて
おり、コンタクトホール４を介して基板１および配線層
２とコンタクトしている。FIG. 1 shows a sectional view of the semiconductor device of this embodiment. A lower wiring layer 2 is formed on a single crystal silicon substrate (wafer) 1, and an interlayer insulating film 3 is formed thereon. A contact hole 4 for making contact with the substrate 1 and the wiring layer 2 is opened in the interlayer insulating film 3. An upper wiring layer 5 is formed on the interlayer insulating film 3. The wiring layer 5 is formed by sequentially laminating a Ti film 6, a TiN film 7, a tantalum (Ta) film 8 and a copper thin film 9 from the bottom, and contacts the substrate 1 and the wiring layer 2 through the contact holes 4. ing.
【００３４】次に、本実施例の製造方法を図面に従って
順次説明する。 工程１（図２参照）；基板１上に配線層２を形成し、そ
の上に層間絶縁膜３を形成する。そして、層間絶縁膜３
にコンタクトホール４を開口する。配線層２について
は、ポリシリコンによるＭＯＳトランジスタのゲート電
極や、金属配線層など、材質や形成方法はどのようなも
のでもよい。また、層間絶縁膜３についても、シリコン
酸化膜，シリコン窒化膜，シリケートガラス（ＰＳＧ，
ＢＰＳＧ，ＡＳＧなど）など、材質や形成方法はどのよ
うなものでもよい。Next, the manufacturing method of this embodiment will be sequentially described with reference to the drawings. Step 1 (see FIG. 2): The wiring layer 2 is formed on the substrate 1, and the interlayer insulating film 3 is formed thereon. And the interlayer insulating film 3
A contact hole 4 is opened in the. The wiring layer 2 may be formed of any material such as a gate electrode of a MOS transistor made of polysilicon, a metal wiring layer, or the like, and may be formed by any method. Also, regarding the interlayer insulating film 3, a silicon oxide film, a silicon nitride film, a silicate glass (PSG,
Any material and forming method such as BPSG, ASG, etc. may be used.
【００３５】工程２（図３参照）；マグネトロンスパッ
タ法により、コンタクトホール４内を含むウェハの全面
にＴｉ膜６（膜厚；50nm）を形成する。次に、反応性ス
パッタ法を併用したマグネトロンスパッタ法により、Ｔ
ｉ膜６上にＴｉＮ膜７（膜厚；100nm ）を形成する。続
いて、マグネトロンスパッタ法により、ＴｉＮ膜７上に
Ｔａ膜８（膜厚；100nm ）を形成する。Step 2 (see FIG. 3): A Ti film 6 (film thickness: 50 nm) is formed on the entire surface of the wafer including the inside of the contact hole 4 by the magnetron sputtering method. Next, by a magnetron sputtering method which also uses a reactive sputtering method, T
A TiN film 7 (film thickness: 100 nm) is formed on the i film 6. Then, a Ta film 8 (film thickness: 100 nm) is formed on the TiN film 7 by the magnetron sputtering method.
【００３６】工程３（図４参照）；Ｔａ膜８上にレジス
トを塗布した後、露光工程および現像工程を経てレジス
トパターン１０を形成する。 工程４（図５参照）；硫酸銅めっき法により、レジスト
パターン１０の開口部（レジストパターン１０が形成さ
れていない部分）ＡのＴａ膜８上だけに銅薄膜９を選択
的に堆積させる。つまり、レジストパターン１０を銅薄
膜９の選択的な堆積のマスクとして用いる。Step 3 (see FIG. 4): After applying a resist on the Ta film 8, a resist pattern 10 is formed through an exposure step and a development step. Step 4 (see FIG. 5): A copper thin film 9 is selectively deposited only on the Ta film 8 in the opening A (the portion where the resist pattern 10 is not formed) A of the resist pattern 10 by the copper sulfate plating method. That is, the resist pattern 10 is used as a mask for selectively depositing the copper thin film 9.
【００３７】図７に、銅薄膜９を形成するための装置の
概略構成を示す。本装置は、硫酸銅浴２１が満たされた
石英槽２２，温度制御装置２３，スターラ２４，ポンプ
２５，フィルタ２６，配管２７，銅板２８，定電流装置
２９などから構成されている。温度制御装置２３，ポン
プ２５，フィルタ２６は配管２７の途中に設けられてい
る。硫酸銅浴２１は、ポンプ２５が動作すると配管２７
中を矢印Ｂ方向に流れ、石英槽２２→フィルタ２６→ポ
ンプ２５→温度制御装置２３→石英槽２２の経路で循環
する。温度制御装置２３は、硫酸銅浴２１の温度を制御
するために設けられている。フィルタ２６は、硫酸銅浴
２１中に含まれるパーティクルを除去（すなわち、硫酸
銅浴２１を濾過）するために設けられており、例えば、
配線層５の線幅が0.3 μm の場合には0.1 μm 以上のパ
ーティクルを除去できるようになっている。スターラ２
４は石英槽２２中の硫酸銅浴２１を攪拌するために設け
られている。定電流装置２９のマイナス側端子２９ａは
Ｔａ膜８に接続され、定電流装置２９のプラス側端子２
９ｂは銅板２８に接続されている。そして、ウェハ（基
板１）および銅板２８は、石英槽２２中の硫酸銅浴２１
に漬け込まれている。つまり、Ｔａ膜８がカソード（陰
極）となり、銅板２８がアノード（陽極）となる。FIG. 7 shows a schematic structure of an apparatus for forming the copper thin film 9. This apparatus comprises a quartz tank 22 filled with a copper sulfate bath 21, a temperature control device 23, a stirrer 24, a pump 25, a filter 26, a pipe 27, a copper plate 28, a constant current device 29 and the like. The temperature control device 23, the pump 25, and the filter 26 are provided in the middle of the pipe 27. The copper sulfate bath 21 has a pipe 27 when the pump 25 operates.
It flows through the inside in the direction of arrow B, and circulates in the route of quartz tank 22 → filter 26 → pump 25 → temperature control device 23 → quartz tank 22. The temperature control device 23 is provided to control the temperature of the copper sulfate bath 21. The filter 26 is provided to remove particles contained in the copper sulfate bath 21 (that is, to filter the copper sulfate bath 21).
When the line width of the wiring layer 5 is 0.3 μm, particles of 0.1 μm or more can be removed. Stirrer 2
4 is provided for stirring the copper sulfate bath 21 in the quartz tank 22. The negative side terminal 29a of the constant current device 29 is connected to the Ta film 8 and the positive side terminal 2 of the constant current device 29 is connected.
9b is connected to the copper plate 28. The wafer (substrate 1) and the copper plate 28 are the copper sulfate bath 21 in the quartz tank 22.
It is soaked in. That is, the Ta film 8 serves as a cathode (cathode) and the copper plate 28 serves as an anode (anode).
【００３８】硫酸銅浴２１は、硫酸銅と硫酸とが浴の主
成分であり、硫酸銅は２価の銅イオンの供給源で、硫酸
は電導度を高めアノードの溶解をよくする作用がある。
硫酸銅浴２１中の銅濃度が高くなると、電流密度も高く
なり銅薄膜９の堆積速度が速くなる反面、均一電着性が
悪化するため、配線層５の線幅が狭い場合（レジストパ
ターン１０の開口部Ａの幅が狭い場合）には銅薄膜９を
確実に形成することができなくなる。反対に、硫酸銅浴
２１中の硫酸濃度が高くなると、硫酸銅の溶解度が下が
って銅薄膜９の堆積速度が遅くなる反面、均一電着性が
良好になり、配線層５の線幅が狭い場合でも銅薄膜９を
確実に形成することができる。そのため、硫酸銅浴２１
中の硫酸と銅の比は４以上１０以下（４＜硫酸／銅＜１
０）にするのが望ましい。例えば、硫酸銅浴２１中にお
いて、銅が40〜55g/l 、硫酸が150 〜250g/lになるよう
にする。In the copper sulfate bath 21, copper sulfate and sulfuric acid are the main components of the bath, copper sulfate is a source of divalent copper ions, and sulfuric acid has the action of increasing the conductivity and improving the dissolution of the anode. .
When the copper concentration in the copper sulfate bath 21 increases, the current density also increases and the deposition rate of the copper thin film 9 increases, but the uniform electrodeposition property deteriorates. Therefore, when the line width of the wiring layer 5 is narrow (resist pattern 10). When the width of the opening A is small), the copper thin film 9 cannot be reliably formed. On the contrary, when the concentration of sulfuric acid in the copper sulfate bath 21 is increased, the solubility of copper sulfate is lowered and the deposition rate of the copper thin film 9 is slowed down, but the uniform electrodeposition property is improved and the line width of the wiring layer 5 is narrow. Even in this case, the copper thin film 9 can be reliably formed. Therefore, copper sulfate bath 21
The ratio of sulfuric acid to copper is 4 or more and 10 or less (4 <sulfuric acid / copper <1
0) is desirable. For example, in the copper sulfate bath 21, the copper content is adjusted to 40 to 55 g / l and the sulfuric acid content is adjusted to 150 to 250 g / l.
【００３９】硫酸銅浴２１の温度（浴温）が高くなる
と、電流効率も高くなり銅薄膜９の堆積速度が速くなる
反面、めっきが粗くなり均一電着性が悪化する。そのた
め、浴温は20〜80℃にするのが望ましく、特に、配線層
５の線幅が狭い場合には20〜30℃にするのがよい。When the temperature of the copper sulfate bath 21 (bath temperature) becomes higher, the current efficiency becomes higher and the deposition rate of the copper thin film 9 becomes faster, but the plating becomes rough and the uniform electrodeposition property deteriorates. Therefore, the bath temperature is preferably 20 to 80 ° C., and particularly 20 to 30 ° C. when the wiring layer 5 has a narrow line width.
【００４０】スターラ２４による硫酸銅浴２１の攪拌を
よくすればカソード電流効率を100％にすることもでき
るが、カソード電流密度が高すぎるとめっきが粗くなり
均一電着性が悪化する。一方、アノード電流効率はアノ
ード電流密度が低すぎない限り100 ％であるが、アノー
ド電流密度が高すぎるとカソードの溶解が悪化し不動態
化することがある。また、両電流密度が高くなると基板
１に印加される電圧も高くなり、基板１中に格子欠陥が
生じたり、層間絶縁膜３が絶縁破壊を起こしたりする。
そのため、カソード電流密度は0.005 〜0.05A/cm2 、ア
ノード電流密度は0.001 〜0.01A/cm2 にするのが望まし
い。If the stirring of the copper sulfate bath 21 by the stirrer 24 is improved, the cathode current efficiency can be made 100%, but if the cathode current density is too high, the plating will be rough and the uniform electrodeposition will be deteriorated. On the other hand, the anode current efficiency is 100% unless the anode current density is too low, but if the anode current density is too high, the dissolution of the cathode may deteriorate and passivation may occur. In addition, when both current densities increase, the voltage applied to the substrate 1 also increases, which causes lattice defects in the substrate 1 and dielectric breakdown of the interlayer insulating film 3.
Therefore, it is desirable that the cathode current density be 0.005 to 0.05 A / cm 2 and the anode current density be 0.001 to 0.01 A / cm 2 .
【００４１】例えば、硫酸銅浴２１中の銅を50g/l ，硫
酸を200g/l、浴温を30℃、カソード電流密度を0.02A/cm
2 、アノード電流密度を0.005A/cm2の条件で硫酸銅めっ
きを行った場合、基板１に印加される電圧は0.5 〜２Ｖ
と低く、基板１中に格子欠陥が生じたり、層間絶縁膜３
が絶縁破壊を起こしたりする恐れはない。このときの銅
薄膜９の堆積速度は約300nm/min であり、前記したＭＯ
ＣＶＤ法を用いた場合の堆積速度（約100nm/min ）に比
べて大幅に速くなる。また、上記条件で形成した銅薄膜
９には不純物がほとんど含まれていないため、その抵抗
率は約1.7 μΩ・cmと銅本来の値に極めて近くなる。For example, copper in the copper sulfate bath 21 is 50 g / l, sulfuric acid is 200 g / l, bath temperature is 30 ° C., and cathode current density is 0.02 A / cm.
2, when the anode current density was copper sulfate plating under conditions of 0.005 A / cm 2, the voltage applied to the substrate 1 0.5 2V
Is low, and a lattice defect occurs in the substrate 1 or the interlayer insulating film 3
There is no fear of causing insulation breakdown. The deposition rate of the copper thin film 9 at this time is about 300 nm / min, and
This is much faster than the deposition rate (about 100 nm / min) when using the CVD method. Further, since the copper thin film 9 formed under the above conditions contains almost no impurities, the resistivity thereof is about 1.7 μΩ · cm, which is extremely close to the original value of copper.
【００４２】図８は、上記条件で形成した銅薄膜９およ
びレジストパターン１０の表面状態を走査式電子顕微鏡
（ＳＥＭ）で観察した顕微鏡写真である。レジストパタ
ーン１０の開口部Ａだけに銅薄膜９が選択的に堆積され
ていることがわかる。FIG. 8 is a photomicrograph of the surface condition of the copper thin film 9 and the resist pattern 10 formed under the above conditions, observed with a scanning electron microscope (SEM). It can be seen that the copper thin film 9 is selectively deposited only in the opening A of the resist pattern 10.
【００４３】また、上記のように均一電着性に留意して
硫酸銅めっき法の諸条件を設定すれば、コンタクトホー
ル４内の銅薄膜９中にボイドが発生することはなく、コ
ンタクト抵抗は増大しない。例えば、上記条件で銅薄膜
９を形成した場合、ホールサイズが0.5 μm φ以下でア
スペクト比が３以上の微細なコンタクトホール４につい
てもボイドが発生しないことが確認された。If various conditions of the copper sulfate plating method are set in consideration of the uniform electrodeposition property as described above, no void is generated in the copper thin film 9 in the contact hole 4, and the contact resistance is Does not increase. For example, when the copper thin film 9 was formed under the above conditions, it was confirmed that voids did not occur even in the fine contact hole 4 having a hole size of 0.5 μm φ or less and an aspect ratio of 3 or more.
【００４４】工程５（図６参照）；レジストパターン１
０を除去する。その除去方法については、有機溶剤など
を用いた湿式法や、酸素と窒素の混合ガスを用いたドラ
イアッシング法など、どのような方法を用いてもよい。Step 5 (see FIG. 6): Resist pattern 1
Remove 0. As a removing method, any method such as a wet method using an organic solvent or a dry ashing method using a mixed gas of oxygen and nitrogen may be used.
【００４５】工程６（図１参照）；銅薄膜９をエッチン
グマスクとし、塩素と塩化ホウ素（ＢＣｌ3 ）の混合ガ
スを用いたドライエッチング法により、Ｔａ膜８，Ｔｉ
Ｎ膜７，Ｔｉ膜６を除去する。このとき、ウェハの加熱
は50〜80℃で十分であるため、一般的なドライエッチン
グ装置を用いることができる。このようにして、配線層
５が完成し、配線層２，５による２層の配線構造が完成
する。Step 6 (see FIG. 1): Using the copper thin film 9 as an etching mask, a Ta film 8 and a Ti film 8 are formed by a dry etching method using a mixed gas of chlorine and boron chloride (BCl 3 ).
The N film 7 and the Ti film 6 are removed. At this time, since heating of the wafer is sufficient at 50 to 80 ° C., a general dry etching apparatus can be used. In this way, the wiring layer 5 is completed, and the two-layer wiring structure including the wiring layers 2 and 5 is completed.
【００４６】ところで、ＴｉＮ膜７およびＴｉ膜６はバ
リア層として機能する。ＴｉＮ膜７を形成するのは、銅
薄膜９と基板１との反応を抑制して相互拡散による接合
リーク電流の増加を防止するためである。ＴｉＮ膜７の
膜厚が厚くなると配線層５のアスペクト比が大きくなっ
て平坦化が困難になる傾向があり、薄くなると銅薄膜９
と基板１との反応の抑制作用が低下する傾向がある。従
って、ＴｉＮ膜７の膜厚は30〜150nm にすればよく、好
ましくは50〜100 にすればよい。By the way, the TiN film 7 and the Ti film 6 function as a barrier layer. The TiN film 7 is formed in order to suppress the reaction between the copper thin film 9 and the substrate 1 and prevent an increase in junction leak current due to mutual diffusion. If the thickness of the TiN film 7 is increased, the aspect ratio of the wiring layer 5 is increased, which tends to make it difficult to flatten the surface.
The effect of suppressing the reaction between the substrate 1 and the substrate 1 tends to decrease. Therefore, the thickness of the TiN film 7 may be 30 to 150 nm, preferably 50 to 100 nm.
【００４７】また、Ｔｉ膜６を形成するのは、ＴｉＮ膜
６だけであるとコンタクト抵抗が高くなるためである。
Ｔｉ膜６の膜厚が厚くなると配線層５のアスペクト比が
大きくなって平坦化が困難になる傾向があり、薄くなる
とコンタクト抵抗が高くなって安定したコンタクトが得
られなくなる傾向がある。従って、Ｔｉ膜６の膜厚は10
〜100nm にすればよく、好ましくは20〜50nmにすればよ
い。Further, the Ti film 6 is formed because the contact resistance becomes high when only the TiN film 6 is formed.
If the thickness of the Ti film 6 is increased, the aspect ratio of the wiring layer 5 is increased, which tends to make it difficult to flatten, and if the thickness is decreased, the contact resistance is increased and stable contact cannot be obtained. Therefore, the thickness of the Ti film 6 is 10
The thickness may be -100 nm, preferably 20-50 nm.
【００４８】一方、Ｔａ膜８を形成するのは、ＴｉＮ膜
７と銅薄膜９との密着性を向上させると共に、硫酸銅め
っき法におけるカソードとして使用するためである。Ｔ
ａ膜８の膜厚が厚くなると配線層５のアスペクト比が大
きくなって平坦化が困難になる傾向があり、薄くなると
ＴｉＮ膜７と銅薄膜９との密着性の向上作用が低下する
傾向がある。従って、Ｔａ膜８の膜厚は30〜150nm にす
ればよく、好ましくは50〜100nm にすればよい。On the other hand, the reason for forming the Ta film 8 is to improve the adhesion between the TiN film 7 and the copper thin film 9 and to use it as a cathode in the copper sulfate plating method. T
If the film thickness of the a film 8 becomes thick, the aspect ratio of the wiring layer 5 becomes large, and it tends to be difficult to flatten it. If it becomes thin, the effect of improving the adhesion between the TiN film 7 and the copper thin film 9 tends to decrease. is there. Therefore, the Ta film 8 may have a thickness of 30 to 150 nm, preferably 50 to 100 nm.
【００４９】このように本実施例によれば、硫酸銅めっ
き法を用いることで、抵抗率が低く段差被覆性に優れた
銅薄膜９を速く堆積させることができる。硫酸銅めっき
法には、前記した自己触媒めっき法のような問題がない
ため、基板１に影響を与えることなく銅薄膜９を形成す
ることができる。また、硫酸銅めっき法で用いる材料
（硫酸銅浴２１，銅板２８）および装置は安価で入手が
容易であり、その操作も簡便であって制御性も高い。そ
して、レジストパターン１０を銅薄膜９の選択的な堆積
のマスクとして用いることにより、銅薄膜９をエッチン
グすることなく配線層５を形成することができる。その
ため、銅薄膜をエッチングするための高温加熱機構を備
えたドライエッチング装置を用いなくともよい。従っ
て、本実施例によれば、低抵抗で信頼性の高い配線層５
を簡単かつ低コストに製造することができる。As described above, according to this embodiment, by using the copper sulfate plating method, the copper thin film 9 having a low resistivity and excellent step coverage can be deposited quickly. Since the copper sulfate plating method does not have the problem of the above-mentioned autocatalytic plating method, the copper thin film 9 can be formed without affecting the substrate 1. Further, the materials (copper sulfate bath 21, copper plate 28) and equipment used in the copper sulfate plating method are inexpensive and easily available, and their operation is simple and highly controllable. Then, by using the resist pattern 10 as a mask for selectively depositing the copper thin film 9, the wiring layer 5 can be formed without etching the copper thin film 9. Therefore, it is not necessary to use a dry etching apparatus having a high temperature heating mechanism for etching the copper thin film. Therefore, according to this embodiment, the wiring layer 5 having low resistance and high reliability is provided.
Can be manufactured easily and at low cost.
【００５０】尚、銅の電気めっき法には硫酸銅めっき法
の他に、シアン化銅めっき法やピロりん酸銅めっき法が
ある。しかし、シアン化銅めっき法では、浴中にシア
ン，ナトリウム，カリウムなどが含まれるため、基板１
に悪影響を与える。また、ピロりん酸銅めっき法では、
浴中にピロりん酸やカリウムなどが含まれるため、やは
り基板１に悪影響を与える。従って、これらの電気めっ
き法を硫酸銅めっき法に置き代えることはできない。一
方、硫酸銅めっき法で用いられる硫酸は、半導体装置の
製造過程では古くから多用されており、基板１に悪影響
を与えないことが確認されている。In addition to the copper sulfate plating method, copper electroplating methods include copper cyanide plating method and copper pyrophosphate plating method. However, in the copper cyanide plating method, since the bath contains cyanide, sodium, potassium, etc., the substrate 1
Adversely affect. Also, in the copper pyrophosphate plating method,
Since the bath contains pyrophosphoric acid, potassium, etc., it also adversely affects the substrate 1. Therefore, these electroplating methods cannot be replaced by the copper sulfate plating method. On the other hand, the sulfuric acid used in the copper sulfate plating method has been frequently used for a long time in the manufacturing process of semiconductor devices, and it has been confirmed that it does not adversely affect the substrate 1.
【００５１】（第２実施例）以下、本発明を具体化した
第２実施例を図面に従って説明する。尚、本実施例の半
導体装置の断面構造は、図１に示す第１実施例と同じで
ある。(Second Embodiment) A second embodiment of the present invention will be described below with reference to the drawings. The sectional structure of the semiconductor device of this embodiment is the same as that of the first embodiment shown in FIG.
【００５２】次に、本実施例の製造方法を図面に従って
順次説明する。 工程I （図２参照）および工程II（図３参照）；第１実
施例の工程１および工程２と同じである。Next, the manufacturing method of this embodiment will be described in sequence with reference to the drawings. Step I (see FIG. 2) and step II (see FIG. 3); the same as step 1 and step 2 of the first embodiment.
【００５３】工程III （図９参照）；硫酸銅めっき法に
より、Ｔａ膜８上に銅薄膜９を堆積させる。すなわち、
第１実施例ではレジストパターン１０の開口部ＡのＴａ
膜８上だけに銅薄膜９を選択的に堆積させたが、本実施
例ではコンタクトホール４内を含むウェハの全面のＴａ
膜８上に銅薄膜９を堆積させる。Step III (see FIG. 9): A copper thin film 9 is deposited on the Ta film 8 by a copper sulfate plating method. That is,
In the first embodiment, Ta of the opening A of the resist pattern 10 is
Although the copper thin film 9 was selectively deposited only on the film 8, in the present embodiment, Ta on the entire surface of the wafer including the inside of the contact hole 4 was Ta.
A copper thin film 9 is deposited on the film 8.
【００５４】銅薄膜９の形成方法については、第１実施
例の工程４と同じである。従って、第１実施例と同様
に、均一電着性に留意して硫酸銅めっき法の諸条件を設
定すれば、コンタクトホール４内の銅薄膜９中にボイド
が発生することはなく、コンタクト抵抗は増大しない。The method of forming the copper thin film 9 is the same as in step 4 of the first embodiment. Therefore, similar to the first embodiment, if the conditions of the copper sulfate plating method are set in consideration of the uniform electrodeposition property, no void is generated in the copper thin film 9 in the contact hole 4 and the contact resistance is reduced. Does not increase.
【００５５】工程IV（図１０参照）；銅薄膜９上にレジ
ストを塗布した後、露光工程および現像工程を経てレジ
ストパターン１０を形成する。 工程Ｖ（図１１参照）；レジストパターン１０をエッチ
ングマスクとし、塩化シリコン，窒素，塩素，アンモニ
アの混合ガスを用い、ウェハを250 〜300 ℃に加熱した
ドライエッチング法により、銅薄膜９，Ｔａ膜８，Ｔｉ
Ｎ膜７，Ｔｉ膜６を除去して配線層５を形成する。Step IV (see FIG. 10): After applying a resist on the copper thin film 9, a resist pattern 10 is formed through an exposure step and a development step. Step V (see FIG. 11); Copper thin film 9 and Ta film are formed by a dry etching method in which the resist pattern 10 is used as an etching mask and a mixed gas of silicon chloride, nitrogen, chlorine, and ammonia is used to heat the wafer at 250 to 300 ° C. 8, Ti
The wiring layer 5 is formed by removing the N film 7 and the Ti film 6.
【００５６】工程VI（図１２参照）；第１実施例の工程
５と同様の方法でレジストパターン１０を除去する。そ
の結果、配線層２，５による２層の配線構造が完成す
る。 このように本実施例の製造方法によれば、第１実施例と
同様に、硫酸銅めっき法を用いることで、基板１に悪影
響を与えることなく、抵抗率が低く段差被覆性に優れた
銅薄膜９を速く堆積させることができる。但し、本実施
例では、レジストパターン１０および層間絶縁膜３が25
0 〜300 ℃で加熱されることになるため、レジストパタ
ーン１０および層間絶縁膜３にはそれ以上に耐熱性のあ
る材料を用いる必要がある。Step VI (see FIG. 12): The resist pattern 10 is removed by the same method as in Step 5 of the first embodiment. As a result, a two-layer wiring structure including the wiring layers 2 and 5 is completed. As described above, according to the manufacturing method of the present embodiment, by using the copper sulfate plating method as in the first embodiment, copper having a low resistivity and excellent step coverage can be obtained without adversely affecting the substrate 1. The thin film 9 can be deposited quickly. However, in this embodiment, the resist pattern 10 and the interlayer insulating film 3 are 25
Since the resist pattern 10 and the interlayer insulating film 3 are heated at 0 to 300 ° C., it is necessary to use a material having heat resistance higher than that.
【００５７】（第３実施例）以下、本発明を具体化した
第３実施例を図面に従って説明する。尚、本実施例にお
いて、第１実施例と同じ構成部材については符号を等し
くしてその説明を省略する。(Third Embodiment) A third embodiment of the present invention will be described below with reference to the drawings. In the present embodiment, the same components as those in the first embodiment are designated by the same reference numerals and the description thereof will be omitted.
【００５８】図１２に、本実施例の半導体装置の断面図
を示す。コンタクトホール４内には、Ｔｉ膜６，ＴｉＮ
膜７，Ｔａ膜８を介して銅プラグ１１が埋め込まれてい
る。銅プラグ１１上にバリア層のチタン・タングステン
（ＴｉＷ）膜１２が形成され、その上にアルミ薄膜１３
が形成されている。このアルミ薄膜１３とＴｉＷ膜１２
とで上層の配線層１４が形成されている。つまり、配線
層１４は銅プラグ１１を介して下層の配線層２とコンタ
クトしている。FIG. 12 shows a sectional view of the semiconductor device of this embodiment. In the contact hole 4, Ti film 6 and TiN
A copper plug 11 is embedded via the film 7 and the Ta film 8. A titanium / tungsten (TiW) film 12 as a barrier layer is formed on the copper plug 11, and an aluminum thin film 13 is formed thereon.
Are formed. This aluminum thin film 13 and TiW film 12
And form the upper wiring layer 14. That is, the wiring layer 14 is in contact with the underlying wiring layer 2 via the copper plug 11.
【００５９】次に、本実施例の製造方法を図面に従って
順次説明する。 工程[1](図２参照），工程[2](図３参照），工程[3](図
９参照）；第２実施例の工程I ，工程II，工程III と同
じである。Next, the manufacturing method of this embodiment will be described in order with reference to the drawings. Step [1] (see FIG. 2), step [2] (see FIG. 3), step [3] (see FIG. 9); the same as step I, step II, and step III of the second embodiment.
【００６０】工程[4](図１３参照）；コンタクトホール
４内の銅薄膜９だけを残して銅プラグ１１を形成するた
め、化学的機械研磨（ＣＭＰ；Chemical Mechanical Po
lishing ）法により、銅薄膜９，Ｔａ膜８，ＴｉＮ膜
７，Ｔｉ膜６から成る積層膜の全面エッチバックを行
う。すなわち、ウェハの表面をスラリー状の研磨液で満
たした研磨パッドに押しつけ、ウェハ表面に対する研磨
パッドの相対移動速度を上げると、段差の大きな凸部か
ら優先的に研磨される。この全面エッチバックは、層間
絶縁膜３が露出した時点で終了する。尚、銅薄膜の化学
的機械研磨法については、（VLSI Multilevel Intercon
nection Conference:pp.15-21(1993) ）に詳述されてい
る。Step [4] (see FIG. 13); In order to form the copper plug 11 leaving only the copper thin film 9 in the contact hole 4, chemical mechanical polishing (CMP; Chemical Mechanical Po
By the lishing) method, the entire surface of the laminated film including the copper thin film 9, the Ta film 8, the TiN film 7, and the Ti film 6 is etched back. That is, when the surface of the wafer is pressed against a polishing pad filled with a slurry-like polishing liquid to increase the relative movement speed of the polishing pad with respect to the surface of the wafer, the convex portions having large steps are preferentially polished. The entire surface etch back is completed when the interlayer insulating film 3 is exposed. For the chemical mechanical polishing method for copper thin films, see (VLSI Multilevel Intercon
nection Conference: pp.15-21 (1993)).
【００６１】工程[5](図１４参照）；マグネトロンスパ
ッタ法により、ウェハの全面にＴｉＷ膜１２（膜厚；50
nm）とアルミ薄膜１３とを順次形成する。 工程[6](図１２参照）；アルミ薄膜１３上にレジストを
塗布した後、露光工程および現像工程を経てレジストパ
ターン（図示略）を形成する。続いて、そのレジストパ
ターンをエッチングマスクとしたドライエッチング法に
より、アルミ薄膜１３とＴｉＷ膜１２とを除去して配線
層１４を形成する。その結果、配線層２，１４による２
層の配線構造が完成する。Step [5] (see FIG. 14); The TiW film 12 (film thickness; 50) is formed on the entire surface of the wafer by magnetron sputtering.
nm) and the aluminum thin film 13 are sequentially formed. Step [6] (see FIG. 12): After applying a resist on the aluminum thin film 13, a resist pattern (not shown) is formed through an exposure step and a development step. Then, the aluminum thin film 13 and the TiW film 12 are removed by a dry etching method using the resist pattern as an etching mask to form a wiring layer 14. As a result, the wiring layers 2 and 14
The layer wiring structure is completed.
【００６２】このように本実施例によれば、コンタクト
ホール４内に銅薄膜９を埋め込んだ後に全面エッチバッ
クを行うことにより、銅薄膜９から銅プラグ１１を形成
することができる。従って、銅プラグ１１の抵抗率は低
くなりボイドが発生することもない。As described above, according to this embodiment, the copper thin film 9 is buried in the contact hole 4 and the entire surface is etched back to form the copper plug 11 from the copper thin film 9. Therefore, the resistivity of the copper plug 11 is low and voids do not occur.
【００６３】尚、上記各実施例は以下のように変更して
もよく、その場合にも同様の作用および効果を得ること
ができる。 １）マグネトロンスパッタ法でＴｉＮ膜７を形成するの
ではなく、Ｔｉ膜６の形成後に、窒素またはアンモニア
雰囲気中で急速に加熱することにより、Ｔｉ膜６の表面
を窒化してＴｉＮ膜７を形成する。The above embodiments may be modified as follows, and in that case, the same operation and effect can be obtained. 1) Rather than forming the TiN film 7 by the magnetron sputtering method, after the Ti film 6 is formed, it is heated rapidly in a nitrogen or ammonia atmosphere to nitride the surface of the Ti film 6 to form the TiN film 7. To do.
【００６４】２）Ｔｉ膜６およびＴｉＮ膜７を、マグネ
トロンスパッタ法で形成したＴｉＷ膜，Ｔｉ膜単体、Ｗ
膜単体などのバリアメタルに置き代える。この場合に
は、そのバリアメタルをカソードとして使用することに
より、Ｔａ膜８を省くことができる。2) Ti film 6 and TiN film 7 formed by magnetron sputtering, TiW film, Ti film alone, W
Replace with a barrier metal such as a single film. In this case, the Ta film 8 can be omitted by using the barrier metal as a cathode.
【００６５】３）Ｔａ膜８を、銅，タングステン，チタ
ン，モリブデン，コバルト，ニッケル，パラジウム等の
金属膜に置き代える。その金属膜の形成方法としては、
ＭＯＣＶＤ法やスパッタ法などがある。例えば、タング
ステンのＭＯＣＶＤ法では、フッ化タングステン（ＷＦ
6 ）と水素の混合ガスが用いられる。尚、その金属膜の
膜厚は薄いため、例えば、銅膜を用いた場合でも、第１
実施例の工程６におけるエッチング時のウェハの加熱は
50〜80℃で十分であり、一般的なドライエッチング装置
を用いることができる。3) The Ta film 8 is replaced with a metal film of copper, tungsten, titanium, molybdenum, cobalt, nickel, palladium or the like. As a method of forming the metal film,
There are MOCVD method, sputtering method and the like. For example, in the MOCVD method of tungsten, tungsten fluoride (WF
6 ) and hydrogen mixed gas is used. Since the metal film is thin, even if a copper film is used,
The heating of the wafer during etching in step 6 of the embodiment is
50-80 ° C is sufficient, and a general dry etching apparatus can be used.
【００６６】４）各金属膜の形成に用いるマグネトロン
スパッタ法を通常のスパッタ法またはイオンビームスパ
ッタ法に置き代える。通常のスパッタ法はスパッタ装置
の構成が簡単で操作も容易である。一方、イオンビーム
スパッタ法は高純度の成膜が可能である。4) The magnetron sputtering method used for forming each metal film is replaced with a normal sputtering method or an ion beam sputtering method. In the ordinary sputtering method, the structure of the sputtering apparatus is simple and the operation is easy. On the other hand, the ion beam sputtering method enables high-purity film formation.
【００６７】５）第３実施例の工程[4] における全面エ
ッチバックの方法を、化学的機械研磨法ではなく、第２
実施例の工程Ｖと同様のドライエッチング法に置き代え
る。 ６）ＴｉＷ膜１２を適宜なバリア層（ＴｉＮ膜単体，Ｔ
ｉ膜６およびＴｉＮ膜７と同様の積層構造膜、等）に置
き代える。5) The entire surface etch-back method in the step [4] of the third embodiment is not the chemical mechanical polishing method but the second method.
The same dry etching method as used in step V of the embodiment is used instead. 6) Use the TiW film 12 as an appropriate barrier layer (TiN film alone, T
The i-film 6 and the TiN film 7 have the same laminated structure film, etc.).
【００６８】７）半導体装置の量産にあたっては、ウェ
ハ（基板１）毎に銅薄膜９の形成を行うのではなく、複
数枚のウェハをラックに載置して石英槽２２中の硫酸銅
浴２１に漬け込み、複数枚のウェハについて同時に銅薄
膜９の形成を行う。7) In mass production of semiconductor devices, the copper thin film 9 is not formed for each wafer (substrate 1), but a plurality of wafers are placed on a rack and the copper sulfate bath 21 in the quartz tank 22 is placed. Then, the copper thin film 9 is simultaneously formed on a plurality of wafers.
【００６９】８）銅薄膜９を電気めっき法で形成した貴
金属（金，銀，白金，ロジウム，パラジウム）の薄膜に
置き代える。 ９）第２実施例におけるレジストパターン１０をシリコ
ン酸化膜によるパターンに置き代える。8) The copper thin film 9 is replaced with a thin film of noble metal (gold, silver, platinum, rhodium, palladium) formed by electroplating. 9) The resist pattern 10 in the second embodiment is replaced with a pattern made of a silicon oxide film.
【００７０】以上、本発明の各実施例について説明した
が、各実施例から把握できる請求項以外の技術的思想に
ついて、以下にそれらの効果と共に記載する。 （イ）前記バリア層は、チタン膜と窒化チタン膜の積層
構造、窒化チタン膜単体、チタンタングステン膜、タン
グステン膜単体、チタン膜単体のうちのいずれか一つで
ある半導体装置。このようにすれば、バリア層の構造や
材質を、その上下に形成される層（すなわち、金属薄膜
およびウェハや配線層）に対して最適化することで発明
の効果を高めることができる。Although the respective embodiments of the present invention have been described above, technical ideas other than the claims which can be understood from the respective embodiments will be described below together with their effects. (A) A semiconductor device in which the barrier layer is any one of a laminated structure of a titanium film and a titanium nitride film, a titanium nitride film alone, a titanium tungsten film, a tungsten film alone, and a titanium film alone. In this way, the effect of the invention can be enhanced by optimizing the structure and material of the barrier layer with respect to the layers formed above and below (that is, the metal thin film and the wafer or wiring layer).
【００７１】（ロ）前記金属薄膜は、銅、タングステ
ン、チタン、タンタル、モリブデン、コバルト、ニッケ
ル、パラジウムからなるグループから選択された一つの
材料からなる半導体装置。このようにすれば、金属薄膜
の材質を、その上下に形成される層（すなわち、銅また
は貴金属の薄膜およびバリア層）に対して最適化するこ
とで発明の効果を高めることができる。(B) A semiconductor device in which the metal thin film is made of one material selected from the group consisting of copper, tungsten, titanium, tantalum, molybdenum, cobalt, nickel, and palladium. In this way, the effect of the invention can be enhanced by optimizing the material of the metal thin film with respect to the layers formed above and below (that is, the copper or noble metal thin film and the barrier layer).
【００７２】（ハ）前記貴金属の薄膜は、金、銀、白
金、ロジウム、パラジウムからなるグループから選択さ
れた一つの材料からなる半導体装置。このようにすれ
ば、配線に要求される抵抗や信頼性に応じて貴金属の薄
膜を選択することができる。(C) The semiconductor device in which the noble metal thin film is made of one material selected from the group consisting of gold, silver, platinum, rhodium, and palladium. By doing so, the noble metal thin film can be selected according to the resistance and reliability required for the wiring.
【００７３】（ニ）請求項８に記載の半導体装置の製造
方法において、前記導電性のバリア層は、チタンタング
ステン膜、タングステン膜単体、チタン膜単体のうちの
いずれか一つである半導体装置の製造方法。このように
すれば、バリア層の構造や材質を、その上下に形成され
る層（すなわち、銅または貴金属の薄膜およびウェハや
配線層）に対して最適化することで発明の効果を高める
ことができる。(D) In the method of manufacturing a semiconductor device according to claim 8, the conductive barrier layer is a semiconductor device in which one of a titanium tungsten film, a tungsten film alone, and a titanium film alone is used. Production method. In this way, the effect of the invention can be enhanced by optimizing the structure and material of the barrier layer with respect to the layers formed above and below it (that is, the thin film of copper or noble metal and the wafer or wiring layer). it can.
【００７４】尚、本明細書において、発明の構成に係る
部材は以下のように定義されるものとする。 （ａ）ウェハとは、シリコン基板だけでなく、ガリウム
ヒ素などのシリコン以外の半導体基板、表面に半導体薄
膜が形成された石英やガラスなどの絶縁基板、等をも含
むものとする。In the present specification, members relating to the constitution of the invention are defined as follows. (A) Wafer includes not only a silicon substrate but also a semiconductor substrate other than silicon such as gallium arsenide, an insulating substrate such as quartz or glass having a semiconductor thin film formed on its surface, and the like.
【００７５】（ｂ）配線パターンとは、レジストパター
ンだけでなく、シリコン酸化膜やシリコン窒化膜などの
微細パターン形成が可能で除去が容易なあらゆる材料に
よるパターンをも含むものとする。(B) The wiring pattern includes not only a resist pattern but also a pattern made of any material which can be easily removed and can be formed into a fine pattern such as a silicon oxide film or a silicon nitride film.
【００７６】[0076]
【発明の効果】以上詳述したように本発明によれば、低
抵抗で信頼性の高い配線を備えた半導体装置を提供する
ことができる。また、そのような半導体装置の簡単かつ
低コストな製造方法および製造装置を提供することがで
きる。As described above in detail, according to the present invention, it is possible to provide a semiconductor device having a wiring with low resistance and high reliability. Further, it is possible to provide a simple and low-cost manufacturing method and manufacturing apparatus for such a semiconductor device.
【図１】本発明を具体化した第１実施例の構造を示す断
面図である。FIG. 1 is a sectional view showing a structure of a first embodiment embodying the present invention.
【図２】本発明を具体化した第１〜第３実施例の製造方
法を説明するための断面図である。FIG. 2 is a cross-sectional view for explaining a manufacturing method of first to third embodiments embodying the present invention.
【図３】第１〜第３実施例の製造方法を説明するための
断面図である。FIG. 3 is a sectional view for explaining the manufacturing method according to the first to third embodiments.
【図４】第１実施例の製造方法を説明するための断面図
である。FIG. 4 is a cross-sectional view for explaining the manufacturing method of the first embodiment.
【図５】第１実施例の製造方法を説明するための断面図
である。FIG. 5 is a cross-sectional view for explaining the manufacturing method of the first embodiment.
【図６】第１実施例の製造方法を説明するための断面図
である。FIG. 6 is a cross-sectional view for explaining the manufacturing method of the first embodiment.
【図７】銅薄膜９を形成するための装置の概略構成図で
ある。FIG. 7 is a schematic configuration diagram of an apparatus for forming a copper thin film 9.
【図８】第１実施例の製造途中におけるデバイスの表面
状態を示す顕微鏡写真である。FIG. 8 is a micrograph showing a surface state of a device in the process of manufacturing in the first example.
【図９】第１および第２実施例の製造方法を説明するた
めの断面図である。FIG. 9 is a sectional view for explaining the manufacturing method for the first and second embodiments.
【図１０】第２実施例の製造方法を説明するための断面
図である。FIG. 10 is a sectional view for explaining the manufacturing method for the second embodiment.
【図１１】第２実施例の製造方法を説明するための断面
図である。FIG. 11 is a cross-sectional view for explaining the manufacturing method of the second embodiment.
【図１２】第３実施例の構造を示す断面図である。FIG. 12 is a cross-sectional view showing the structure of the third embodiment.
【図１３】第３実施例の製造方法を説明するための断面
図である。FIG. 13 is a cross-sectional view for explaining the manufacturing method of the third embodiment.
【図１４】第３実施例の製造方法を説明するための断面
図である。FIG. 14 is a sectional view for explaining the manufacturing method for the third embodiment.
【図１５】従来例の製造方法を説明するための断面図で
ある。FIG. 15 is a cross-sectional view for explaining the manufacturing method of the conventional example.
【図１６】従来例の製造方法を説明するための断面図で
ある。FIG. 16 is a cross-sectional view for explaining the manufacturing method of the conventional example.
【図１７】従来例の製造方法を説明するための断面図で
ある。FIG. 17 is a cross-sectional view for explaining the manufacturing method of the conventional example.
【図１８】従来例の製造方法を説明するための断面図で
ある。FIG. 18 is a cross-sectional view for explaining the manufacturing method of the conventional example.
【図１９】従来例の製造方法を説明するための断面図で
ある。FIG. 19 is a cross-sectional view for explaining the manufacturing method of the conventional example.
【図２０】従来例の製造方法を説明するための断面図で
ある。FIG. 20 is a cross-sectional view for explaining the manufacturing method of the conventional example.
１ 基板（ウェハ） ３ 層間絶縁膜 ４ コンタクトホール ６ バリア層としてのチタン膜 ７ バリア層としての窒化チタン膜 ８ 金属膜としてのタンタル膜 ９ 銅薄膜 １０ 配線パターンとしてのレジストパターン １１ プラグ ２１ 硫酸銅浴 ２２ 石英槽 ２３ 温度制御装置 ２４ スターラ ２６ フィルタ ２８ 銅板 ２９ 定電流装置 DESCRIPTION OF SYMBOLS 1 Substrate (wafer) 3 Interlayer insulating film 4 Contact hole 6 Titanium film as a barrier layer 7 Titanium nitride film as a barrier layer 8 Tantalum film as a metal film 9 Copper thin film 10 Resist pattern as a wiring pattern 11 Plug 21 Copper sulfate bath 22 quartz tank 23 temperature control device 24 stirrer 26 filter 28 copper plate 29 constant current device
Claims (10)
（９）とバリア層（６，７）との間に金属薄膜（８）を
介した構造の配線を備えた半導体装置。1. A semiconductor device comprising a wiring having a structure in which a metal thin film (8) is interposed between a barrier layer (6, 7) and a copper or noble metal thin film (9) as a main wiring material.
する工程と、その金属薄膜をカソードとする電気めっき
法により、当該金属薄膜の表面に主配線材料となる銅ま
たは貴金属の薄膜（９）からなる配線を形成する工程と
を備えた半導体装置の製造方法。2. A thin film of copper or a noble metal used as a main wiring material on the surface of the metal thin film by a step of forming a metal thin film (8) on a wafer (1) and an electroplating method using the metal thin film as a cathode. (9) A method of manufacturing a semiconductor device, comprising the step of forming wiring.
する工程と、 その金属薄膜上に配線パターン（１０）を形成する工程
と、 前記金属薄膜をカソードとする電気めっき法により、前
記配線パターンをマスクとして、当該金属薄膜の表面に
主配線材料となる銅または貴金属の薄膜（９）を形成す
る工程と、 前記配線パターンを除去する工程と、 前記銅または貴金属の薄膜をエッチングマスクとして前
記金属薄膜をエッチングする工程とを備えた半導体装置
の製造方法。3. A step of forming a metal thin film (8) on the wafer (1), a step of forming a wiring pattern (10) on the metal thin film, and an electroplating method using the metal thin film as a cathode. Using the wiring pattern as a mask, a step of forming a copper or noble metal thin film (9) as a main wiring material on the surface of the metal thin film, a step of removing the wiring pattern, an etching mask for the copper or noble metal thin film And a step of etching the metal thin film as a method of manufacturing a semiconductor device.
リア層（６，７）を形成する工程と、 スパッタ法またはＭＯＣＶＤ法により、前記バリア層上
に金属薄膜（８）を形成する工程と、 その金属薄膜をカソードとする電気めっき法により、当
該金属薄膜の表面に主配線材料となる銅または貴金属の
薄膜（９）からなる配線を形成する工程とを備えた半導
体装置の製造方法。4. A step of forming a barrier layer (6, 7) on the wafer (1) by a sputtering method, and a step of forming a metal thin film (8) on the barrier layer by a sputtering method or a MOCVD method. And a step of forming a wiring made of a copper or noble metal thin film (9) which is a main wiring material on the surface of the metal thin film by an electroplating method using the metal thin film as a cathode.
リア層（６，７）を形成する工程と、 スパッタ法またはＭＯＣＶＤ法により、前記バリア層上
に金属薄膜（８）を形成する工程と、 その金属薄膜上に配線パターン（１０）を形成する工程
と、 前記金属薄膜をカソードとする電気めっき法により、前
記配線パターンをマスクとして、当該金属薄膜の表面に
主配線材料となる銅または貴金属の薄膜（９）を形成す
る工程と、 前記配線パターンを除去する工程と、 前記銅または貴金属の薄膜をエッチングマスクとして前
記金属薄膜とバリア層とをエッチングする工程とを備え
た半導体装置の製造方法。5. A step of forming a barrier layer (6, 7) on the wafer (1) by a sputtering method, and a step of forming a metal thin film (8) on the barrier layer by a sputtering method or a MOCVD method. A step of forming a wiring pattern (10) on the metal thin film, and an electroplating method using the metal thin film as a cathode, using the wiring pattern as a mask, copper or a noble metal serving as a main wiring material on the surface of the metal thin film. Forming a thin film (9), removing the wiring pattern, and etching the metal thin film and the barrier layer using the copper or noble metal thin film as an etching mask. .
リア層（６，７）を形成する工程と、 スパッタ法またはＭＯＣＶＤ法により、前記バリア層上
に金属薄膜（８）を形成する工程と、 その金属薄膜をカソードとする電気めっき法により、当
該金属薄膜の表面に主配線材料となる銅または貴金属の
薄膜（９）を形成する工程と、 その銅または貴金属の薄膜上に配線パターン（１０）を
形成する工程と、 その配線パターンをエッチングマスクとして前記銅また
は貴金属の薄膜と金属薄膜とバリア層とをエッチングす
る工程とを備えた半導体装置の製造方法。6. A step of forming a barrier layer (6, 7) on the wafer (1) by a sputtering method, and a step of forming a metal thin film (8) on the barrier layer by a sputtering method or a MOCVD method. , A step of forming a copper or noble metal thin film (9) as a main wiring material on the surface of the metal thin film by an electroplating method using the metal thin film as a cathode, and a wiring pattern (10) on the copper or noble metal thin film. ), And a step of etching the copper or noble metal thin film, the metal thin film, and the barrier layer using the wiring pattern as an etching mask.
（４）を形成する工程と、 スパッタ法により、前記コンタクトホール内面にバリア
層（６，７）を形成する工程と、 スパッタ法またはＭＯＣＶＤ法により、前記バリア層上
に金属薄膜（８）を形成する工程と、 その金属薄膜をカソードとする電気めっき法により、当
該金属薄膜の表面に主配線材料となる銅または貴金属の
薄膜（９）を形成して前記コンタクトホール内を埋め込
む工程と、 化学的機械研磨法またはドライエッチング法による全面
エッチバック法により、前記層間絶縁膜を露出させて前
記コンタクトホール内にプラグ（１１）を形成する工程
とを備えた半導体装置の製造方法。7. A step of forming a contact hole (4) in an interlayer insulating film (3), a step of forming a barrier layer (6, 7) on the inner surface of the contact hole by a sputtering method, and a sputtering method or a MOCVD method. By the step of forming a metal thin film (8) on the barrier layer and an electroplating method using the metal thin film as a cathode, a copper or noble metal thin film (9) as a main wiring material is formed on the surface of the metal thin film. A step of forming and filling the contact hole, and a step of exposing the interlayer insulating film to form a plug (11) in the contact hole by a chemical mechanical polishing method or a dry etch method. A method for manufacturing a semiconductor device comprising:
導体装置の製造方法において、前記金属薄膜を省くと共
にバリア層を導電性とし、その導電性のバリア層を電気
めっき法のカソードとすることを特徴とする半導体装置
の製造方法。8. The method of manufacturing a semiconductor device according to claim 4, wherein the metal thin film is omitted and the barrier layer is made conductive, and the conductive barrier layer is formed by a cathode of an electroplating method. A method of manufacturing a semiconductor device, comprising:
導体装置の製造方法において、前記電気めっき法は硫酸
銅めっき法である半導体装置の製造方法。9. The method of manufacturing a semiconductor device according to claim 2, wherein the electroplating method is a copper sulfate plating method.
（２２）と、 硫酸銅浴の温度を制御する温度制御装置（２３）と、 硫酸銅浴を攪拌するスターラ（２４）と、 硫酸銅浴を濾過するフィルタ（２６）と、 アノードとしての銅板（２８）と、 アノードとカソード（８）間に定電流を流す定電流装置
（２９）とを備えた請求項９に記載の半導体装置の製造
方法に用いる製造装置。10. A quartz tank (22) filled with a copper sulfate bath (21), a temperature control device (23) for controlling the temperature of the copper sulfate bath, and a stirrer (24) for stirring the copper sulfate bath. The semiconductor according to claim 9, comprising a filter (26) for filtering a copper sulfate bath, a copper plate (28) as an anode, and a constant current device (29) for supplying a constant current between the anode and the cathode (8). A manufacturing device used in a method of manufacturing a device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6100697A JPH07283219A (en) | 1994-04-13 | 1994-04-13 | Manufacture of semiconductor device |
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