JPH0727425B2 - 電圧発生回路 - Google Patents
電圧発生回路Info
- Publication number
- JPH0727425B2 JPH0727425B2 JP63333608A JP33360888A JPH0727425B2 JP H0727425 B2 JPH0727425 B2 JP H0727425B2 JP 63333608 A JP63333608 A JP 63333608A JP 33360888 A JP33360888 A JP 33360888A JP H0727425 B2 JPH0727425 B2 JP H0727425B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- npn transistor
- collector
- resistor
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/613—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in parallel with the load as final control devices
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S323/00—Electricity: power supply or regulation systems
- Y10S323/907—Temperature compensation of semiconductor
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Power Engineering (AREA)
- Nonlinear Science (AREA)
- Control Of Electrical Variables (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、バイポーラ（Bi）素子と相補性絶縁ゲート型
（CMOS）素子とを同一基板上に作り込んだBi−CMOS半導
体集積回路に形成されるバンドギャップ型定電圧源を用
いる電圧発生回路に係り、例えばエミッタ結合論理回路
（以下、ECL論理回路と略記する。）における基準電位
を発生するために使用されるものである。
（CMOS）素子とを同一基板上に作り込んだBi−CMOS半導
体集積回路に形成されるバンドギャップ型定電圧源を用
いる電圧発生回路に係り、例えばエミッタ結合論理回路
（以下、ECL論理回路と略記する。）における基準電位
を発生するために使用されるものである。
（従来の技術） 第５図は、ECL論理回路の一例を示しており、Q1およびQ
2はエミッタ相互が接続された入力用の差動対をなすNPN
トランジスタ、Q3は上記NPNトランジスタQ1およびQ2の
エミッタ相互接続点にコレクタが接続された定電流源用
のNPNトランジスタ、R1およびR2はＶcc電源と上記NPNト
ランジスタQ1およびQ2のコレクタとの間にそれぞれ接続
された抵抗、R3は上記NPNトランジスタQ3のエミッタと
ＶEE電源との間に接続された抵抗、Ｖinは上記NPNトラ
ンジスタQ1のベースに与えられる入力信号電圧である。
2はエミッタ相互が接続された入力用の差動対をなすNPN
トランジスタ、Q3は上記NPNトランジスタQ1およびQ2の
エミッタ相互接続点にコレクタが接続された定電流源用
のNPNトランジスタ、R1およびR2はＶcc電源と上記NPNト
ランジスタQ1およびQ2のコレクタとの間にそれぞれ接続
された抵抗、R3は上記NPNトランジスタQ3のエミッタと
ＶEE電源との間に接続された抵抗、Ｖinは上記NPNトラ
ンジスタQ1のベースに与えられる入力信号電圧である。
上記ECL論理回路は、２つの基準電位ＶBBおよびＶcsを
必要とし、ＶBBは前記NPNトランジスタQ2のベースにECL
論理の“1"レベルと“0"レベルの閾値電圧として与えら
れ、Ｖcsは前記定電流源用のNPNトランジスタQ3のベー
スに与えられる。ECL論理回路の論理振幅は、約0.8Vと
小さいので、基準電位ＶBBおよびＶcsの変動の許容範囲
は小さく、温度依存性、電源依存性の小さい基準電位発
生回路が必要となる。
必要とし、ＶBBは前記NPNトランジスタQ2のベースにECL
論理の“1"レベルと“0"レベルの閾値電圧として与えら
れ、Ｖcsは前記定電流源用のNPNトランジスタQ3のベー
スに与えられる。ECL論理回路の論理振幅は、約0.8Vと
小さいので、基準電位ＶBBおよびＶcsの変動の許容範囲
は小さく、温度依存性、電源依存性の小さい基準電位発
生回路が必要となる。
従来、このような基準電位を発生するための電圧発生回
路として、第６図に示すようなバンドギャップ型定電圧
回路が知られている。このバンドギャップ型定電圧回路
は、よく知られているように、第７図に示すようなワイ
ドラー（Widlar;人名）回路を用いており、Q1〜Q6はNPN
トランジスタ、R1〜R3、R1′〜R3′は抵抗、Ｖccおよび
ＶEEは電源、ＶcsおよびＶBBは基準電位出力、Ａ〜Ｃは
ノードである。
路として、第６図に示すようなバンドギャップ型定電圧
回路が知られている。このバンドギャップ型定電圧回路
は、よく知られているように、第７図に示すようなワイ
ドラー（Widlar;人名）回路を用いており、Q1〜Q6はNPN
トランジスタ、R1〜R3、R1′〜R3′は抵抗、Ｖccおよび
ＶEEは電源、ＶcsおよびＶBBは基準電位出力、Ａ〜Ｃは
ノードである。
次に、上記バンドギャップ型定電圧回路およびワイドラ
ー回路の動作原理を、第８図（ａ）、（ｂ）および第９
図を参照しながら説明する。一般に、バイポーラトラン
ジスタは、同じコレクタ電流を流す時のベース・エミッ
タ間電圧ＶBEは、第８図（ａ）に示すように、負の温度
依存性を持っている。一方、半導体素子の熱電圧ＶＴは
＝ｋ・T/q（k;ボルツマン定数,T;絶対温度,q;電荷）で
あり、第８図（ｂ）に示すように、正の温度依存性を持
っている。そこで、第９図に示すように、ＶＴ発生回路
91およびＫ倍回路92によりＫ・ＶＴを生成し、ＶBE発生
回路93からのＶBEと上記Ｋ・ＶＴとを加算回路94で加算
することにより、次の温度補償条件 （ＭＶBE／ＭＴ）＋（Ｋ・ＭＶＴ／ＭＴ）＝０…（１） を満たすことが可能となり、出力電位Ｖoutは Ｖout＝ＶBE＋Ｋ・ＶＴ …（２） で温度依存性を持たない一定電位となる。
ー回路の動作原理を、第８図（ａ）、（ｂ）および第９
図を参照しながら説明する。一般に、バイポーラトラン
ジスタは、同じコレクタ電流を流す時のベース・エミッ
タ間電圧ＶBEは、第８図（ａ）に示すように、負の温度
依存性を持っている。一方、半導体素子の熱電圧ＶＴは
＝ｋ・T/q（k;ボルツマン定数,T;絶対温度,q;電荷）で
あり、第８図（ｂ）に示すように、正の温度依存性を持
っている。そこで、第９図に示すように、ＶＴ発生回路
91およびＫ倍回路92によりＫ・ＶＴを生成し、ＶBE発生
回路93からのＶBEと上記Ｋ・ＶＴとを加算回路94で加算
することにより、次の温度補償条件 （ＭＶBE／ＭＴ）＋（Ｋ・ＭＶＴ／ＭＴ）＝０…（１） を満たすことが可能となり、出力電位Ｖoutは Ｖout＝ＶBE＋Ｋ・ＶＴ …（２） で温度依存性を持たない一定電位となる。
なお、第７図のワイドラー回路において、トランジスタ
Q1,Q2,Q3を流れる電流をそれぞれI1,I2,I3とし、トラン
ジスタQ1,Q2のダイオード飽和電流をそれぞれIs1,Is2と
し、抵抗R1の両端にかかる電圧をV1とすると、トランジ
スタQ2,Q3のベース電流を無視して V1＝ＶＴlnI1/Is1 V1＝I2R3＋（ＶＴlnI2/Is2） という簡単な関係式が成り立つ。抵抗R2の両端にかかる
電圧V2は、 V2＝I2R2 ＝［（R2/R3） ・ln｛（Is2/Is1） ・（I1/I2）｝］・ＶＴ ＝Ｋ・ＶＴ …（３） となり、Ｋ・ＶＴを生成することができる。
Q1,Q2,Q3を流れる電流をそれぞれI1,I2,I3とし、トラン
ジスタQ1,Q2のダイオード飽和電流をそれぞれIs1,Is2と
し、抵抗R1の両端にかかる電圧をV1とすると、トランジ
スタQ2,Q3のベース電流を無視して V1＝ＶＴlnI1/Is1 V1＝I2R3＋（ＶＴlnI2/Is2） という簡単な関係式が成り立つ。抵抗R2の両端にかかる
電圧V2は、 V2＝I2R2 ＝［（R2/R3） ・ln｛（Is2/Is1） ・（I1/I2）｝］・ＶＴ ＝Ｋ・ＶＴ …（３） となり、Ｋ・ＶＴを生成することができる。
また、ＶBEとＫ・Ｔとを加算する加算回路94は、トラン
ジスタQ3のベースに上記電圧V2が両端にかかる抵抗R2の
低電位側の一端を接続することにより実現でき、この抵
抗R2の高電位側の一端とトランジスタQ3のエミッタとの
間の電位差は前式（２）で示され、（３）式を基にして
トランジスタQ1,Q2のエミッタ面積比（Is1/Is2），電流
比（I1/I2）および抵抗比（R2/R3）を調整することによ
り前式（１）の条件を満足することができる。
ジスタQ3のベースに上記電圧V2が両端にかかる抵抗R2の
低電位側の一端を接続することにより実現でき、この抵
抗R2の高電位側の一端とトランジスタQ3のエミッタとの
間の電位差は前式（２）で示され、（３）式を基にして
トランジスタQ1,Q2のエミッタ面積比（Is1/Is2），電流
比（I1/I2）および抵抗比（R2/R3）を調整することによ
り前式（１）の条件を満足することができる。
なお、第６図に示したバンドギャップ型定電圧回路にお
いては、抵抗R3′が電流I3の電流源になると共にトラン
ジスタQ4およびQ5のバイアス抵抗の役割を果たしてい
る。また、このトランジスタQ4およびQ5は、それぞれ電
流I1,I2の電流源になっている。これによって、第７図
に示したワイドラー回路が実現されており、ノードＢと
ＶEE電位との間の電位差Ｖcsは温度依存性を持たなくな
る。また、抵抗R2′と抵抗R2の値を同じにしておけば、
この抵抗R2′の両端にも抵抗R2の両端にかかる電圧V2と
同様の電圧がかかることになるので、トランジスタQ6と
Q3を流れる電流I1,I3を調整し、エミッタ電流密度を同
じにしておけば、同じベース・エミッタ間電圧ＶBEが発
生し、同じ温度依存性を持つので、同一の温度補償条件
でＶcc電位とノードＡとの間の電位差ＶBBも、同様に温
度依存性を持たないようにすることができる。
いては、抵抗R3′が電流I3の電流源になると共にトラン
ジスタQ4およびQ5のバイアス抵抗の役割を果たしてい
る。また、このトランジスタQ4およびQ5は、それぞれ電
流I1,I2の電流源になっている。これによって、第７図
に示したワイドラー回路が実現されており、ノードＢと
ＶEE電位との間の電位差Ｖcsは温度依存性を持たなくな
る。また、抵抗R2′と抵抗R2の値を同じにしておけば、
この抵抗R2′の両端にも抵抗R2の両端にかかる電圧V2と
同様の電圧がかかることになるので、トランジスタQ6と
Q3を流れる電流I1,I3を調整し、エミッタ電流密度を同
じにしておけば、同じベース・エミッタ間電圧ＶBEが発
生し、同じ温度依存性を持つので、同一の温度補償条件
でＶcc電位とノードＡとの間の電位差ＶBBも、同様に温
度依存性を持たないようにすることができる。
しかし、バイポーラトランジスタのベース・エミッタ間
電圧ＶBEの温度係数ＭＶBE／ＭＴは電流依存性を持ち、
また、前式（３）で示されるように抵抗R2の両端にかか
る電圧V2も電流依存性を持た。従って、前記トランジス
タQ1,Q2,Q3を流れる電流I1,I2,I3のいずれかでも変化す
れば、前式（１）で示される温度補償条件はくずれ、出
力電位Ｖoutは温度依存性を持つことになる。
電圧ＶBEの温度係数ＭＶBE／ＭＴは電流依存性を持ち、
また、前式（３）で示されるように抵抗R2の両端にかか
る電圧V2も電流依存性を持た。従って、前記トランジス
タQ1,Q2,Q3を流れる電流I1,I2,I3のいずれかでも変化す
れば、前式（１）で示される温度補償条件はくずれ、出
力電位Ｖoutは温度依存性を持つことになる。
即ち、第６図に示した従来のバンドギャップ型定電圧回
路では、第10図に示すように、電源電圧（Ｖcc電位・Ｖ
EE電位間の電圧）の上昇と共に電流I3が増加し、また、
ノードＣの電位が上昇することにより電流I1・I2が増加
し、前式（１）で示される温度補償条件は成立しなくな
り、ノードＡとＶcc電位との間の電圧ＶBB、ノードＢと
ＶEE電位との間の電圧Ｖcsが増大するという問題があっ
た。
路では、第10図に示すように、電源電圧（Ｖcc電位・Ｖ
EE電位間の電圧）の上昇と共に電流I3が増加し、また、
ノードＣの電位が上昇することにより電流I1・I2が増加
し、前式（１）で示される温度補償条件は成立しなくな
り、ノードＡとＶcc電位との間の電圧ＶBB、ノードＢと
ＶEE電位との間の電圧Ｖcsが増大するという問題があっ
た。
この問題点に鑑みて、従来、第11図に示すように、トラ
ンジスタQ3のコレクタと抵抗R3′の一端との間に抵抗Ｒ
ｃを挿入し、コレクタがＶEE電位に接続されたPNPトラ
ンジスタＱｃのエミッタおよびベースを上記抵抗Ｒｃの
両端に接続するように挿入することによって、上記抵抗
Ｒｃの両端にかかる電圧をクランプして前記電流I3の値
を一定値にするように構成されたバンドギャップ型定電
圧回路が用いられている。このバンドギャップ型定電圧
回路によれば、前式（１）で示される温度補償条件は広
い電源電圧範囲にわたり実現され、出力電位Ｖoutは温
度依存性を持たなくなる。
ンジスタQ3のコレクタと抵抗R3′の一端との間に抵抗Ｒ
ｃを挿入し、コレクタがＶEE電位に接続されたPNPトラ
ンジスタＱｃのエミッタおよびベースを上記抵抗Ｒｃの
両端に接続するように挿入することによって、上記抵抗
Ｒｃの両端にかかる電圧をクランプして前記電流I3の値
を一定値にするように構成されたバンドギャップ型定電
圧回路が用いられている。このバンドギャップ型定電圧
回路によれば、前式（１）で示される温度補償条件は広
い電源電圧範囲にわたり実現され、出力電位Ｖoutは温
度依存性を持たなくなる。
しかし、上記したようにPNPトランジスタＱｃを前記し
たようなNPNトランジスタQ1〜Q6等と共にバイポーラ集
積回路に作り込むことは、プロセス上、工程数の増加を
招き、コストの上昇および歩留りの低下等を招くという
問題を生じることになる。
たようなNPNトランジスタQ1〜Q6等と共にバイポーラ集
積回路に作り込むことは、プロセス上、工程数の増加を
招き、コストの上昇および歩留りの低下等を招くという
問題を生じることになる。
（発明が解決しようとする課題） 上記したように従来の電圧発生回路は、出力電位が温度
依存性を持たなくなるように広い電源電圧範位にわたり
温度補償条件を満たすために一部にPNPトランジスタを
用いることに伴って、プロセス上、工程数の増加を招
き、コストの上昇および歩留りの低下を招くという問題
がある。
依存性を持たなくなるように広い電源電圧範位にわたり
温度補償条件を満たすために一部にPNPトランジスタを
用いることに伴って、プロセス上、工程数の増加を招
き、コストの上昇および歩留りの低下を招くという問題
がある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、Bi−CMOS集積回路における既存のNPNトラン
ジスタおよびMOSトランジスタおよび抵抗を用いるだけ
でプロセス上の工程数の増加を招くことなく実現でき、
広い電源電圧範囲にわたり温度補償条件を満たし、温度
依存性を持たない一定の出力電位を供給し得る電圧発生
回路を提供することにある。
の目的は、Bi−CMOS集積回路における既存のNPNトラン
ジスタおよびMOSトランジスタおよび抵抗を用いるだけ
でプロセス上の工程数の増加を招くことなく実現でき、
広い電源電圧範囲にわたり温度補償条件を満たし、温度
依存性を持たない一定の出力電位を供給し得る電圧発生
回路を提供することにある。
［発明の構成］ （課題を解決するための手段） 本発明は、Bi−CMOS集積回路に形成され、ベース・コレ
クタ相互が接続され、エミッタが低電位側の第１の電位
に接続されている第１のNPNトランジスタと、この第１
のNPNトランジスタのコレクタと第１の定電流源との間
に接続された第１の抵抗と、上記第１のNPNトランジス
タのコレクタ・ベース相互接続点にベースが接続された
第２のNPNトランジスタと、この第２のNPNトランジスタ
のコレクタと第２の定電流源との間に接続された第２の
抵抗と、上記第２のNPNトランジスタのエミッタと前記
第１の電位との間に接続された第３の抵抗と、上記第２
のNPNトランジスタのコレクタにベースが接続され、コ
レクタ・エミッタ間が第３の定電流源と前記第１の電位
との間に接続された第３のNPNトランジスタとを具備す
る電圧発生回路において、前記第３のNPNトランジスタ
のコレクタに第４のNPNトランジスタのベースを接続
し、この第４のNPNトランジスタのエミッタと第１の電
源との間に第４の抵抗を接続して定電流源とし、この定
電流源の電流をＰチャネルMOSトランジスタのカレント
ミラー回路で折り返して前記第３の定電流源を形成して
なることを特徴とする。
クタ相互が接続され、エミッタが低電位側の第１の電位
に接続されている第１のNPNトランジスタと、この第１
のNPNトランジスタのコレクタと第１の定電流源との間
に接続された第１の抵抗と、上記第１のNPNトランジス
タのコレクタ・ベース相互接続点にベースが接続された
第２のNPNトランジスタと、この第２のNPNトランジスタ
のコレクタと第２の定電流源との間に接続された第２の
抵抗と、上記第２のNPNトランジスタのエミッタと前記
第１の電位との間に接続された第３の抵抗と、上記第２
のNPNトランジスタのコレクタにベースが接続され、コ
レクタ・エミッタ間が第３の定電流源と前記第１の電位
との間に接続された第３のNPNトランジスタとを具備す
る電圧発生回路において、前記第３のNPNトランジスタ
のコレクタに第４のNPNトランジスタのベースを接続
し、この第４のNPNトランジスタのエミッタと第１の電
源との間に第４の抵抗を接続して定電流源とし、この定
電流源の電流をＰチャネルMOSトランジスタのカレント
ミラー回路で折り返して前記第３の定電流源を形成して
なることを特徴とする。
（作用） 第４のNPNトランジスタは、ベースが第３のNPNトランジ
スタのコレクタに接続され、そのエミッタと第１の電位
との間に第４の抵抗が接続されているので、定電流を作
り出す定電流源となっており、この定電流がＰチャネル
トランジスタのカレントミラー回路で折り返されて第３
の定電流となる。この場合、第４の抵抗の両端には常に
一定電圧がかかるようにすることができ、温度依存性お
よび電源電圧依存性のない上記定電流を作り出すことが
できる。このようにして得た第３の定電流は、Ｐチャネ
ルトランジスタのカレントミラー回路を用いて作り出し
ているので、MOSトランジスタの温度特性の影響を全く
受けず、電源電圧依存性も大きく改善され、広い電源電
圧範囲にわたり温度補償条件を満たすようになり、第１
の抵抗の一端部から温度依存性を持たない一定の出力電
位を供給することが可能になる。
スタのコレクタに接続され、そのエミッタと第１の電位
との間に第４の抵抗が接続されているので、定電流を作
り出す定電流源となっており、この定電流がＰチャネル
トランジスタのカレントミラー回路で折り返されて第３
の定電流となる。この場合、第４の抵抗の両端には常に
一定電圧がかかるようにすることができ、温度依存性お
よび電源電圧依存性のない上記定電流を作り出すことが
できる。このようにして得た第３の定電流は、Ｐチャネ
ルトランジスタのカレントミラー回路を用いて作り出し
ているので、MOSトランジスタの温度特性の影響を全く
受けず、電源電圧依存性も大きく改善され、広い電源電
圧範囲にわたり温度補償条件を満たすようになり、第１
の抵抗の一端部から温度依存性を持たない一定の出力電
位を供給することが可能になる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。第１図は、低消費電力化および高集積化が可能なBi
−CMOS集積回路に形成された電圧発生回路を示してお
り、この電圧発生回路は、バンドギャップ型定電圧回路
を用いている。即ち、第１のNPNトランジスタQ1は、ベ
ース・コレクタ相互が接続され、エミッタがＶEE電位に
接続されている。このトランジスタQ1のコレクタと第１
の定電流源との間に第１の抵抗R1が接続されている。第
２のNPNトランジスタQ2は、ベースが上記トランジスタQ
1のコレクタ・ベース相互接続点に接続されており、こ
のトランジスタQ2のコレクタと第２の定電流源との間に
第２の抵抗R2が接続され、上記トランジスタQ2のエミッ
タとＶEE電位との間に第３の抵抗R3が接続されている。
第３のNPNトランジスタQ3は、ベースが上記トランジス
タQ2のコレクタに接続され、コレクタ・エミッタ間が第
３の定電流源と前記ＶEE電位との間に接続されている。
る。第１図は、低消費電力化および高集積化が可能なBi
−CMOS集積回路に形成された電圧発生回路を示してお
り、この電圧発生回路は、バンドギャップ型定電圧回路
を用いている。即ち、第１のNPNトランジスタQ1は、ベ
ース・コレクタ相互が接続され、エミッタがＶEE電位に
接続されている。このトランジスタQ1のコレクタと第１
の定電流源との間に第１の抵抗R1が接続されている。第
２のNPNトランジスタQ2は、ベースが上記トランジスタQ
1のコレクタ・ベース相互接続点に接続されており、こ
のトランジスタQ2のコレクタと第２の定電流源との間に
第２の抵抗R2が接続され、上記トランジスタQ2のエミッ
タとＶEE電位との間に第３の抵抗R3が接続されている。
第３のNPNトランジスタQ3は、ベースが上記トランジス
タQ2のコレクタに接続され、コレクタ・エミッタ間が第
３の定電流源と前記ＶEE電位との間に接続されている。
上記第３の定電流源は、以下に述べるように構成されて
いる。即ち、前記トランジスタQ3のコレクタに第４のNP
NトランジスタQ4のベースが接続され、このトランジス
タQ4のエミッタとＶEE電位との間に第４の抵抗R4が接続
されている。そして、Ｖcc電位と上記トランジスタQ4の
コレクタとの間に、ゲート・ドレイン相互が接続された
第１のＰチャネルMOSトランジスタP1のソース・ドレイ
ン間が接続され、このトランジスタP1のゲート・ドレイ
ン相互接続点に第２のＰチャネルMOSトランジスタP2の
ゲートが接続され、このトランジスタP2のソースはＶcc
電位に接続され、このトランジスタP2のドレインは前記
トランジスタQ3のコレクタに接続されている。ここで、
トランジスタP1およびP2はＰチャネルカレントミラー回
路CMを形成している。
いる。即ち、前記トランジスタQ3のコレクタに第４のNP
NトランジスタQ4のベースが接続され、このトランジス
タQ4のエミッタとＶEE電位との間に第４の抵抗R4が接続
されている。そして、Ｖcc電位と上記トランジスタQ4の
コレクタとの間に、ゲート・ドレイン相互が接続された
第１のＰチャネルMOSトランジスタP1のソース・ドレイ
ン間が接続され、このトランジスタP1のゲート・ドレイ
ン相互接続点に第２のＰチャネルMOSトランジスタP2の
ゲートが接続され、このトランジスタP2のソースはＶcc
電位に接続され、このトランジスタP2のドレインは前記
トランジスタQ3のコレクタに接続されている。ここで、
トランジスタP1およびP2はＰチャネルカレントミラー回
路CMを形成している。
なお、第１の定電流源および第２の定電流源は、ベース
が前記第３のNPNトランジスタQ3のコレクタに接続さ
れ、エミッタが前記第１の抵抗R1および第２の抵抗R2の
各一端に共通に接続され、コレクタがＶcc電位に接続さ
れた第５のNPNトランジスタQ5により構成されている。
が前記第３のNPNトランジスタQ3のコレクタに接続さ
れ、エミッタが前記第１の抵抗R1および第２の抵抗R2の
各一端に共通に接続され、コレクタがＶcc電位に接続さ
れた第５のNPNトランジスタQ5により構成されている。
次に、上記電圧発生回路の動作を説明する。第４のNPN
トランジスタQ4は、ベースが第３のNPNトランジスタQ3
のコレクタに接続され、そのエミッタとＶEE電位との間
に抵抗R4が接続されているので、定電流I4を作り出す定
電流源となっており、この定電流I4がＰチャネルカレン
トミラー回路CMのリファレンス側のＰチャネルトランジ
スタP1に流れ、ドライバ側のＰチャネルトランジスタP2
で折り返されて定電流I3となる。この場合、トランジス
タQ5とQ4とのエミッタ面積を調整して電流I1＋I2,I4を
調整し、エミッタ電流密度を同じにしておけば、トラン
ジスタQ5とQ4とは同じベース・エミッタ間電圧ＶBEが発
生し、トランジスタQ5のエミッタ（ノードＯ）の電位と
トランジスタQ4のエミッタ（ノードＢ）の電位とは同じ
になる。仮に、ノードＯの電位が温度依存性、電源電圧
依存性を持たなければ、ノードＢも同じ特性を示し、抵
抗R4の両端には常に一定電圧がかかるので、温度依存性
および電源電圧依存性のない定電流I4を作り出すことが
できる。この定電流I4は前記したようにＰチャネルカレ
ントミラー回路CMで折り返されて定電流I3となるが、Ｐ
チャネルトランジスタP1およびP2のチャネル幅をそれぞ
れW1,W2とし、それぞれのチャネル長を同じとすれば、 I3＝（W2/W1）I4 …（４） となり、定電流I3の値を任意にとることができる。但
し、上式（４）には、短チャネル効果やナロウチャネル
効果は含まれておらず、上式（４）に近い定電流I3を得
るためには、なるべく、チャネル幅およびチャネル長を
共に十分に大きく設定する必要がある。このようにして
得た定電流I3は、Ｐチャネルカレントミラー回路CMを用
いて作り出しているので、MOSトランジスタの温度特性
の影響を全く受けず、また、十分に大きなチャネル長で
あれば、短チャネル効果も小さく、電源電圧依存性も殆
んどない。加えて、ＰチャネルトランジスタP2は常に五
極管領域で動作しているので、温度変化によってトラン
ジスタQ5およびQ4のベース・エミッタ間電圧ＶBEが変動
してトランジスタQ3のコレクタ（ノードＡ）の電位が変
化しても、定電流I3の変動は殆んどない。そこで、チャ
ネル幅およびチャネル長を共に十分に大きく設定してお
けば、プロセス的なばらつきにも強くて安定しており、
所望の定電流I3がトランジスタQ3に供給されるようにな
る。従って、ノードＯから出力する電位ＶCSの電源電圧
依存性およびそれに伴う温度依存性は飛躍的に向上し、
広い電源電圧範囲にわたり一定の出力電位を供給するこ
とが可能になる。
トランジスタQ4は、ベースが第３のNPNトランジスタQ3
のコレクタに接続され、そのエミッタとＶEE電位との間
に抵抗R4が接続されているので、定電流I4を作り出す定
電流源となっており、この定電流I4がＰチャネルカレン
トミラー回路CMのリファレンス側のＰチャネルトランジ
スタP1に流れ、ドライバ側のＰチャネルトランジスタP2
で折り返されて定電流I3となる。この場合、トランジス
タQ5とQ4とのエミッタ面積を調整して電流I1＋I2,I4を
調整し、エミッタ電流密度を同じにしておけば、トラン
ジスタQ5とQ4とは同じベース・エミッタ間電圧ＶBEが発
生し、トランジスタQ5のエミッタ（ノードＯ）の電位と
トランジスタQ4のエミッタ（ノードＢ）の電位とは同じ
になる。仮に、ノードＯの電位が温度依存性、電源電圧
依存性を持たなければ、ノードＢも同じ特性を示し、抵
抗R4の両端には常に一定電圧がかかるので、温度依存性
および電源電圧依存性のない定電流I4を作り出すことが
できる。この定電流I4は前記したようにＰチャネルカレ
ントミラー回路CMで折り返されて定電流I3となるが、Ｐ
チャネルトランジスタP1およびP2のチャネル幅をそれぞ
れW1,W2とし、それぞれのチャネル長を同じとすれば、 I3＝（W2/W1）I4 …（４） となり、定電流I3の値を任意にとることができる。但
し、上式（４）には、短チャネル効果やナロウチャネル
効果は含まれておらず、上式（４）に近い定電流I3を得
るためには、なるべく、チャネル幅およびチャネル長を
共に十分に大きく設定する必要がある。このようにして
得た定電流I3は、Ｐチャネルカレントミラー回路CMを用
いて作り出しているので、MOSトランジスタの温度特性
の影響を全く受けず、また、十分に大きなチャネル長で
あれば、短チャネル効果も小さく、電源電圧依存性も殆
んどない。加えて、ＰチャネルトランジスタP2は常に五
極管領域で動作しているので、温度変化によってトラン
ジスタQ5およびQ4のベース・エミッタ間電圧ＶBEが変動
してトランジスタQ3のコレクタ（ノードＡ）の電位が変
化しても、定電流I3の変動は殆んどない。そこで、チャ
ネル幅およびチャネル長を共に十分に大きく設定してお
けば、プロセス的なばらつきにも強くて安定しており、
所望の定電流I3がトランジスタQ3に供給されるようにな
る。従って、ノードＯから出力する電位ＶCSの電源電圧
依存性およびそれに伴う温度依存性は飛躍的に向上し、
広い電源電圧範囲にわたり一定の出力電位を供給するこ
とが可能になる。
なお、本発明は上記実施例に限らず、例えば第２図ある
いは第４図に示すように変形して実施できる。第２図に
示す電圧発生回路は、第１図に示した電圧発生回路と比
べて、第１の定電流源および第２の定電流源の構成が異
なり、その他は同じであるので第１図中と同一符号を付
している。ここで、第１の定電流源は、第６のNPNトラ
ンジスタQ6のベースが前記トランジスタQ3のコレクタに
接続され、エミッタがが前記抵抗R1の一端に接続されて
なる。また、前記第２の定電流源は、第７のNPNトラン
ジスタQ7のベースが前記トランジスタQ3のコレクタに接
続され、エミッタが前記抵抗R2の一端に接続されてな
る。そして、上記トランジスタQ7のコレクタとＶcc電位
との間に抵抗R2′が接続され、このトランジスタQ7のコ
レクタに第８のNPNトランジスタQ8のベースが接続さ
れ、このトランジスタQ8のコレクタ・エミッタ間はＶcc
電位と前記抵抗R1との間に接続されている。
いは第４図に示すように変形して実施できる。第２図に
示す電圧発生回路は、第１図に示した電圧発生回路と比
べて、第１の定電流源および第２の定電流源の構成が異
なり、その他は同じであるので第１図中と同一符号を付
している。ここで、第１の定電流源は、第６のNPNトラ
ンジスタQ6のベースが前記トランジスタQ3のコレクタに
接続され、エミッタがが前記抵抗R1の一端に接続されて
なる。また、前記第２の定電流源は、第７のNPNトラン
ジスタQ7のベースが前記トランジスタQ3のコレクタに接
続され、エミッタが前記抵抗R2の一端に接続されてな
る。そして、上記トランジスタQ7のコレクタとＶcc電位
との間に抵抗R2′が接続され、このトランジスタQ7のコ
レクタに第８のNPNトランジスタQ8のベースが接続さ
れ、このトランジスタQ8のコレクタ・エミッタ間はＶcc
電位と前記抵抗R1との間に接続されている。
上記第２図の電圧発生回路の動作は、基本的には前記第
１図の電圧発生回路の動作と同様であり、第４のNPNト
ランジスタQ4と抵抗R4とにより定電流I4を作り出し、こ
の定電流I4をＰチャネルカレントミラー回路CMで折り返
して定電流I3としている。この電圧発生回路では、トラ
ンジスタQ6とQ7とQ8とのエミッタ面積を調整して電流
I1,I2,I3を調整し、エミッタ電流密度を同じにしておけ
ば、トランジスタQ6とQ7とQ4とは同じベース・エミッタ
間電圧ＶBEが発生し、トランジスタQ6のエミッタ（ノー
ドＯ）の電位とトランジスタQ7のエミッタ（ノード
Ｏ′）の電位とトランジスタQ4のエミッタ（ノードＢ）
の電位とは同じになり、ノードＯから電位Ｖcsを出力す
ると共に上記トランジスタQ6のコレクタから電位ＶBBを
出力する。この場合、第３図に示すように、定電流I1,I
2,I3の電源電圧依存性は殆んど現れず、ある電源電圧で
前式（１）の温度補償条件を満たすように各素子の寸法
を設定しておけば、Ｖcc電源電圧の広い範囲にわたり温
度依存性を持たない一定の出力電位Ｖcs、ＶBBを供給す
ることが可能になる。
１図の電圧発生回路の動作と同様であり、第４のNPNト
ランジスタQ4と抵抗R4とにより定電流I4を作り出し、こ
の定電流I4をＰチャネルカレントミラー回路CMで折り返
して定電流I3としている。この電圧発生回路では、トラ
ンジスタQ6とQ7とQ8とのエミッタ面積を調整して電流
I1,I2,I3を調整し、エミッタ電流密度を同じにしておけ
ば、トランジスタQ6とQ7とQ4とは同じベース・エミッタ
間電圧ＶBEが発生し、トランジスタQ6のエミッタ（ノー
ドＯ）の電位とトランジスタQ7のエミッタ（ノード
Ｏ′）の電位とトランジスタQ4のエミッタ（ノードＢ）
の電位とは同じになり、ノードＯから電位Ｖcsを出力す
ると共に上記トランジスタQ6のコレクタから電位ＶBBを
出力する。この場合、第３図に示すように、定電流I1,I
2,I3の電源電圧依存性は殆んど現れず、ある電源電圧で
前式（１）の温度補償条件を満たすように各素子の寸法
を設定しておけば、Ｖcc電源電圧の広い範囲にわたり温
度依存性を持たない一定の出力電位Ｖcs、ＶBBを供給す
ることが可能になる。
また、第４図に示す電圧発生回路は、第１図に示した電
圧発生回路と比べて、第３のNPNトランジスタQ3のエミ
ッタとＶEE電位との間にそれぞれコレクタ・ベース相互
が接続された複数個（ｎ−１）のNPNトランジスタQ31〜
Q3（ｎ−１）が直列に挿入されている点が異なり、その
他は同じであるので第１図中と同一符号を付している。
圧発生回路と比べて、第３のNPNトランジスタQ3のエミ
ッタとＶEE電位との間にそれぞれコレクタ・ベース相互
が接続された複数個（ｎ−１）のNPNトランジスタQ31〜
Q3（ｎ−１）が直列に挿入されている点が異なり、その
他は同じであるので第１図中と同一符号を付している。
上記第４図の電圧発生回路において、温度補償条件は ｎ（ＭＶBE／ＭＴ）＋（Kn・ＭＶＴ／ＭＴ）＝０ となり、出力電位Ｖcsnは Ｖcsn＝ｎ・ＶBE＋Ｋｎ・ＶＴ …（６） となり、一般には、Kn＝ｎ・Ｋとなるで、 ｎ・Ｖcs となる。このように、第４図の電圧発生回路によれば、
第１図の電圧発生回路の出力電位Ｖcsの整数倍（ｎ倍）
の出力電位を比較的簡単に作り出すことができる。
第１図の電圧発生回路の出力電位Ｖcsの整数倍（ｎ倍）
の出力電位を比較的簡単に作り出すことができる。
また、前記第２図に示したような電圧発生回路に対し
て、上記第４図の電圧発生回路と同様に、第３のNPNト
ランジスタQ3のエミッタとＶEE電位との間にそれぞれコ
レクタ・ベース相互が接続された複数個（ｎ−１）のNP
NトランジスタQ31〜Q3（ｎ−１）を直列に挿入すること
により、第２図の電圧発生回路の出力電位ＶBBの整数倍
（ｎ倍）の出力電圧も比較的簡単に作り出すことができ
る。
て、上記第４図の電圧発生回路と同様に、第３のNPNト
ランジスタQ3のエミッタとＶEE電位との間にそれぞれコ
レクタ・ベース相互が接続された複数個（ｎ−１）のNP
NトランジスタQ31〜Q3（ｎ−１）を直列に挿入すること
により、第２図の電圧発生回路の出力電位ＶBBの整数倍
（ｎ倍）の出力電圧も比較的簡単に作り出すことができ
る。
また、本発明の電圧発生回路は、ECL論理回路の基準電
位を発生するためだけでなく、その他のさまざまな回路
の基準電位を発生するために用いることができることは
言うまでもない。
位を発生するためだけでなく、その他のさまざまな回路
の基準電位を発生するために用いることができることは
言うまでもない。
［発明の効果］ 上述したように本発明の電圧発生回路によれば、広い電
源電圧範囲にわたり温度補償条件を満たし、温度依存性
を持たない一定の出力電位を供給することができ、しか
も、Bi−CMOS集積回路における既存のNPNトランジスタ
およびMOSトランジスタおよび抵抗を用いるだけでプロ
セス上の工程数の増加を招くことなく実現できる。即
ち、従来の電圧発生回路は、第10図の特性を見れば明ら
かなように、温度補償機能に関係するバイポーラトラン
ジスタに流れる電流に電源電圧依存性があるので、出力
電圧が電源電圧の変動により変化し、また、温度補償条
件も狭い電源電圧の範囲でしか満たされないという問題
があり、これを解決するために第11図に示すように一部
にPNPトランジスタを用いると、プロセス上、工程数の
増加を招き、コストの上昇および歩留りの低下等を招く
という問題があった。しかし、本発明の電圧発生回路に
よれば、Bi−CMOS集積回路における既存のNPNトランジ
スタおよびMOSトランジスタおよび抵抗を用いるだけで
プロセス上の工程数の増加を招くことなく実現できる。
また、本発明の電圧発生回路によれば、第３図の特性を
見れば明らかなように、温度補償機能に関係するバイポ
ーラトランジスタに流れる電流に電源電圧依存性がない
ので、出力電圧が電源電圧の変動により変化することは
なく、また、ある電源電圧で温度補償条件を満足すれ
ば、十分に広い電源電圧範囲にわたり温度依存性を持た
ない一定の出力電位を供給することができる。また、本
発明の電圧発生回路によれば、ECL論理回路の基準電位
を発生するためだけでなく、その他のさまざまな回路の
基準電位を発生するために用いることができ、第４図に
示すように任意の基準電位を発生することができるの
で、その応用範囲は広い。
源電圧範囲にわたり温度補償条件を満たし、温度依存性
を持たない一定の出力電位を供給することができ、しか
も、Bi−CMOS集積回路における既存のNPNトランジスタ
およびMOSトランジスタおよび抵抗を用いるだけでプロ
セス上の工程数の増加を招くことなく実現できる。即
ち、従来の電圧発生回路は、第10図の特性を見れば明ら
かなように、温度補償機能に関係するバイポーラトラン
ジスタに流れる電流に電源電圧依存性があるので、出力
電圧が電源電圧の変動により変化し、また、温度補償条
件も狭い電源電圧の範囲でしか満たされないという問題
があり、これを解決するために第11図に示すように一部
にPNPトランジスタを用いると、プロセス上、工程数の
増加を招き、コストの上昇および歩留りの低下等を招く
という問題があった。しかし、本発明の電圧発生回路に
よれば、Bi−CMOS集積回路における既存のNPNトランジ
スタおよびMOSトランジスタおよび抵抗を用いるだけで
プロセス上の工程数の増加を招くことなく実現できる。
また、本発明の電圧発生回路によれば、第３図の特性を
見れば明らかなように、温度補償機能に関係するバイポ
ーラトランジスタに流れる電流に電源電圧依存性がない
ので、出力電圧が電源電圧の変動により変化することは
なく、また、ある電源電圧で温度補償条件を満足すれ
ば、十分に広い電源電圧範囲にわたり温度依存性を持た
ない一定の出力電位を供給することができる。また、本
発明の電圧発生回路によれば、ECL論理回路の基準電位
を発生するためだけでなく、その他のさまざまな回路の
基準電位を発生するために用いることができ、第４図に
示すように任意の基準電位を発生することができるの
で、その応用範囲は広い。
第１図は本発明の電圧発生回路の一実施例を示す回路
図、第２図は同じく他の実施例を示す回路図、第３図は
第２図の電圧発生回路における定電流および出力電位の
Ｖcc電源電圧依存性を示す特性図、第４図は本発明の電
圧発生回路のさらに他の実施例を示す回路図、第５図は
ECL論理回路の一例を示す回路図、第６図は従来の電圧
発生回路を示す回路図、第７図は第６図中のワイドラー
回路を取り出して示す回路図、第８図（ａ）および
（ｂ）はバイポーラトランジスタのベース・エミッタ間
電圧および半導体素子の熱電圧の温度依存性を示す特性
図、第９図は第６図の電圧発生回路の動作原理を説明す
るために示す図、第10図は第６図の電圧発生回路におけ
る定電流および出力電位のＶcc電源電圧依存性を示す特
性図、第11図は従来の別の電圧発生回路を示す回路図で
ある。 Q1〜Q8、Q31〜Q3（ｎ−１）……トランジスタ、R1〜
R4、R2′……抵抗、P1、P2……ＰチャネルMOSトランジ
スタ、CM……Ｐチャネルカレントミラー回路。
図、第２図は同じく他の実施例を示す回路図、第３図は
第２図の電圧発生回路における定電流および出力電位の
Ｖcc電源電圧依存性を示す特性図、第４図は本発明の電
圧発生回路のさらに他の実施例を示す回路図、第５図は
ECL論理回路の一例を示す回路図、第６図は従来の電圧
発生回路を示す回路図、第７図は第６図中のワイドラー
回路を取り出して示す回路図、第８図（ａ）および
（ｂ）はバイポーラトランジスタのベース・エミッタ間
電圧および半導体素子の熱電圧の温度依存性を示す特性
図、第９図は第６図の電圧発生回路の動作原理を説明す
るために示す図、第10図は第６図の電圧発生回路におけ
る定電流および出力電位のＶcc電源電圧依存性を示す特
性図、第11図は従来の別の電圧発生回路を示す回路図で
ある。 Q1〜Q8、Q31〜Q3（ｎ−１）……トランジスタ、R1〜
R4、R2′……抵抗、P1、P2……ＰチャネルMOSトランジ
スタ、CM……Ｐチャネルカレントミラー回路。
Claims (3)
- 【請求項１】ベース・コレクタ相互が接続され、エミッ
タが低電位側の第１の電位に接続されている第１のNPN
トランジスタと、この第１のNPNトランジスタのコレク
タと第１の定電流源との間に接続された第１の抵抗と、
上記第１のNPNトランジスタのコレクタ・ベース相互接
続点にベースが接続された第２のNPNトランジスタと、
この第２のNPNトランジスタのコレクタと第２の定電流
源との間に接続された第２の抵抗と、上記第２のNPNト
ランジスタのエミッタと前記第１の電位との間に接続さ
れた第３の抵抗と、上記第２のNPNトランジスタのコレ
クタにベースが接続され、コレクタ・エミッタ間が第３
の定電流源と前記第１の電位との間に接続された第３の
NPNトランジスタとを具備する電圧発生回路において、 上記第３の定電流源は、上記第３のNPNトランジスタの
コレクタにベースが接続された第４のNPNトランジスタ
と、この第４のNPNトランジスタのエミッタと前記第１
の電位との間に接続された第４の抵抗と、高電位側の第
２の電位と上記第４のNPNトランジスタのコレクタとの
間にソース・ドレイン間が接続され、ゲート・ドレイン
相互が接続された第１のＰチャネルMOSトランジスタ
と、この第１のＰチャネルMOSトランジスタのゲート・
ドレイン相互接続点にゲートが接続され、ソースが前記
第２の電位に接続され、ドレインが前記第３のNPNトラ
ンジスタのコレクタに接続された第２のＰチャネルMOS
トランジスタ とを具備することを特徴とする電圧発生回路。 - 【請求項２】請求項１記載の電圧発生回路において、前
記第１の定電流源および第２の定電流源は、ベースが前
記第３のNPNトランジスタのコレクタに接続され、エミ
ッタが前記第１の抵抗および第２の抵抗の各一端に共通
に接続され、コレクタが前記第２の電位に接続された第
５のNPNトランジスタからなる、 または、前記第１の定電流源は、前記第３のNPNトラン
ジスタのコレクタにベースが接続され、エミッタが前記
第１の抵抗の一端に接続された第６のNPNトランジスタ
からなり、前記第２の定電流源は、前記第３のNPNトラ
ンジスタのコレクタにベースが接続され、エミッタが前
記第２の抵抗の一端に接続された第７のNPNトランジス
タからなる ことを特徴とする電圧発生回路。 - 【請求項３】請求項１または２記載の電圧発生回路にお
いて、 前記第３のNPNトランジスタのエミッタと第１の電位と
の間にそれぞれコレクタ・ベース相互が接続された複数
個のNPNトランジスタが直列に挿入されている ことを特徴とする電圧発生回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63333608A JPH0727425B2 (ja) | 1988-12-28 | 1988-12-28 | 電圧発生回路 |
| US07/456,556 US5049806A (en) | 1988-12-28 | 1989-12-26 | Band-gap type voltage generating circuit for an ECL circuit |
| KR1019890019726A KR920005259B1 (ko) | 1988-12-28 | 1989-12-27 | 전압발생회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63333608A JPH0727425B2 (ja) | 1988-12-28 | 1988-12-28 | 電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02178716A JPH02178716A (ja) | 1990-07-11 |
| JPH0727425B2 true JPH0727425B2 (ja) | 1995-03-29 |
Family
ID=18267951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63333608A Expired - Fee Related JPH0727425B2 (ja) | 1988-12-28 | 1988-12-28 | 電圧発生回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5049806A (ja) |
| JP (1) | JPH0727425B2 (ja) |
| KR (1) | KR920005259B1 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5121049A (en) * | 1990-03-30 | 1992-06-09 | Texas Instruments Incorporated | Voltage reference having steep temperature coefficient and method of operation |
| IT1245237B (it) * | 1991-03-18 | 1994-09-13 | Sgs Thomson Microelectronics | Generatore di tensione di riferimento variabile con la temperatura con deriva termica prestabilita e funzione lineare della tensione di alimentazione |
| US5369309A (en) * | 1991-10-30 | 1994-11-29 | Harris Corporation | Analog-to-digital converter and method of fabrication |
| US5994755A (en) | 1991-10-30 | 1999-11-30 | Intersil Corporation | Analog-to-digital converter and method of fabrication |
| US5451860A (en) * | 1993-05-21 | 1995-09-19 | Unitrode Corporation | Low current bandgap reference voltage circuit |
| JP3156447B2 (ja) * | 1993-06-17 | 2001-04-16 | 富士通株式会社 | 半導体集積回路 |
| US5696464A (en) * | 1993-10-22 | 1997-12-09 | At&T Global Information Solutions Company | Output driver adaptable to power supply variation |
| JP2734420B2 (ja) * | 1995-08-30 | 1998-03-30 | 日本電気株式会社 | 定電圧源回路 |
| DE19621110C1 (de) * | 1996-05-24 | 1997-06-12 | Siemens Ag | Ein-/Ausschaltbare Schaltungsanordnung zur Erzeugung eines Referenzpotentials |
| DE19624676C1 (de) * | 1996-06-20 | 1997-10-02 | Siemens Ag | Schaltungsanordnung zur Erzeugung eines Referenzpotentials |
| US6181121B1 (en) * | 1999-03-04 | 2001-01-30 | Cypress Semiconductor Corp. | Low supply voltage BICMOS self-biased bandgap reference using a current summing architecture |
| JP3519646B2 (ja) * | 1999-09-13 | 2004-04-19 | 東光株式会社 | 半導体装置 |
| CA2303543A1 (en) * | 2000-03-30 | 2001-09-30 | Nortel Networks Corporation | Voltage reference source |
| EP1501001A1 (en) * | 2003-07-22 | 2005-01-26 | STMicroelectronics Limited | Bias Circuitry |
| US7826998B1 (en) | 2004-11-19 | 2010-11-02 | Cypress Semiconductor Corporation | System and method for measuring the temperature of a device |
| US7477095B2 (en) * | 2006-06-15 | 2009-01-13 | Silicon Laboratories Inc. | Current mirror architectures |
| WO2014200027A1 (ja) * | 2013-06-12 | 2014-12-18 | シャープ株式会社 | 電圧発生回路 |
| US20160091910A1 (en) * | 2013-06-27 | 2016-03-31 | Sharp Kabushiki Kaisha | Voltage generation circuit |
| US10041842B2 (en) * | 2014-11-06 | 2018-08-07 | Applied Materials, Inc. | Method for measuring temperature by refraction and change in velocity of waves with magnetic susceptibility |
| US10739808B2 (en) * | 2018-05-31 | 2020-08-11 | Richwave Technology Corp. | Reference voltage generator and bias voltage generator |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3893018A (en) * | 1973-12-20 | 1975-07-01 | Motorola Inc | Compensated electronic voltage source |
| US4100477A (en) * | 1976-11-29 | 1978-07-11 | Burroughs Corporation | Fully regulated temperature compensated voltage regulator |
| US4100478A (en) * | 1977-02-28 | 1978-07-11 | Burroughs Corporation | Monolithic regulator for CML devices |
| US4176308A (en) * | 1977-09-21 | 1979-11-27 | National Semiconductor Corporation | Voltage regulator and current regulator |
| US4277739A (en) * | 1979-06-01 | 1981-07-07 | National Semiconductor Corporation | Fixed voltage reference circuit |
| JPS59224923A (ja) * | 1983-06-03 | 1984-12-17 | Hitachi Ltd | 定電圧発生回路 |
| US4553083A (en) * | 1983-12-01 | 1985-11-12 | Advanced Micro Devices, Inc. | Bandgap reference voltage generator with VCC compensation |
| US4644249A (en) * | 1985-07-25 | 1987-02-17 | Quadic Systems, Inc. | Compensated bias generator voltage source for ECL circuits |
| US4628248A (en) * | 1985-07-31 | 1986-12-09 | Motorola, Inc. | NPN bandgap voltage generator |
| JPS62191907A (ja) * | 1986-02-19 | 1987-08-22 | Hitachi Ltd | 半導体回路 |
| IT1201848B (it) * | 1986-10-02 | 1989-02-02 | Sgs Microelettronica Spa | Circuito di interfaccia logica ad alta stabilita' e bassa corrente di riposo |
| US4795918A (en) * | 1987-05-01 | 1989-01-03 | Fairchild Semiconductor Corporation | Bandgap voltage reference circuit with an npn current bypass circuit |
| US4849933A (en) * | 1987-05-06 | 1989-07-18 | Advanced Micro Devices, Inc. | Bipolar programmable logic array |
| JP2748414B2 (ja) * | 1988-07-20 | 1998-05-06 | 日本電気株式会社 | 電圧源回路 |
-
1988
- 1988-12-28 JP JP63333608A patent/JPH0727425B2/ja not_active Expired - Fee Related
-
1989
- 1989-12-26 US US07/456,556 patent/US5049806A/en not_active Expired - Lifetime
- 1989-12-27 KR KR1019890019726A patent/KR920005259B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US5049806A (en) | 1991-09-17 |
| JPH02178716A (ja) | 1990-07-11 |
| KR900010529A (ko) | 1990-07-07 |
| KR920005259B1 (ko) | 1992-06-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0727425B2 (ja) | 電圧発生回路 | |
| KR940005987B1 (ko) | 밴드갭 기준회로 | |
| JP3759513B2 (ja) | バンドギャップ基準回路 | |
| JPH0561558A (ja) | 基準電圧発生回路 | |
| JPH06175742A (ja) | 基準電圧発生回路 | |
| JPS6093530A (ja) | 定電流源回路を有する差動増幅回路 | |
| JPH05173659A (ja) | バンドギャップ参照回路装置 | |
| JPH11288321A (ja) | Ｎｐｎデバイスを用いないｃｍｏｓ処理工程に対する正確なバンドギャップ回路 | |
| JPH0681013U (ja) | 電流源回路 | |
| JPS635923B2 (ja) | ||
| JPH0656570B2 (ja) | カスコード接続電流源回路配置 | |
| US7952421B2 (en) | All NPN-transistor PTAT current source | |
| JPH0365716A (ja) | 定電圧回路 | |
| JPH08339232A (ja) | 基準電圧回路 | |
| JP3104509B2 (ja) | 定電流発生回路及びそれを用いた装置 | |
| KR100292924B1 (ko) | 전류원 회로 | |
| JP3347896B2 (ja) | 定電圧源回路 | |
| JP2729001B2 (ja) | 基準電圧発生回路 | |
| JP2605626B2 (ja) | 定電圧回路 | |
| JP2836339B2 (ja) | 定電圧発生回路 | |
| JP3529601B2 (ja) | 定電圧発生回路 | |
| JPH0477329B2 (ja) | ||
| JP2859461B2 (ja) | 温度補償用回路 | |
| JPH0789304B2 (ja) | 基準電圧回路 | |
| JP3656505B2 (ja) | Ｃｍｏｓ定電圧回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |