JPH07273630A - インバータ回路 - Google Patents
インバータ回路Info
- Publication number
- JPH07273630A JPH07273630A JP6087719A JP8771994A JPH07273630A JP H07273630 A JPH07273630 A JP H07273630A JP 6087719 A JP6087719 A JP 6087719A JP 8771994 A JP8771994 A JP 8771994A JP H07273630 A JPH07273630 A JP H07273630A
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- JP
- Japan
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- inverters
- parallel
- inverter circuit
- inverter
- type fet
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 個々のインバータの特性値のバラツキに影響
されることなく、安定した性能を実現できるインバータ
回路を提供することを目的とする。 【構成】 入力端子VINと出力端子VOUTとの間に、複
数のインバータINV1,INV2,…,INVnが並列
に接続されて構成されている。
されることなく、安定した性能を実現できるインバータ
回路を提供することを目的とする。 【構成】 入力端子VINと出力端子VOUTとの間に、複
数のインバータINV1,INV2,…,INVnが並列
に接続されて構成されている。
Description
【0001】
【産業上の利用分野】この発明は、インバータ回路に関
し、特に複数のC−MOSインバータを利用したインバ
ータ回路に関する。
し、特に複数のC−MOSインバータを利用したインバ
ータ回路に関する。
【0002】
【従来の技術】従来から、集積回路内では、pMOS型
FETとnMOS型FETとを並列に接続して構成され
るC−MOSインバータが用いられている。
FETとnMOS型FETとを並列に接続して構成され
るC−MOSインバータが用いられている。
【0003】
【発明が解決しようとする課題】しかしながら、上述し
た従来の単一のインバータにより構成されるインバータ
回路は、インバータを構成するFETの性能のバラツキ
により、閾値電圧等の設定にバラツキが生じ、安定的な
性能を保証できないという問題がある。
た従来の単一のインバータにより構成されるインバータ
回路は、インバータを構成するFETの性能のバラツキ
により、閾値電圧等の設定にバラツキが生じ、安定的な
性能を保証できないという問題がある。
【0004】
【発明の目的】この発明は、上述した従来技術の課題に
鑑みてなされたものであり、個々のインバータの特性値
のバラツキに影響されることなく、安定した性能を実現
できるインバータ回路を提供することを目的とする。
鑑みてなされたものであり、個々のインバータの特性値
のバラツキに影響されることなく、安定した性能を実現
できるインバータ回路を提供することを目的とする。
【0005】
【課題を解決するための手段】この発明にかかるインバ
ータ回路は、上記の目的を達成させるため、入力端子と
出力端子との間に、複数のインバータを並列に設けたこ
とを特徴とする。
ータ回路は、上記の目的を達成させるため、入力端子と
出力端子との間に、複数のインバータを並列に設けたこ
とを特徴とする。
【0006】
【実施例】以下、この発明にかかるインバータ回路の実
施例を説明する。実施例のインバータ回路は、図1に示
すように、入力端子Vinと出力端子Voutとの間に、複
数のインバータINV1,INV2,…,INVnが並列
に接続されて構成されている。
施例を説明する。実施例のインバータ回路は、図1に示
すように、入力端子Vinと出力端子Voutとの間に、複
数のインバータINV1,INV2,…,INVnが並列
に接続されて構成されている。
【0007】それぞれのインバータは、図2に示したよ
うにpMOS型FETとnMOS型FETとを並列に接
続して構成されるC−MOSインバータである。単一の
C−MOSインバータの閾値電圧Vinは、pMOS型F
ETに印加されるソース電圧をVDD、pMOS型FET
の閾値電圧をVtp、nMOS型FETの閾値電圧をVtn
として、以下の式(1)で表される。一方、n個のインバ
ータが並列に接続された場合には、その閾値電圧Vinは
以下の式(2)で与えられる。
うにpMOS型FETとnMOS型FETとを並列に接
続して構成されるC−MOSインバータである。単一の
C−MOSインバータの閾値電圧Vinは、pMOS型F
ETに印加されるソース電圧をVDD、pMOS型FET
の閾値電圧をVtp、nMOS型FETの閾値電圧をVtn
として、以下の式(1)で表される。一方、n個のインバ
ータが並列に接続された場合には、その閾値電圧Vinは
以下の式(2)で与えられる。
【0008】
【数1】 Vin=(VDD+Vtp+Vtn・√(βn/βp))/(1+√(βn/βp)) …(1) Σβpi・(Vin−VDD−Vtpi)2=Σβni・(Vin−Vtni)2 …(2)
【0009】ただし、βp,βnは、それぞれpMOS型
FETとnMOS型FETとにおける電子の易動度をμ
p,μn、単位面積当たりのゲート酸化膜の誘電率及び厚
さをそれぞれε、tox、チャネル幅をWp,Wn、チャネ
ル長をLp,Lnとして、以下の式(3),(4)で表される
係数である。
FETとnMOS型FETとにおける電子の易動度をμ
p,μn、単位面積当たりのゲート酸化膜の誘電率及び厚
さをそれぞれε、tox、チャネル幅をWp,Wn、チャネ
ル長をLp,Lnとして、以下の式(3),(4)で表される
係数である。
【0010】
【数2】βp=(μpε/tox)・(Wp/Lp) …(3) βn=(μnε/tox)・(Wn/Ln) …(4)
【0011】閾値のバラツキはβの値により正規分布と
して現れるが、式(2)には2項のβが含まれるため、
この式を解析的に解くことはできない。しかしながら、
バイポーラ型のトランジスタを並列接続すると性能が向
上することは従来から知られており、一般的に素子を並
列接続した場合には互いの特性が平均されて統計的に見
れば安定した性能が実現できることが予測される。
して現れるが、式(2)には2項のβが含まれるため、
この式を解析的に解くことはできない。しかしながら、
バイポーラ型のトランジスタを並列接続すると性能が向
上することは従来から知られており、一般的に素子を並
列接続した場合には互いの特性が平均されて統計的に見
れば安定した性能が実現できることが予測される。
【0012】この予測は実験により確認されている。シ
ミュレーション実験によると、式(1)で表される閾値電
圧Vinの分散V1(Vin)は、式(2)で表される閾値電圧
Vinの分散V2(Vin)より大きいことが判明した。
ミュレーション実験によると、式(1)で表される閾値電
圧Vinの分散V1(Vin)は、式(2)で表される閾値電圧
Vinの分散V2(Vin)より大きいことが判明した。
【0013】図3は、2つのインバータを並列接続した
場合の電圧特性を示すグラフである。グラフ中の□−□
線で表されるのは入力端子Vinへの印加電圧、△−△
線、▽−▽線で表されるのは、それぞれのインバータの
特性であり、○−○線で示されるのが2つのインバータ
を並列接続した場合のインバータ回路の特性である。
場合の電圧特性を示すグラフである。グラフ中の□−□
線で表されるのは入力端子Vinへの印加電圧、△−△
線、▽−▽線で表されるのは、それぞれのインバータの
特性であり、○−○線で示されるのが2つのインバータ
を並列接続した場合のインバータ回路の特性である。
【0014】図3から理解できるように、2つのインバ
ータを並列接続することにより、それぞれのインバータ
の特性を平均した特性が得られる。このことは、例えば
インバータの数を3以上にした場合にも同様である。し
たがって、複数のインバータを並列接続することによ
り、単一の場合よりも閾値の精度を統計的に向上させる
ことができる。
ータを並列接続することにより、それぞれのインバータ
の特性を平均した特性が得られる。このことは、例えば
インバータの数を3以上にした場合にも同様である。し
たがって、複数のインバータを並列接続することによ
り、単一の場合よりも閾値の精度を統計的に向上させる
ことができる。
【0015】
【発明の効果】以上説明したように、この発明によれ
ば、複数のインバータを並列接続して用いることによ
り、個々のインバータの性質のバラツキを吸収して統計
的に安定した性能のインバータ回路を実現することがで
きる。
ば、複数のインバータを並列接続して用いることによ
り、個々のインバータの性質のバラツキを吸収して統計
的に安定した性能のインバータ回路を実現することがで
きる。
【図1】 この発明にかかるインバータ回路の実施例を
示す回路図である。
示す回路図である。
【図2】 図1の回路に用いられる単一のインバータの
回路図である。
回路図である。
【図3】 単独のインバータ2つの電圧特性と、これら
を並列接続したインバータ回路の電圧特性とを示すグラ
フである。
を並列接続したインバータ回路の電圧特性とを示すグラ
フである。
INV1,INV2,…,INVn インバータ Vin 入力端子 Vout 出力端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 誠 東京都世田谷区北沢3−5−18 鷹山ビル 株式会社鷹山内
Claims (2)
- 【請求項1】 入力端子と出力端子との間に、複数のイ
ンバータを並列に設けたことを特徴とするインバータ回
路。 - 【請求項2】 前記インバータは、並列に接続されたp
MOS型FETとnMOS型FETとから構成されC−
MOSインバータであることを特徴とする請求項1に記
載のインバータ回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6087719A JPH07273630A (ja) | 1994-04-01 | 1994-04-01 | インバータ回路 |
EP95105306A EP0736976A1 (en) | 1994-04-01 | 1995-04-07 | Inverter circuit |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6087719A JPH07273630A (ja) | 1994-04-01 | 1994-04-01 | インバータ回路 |
EP95105306A EP0736976A1 (en) | 1994-04-01 | 1995-04-07 | Inverter circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07273630A true JPH07273630A (ja) | 1995-10-20 |
Family
ID=26138550
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6087719A Pending JPH07273630A (ja) | 1994-04-01 | 1994-04-01 | インバータ回路 |
Country Status (2)
Country | Link |
---|---|
EP (1) | EP0736976A1 (ja) |
JP (1) | JPH07273630A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0797303A3 (en) * | 1996-03-19 | 1998-01-07 | Sharp Kabushiki Kaisha | Inverter circuit and amplifier |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5757379A (en) * | 1980-09-25 | 1982-04-06 | Nec Corp | Character information input device |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4716312A (en) * | 1985-05-07 | 1987-12-29 | California Institute Of Technology | CMOS logic circuit |
JPH04178018A (ja) * | 1990-11-13 | 1992-06-25 | Nec Corp | Cmosディジタル集積回路 |
US5227679A (en) * | 1992-01-02 | 1993-07-13 | Advanced Micro Devices, Inc. | Cmos digital-controlled delay gate |
-
1994
- 1994-04-01 JP JP6087719A patent/JPH07273630A/ja active Pending
-
1995
- 1995-04-07 EP EP95105306A patent/EP0736976A1/en not_active Withdrawn
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5757379A (en) * | 1980-09-25 | 1982-04-06 | Nec Corp | Character information input device |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0797303A3 (en) * | 1996-03-19 | 1998-01-07 | Sharp Kabushiki Kaisha | Inverter circuit and amplifier |
Also Published As
Publication number | Publication date |
---|---|
EP0736976A1 (en) | 1996-10-09 |
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