JPH07273344A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
- Publication number
- JPH07273344A JPH07273344A JP6083699A JP8369994A JPH07273344A JP H07273344 A JPH07273344 A JP H07273344A JP 6083699 A JP6083699 A JP 6083699A JP 8369994 A JP8369994 A JP 8369994A JP H07273344 A JPH07273344 A JP H07273344A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- mask
- heat insulating
- polysilicon layer
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Thin Film Transistor (AREA)
Abstract
ト型の薄膜トランジスタを製造できる製造方法を提供す
ることである。 【構成】 透明基板1上にゲート電極3、ゲート絶縁膜
5、ポリシリコン層7、保護層9、フォトレジスト膜を
順次形成する。ゲート電極3をマスクとして基板1側よ
りフォトレジスト膜を露光して現像し、フォトレジスト
膜をパターニングする。残されたフォトレジスト膜をマ
スクとして保護層9をパターニングし、保護層9をポリ
シリコン層7のチャネル領域上のみに残存させる。パタ
ーニングされた保護層9をマスクとしてポリシリコン層
7にN型不純物をイオン注入し、保護層9でチャネル領
域を保護しつつポリシリコン層をレーザーアニールし、
ソース及びドレイン領域を形成する。
Description
造方法に関し、特に、良好な特性を有するボトムゲート
型薄膜トランジスタの製造方法に関する。
ゲート型の薄膜トランジスタの従来の製造方法を図3を
参照して説明する。まず、透明基板101上にゲート電
極103を形成し、次に、基板101とゲート電極10
3との上にゲート絶縁膜105、ポリシリコン層10
7、及びフォトレジスト膜109を図3(A)に示すよ
うに順次形成する。
3をマスクとして、基板101側から光を照射してフォ
トレジスト膜109を露光し、フォトレジスト膜109
を現像する。この際、フォトレジスト膜109のうち、
ゲート電極103の影になった部分のみが露光されず、
図3(B)に示すように残存する。残存しているフォト
レジスト膜109をマスクとして、ポリシリコン層10
7にn型不純物を注入する。
図3(C)に示すように、ポリシリコン層107にレー
ザ光線を照射してアニールし、ソース領域とドレイン領
域とを活性化する。
ば、レーザ光線を照射する際、不純物が注入されていな
いチャネル領域にもレーザ光線が当たるため、チャネル
部の結晶構造が劣化し、ゲート界面の準位が大きくな
り、素子の特性が低下するという問題がある。
で、品質の高いチャネル領域を有するボトムゲート型の
薄膜トランジスタを製造できる製造方法を提供すること
を目的とする。
め、この発明の第1の観点にかかる薄膜トランジスタの
製造方法は、ゲート電極上にゲート絶縁膜および半導体
層を形成した薄膜トランジスタの製造方法において、前
記半導体層上に断熱層を形成し、この断熱層上にレジス
ト層を形成する工程と、前記ゲート電極をマスクとして
前記レジスト層をフォトリソグラフィーによりパターニ
ングし、このレジストパターンをマスクとして前記断熱
層をパターニングする工程と、前記レジストパターン及
び前記パターニングされた断熱層の少なくとも一方をマ
スクとして前記半導体層に不純物を注入する工程と、不
純物注入後、前記断熱層側から前記半導体層をアニール
する工程と、を具備することを特徴とする。
から形成され、前記断熱層は酸化シリコン又は窒化シリ
コンからなる厚さ10乃至120nmの層から構成さ
れ、前記レーザアニールは、レーザ光線を照射すること
により、前記半導体層を1×10-8乃至1×10-1秒の
時間900乃至1100℃に加熱する工程である。
トランジスタの製造方法は、基板と、この基板上に形成
されたゲート電極と、このゲート電極及び前記基板上に
形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成
されたポリシリコン層と、該ポリシリコン層のチャネル
領域上に形成された光減衰層と、を形成する工程と、前
記光減衰層をマスクとして前記ポリシリコン層に不純物
を注入する工程と、前記光減衰層により前記チャネル領
域を保護しつつ前記半導体層をレーザアニールする工程
と、を備えることを特徴とする。
窒化シリコンからなる厚さ30乃至120nmの層から
構成され、前記レーザアニールは、レーザ光線を照射す
ることにより、前記半導体層を1×10-8乃至1×10
-1秒の時間900乃至1100℃に加熱する工程であ
る。
ば、レーザアニールを行う際には、断熱層又は光減衰層
により、レーザ光線が弱められ、チャネル領域にはレー
ザ光線の照射による影響がほとんどない。よって、レー
ザアニールを行う際に、チャネル領域にはほとんど構造
欠陥が生じない。従って、特性のよい薄膜トランジスタ
が得られる。
チャネル領域を有するボトムゲート型薄膜トランジスタ
の製造方法を図1及び図2を参照して説明する。まず、
ガラス、可撓性フィルム等からなる透明基板1上に蒸
着、スパッタリング等によりアルミニウム、クロム等の
導電膜を厚さ75〜120nm程度の厚さに形成し、こ
の導電膜をエッチングしてゲート電極3及びこれに接続
されたゲートラインを形成する。
シリコン(SiO2)、もしくは、窒化シリコン(SiN)等
を厚さ100〜150nm程度にPCVD(プラズマC
VD)法等を用いて堆積し、ゲート絶縁膜5を形成す
る。このゲート絶縁膜5上に多結晶シリコンを厚さ20
〜100nm、望ましくは、30〜70nm程度の厚さ
にPCVD等を用いて堆積し、ポリシリコン層(Poly-S
i層)7を形成する。
2)、窒化シリコン(SiN)等を厚さ5〜100nm、望
ましくは10〜80nm、さらに望ましくは15〜50
nmの厚さにPCVD等を用いて堆積してなる断熱層9
を形成する。この断熱層9は、後述するレーザアニール
の際に光減衰層として機能する。次に、断熱層9上にフ
ォトレジストを塗布し、フォトレジスト膜11を形成
し、図1(A)に示す構造体を形成する。
マスクとして、基板1側から光を照射してフォトレジス
ト膜11をフォトリソグラフィー工程を用いて、まず露
光し、その後、フォトレジスト膜11を現像してパター
ニングする。この際、フォトレジスト膜11のうちゲー
ト電極3に対応する部分のみが露光されず、図1(B)
に示すように残存する。その後、残存しているフォトレ
ジスト膜11をマスクとして、ドライエッチング又はウ
エットエッチングにより断熱層9をエッチングしてパタ
ーニングし、図1(B)に示すように、ポリシリコン層
7のチャネル領域上のみに断熱層9を残存させる。
ォトレジスト膜11と断熱層9とをマスクとして、ポリ
シリコン層7のソース・ドレイン形成領域にn型半導体
を形成する場合はホスフィン(PH3)、p型半導体を
形成する場合は、ボロン(B)を、断熱層9の厚さが例
えば20nmの場合、加速エネルギー20KeV、ドー
ズ量2×1015個/cm2の条件で注入する。ここで、断
熱層9をより厚くすることにより、加速エネルギー、ド
ーズ量等を増大してもよく、また、フォトレジスト膜1
1の膜圧を薄くしてもよい。
膜11を除去し、断熱層9をマスクとしてポリシリコン
層7にレーザ光線を照射して、ポリシリコン層7をアニ
ールする。即ち、ポリシリコン層7にレーザ光線を照射
して、ポリシリコン層7を1×10-8〜1×10-1秒程
度の時間、望ましくは、1×10-7〜1×10-5秒程度
の時間、900〜1100℃程度の温度に加熱し、注入
された不純物を活性化して、ソース領域とドレイン領域
とを形成する。
リコン層7のチャネル領域には、断熱層9を通過して減
衰したレーザ光線しか当たらないため、結晶構造の劣
化、準位の増加等のアニールによる悪影響は発生しな
い。その後、断熱層9をエッチングにより除去する。次
に、図示せぬフォトレジスト膜を形成し、露光・現像
し、このフォトレジスト膜をマスクとして図2(B)に
示すようにポリシリコン層7を素子形状にパターニング
する。さらに、酸化膜、窒化膜等からなるパッシベーシ
ョン膜13を全面に形成する。次に、パッシベーション
膜13のソース及びドレイン領域上の部分にコンタクト
ホールを形成し、図2(B)に示すように、アルミニウ
ム等からなるソース電極15及びドレイン電極17を形
成し、ボトムゲート型の薄膜トランジスタが完成する。
法によれば、ポリシリコン層7のチャネル領域とソース
領域とドレイン領域とは、それぞれゲート電極3に自己
整合的に形成される。また、ソース領域及びドレイン領
域のアニールの際、断熱層9によりレーザ光線が減衰さ
れてチャネル領域が保護されるため、ポリシリコン層7
のチャネル領域の結晶構造が劣化することはなく、準位
の小さい、優れた特性のボトムゲート型薄膜トランジス
タが得られる。上記薄膜トランジスタの製造方法におい
ては、絶縁膜5上にポリシリコン層7を直接形成した
が、これに限らず、アモルファスシリコンをPVCDに
より堆積後、アニールしてポリシリコン層を形成しても
よい。この場合、ポリシリコン層7のソース領域とドレ
イン領域とは再結晶化されるがチャネル領域は断熱層9
が介在しているので、結晶構造は良好な状態のままであ
る。
ず、種々の変形が可能である。例えば、図1、図2に示
す各層の厚さ及び材質、さらに製造方法は例示であり、
他の厚さ、材質、製造方法を用いてもよい。
ランジスタの製造方法によれば、結晶欠陥の少ない自己
整合型チャネル領域を備えるボトムゲート型薄膜トラン
ジスタを製造できる。
る製造方法による薄膜トランジスタの製造過程を示す断
面図である。
る製造方法による薄膜トランジスタの製造過程を示す断
面図である。
トランジスタの製造過程を示す断面図である。
・・ポリシリコン層、9・・・断熱層、11・・・フォトレジス
ト膜、13・・・パッシベーション膜、15・・・ソース電
極、17・・・ドレイン電極、101・・・基板、103・・・
ゲート電極、105・・・ゲート絶縁膜、107・・・ポリシ
リコン層、109・・・フォトレジスト膜
Claims (4)
- 【請求項1】ゲート電極上にゲート絶縁膜および半導体
層を形成した薄膜トランジスタの製造方法において、 前記半導体層上に断熱層を形成し、この断熱層上にレジ
スト層を形成する工程と、 前記ゲート電極をマスクとして前記レジスト層をフォト
リソグラフィーによりパターニングし、このレジストパ
ターンをマスクとして前記断熱層をパターニングする工
程と、 前記レジストパターン及び前記パターニングされた断熱
層の少なくとも一方をマスクとして前記半導体層に不純
物を注入する工程と、 不純物注入後、前記断熱層側から前記半導体層をアニー
ルする工程と、 を具備することを特徴とする薄膜トランジスタの製造方
法。 - 【請求項2】前記半導体層はポリシリコン層から形成さ
れ、 前記断熱層は酸化シリコン又は窒化シリコンからなる厚
さ10乃至120nmの層から構成され、 前記アニールは、レーザ光線を照射することにより、前
記半導体層を1×10-8乃至1×10-1秒の時間900
乃至1100℃に加熱する工程であることを特徴とする
請求項1記載の製造方法。 - 【請求項3】基板と、この基板上に形成されたゲート電
極と、このゲート電極及び前記基板上に形成されたゲー
ト絶縁膜と、前記ゲート絶縁膜上に形成されたポリシリ
コン層と、該ポリシリコン層のチャネル領域上に形成さ
れた光減衰層と、を形成する工程と、 前記光減衰層をマスクとして前記ポリシリコン層に不純
物を注入する工程と、 前記光減衰層により前記チャネル領域を保護しつつ前記
半導体層をレーザアニールする工程と、 を備えることを特徴とする薄膜トランジスタの製造方
法。 - 【請求項4】前記光減衰層は酸化シリコン又は窒化シリ
コンからなる厚さ30乃至120nmの層から構成さ
れ、 前記レーザアニールは、レーザ光線を照射することによ
り、前記半導体層を1×10-8乃至1×10-1秒の時間
900乃至1100℃に加熱する工程であることを特徴
とする請求項3記載の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6083699A JPH07273344A (ja) | 1994-03-31 | 1994-03-31 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6083699A JPH07273344A (ja) | 1994-03-31 | 1994-03-31 | 薄膜トランジスタの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07273344A true JPH07273344A (ja) | 1995-10-20 |
Family
ID=13809749
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6083699A Pending JPH07273344A (ja) | 1994-03-31 | 1994-03-31 | 薄膜トランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07273344A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005517810A (ja) * | 2002-02-14 | 2005-06-16 | スリーエム イノベイティブ プロパティズ カンパニー | 回路製造用のインライン堆積法 |
KR100729768B1 (ko) * | 2001-03-12 | 2007-06-20 | 삼성전자주식회사 | 박막 트랜지스터 기판 및 그 제조 방법 |
-
1994
- 1994-03-31 JP JP6083699A patent/JPH07273344A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100729768B1 (ko) * | 2001-03-12 | 2007-06-20 | 삼성전자주식회사 | 박막 트랜지스터 기판 및 그 제조 방법 |
JP2005517810A (ja) * | 2002-02-14 | 2005-06-16 | スリーエム イノベイティブ プロパティズ カンパニー | 回路製造用のインライン堆積法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5512494A (en) | Method for manufacturing a thin film transistor having a forward staggered structure | |
JPS5928992B2 (ja) | Mosトランジスタおよびその製造方法 | |
JPS62205664A (ja) | 薄膜トランジスタの製造方法 | |
JPH07273344A (ja) | 薄膜トランジスタの製造方法 | |
JPH0298143A (ja) | Ldd構造ポリシリコン薄膜トランジスタの製造方法 | |
JPH065852A (ja) | Mosfet及びその製造方法 | |
JP3587868B2 (ja) | 薄膜トランジスタの製造方法 | |
JP3138841B2 (ja) | Mis電界効果半導体装置の製造方法 | |
JP3143967B2 (ja) | 薄膜トランジスタの製造方法 | |
JP3088547B2 (ja) | 半導体装置の製造方法 | |
KR100190367B1 (ko) | 소자분리막형성방법 | |
JPH07120806B2 (ja) | 薄膜電界効果トランジスターの製造方法 | |
JPH0845876A (ja) | 半導体装置の製造方法 | |
JPH08204204A (ja) | 薄膜トランジスタの製造方法 | |
JPH07288335A (ja) | 薄膜フォトトランジスタ | |
JPH04328872A (ja) | 多結晶薄膜トランジスタの製造方法及び多結晶薄膜トランジスタ | |
JPH07273342A (ja) | 薄膜トランジスタの製造方法 | |
JP3216269B2 (ja) | 薄膜トランジスタアレイの製造方法 | |
JP2768995B2 (ja) | 半導体装置の製造方法 | |
JPH08274325A (ja) | 半導体装置の製造方法 | |
JPH023242A (ja) | 半導体装置の製造方法 | |
JP2791420B2 (ja) | 電界効果型半導体装置の作製方法 | |
JPH06132535A (ja) | 薄膜トランジスタ及びその製造方法 | |
JPH07131028A (ja) | 薄膜トランジスタの製造方法 | |
KR0146079B1 (ko) | 반도체 소자 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050817 |
|
A621 | Written request for application examination |
Effective date: 20060224 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
A521 | Written amendment |
Effective date: 20060425 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081218 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090216 |
|
A02 | Decision of refusal |
Effective date: 20090514 Free format text: JAPANESE INTERMEDIATE CODE: A02 |
|
A521 | Written amendment |
Effective date: 20090820 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100427 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100618 |
|
R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130702 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 3 Free format text: PAYMENT UNTIL: 20130702 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130702 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 3 Free format text: PAYMENT UNTIL: 20130702 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |