JP2791420B2 - 電界効果型半導体装置の作製方法 - Google Patents
電界効果型半導体装置の作製方法Info
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- JP2791420B2 JP2791420B2 JP1168649A JP16864989A JP2791420B2 JP 2791420 B2 JP2791420 B2 JP 2791420B2 JP 1168649 A JP1168649 A JP 1168649A JP 16864989 A JP16864989 A JP 16864989A JP 2791420 B2 JP2791420 B2 JP 2791420B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電界効果型半導体装置の新規な構造に関
し、特に耐ホットキャリア現象にすぐれた信頼性の高い
電界効果型半導体装置を作製する方法に関するものであ
ります。
し、特に耐ホットキャリア現象にすぐれた信頼性の高い
電界効果型半導体装置を作製する方法に関するものであ
ります。
近年、電界効果型半導体装置を構成要素として、半導
体集積回路素子（IC）が著しい進歩をとげている。
体集積回路素子（IC）が著しい進歩をとげている。
これらICは、より高度な処理，より高速の動作，より
便利な機能を世間が求めるに従って、高集積化，高密度
化が追求され、１つの電界効果型半導体装置の素子寸法
がますます小さくなってきている。
便利な機能を世間が求めるに従って、高集積化，高密度
化が追求され、１つの電界効果型半導体装置の素子寸法
がますます小さくなってきている。
この電界効果型半導体装置が動作するに必要な電圧
は、必ずしも素子寸法の縮小に伴って比例して減少しな
いために最近の高密度化，高集積化されたICは素子内部
に加わる電界が増加し、素子の信頼性に問題が発生して
きた。特にホットキャリア現象による素子特性の変動は
サブミクロンデバイスの信頼性限界を決める重要な問題
である。
は、必ずしも素子寸法の縮小に伴って比例して減少しな
いために最近の高密度化，高集積化されたICは素子内部
に加わる電界が増加し、素子の信頼性に問題が発生して
きた。特にホットキャリア現象による素子特性の変動は
サブミクロンデバイスの信頼性限界を決める重要な問題
である。
半導体中を移動するキャリアの平均エネルギーは、温
度をＴすると3/2kTと考えられる。このキャリアに電界
が加わると、キャリアはエネルギーを受ける。このエネ
ルギーは、その値が小さい間はキャリアと格子との相互
作用によって熱エネルギーとなり、結晶の中へ放出され
る。一方、電界強度が大きくなると、格子振動へのエネ
ルギーの流れが間に合わなくなり、キャリアの平均エネ
ルギーの値は3/2kTより大きくなる。このようなキャリ
アは、格子温度よりも高い状態となっており、この状態
がホットキャリアと呼ばれている。
度をＴすると3/2kTと考えられる。このキャリアに電界
が加わると、キャリアはエネルギーを受ける。このエネ
ルギーは、その値が小さい間はキャリアと格子との相互
作用によって熱エネルギーとなり、結晶の中へ放出され
る。一方、電界強度が大きくなると、格子振動へのエネ
ルギーの流れが間に合わなくなり、キャリアの平均エネ
ルギーの値は3/2kTより大きくなる。このようなキャリ
アは、格子温度よりも高い状態となっており、この状態
がホットキャリアと呼ばれている。
このようなホットキャリアは、電界効果型半導体装置
のドレイン近傍，ゲート酸化膜近傍等、強電界が集中す
る部分で加速されて発生する。この付近で発生したホッ
トエレクトロンは、ゲート酸化膜に注入されSi/SiO2界
面又はSiO2中の捕獲中心に捕まる。この捕らえられたホ
ットキャリアによって、空間電荷を形成し、電界効果型
半導体装置のVT,gmなどの特性を変化させて、ICの信頼
性を損なわせていた。
のドレイン近傍，ゲート酸化膜近傍等、強電界が集中す
る部分で加速されて発生する。この付近で発生したホッ
トエレクトロンは、ゲート酸化膜に注入されSi/SiO2界
面又はSiO2中の捕獲中心に捕まる。この捕らえられたホ
ットキャリアによって、空間電荷を形成し、電界効果型
半導体装置のVT,gmなどの特性を変化させて、ICの信頼
性を損なわせていた。
このホットキャリア対策として、種々の方法が試みら
れているが、素子構造の改良としてDD（ダブルドレイ
ン）LDD（ライトドープドレイン）等の素子が考案され
ている。
れているが、素子構造の改良としてDD（ダブルドレイ
ン）LDD（ライトドープドレイン）等の素子が考案され
ている。
本発明はホットキャリア現象に強い、信頼性の高い新
規な電界効果型半導体装置を容易に作製する方法を提供
するものであります。
規な電界効果型半導体装置を容易に作製する方法を提供
するものであります。
本発明は、上記の目的を達成するために、ゲート電極
とゲート絶縁膜と該ゲート絶縁膜下に、禁制帯幅の異な
る半導体層を有し、ゲート絶縁膜側には禁制帯幅の広い
半導体層を有し、該禁制帯幅の広い半導体層の下には、
禁制帯幅の狭い半導体層を有する電界効果型半導体装置
の作製方法において、禁制帯幅の狭い第１の半導体層は
高エネルギー光を照射することにより非単結晶半導体層
を多結晶また単結晶化することにより形成され前記半導
体層に高エネルギー光を照射する前または後に禁制帯幅
の広い第２の半導体層を前記該１の半導体層に接するよ
うに形成する工程を有することを特徴とするものであり
ます。
とゲート絶縁膜と該ゲート絶縁膜下に、禁制帯幅の異な
る半導体層を有し、ゲート絶縁膜側には禁制帯幅の広い
半導体層を有し、該禁制帯幅の広い半導体層の下には、
禁制帯幅の狭い半導体層を有する電界効果型半導体装置
の作製方法において、禁制帯幅の狭い第１の半導体層は
高エネルギー光を照射することにより非単結晶半導体層
を多結晶また単結晶化することにより形成され前記半導
体層に高エネルギー光を照射する前または後に禁制帯幅
の広い第２の半導体層を前記該１の半導体層に接するよ
うに形成する工程を有することを特徴とするものであり
ます。
第１図に本発明方法の一例の概略を示し説明を行いま
す。
す。
同図（Ａ）にあるように、基板（１）例えばガラス、
セラミックス、導体上に絶縁膜を形成したもの或いは単
結晶シリコン基板等を使用することができる。このよう
な基板（１）上にブロッキング層（11）を形成する。次
に第１の非単結晶半導体層（12）を形成する。この非単
結晶半導体としては後の工程で結晶化が行われる為に結
晶化によって禁制帯幅が狭くなる半導体が望ましい、例
えばアモルファスシリコン半導体等がこの半導体として
使用できる。次に、この第１の非単結晶半導体（12）の
一部分に対して高エネルギー光を持つ光ビーム（100）
を照射する。この時、マスクを用いて必要な部分のみに
光を集光して照射するか又は光学手段を使用して必要な
部分のみに光を集光して照射する。この光の照射により
禁制帯幅の狭い領域（13）が得られる。例えば第１の非
単結晶半導体層としてアモルファス半導体を使用した場
合はこの部分は多結晶シリコン半導体となり禁制帯幅は
約1.2〜1.4eV程度の狭い半導体領域（13）が得られる。
セラミックス、導体上に絶縁膜を形成したもの或いは単
結晶シリコン基板等を使用することができる。このよう
な基板（１）上にブロッキング層（11）を形成する。次
に第１の非単結晶半導体層（12）を形成する。この非単
結晶半導体としては後の工程で結晶化が行われる為に結
晶化によって禁制帯幅が狭くなる半導体が望ましい、例
えばアモルファスシリコン半導体等がこの半導体として
使用できる。次に、この第１の非単結晶半導体（12）の
一部分に対して高エネルギー光を持つ光ビーム（100）
を照射する。この時、マスクを用いて必要な部分のみに
光を集光して照射するか又は光学手段を使用して必要な
部分のみに光を集光して照射する。この光の照射により
禁制帯幅の狭い領域（13）が得られる。例えば第１の非
単結晶半導体層としてアモルファス半導体を使用した場
合はこの部分は多結晶シリコン半導体となり禁制帯幅は
約1.2〜1.4eV程度の狭い半導体領域（13）が得られる。
次に、この禁制帯幅の狭い半導体層並びに第１の半導
体層に接するように禁制帯幅の広い半導体層（14）を形
成する。さらにこの上面に素子分離領域（15）を選択的
に形成し第１図（Ｃ）の状態を得る。次にゲート絶縁膜
（16）、ゲート電極（17）、ソース，ドレイン領域（1
9）（19′）に形成し第１図（Ｄ）の状態を得る。最後
にソース，ドレイン電極（20）（20′）を形成し第１図
（Ｅ）の電界効果型半導体装置を完成させる。
体層に接するように禁制帯幅の広い半導体層（14）を形
成する。さらにこの上面に素子分離領域（15）を選択的
に形成し第１図（Ｃ）の状態を得る。次にゲート絶縁膜
（16）、ゲート電極（17）、ソース，ドレイン領域（1
9）（19′）に形成し第１図（Ｄ）の状態を得る。最後
にソース，ドレイン電極（20）（20′）を形成し第１図
（Ｅ）の電界効果型半導体装置を完成させる。
このようにして作製さた電界効果型半導体装置のゲー
ト電極に電圧を印加した場合、チャネルはゲート絶縁膜
直下ではなく、禁制帯幅の狭い半導体層部に形成され
る。よって、このような素子の中で発生したホットキャ
リアがゲート絶縁膜にまで到達するためには、禁制帯幅
の広い半導体層を通過しなければならないため、十分に
高いエネルギーを持った状態でゲート絶縁膜に達せず、
消滅してしまう。これにより耐ホットキャリア現象を向
上するものであります。
ト電極に電圧を印加した場合、チャネルはゲート絶縁膜
直下ではなく、禁制帯幅の狭い半導体層部に形成され
る。よって、このような素子の中で発生したホットキャ
リアがゲート絶縁膜にまで到達するためには、禁制帯幅
の広い半導体層を通過しなければならないため、十分に
高いエネルギーを持った状態でゲート絶縁膜に達せず、
消滅してしまう。これにより耐ホットキャリア現象を向
上するものであります。
以下に図面により本発明により作製された電界効果型
半導体装置を説明します。
半導体装置を説明します。
第２図は本発明の電界効果型半導体装置の概略断面図
を示しています。
を示しています。
また、同図のＸ−Ｘ′面に対応するエネルギーバンド
図を第３図（Ａ）に示します。第３図（Ａ）は、フラッ
トバンド状態のエネルギーバンド図であり、第２図の半
導体（２）として、多結晶シリコン半導体，第２の半導
体（３）として、アモルファスシリコン半導体を用いた
時の様子を示しています。
図を第３図（Ａ）に示します。第３図（Ａ）は、フラッ
トバンド状態のエネルギーバンド図であり、第２図の半
導体（２）として、多結晶シリコン半導体，第２の半導
体（３）として、アモルファスシリコン半導体を用いた
時の様子を示しています。
このような構成を持つ電界効果型半導体装置のゲート
電極（７）に正の電圧を加えた時のエネルギーバンドの
様子を第３図（Ｂ）に示す。この場合、ゲート電極
（７）に電圧を加えることによって、ゲート絶縁膜
（６）の下方にチャネルが形成される。第１の半導体層
（２）に比べて、第２の半導体層（３）は禁制帯幅が広
いので、チャネルはゲート絶縁膜（６）直下の第２の半
導体層（３）中ではなく、その下の第１の半導体層
（２）中の領域（10）の付近に形成され、ソース，ドレ
イン電流はソース電極（８）−ソース（４）−チャネル
（10）−ドレイン（４′）−ドレイン電極（８′）のパ
スを通って流れる。
電極（７）に正の電圧を加えた時のエネルギーバンドの
様子を第３図（Ｂ）に示す。この場合、ゲート電極
（７）に電圧を加えることによって、ゲート絶縁膜
（６）の下方にチャネルが形成される。第１の半導体層
（２）に比べて、第２の半導体層（３）は禁制帯幅が広
いので、チャネルはゲート絶縁膜（６）直下の第２の半
導体層（３）中ではなく、その下の第１の半導体層
（２）中の領域（10）の付近に形成され、ソース，ドレ
イン電流はソース電極（８）−ソース（４）−チャネル
（10）−ドレイン（４′）−ドレイン電極（８′）のパ
スを通って流れる。
このようにキャリアは、ゲート絶縁膜（６）直下では
なく、ゲート絶縁膜（６）より離れた位置に形成された
チャネル（10）を流れ、デバイス寸法の縮小等によりド
レイン近傍またはゲート絶縁膜付近で強電界領域が形成
され、ホットキャリアが発生してもホットキャリアは、
第２の半導体層中の領域（９）を通過するために消滅ま
たはエネルギーを減少させて、ゲート絶縁膜に到達する
ことになり、ゲート絶縁膜が損傷を受けたり、ゲート絶
縁膜半導体層界面にトラップを形成することなく、電界
効果型半導体装置の信頼性を向上させるものでありま
す。
なく、ゲート絶縁膜（６）より離れた位置に形成された
チャネル（10）を流れ、デバイス寸法の縮小等によりド
レイン近傍またはゲート絶縁膜付近で強電界領域が形成
され、ホットキャリアが発生してもホットキャリアは、
第２の半導体層中の領域（９）を通過するために消滅ま
たはエネルギーを減少させて、ゲート絶縁膜に到達する
ことになり、ゲート絶縁膜が損傷を受けたり、ゲート絶
縁膜半導体層界面にトラップを形成することなく、電界
効果型半導体装置の信頼性を向上させるものでありま
す。
また、第１の半導体層（２）と、第２の半導体層
（３）の禁制帯幅の差が少ない場合には、ゲート電極に
電圧を加えた場合に、チャネルがゲート絶縁膜直下と、
第１の半導体層と第２の半導体層の界面付近とに形成さ
れる場合がある。この場合、第２の半導体層の厚みを薄
くすることにより、ゲート絶縁膜直下にチャネルが形成
されるのを防止できる。また、この場合、第１の半導体
層（２）を多結晶シリコンとし、第２の半導体層（３）
をアモルファスシリコンとするように第１の半導体層
に、第２の半導体層よりキャリア生成効率の高い材料を
使用すると、ゲート絶縁膜直下及び、第１の半導体層と
第２の半導体層の界面付近にチャネルが形成されていて
も、実質的に大多数のキャリアは第１の半導体層と第２
の半導体層界面付近に形成されたチャネルを流れるの
で、同様に耐ホットキャリア効果を有している。
（３）の禁制帯幅の差が少ない場合には、ゲート電極に
電圧を加えた場合に、チャネルがゲート絶縁膜直下と、
第１の半導体層と第２の半導体層の界面付近とに形成さ
れる場合がある。この場合、第２の半導体層の厚みを薄
くすることにより、ゲート絶縁膜直下にチャネルが形成
されるのを防止できる。また、この場合、第１の半導体
層（２）を多結晶シリコンとし、第２の半導体層（３）
をアモルファスシリコンとするように第１の半導体層
に、第２の半導体層よりキャリア生成効率の高い材料を
使用すると、ゲート絶縁膜直下及び、第１の半導体層と
第２の半導体層の界面付近にチャネルが形成されていて
も、実質的に大多数のキャリアは第１の半導体層と第２
の半導体層界面付近に形成されたチャネルを流れるの
で、同様に耐ホットキャリア効果を有している。
さらにまた、本発明構成によれば、チャネルがゲート
絶縁膜直下に形成されないので、キャリアはゲート絶縁
膜界面に界面準位によって捕獲されたり、界面近傍に存
在する固定電荷によってキャリアが散乱し、キャリアの
移動度が低下するという問題も同時に解決することがで
きる。
絶縁膜直下に形成されないので、キャリアはゲート絶縁
膜界面に界面準位によって捕獲されたり、界面近傍に存
在する固定電荷によってキャリアが散乱し、キャリアの
移動度が低下するという問題も同時に解決することがで
きる。
尚、以上の説明においては、薄膜の電界効果型半導体
装置を主として示したが、一般のMOS型電界効果型半導
体装置にも、本発明の概念を変更することなく適用する
ことができる。
装置を主として示したが、一般のMOS型電界効果型半導
体装置にも、本発明の概念を変更することなく適用する
ことができる。
また、使用する材料も本発明の概念を変更するもので
なければ、アモルファス、多結晶、結晶を問わず幅広い
材料を選択することができる。
なければ、アモルファス、多結晶、結晶を問わず幅広い
材料を選択することができる。
以下に実施例を示し本発明を説明する。
『実施例１』 第１図は本発明の電界効果型半導体装置の製造工程を
示す概略縦断面図である。
示す概略縦断面図である。
第１図（Ａ）において、本実施例では450℃〜500℃程
度の耐熱性を持つコーニング7059ガラス基板（１）とし
て使用した。
度の耐熱性を持つコーニング7059ガラス基板（１）とし
て使用した。
尚、本実施例においては、基板（１）上に複数の素子
を形成した集積回路構造とはせず、一つの半導体装置に
ついて記載した。
を形成した集積回路構造とはせず、一つの半導体装置に
ついて記載した。
まず、基板（１）を十分に洗浄した後、紫外光を基板
（１）表面に10〜20分間酸化性雰囲気下で照射し、洗浄
工程で除去できない基板面上の付着有機物を除去し、次
にこの基板（１）上形成する半導体層との密着性向上と
基板表面からの不純物の拡散を防止した。さらにまた、
この基板（１）にプラズマCVD方または光CVD法にて窒化
珪素膜（11）を1000Åの厚さに形成しガラス基板内部か
ら不純物が拡散することを防止した。
（１）表面に10〜20分間酸化性雰囲気下で照射し、洗浄
工程で除去できない基板面上の付着有機物を除去し、次
にこの基板（１）上形成する半導体層との密着性向上と
基板表面からの不純物の拡散を防止した。さらにまた、
この基板（１）にプラズマCVD方または光CVD法にて窒化
珪素膜（11）を1000Åの厚さに形成しガラス基板内部か
ら不純物が拡散することを防止した。
次にこの基板（11）をプラズマCVD装置内に設置しア
モルファスシリコン半導体（12）約5000Åの厚さに形成
した。この時基板温度を350℃と若干高くして形成した
ので、半導体層（12）は結晶化が進んだ状態であった。
モルファスシリコン半導体（12）約5000Åの厚さに形成
した。この時基板温度を350℃と若干高くして形成した
ので、半導体層（12）は結晶化が進んだ状態であった。
次に第１図（Ｂ）に示すように第１のマスクを用い
て、電界効果型半導体装置の部分のみを光アニール処理
を施し、多結晶シリコン半導体（13）とし、この半導体
層を第１の半導体層（13）とする。この光アニール処理
とは、アモルファスシリコン半導体に対して高いエネル
ギーを持つ光を照射し、アモルファスシリコン半導体を
瞬時に加熱し、の結晶性を高めるものであります。
て、電界効果型半導体装置の部分のみを光アニール処理
を施し、多結晶シリコン半導体（13）とし、この半導体
層を第１の半導体層（13）とする。この光アニール処理
とは、アモルファスシリコン半導体に対して高いエネル
ギーを持つ光を照射し、アモルファスシリコン半導体を
瞬時に加熱し、の結晶性を高めるものであります。
本実施例においては、この高いエネルギーを持つ光と
して248nmの波長を持つKrFエキシマレーザ光を用いた。
して248nmの波長を持つKrFエキシマレーザ光を用いた。
このレーザ光のビーム寸法は5mm×10mmでありマスク
を用いて（13）の領域にあたる部分のみに照射した。レ
ーザ光のエネルギー密度は170mJ/cm2であり、レーザ光
の照射パルスレートは15ppsで2.8秒間レーザ光を照射し
た。
を用いて（13）の領域にあたる部分のみに照射した。レ
ーザ光のエネルギー密度は170mJ/cm2であり、レーザ光
の照射パルスレートは15ppsで2.8秒間レーザ光を照射し
た。
このレーザアニールを施された部分は透過型電子顕微
鏡にて観察を行ったところ約800〜1000Å程度の大きさ
のグレインが膜全面に渡って見られ、多結晶状態となっ
ていた。
鏡にて観察を行ったところ約800〜1000Å程度の大きさ
のグレインが膜全面に渡って見られ、多結晶状態となっ
ていた。
またこの膜中の水素量は１原子％以下であり、モビリ
ティーの大きな多結晶半導体（13）が得られていた。本
実施例においては、このレーザ光の照射をマスクを用い
て行ったが、照射するレーザ光のビーム寸法及び形状を
光学手段を用いて素子外形寸法と同じように集光し、照
射するとマスクを必要とせず素子部のみを多結晶化する
ことも可能であった。
ティーの大きな多結晶半導体（13）が得られていた。本
実施例においては、このレーザ光の照射をマスクを用い
て行ったが、照射するレーザ光のビーム寸法及び形状を
光学手段を用いて素子外形寸法と同じように集光し、照
射するとマスクを必要とせず素子部のみを多結晶化する
ことも可能であった。
本実施例ではレーザ光を照射して多結晶化を行った
が、この時同時に基板加熱を行い、さらにレーザ光の照
射時間を長くすることにより、単結状態に近い半導体層
を得ることも可能であった。本実施例で得られた、レー
ザアニール後の第１の半導体層（13）の禁制帯幅は1.23
eVであった。
が、この時同時に基板加熱を行い、さらにレーザ光の照
射時間を長くすることにより、単結状態に近い半導体層
を得ることも可能であった。本実施例で得られた、レー
ザアニール後の第１の半導体層（13）の禁制帯幅は1.23
eVであった。
この上面にスパッタリング法によりアモルファスシリ
コン半導体（14）を10〜200Åの範囲、本実施例では80
Åの厚さに形成し、第２の半導体層（14）とした。この
アモルファスシリコン半導体中には水素をできるだけ含
まない条件で作製を行った。すなわち、この第２の半導
体層（14）中に水素が多量に存在すると、この水素が移
動してゲート絶縁膜付近でSi−Ｏ結合と反応し、この付
近で新たに界面準位を形成する。そのため、この第２の
半導体層（14）には余分な水素、多量の水素を含まない
ようにすることが重要であった。
コン半導体（14）を10〜200Åの範囲、本実施例では80
Åの厚さに形成し、第２の半導体層（14）とした。この
アモルファスシリコン半導体中には水素をできるだけ含
まない条件で作製を行った。すなわち、この第２の半導
体層（14）中に水素が多量に存在すると、この水素が移
動してゲート絶縁膜付近でSi−Ｏ結合と反応し、この付
近で新たに界面準位を形成する。そのため、この第２の
半導体層（14）には余分な水素、多量の水素を含まない
ようにすることが重要であった。
この得られた第２の半導体層（14）の禁制帯幅は1.57
eVであり、通常のアモルファスシリコン半導体のそれよ
り、若干小さく余分な水素が含まれていない状態であっ
た。
eVであり、通常のアモルファスシリコン半導体のそれよ
り、若干小さく余分な水素が含まれていない状態であっ
た。
次に第２の半導体層（14）の全面にCVD法により酸化
珪素絶縁膜を約１μｍの厚さで形成し、前のレーザアニ
ール工程にて使用した、第１のマスクを用いて、この酸
化珪素膜をパターニングし、素子周辺の絶縁領域（15）
を形成し、第１図（Ｃ）の状態を得た。
珪素絶縁膜を約１μｍの厚さで形成し、前のレーザアニ
ール工程にて使用した、第１のマスクを用いて、この酸
化珪素膜をパターニングし、素子周辺の絶縁領域（15）
を形成し、第１図（Ｃ）の状態を得た。
次にこの基板表面にプラズマ酸化処理を施し、全面に
酸化珪素膜を80Åの厚さに形成する。次にこの酸化珪素
膜上にリンが多量にドープされた多結晶珪素をCVD法に
て2000Åの厚さに形成する。次に第２のフォトマスク
を用いてゲート電極（17）とゲート絶縁膜（16）とをセ
ルファライン構造で形成した。本実施例ではゲート絶縁
膜としてプラズマ酸化処理によって得られた酸化珪素膜
を使用したが、その他に窒化珪素膜等の絶縁膜を使用す
ることも可能である。特にこの窒化珪素膜を光CVD法に
て形成した場合、ゲート絶縁膜と半導体層との界面に形
成される界面順位は5.3×1010個/cm2と非常に少ないも
のが得られ、よりホットキャリア効果の少ない信頼性の
高い電界効果型半導体装置を実現することができた。
酸化珪素膜を80Åの厚さに形成する。次にこの酸化珪素
膜上にリンが多量にドープされた多結晶珪素をCVD法に
て2000Åの厚さに形成する。次に第２のフォトマスク
を用いてゲート電極（17）とゲート絶縁膜（16）とをセ
ルファライン構造で形成した。本実施例ではゲート絶縁
膜としてプラズマ酸化処理によって得られた酸化珪素膜
を使用したが、その他に窒化珪素膜等の絶縁膜を使用す
ることも可能である。特にこの窒化珪素膜を光CVD法に
て形成した場合、ゲート絶縁膜と半導体層との界面に形
成される界面順位は5.3×1010個/cm2と非常に少ないも
のが得られ、よりホットキャリア効果の少ない信頼性の
高い電界効果型半導体装置を実現することができた。
次にこの工程によって形成された開口部（18）を通し
て不純物を導入し、ソース，ドレイン領域の形成を以下
に示す順序で行った。
て不純物を導入し、ソース，ドレイン領域の形成を以下
に示す順序で行った。
前工程にて使用した、レジストマスクを残した状態で
この開口部（18）を通してリンをイオン注入した、その
ドーズ量は６×1020個/cm2であった。開口部（18）を通
して第２の半導体層（14）が外部に露出しており、この
部分にリンがドーピングされ、ソース，ドレイン領域
（19），（19′）が形成される。この第２の半導体層
（14）は本実施例においては、アモルファスシリコン半
導体を使用しているため、十分な深さまでリンがドーピ
ングされる。しかし、このイオン注入されたリンは、十
分に活性化状態となっていないので、このドーピングさ
れた部分に対し、再度レーザ光を照射し、この領域を活
性化すると同時に、ソース，ドレイン領域（19），（1
9′）を多結晶化し、より導通性を高くした。この時レ
ーザ光は、エネルギー密度120mJ/cm2で10ppsのパルス光
を５秒間照射した。
この開口部（18）を通してリンをイオン注入した、その
ドーズ量は６×1020個/cm2であった。開口部（18）を通
して第２の半導体層（14）が外部に露出しており、この
部分にリンがドーピングされ、ソース，ドレイン領域
（19），（19′）が形成される。この第２の半導体層
（14）は本実施例においては、アモルファスシリコン半
導体を使用しているため、十分な深さまでリンがドーピ
ングされる。しかし、このイオン注入されたリンは、十
分に活性化状態となっていないので、このドーピングさ
れた部分に対し、再度レーザ光を照射し、この領域を活
性化すると同時に、ソース，ドレイン領域（19），（1
9′）を多結晶化し、より導通性を高くした。この時レ
ーザ光は、エネルギー密度120mJ/cm2で10ppsのパルス光
を５秒間照射した。
このようにして、第１図（Ｄ）に示す状態を得る。最
後に、公知のスパッタリング方法により、モリブデン金
属を3000Åの厚みに形成し、第３のマスクを使用し
て、公知のフォトリソグラフィにより、ソース，ドレイ
ン電極（20），（20′）を形成して、電界効果型半導体
装置を完成させた。
後に、公知のスパッタリング方法により、モリブデン金
属を3000Åの厚みに形成し、第３のマスクを使用し
て、公知のフォトリソグラフィにより、ソース，ドレイ
ン電極（20），（20′）を形成して、電界効果型半導体
装置を完成させた。
この様子を動作状態で１ヶ月連続動作させた結果VT並
びにgmは、ほとんど変化せず、このデータを基にして外
挿し、10年後のVT並びにgmはの変化量は５％以内であっ
た。
びにgmは、ほとんど変化せず、このデータを基にして外
挿し、10年後のVT並びにgmはの変化量は５％以内であっ
た。
本実施例において、第１の半導体層として多結晶シリ
コン半導体を第２の半導体層として、アモルファスシリ
コン半導体を用いた、この２つの半導体層の禁制帯幅の
差は過大なものではない。そのため、第２の半導体層の
厚みが10〜1000Å特に禁制帯幅の差が0.2eV以下である
場合は、10〜200Åとすることで、チャネルがゲート絶
縁膜直下に形成されることを防止することが、可能であ
ると実験的な知見が得られている。すなわち、第２の半
導体層の厚みを200Å以下とすれば、ゲート絶縁膜直下
ではなく、第１の半導体層付近にチャネルを形成するこ
とが可能であった。
コン半導体を第２の半導体層として、アモルファスシリ
コン半導体を用いた、この２つの半導体層の禁制帯幅の
差は過大なものではない。そのため、第２の半導体層の
厚みが10〜1000Å特に禁制帯幅の差が0.2eV以下である
場合は、10〜200Åとすることで、チャネルがゲート絶
縁膜直下に形成されることを防止することが、可能であ
ると実験的な知見が得られている。すなわち、第２の半
導体層の厚みを200Å以下とすれば、ゲート絶縁膜直下
ではなく、第１の半導体層付近にチャネルを形成するこ
とが可能であった。
『実施例２』 実施例１と同様に、前処理とに基板洗浄，紫外光処理
並びにブロッキング層が形成された基板を本実施例にお
いても使用した。また、作製工程も一部を除き第１図に
示す通りである。この基板（１）上にCVD法にてアモル
ファスシリコン半導体（12）を約6000Åの厚さに形成し
た。この時、基板の作製温度は250℃であり、真性また
は若干Ｐ型を示す半導体層とするため、原料気体である
珪化物気体に対し10〜100ppmの割合でジボラン気体を混
入し、半導体層中に微量のボロンを添加した。
並びにブロッキング層が形成された基板を本実施例にお
いても使用した。また、作製工程も一部を除き第１図に
示す通りである。この基板（１）上にCVD法にてアモル
ファスシリコン半導体（12）を約6000Åの厚さに形成し
た。この時、基板の作製温度は250℃であり、真性また
は若干Ｐ型を示す半導体層とするため、原料気体である
珪化物気体に対し10〜100ppmの割合でジボラン気体を混
入し、半導体層中に微量のボロンを添加した。
この時に添加するボロンの量によって、電界効果型半
導体装置のVTHのコントロールが可能である。
導体装置のVTHのコントロールが可能である。
次に、第１の半導体層領域の外に外形寸法と同じレー
ザビームをこの半導体層に照射し、この照射領域を多結
晶シリコンとした。このレーザ光は、308nmの波長のXeC
lエキシマレーザ光を使用した。レーザビームの寸法
は、250μｍ×150μｍであり、マスクを用いることな
く、第１の半導体層領域（13）を多結晶化し、その領域
の禁制帯幅は1.25eVであった。レーザビームのエネルギ
ー密度は200mJ/cm2,パルスレート10ppsで４秒間レーザ
パルスを照射した。
ザビームをこの半導体層に照射し、この照射領域を多結
晶シリコンとした。このレーザ光は、308nmの波長のXeC
lエキシマレーザ光を使用した。レーザビームの寸法
は、250μｍ×150μｍであり、マスクを用いることな
く、第１の半導体層領域（13）を多結晶化し、その領域
の禁制帯幅は1.25eVであった。レーザビームのエネルギ
ー密度は200mJ/cm2,パルスレート10ppsで４秒間レーザ
パルスを照射した。
さらにこの第１の半導体層（13）を含む全面に、第２
の半導体層（14）としてプラズマCVD法により、炭化珪
素半導体層を200Åの厚さで形成した。その時の条件を
以下に示す。
の半導体層（14）としてプラズマCVD法により、炭化珪
素半導体層を200Åの厚さで形成した。その時の条件を
以下に示す。
基板温度 300℃ 反応気体 Si2H6＋CH4（CH4/Si2H6＝５％） Rfパワー 150W 反応圧力 0.13Torr この第２の半導体（14）である炭化珪素半導体層の禁
制帯幅は2.06eVと、広い禁制帯幅をもつものであった。
この後、実施例１と同様の方法にて素子周辺領域（1
5），ゲート絶縁膜（16），ゲート電極（17），ソー
ス，ドレイン領域（19），（19′）並びにソース，ドレ
イン電極（20），（20′）を３枚のフォトマスクを用い
て形成し、電界効果型半導体装置を完成させた。
制帯幅は2.06eVと、広い禁制帯幅をもつものであった。
この後、実施例１と同様の方法にて素子周辺領域（1
5），ゲート絶縁膜（16），ゲート電極（17），ソー
ス，ドレイン領域（19），（19′）並びにソース，ドレ
イン電極（20），（20′）を３枚のフォトマスクを用い
て形成し、電界効果型半導体装置を完成させた。
特に本実施例においては、ゲート電極並びにソース，
ドレイン電極として、珪化物金属、例えばタングステン
シリサイドを使用した。そのため同一の基板上に複数の
素子を設ける集積化構造に本発明を適用した場合、半導
体装置完成後の後工程で、加える温度が少々高く（500
〜600℃）なっても素子特性が悪化しない。また、電極
の配線抵抗が下がるため、発熱を防止でき、素子の応答
速度を速くできる特徴があった。
ドレイン電極として、珪化物金属、例えばタングステン
シリサイドを使用した。そのため同一の基板上に複数の
素子を設ける集積化構造に本発明を適用した場合、半導
体装置完成後の後工程で、加える温度が少々高く（500
〜600℃）なっても素子特性が悪化しない。また、電極
の配線抵抗が下がるため、発熱を防止でき、素子の応答
速度を速くできる特徴があった。
本実施例において、第１の半導体層（13）と第２の半
導体層（14）との禁制帯幅の差は0.81eVと相当大きい。
このような場合、チャネルはゲート絶縁膜直下ではな
く、第１の半導体層付近に形成される。よってゲート電
圧を加えることによって、チャネルが第１の半導体付近
に形成される範囲内で、第２の半導体層の厚みを変化さ
せることにより、ゲート絶縁膜からチャネル形成領域ま
での距離を変化させることが可能である。
導体層（14）との禁制帯幅の差は0.81eVと相当大きい。
このような場合、チャネルはゲート絶縁膜直下ではな
く、第１の半導体層付近に形成される。よってゲート電
圧を加えることによって、チャネルが第１の半導体付近
に形成される範囲内で、第２の半導体層の厚みを変化さ
せることにより、ゲート絶縁膜からチャネル形成領域ま
での距離を変化させることが可能である。
しかし、チャネルをよりゲート絶縁膜より離れて形成
するために、第２の半導体層の厚みを厚くしすぎると、
ゲート電圧をより高くする必要が生じてくる。このよう
に電圧を高くすることは、実用的ではなく、第２の半導
体層の厚みは2000Å以下で調整することが必要であっ
た。
するために、第２の半導体層の厚みを厚くしすぎると、
ゲート電圧をより高くする必要が生じてくる。このよう
に電圧を高くすることは、実用的ではなく、第２の半導
体層の厚みは2000Å以下で調整することが必要であっ
た。
『実施例３』 本実施例においても実施例１と同様に前処理として、
基板洗浄紫外光処理並びにブロッキング層が形成された
ガラス基板を使用する。ただし、ガラス基板はコーニン
グ7059ガラスではなく、通常のソーダガラスを使用し
た。この基板上にCVD法にて、リンが高濃度にドープさ
れた多結晶シリコンでゲート電極（21）を形成した。そ
の作製条件を以下に示す。
基板洗浄紫外光処理並びにブロッキング層が形成された
ガラス基板を使用する。ただし、ガラス基板はコーニン
グ7059ガラスではなく、通常のソーダガラスを使用し
た。この基板上にCVD法にて、リンが高濃度にドープさ
れた多結晶シリコンでゲート電極（21）を形成した。そ
の作製条件を以下に示す。
基板温度 350℃ 反応気体 SiH4＋PH3 反応圧力 3.3Torr このように形成されたリンドーブ多結晶シリコンを第
１のマスクを用いてゲート電極（21）のパターンにエッ
チングを行い、次にプラズマCVD法によりゲート絶縁膜
（22）として窒化珪素膜を約100Å厚さに形成し、第２
のマスクを使用して、エッチングし第４図（Ａ）の状態
を得る。
１のマスクを用いてゲート電極（21）のパターンにエッ
チングを行い、次にプラズマCVD法によりゲート絶縁膜
（22）として窒化珪素膜を約100Å厚さに形成し、第２
のマスクを使用して、エッチングし第４図（Ａ）の状態
を得る。
次に実施例１と同様にこの上にアモルファスシリコン
半導体層（23）を形成した。この半導体層の禁制帯幅は
1.67eVであった。また、厚みは80Åとした。
半導体層（23）を形成した。この半導体層の禁制帯幅は
1.67eVであった。また、厚みは80Åとした。
次に実施例１と同様にこの半導体層中に不純物をイオ
ン注入し、ソース，ドレイン領域に不純物をドーピング
したこの時、マスクはゲート絶縁膜のパターニングに使
用した第２のマスクを用い、フォトレジストをマスクと
して、リンをドープした。この後イオン注入されたリン
を活性化する為に窒素雰囲気下にて、350℃で20分アニ
ール処理を行いソースドレイン領域（24）（24′）を形
成した。次にこの上面に実施例１と同様にスパッタリン
グ法により非単結晶珪素半導体（25）を形成する。次に
実施例２と同様に光学手段にて集光されたエキシマレー
ザ光（100）を照射して禁制帯幅の狭い多結晶珪素半導
体領域（26）を形成し本発明の電界効果型半導体装置を
完成させた。
ン注入し、ソース，ドレイン領域に不純物をドーピング
したこの時、マスクはゲート絶縁膜のパターニングに使
用した第２のマスクを用い、フォトレジストをマスクと
して、リンをドープした。この後イオン注入されたリン
を活性化する為に窒素雰囲気下にて、350℃で20分アニ
ール処理を行いソースドレイン領域（24）（24′）を形
成した。次にこの上面に実施例１と同様にスパッタリン
グ法により非単結晶珪素半導体（25）を形成する。次に
実施例２と同様に光学手段にて集光されたエキシマレー
ザ光（100）を照射して禁制帯幅の狭い多結晶珪素半導
体領域（26）を形成し本発明の電界効果型半導体装置を
完成させた。
本実施例においては、電界効果型半導体装置を作製す
る際に必要とするマスクが２枚で良く、低コスト化を達
成することが可能となった。
る際に必要とするマスクが２枚で良く、低コスト化を達
成することが可能となった。
本実施例においては、逆コプレナー型の薄膜の電界効
果型半導体装置について記載したが、その他の構成にお
いても、本発明の基本思想を応用することは可能であ
る。
果型半導体装置について記載したが、その他の構成にお
いても、本発明の基本思想を応用することは可能であ
る。
また、高エネルギーを有する光として、本実施例にて
記載のレーザ光のみに限定されず、キセノンランプ、高
圧水銀灯、赤外ランプ等幅広いものを用いることができ
る。
記載のレーザ光のみに限定されず、キセノンランプ、高
圧水銀灯、赤外ランプ等幅広いものを用いることができ
る。
特に、レーザ光は光学手段によって、微細なパターン
に集光する事ができるので、電界効果型半導体装置を作
製する際にはマスクを一枚少なくして作製することが可
能となる。
に集光する事ができるので、電界効果型半導体装置を作
製する際にはマスクを一枚少なくして作製することが可
能となる。
本発明構成によって作製された電界効果型半導体装置
のチャネルはゲート絶縁膜直下ではなく、離れた位置に
形成され、ホットキャリア現象による素子特性の劣化を
防止機能有し、信頼性の高い電界効果型半導体装置を容
易に低コストで実現することができた。
のチャネルはゲート絶縁膜直下ではなく、離れた位置に
形成され、ホットキャリア現象による素子特性の劣化を
防止機能有し、信頼性の高い電界効果型半導体装置を容
易に低コストで実現することができた。
さらに、電界効果型半導体装置の寸法を縮小すること
が可能となった。
が可能となった。
また、電界効果型半導体装置の作製マスクの数を少な
くして、できるので、製造の歩留りを向上することが可
能で、それによっても、コストを下げることが可能とな
った。
くして、できるので、製造の歩留りを向上することが可
能で、それによっても、コストを下げることが可能とな
った。
第１図及び第４図は本発明の電界効果型半導体装置の作
製方法の概略図を示す。 第２図は本発明の電界効果型半導体装置の概略断面図を
示す。 第３図は本発明の電界効果型半導体装置のエネルギーバ
ンド図を示す。 １……基板 2,13,26……第１の半導体層 3,14,23……第２の半導体層 4,4′,19,19′,24,24′……ソース，ドレイン領域 6,16,22……ゲート絶縁膜 7,17,21……ゲート電極 10……チャネル部 11……窒化珪素膜 100……レーザ光
製方法の概略図を示す。 第２図は本発明の電界効果型半導体装置の概略断面図を
示す。 第３図は本発明の電界効果型半導体装置のエネルギーバ
ンド図を示す。 １……基板 2,13,26……第１の半導体層 3,14,23……第２の半導体層 4,4′,19,19′,24,24′……ソース，ドレイン領域 6,16,22……ゲート絶縁膜 7,17,21……ゲート電極 10……チャネル部 11……窒化珪素膜 100……レーザ光
Claims (3)
- 【請求項１】基板上にアモルファスの第１の半導体層を
形成する工程と、 前記第１の半導体層の少なくとも一部に対し、高エネル
ギーを有する光を照射し禁制帯幅の狭い多結晶半導体層
を形成する工程と、 前記多結晶半導体層上に禁制体幅の広い第２の半導体層
を形成する工程と、 前記多結晶半導体層の一部の上方に前記第２の半導体層
を介してゲイト絶縁膜を形成する工程と、 前記ゲイト絶縁膜上にゲイト電極を形成する工程と、 前記ゲイト絶縁膜および前記ゲイト電極をマスクとして
不純物イオンを注入することにより、第２の半導体層中
にソース領域およびドレイン領域を形成する工程と、 前記ソース領域および前記ドレイン領域を多結晶化する
工程と を有することを特徴とする電界効果型半導体装置の作製
方法。 - 【請求項２】特許請求の範囲第１項において、前記高エ
ネルギーを有する光は光学手段にて、特定の領域のみに
集光されて照射されることを特徴とする電界効果型半導
体装置の作製方法。 - 【請求項３】特許請求の範囲第１項において、前記高エ
ネルギーを有する光として、エキシマレーザ光を用いた
ことを特徴とする電界効果型半導体装置の作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1168649A JP2791420B2 (ja) | 1989-06-30 | 1989-06-30 | 電界効果型半導体装置の作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1168649A JP2791420B2 (ja) | 1989-06-30 | 1989-06-30 | 電界効果型半導体装置の作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0334459A JPH0334459A (ja) | 1991-02-14 |
| JP2791420B2 true JP2791420B2 (ja) | 1998-08-27 |
Family
ID=15871944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1168649A Expired - Fee Related JP2791420B2 (ja) | 1989-06-30 | 1989-06-30 | 電界効果型半導体装置の作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2791420B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2647624B2 (ja) * | 1994-06-24 | 1997-08-27 | 鳥居化成株式会社 | 二重コルゲート管 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60109283A (ja) * | 1983-11-17 | 1985-06-14 | Seiko Epson Corp | 半導体装置 |
| JPH07120802B2 (ja) * | 1985-08-08 | 1995-12-20 | ソニー株式会社 | 半導体装置の製造方法 |
| JPS62254467A (ja) * | 1986-04-28 | 1987-11-06 | Seiko Instr & Electronics Ltd | 薄膜トランジスタの製造方法 |
-
1989
- 1989-06-30 JP JP1168649A patent/JP2791420B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0334459A (ja) | 1991-02-14 |
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