JPH0726964U - Jitter absorber - Google Patents

Abstract

(57)【要約】 【目的】本考案はメモリを用いて、非同期的なディジタ
ル信号に含まれるジッタを吸収するジッタ吸収装置に関
し、メモリのデ−タ充填度が最大値又は最小値になるこ
とを防止するものである。 【構成】デコ−ド回路１はディジタル信号に同期した入
力クロックを抽出する。書込み回路２は入力クロックか
ら形成した書込みクロックによって、書込みデ−タを順
次ＦＩＦＯメモリ３に書込み、読出し回路４はＶＣＯ９
の出力クロックから形成した読出しクロックによって、
書込まれたデ−タを順次先頭から読出す。マイコン１０
はメモリ３から出力されたフラッグ信号によって、デ−
タ充填度が最大値又は最小値近傍になったことを検出す
ると、新たなデバイダデ−タをシンセサイザ６に設定
し、出力クロックの周波数をステップ的に制御する。 (57) [Abstract] [Object] The present invention relates to a jitter absorbing device that absorbs jitter included in an asynchronous digital signal by using a memory, and a data filling degree of the memory is a maximum value or a minimum value. Is to prevent. The decoder circuit 1 extracts an input clock synchronized with a digital signal. The write circuit 2 sequentially writes the write data to the FIFO memory 3 by the write clock formed from the input clock, and the read circuit 4 uses the VCO 9
By the read clock formed from the output clock of
The written data is sequentially read from the beginning. Microcomputer 10
Is de-selected by the flag signal output from the memory 3.
When it is detected that the data filling degree is close to the maximum value or the minimum value, new divider data is set in the synthesizer 6, and the frequency of the output clock is controlled stepwise.

Description

【考案の詳細な説明】[Detailed description of the device]

【０００１】[0001]

【産業上の利用分野】[Industrial applications]

本考案はメモリを用いて、非同期的なディジタル信号に含まれるジッタを吸収 するジッタ吸収装置に関し、特にコンパクト・ディスク（ＣＤ）プレ−ヤ、ディ ジタル・オ−ディオ・テ−プ（ＤＡＴ）レコ−ダ等のディジタル機器から出力さ れたディジタル信号をアナログ信号にＤ／Ａ変換するＤ／Ａ変換装置に用いて好 適である。 The present invention relates to a jitter absorbing device for absorbing jitter contained in an asynchronous digital signal by using a memory, and more particularly to a compact disc (CD) player and a digital audio tape (DAT) recorder. It is suitable for use in a D / A converter that converts a digital signal output from a digital device such as a digital signal into an analog signal.

【０００２】[0002]

【従来の技術】[Prior art]

従来、入力された非同期的なディジタル信号を該ディジタル信号に同期した書 込みクロックによってメモリに書込むと共に、メモリに書込まれたディジタル信 号を基準クロックから形成した読出しクロックによって読出し、ディジタル信号 に含まれるジッタを吸収するようにしたジッタ吸収装置がある。 Conventionally, an input asynchronous digital signal is written in a memory by a write clock synchronized with the digital signal, and the digital signal written in the memory is read by a read clock formed from a reference clock and converted into a digital signal. There is a jitter absorbing device that absorbs the included jitter.

【０００３】 更に、特願昭５６−７４７６６号（特公昭６２−１８１０２号）は、メモリの デ−タ充填度を検出し、デ−タ充填度が予め決められた２つの閾値によって限定 された範囲の外になった後、無音部が到来すると、メモリ内のデ−タを部分的に 満たしたり、空にするジッタ吸収装置を提案している。この装置によれば、ディ ジタル信号の予測されるジッタ量に対して予め設定するメモリ容量を減少させる ことができ、高価なＦＩＦＯメモリに対するコストを削減することができる。Further, Japanese Patent Application No. 56-74766 (Japanese Patent Publication No. 62-18102) detects the data filling degree of a memory, and the data filling degree is limited by two predetermined threshold values. We propose a jitter absorption device that partially fills the data in the memory or empties it when a silent portion arrives after it goes out of range. According to this device, it is possible to reduce the preset memory capacity for the predicted jitter amount of the digital signal, and it is possible to reduce the cost for the expensive FIFO memory.

【０００４】 また、特願昭６３−２６３５３３号（特開平２−１０９４３５号）は、メモリ からデ−タを読出すための読出しクロックをシンセサイザを用いてなるＰＬＬ回 路により形成し、入力したディジタルから抽出した入力クロックの周波数を計測 し、計測デ−タに基づく分周デ−タ（デバイダデ−タ）をシンセサイザに設定す るようにしたジッタ吸収装置を提案している。この装置によれば、入力クロック から形成した読出しクロックとＰＬＬ回路によって形成した書込みクロックの周 波数の差が僅かになり、メモリ容量の減少に貢献する。Further, Japanese Patent Application No. 63-263533 (Japanese Patent Laid-Open No. 2-109435) discloses a digital input clock which is formed by a PLL circuit using a synthesizer as a read clock for reading data from a memory. We have proposed a jitter absorption device that measures the frequency of the input clock extracted from the above and sets the frequency division data (divider data) based on the measurement data in the synthesizer. According to this device, the difference in frequency between the read clock formed from the input clock and the write clock formed by the PLL circuit becomes small, which contributes to the reduction of the memory capacity.

【０００５】[0005]

【考案が解決しようとする課題】[Problems to be solved by the device]

しかしながら、前者の装置はデ−タ充填度が範囲外となった後、無音部を含ん だディジタル信号が長い期間にわたって到来しないと、デ−タ充填度が最大値又 は最小値に達してしまい、メモリへのデ−タの書込みや読出しが不可能となる。 一方、後者の装置においてもディジタル機器から出力されたディジタル信号の周 波数が温度変化等により僅かづつ変化するので、いずれはメモりの充填度が最大 値又は最小値に達してしまう。 However, in the former device, if the digital signal including a silent portion does not arrive for a long period after the data filling degree is out of the range, the data filling degree reaches the maximum value or the minimum value. , It becomes impossible to write or read data to or from the memory. On the other hand, in the latter device as well, the frequency of the digital signal output from the digital device changes slightly due to temperature changes, etc., so that the filling degree of the memory eventually reaches the maximum value or the minimum value.

【０００６】[0006]

【課題を解決するための手段】[Means for Solving the Problems]

本考案装置は上述の問題を解消するために考案されたものであり、書込みと読 出しを同時に実行可能なメモリと、非同期的なディジタル信号に同期した書込み クロックを形成し、メモリにディジタル信号の書込みを行なう書込み回路と、基 準クロックを発生する基準発振器と、基準クロックを入力し、その周波数が可変 となる出力クロックを形成する出力クロック形成回路と、メモリのデ−タ充填度 を検出する充填度検出手段と、出力クロックに同期した読出しクロックを形成し 、デ−タ充填度が所定の第１の閾値になると、メモリに書込まれたディジタル信 号の読出しを開始する読出し回路と、読出し回路がディジタル信号の読出しを開 始した後、デ−タ充填度が第１の閾値と最大値との間に設定された第２の閾値に なると、読出しクロックの周波数が書込みクロックの周波数より高くなるよう出 力クロック形成回路を制御し、また、デ−タ充填度が第１の閾値と最小値との間 に設定された第３の閾値になると、読出しクロックの周波数が書込みクロックの 周波数より低くなるよう出力クロック形成回路を制御する制御手段とから構成さ れる。 The device of the present invention was devised to solve the above-mentioned problems, and it forms a memory capable of simultaneously performing writing and reading and a writing clock synchronized with an asynchronous digital signal, and stores the digital signal in the memory. A writing circuit for writing, a reference oscillator for generating a reference clock, an output clock forming circuit for inputting the reference clock and forming an output clock whose frequency is variable, and a memory data filling degree are detected. A filling level detecting means and a reading circuit which forms a reading clock in synchronism with the output clock and starts reading a digital signal written in the memory when the data filling level reaches a predetermined first threshold value; After the reading circuit starts reading the digital signal, when the data filling degree reaches the second threshold value set between the first threshold value and the maximum value, the reading is performed. The output clock forming circuit is controlled so that the frequency of the lock is higher than the frequency of the write clock, and when the data filling degree becomes the third threshold value set between the first threshold value and the minimum value, And a control means for controlling the output clock forming circuit so that the frequency of the read clock becomes lower than the frequency of the write clock.

【０００７】[0007]

【作用】[Action]

この本考案装置によれば、書込み回路はディジタル信号を書込みクロックによ り順次メモリに書込み、読出し回路は読出しクロックによってメモリに書込まれ たディジタル信号を順次先頭から読出す。一方、メモリのデ−タ充填度は書込み クロックと読出しクロックの周波数の差により上下し、制御回路はデ−タ充填度 が第２の閾値になると、読出しクロックの周波数が書込みクロックの周波数より 上昇するよう出力クロック形成回路を制御し、また、デ−タ充填度が第３の閾値 になると、読出しクロックの周波数が書込みクロックの周波数より低くなるよう 出力クロック形成回路を制御する。 According to the device of the present invention, the write circuit sequentially writes the digital signals to the memory by the write clock, and the read circuit sequentially reads the digital signals written in the memory by the read clock from the beginning. On the other hand, the data filling degree of the memory fluctuates due to the difference between the write clock frequency and the read clock frequency. When the data filling degree reaches the second threshold value, the control circuit raises the read clock frequency above the write clock frequency. The output clock forming circuit is controlled so that the read clock frequency becomes lower than the write clock frequency when the data filling degree becomes the third threshold value.

【０００８】[0008]

【実施例】【Example】

以下、Ｄ／Ａ変換装置に適用した本考案装置の一実施例を図１を参照しながら 説明する。デコ−ダ回路１は図示しないＰＬＬ回路を含み構成されており、ＣＤ プレ−ヤ等のディジタル機器から出力されたディジタル信号（ＲＸ）を入力する と、ディジタル信号（ＲＸ）の伝送に同期した入力クロック（２５６ＦＳ．ＲＸ ）、ビットクロック（ＢＣＫ．ＲＸ）、ワ−ドクロック（ＷＣＫ．ＲＸ）及びＬ Ｒクロック（ＬＲＣＫ．ＲＸ）からなるＦＳ系クロック（ＦＳ．ＣＫ）を形成、 出力すると共に、入力クロック（２５６ＦＳ．ＲＸ）に基づいて、ディジタル信 号（ＲＸ）のデコ−ド処理を行い、ディジタル信号（ＲＸ）に含まれる１６ビッ ト、２チャンネルのオ−ディオデ−タ（ＤＡＴＡ．ＲＸ）をＦＳ系クロック（Ｆ Ｓ．ＣＫ）に同期させてシリアル出力する。また、デコ−ダ回路１はＰＬＬ回路 がロック状態になく、その出力が安定しない間、“Ｈ”となるアンロック信号（ ＵＮＬＯＣＫ）を出力する。 An embodiment of the device of the present invention applied to a D / A converter will be described below with reference to FIG. The decoder circuit 1 is configured to include a PLL circuit (not shown). When a digital signal (RX) output from a digital device such as a CD player is input, the input is synchronized with the transmission of the digital signal (RX). The FS system clock (FS.CK) including the clock (256FS.RX), the bit clock (BCK.RX), the word clock (WCK.RX), and the LR clock (LRCK.RX) is formed and output. Digital signal (RX) decoding processing is performed based on the input clock (256FS.RX), and 16-bit 2-channel audio data (DATA.RX) included in the digital signal (RX). To be serially output in synchronization with the FS system clock (FS.CK). Further, the decoder circuit 1 outputs an unlock signal (UNLOCK) which becomes "H" while the PLL circuit is not in the lock state and its output is not stable.

【０００９】 ここで、デコ−ダ回路１から出力されたＦＳ系クロック（ＦＳ．ＣＫ）とオ− ディオデ−タ（ＤＡＴＡ．ＲＸ）の同期関係を図３と図４を参照しながら説明す る。入力クロック（２５６ＦＳ．ＲＸ）はデュ−ティ比５０％の矩形波信号であ り、サンプリング周波数（ＦＳ）の２５６倍の周波数を示す。ビットクロック（ ＢＣＫ．ＲＸ）、ワ−ドクロック（ＷＣＫ．ＲＸ）及びＬＲクロック（ＬＲＣＫ ．ＲＸ）は夫々、この入力クロック（２５６ＦＳ．ＲＸ）を４分周、１２８分周 及び２５６分周したもので、夫々サンプリング周波数の６４倍、２倍及び１倍の 周波数を示す。一方、オ−ディオデ−タ（ＤＡＴＡ．ＲＸ）はワ−ドクロック（ ＷＣＫ．ＲＸ）が“Ｈ”の時に、ビットクロック（ＢＣＫ．ＲＸ）の立下りに同 期してＭＳＢファ−ストでシリアル出力され、ＬＲクロック（バ−ＬＲＣＫ．Ｒ Ｘ）が“Ｈ”の時にＬチャンネルのデ−タが出力され、“Ｌ”の時にＲチャンネ ルのデ−タが出力される。Here, the synchronization relationship between the FS system clock (FS.CK) output from the decoder circuit 1 and the audio data (DATA.RX) will be described with reference to FIGS. 3 and 4. . The input clock (256FS.RX) is a rectangular wave signal with a duty ratio of 50% and shows a frequency that is 256 times the sampling frequency (FS). The bit clock (BCK.RX), word clock (WCK.RX), and LR clock (LRCK.RX) are obtained by dividing the input clock (256FS.RX) by 4, 128, and 256, respectively. , The sampling frequency is 64 times, 2 times, and 1 times, respectively. On the other hand, when the word clock (WCK.RX) is "H", the audio data (DATA.RX) is serially output with the MSB first in synchronization with the falling edge of the bit clock (BCK.RX). When the LR clock (bar LRCK.RX) is "H", the L channel data is output, and when it is "L", the R channel data is output.

【００１０】 書込み回路２はデコ−ダ回路１から出力されたオ−ディオデ−タ（ＤＡＴＡ． ＲＸ）をシリアル／パラレル変換して形成した、ＬチャンネルとＲチャンネルの 各１サンプルデ−タからなる３２ビット、パラレルの書込みデ−タ（ＷＤ）をＦ ＩＦＯメモリ３に出力する。また、書込み回路２はこの出力と共に、デコ−ダ回 路１から出力されたクロックに基づいて書込みクロック（バ−Ｗ）を形成し、後 述のマイコン１０から出力される書込みＯＫ信号（バ−Ｗ．ＯＫ）が“Ｌ”に変 化すると、書込みクロック（バ−Ｗ）の出力を開始して、書込みデ−タ（ＷＤ） をＦＩＦＯメモリ３に書込む。また、書込み回路２はＦＩＦＯメモリ３のデ−タ 充填度が１００％になったことを示すフル・フラッグ信号（バ−ＦＦ）が“Ｌ” になるか、アンロック信号（バ−ＵＮＬＯＣＫ）が“Ｌ”になった場合、書込み クロック（バ−Ｗ）の出力を停止する。The writing circuit 2 comprises one sample data for each of the L channel and the R channel, which is formed by serial / parallel conversion of the audio data (DATA. RX) output from the decoder circuit 1. 32-bit parallel write data (WD) is output to the FIFO memory 3. The write circuit 2 also forms a write clock (bar W) based on the clock output from the decoder circuit 1 together with this output, and a write OK signal (bar W) output from the microcomputer 10 described later. When W.OK) changes to "L", the output of the write clock (bar W) is started and the write data (WD) is written in the FIFO memory 3. Further, the writing circuit 2 outputs a full flag signal (bar FF) indicating that the data filling degree of the FIFO memory 3 has reached 100% to "L" or an unlock signal (bar UNLOCK). When it goes to "L", the output of the write clock (bar W) is stopped.

【００１１】 以下、上述した書込み回路２の詳細な回路を図２〜図４を参照しながら説明す る。Ｄ型フリップフロップ（Ｄ−ＦＦ）１００は図１のデコ−ダ回路１から出力 されたビットクロック（ＢＣＫ．ＲＸ）を入力クロック（２５６ＦＳ．ＲＸ）の 立上りで取込む。そして、Ｄ−ＦＦ１０１、１０２は夫々デコ−ダ回路１から出 力されたＬＲクロック（バ−ＬＲＣＫ．ＲＸ）、オ−ディオデ−タ（ＤＡＴＡ． ＲＸ）を共にビットクロック（ＢＣＫ．ＲＸ）の立上りで取込む。Hereinafter, a detailed circuit of the write circuit 2 described above will be described with reference to FIGS. 2 to 4. The D-type flip-flop (D-FF) 100 takes in the bit clock (BCK.RX) output from the decoder circuit 1 of FIG. 1 at the rising edge of the input clock (256FS.RX). Then, the D-FFs 101 and 102 respectively output the LR clock (bar LRCK.RX) and the audio data (DATA.RX) output from the decoder circuit 1 to the rise of the bit clock (BCK.RX). Take in.

【００１２】 インバ−トＯＲ（Ｉ−ＯＲ）１０３はＤ−ＦＦ１００のバ−Ｑ出力端子から出 力されたビットクロック（ＢＣＫ．Ａ）とデコ−ダ回路１から出力されたワ−ド クロック（ＷＣＫ．ＲＸ）を入力し、その立上りが夫々オ−ディオデ−タ（ＤＡ ＴＡ．Ａ）の各ビット位置に訪れるシフトクロック（ＳＣＫ）を形成する。そし て、３２ビットのＳ／Ｐ変換回路１０４はＤ−ＦＦ１０２のＱ出力端子から出力 されたオ−ディオデ−タ（ＤＡＴＡ．Ａ）をシフトクロック（ＳＣＫ）の立上り で順次取込む。よって、Ｓ／Ｐ変換回路１０４はシフトクロック（ＳＣＫ）３２ 個めの立上り毎に、そのＱ３２〜Ｑ１出力端子からＬチャンネルとＲチャンネル の各１サンプルデ−タからなる３２ビット、パラレルの書込みデ−タ（ＷＤ）を 出力することになる。The inverter OR (I-OR) 103 is a bit clock (BCK.A) output from the bar-Q output terminal of the D-FF 100 and a word clock (BCK.A) output from the decoder circuit 1. WCK.RX), the rising edge of which forms the shift clock (SCK) which comes to each bit position of the audio data (DATA.A). Then, the 32-bit S / P conversion circuit 104 sequentially takes in the audio data (DATA.A) output from the Q output terminal of the D-FF 102 at the rising edge of the shift clock (SCK). Therefore, the S / P conversion circuit 104 outputs a 32-bit parallel write data consisting of 1 sample data for each of the L channel and the R channel from its Q32 to Q1 output terminals at every rising edge of the 32nd shift clock (SCK). -Data (WD) will be output.

【００１３】 一方、４つのＤ−ＦＦから構成されているＤ−ＦＦ１０５はそのＤ１入力端子 にＤ−ＦＦ１０１のバ−Ｑ出力端子から出力されたＬＲクロック（ＬＲＣＫ．Ａ ）を入力し、Ｄ−ＦＦ１００のバ−Ｑ出力端子から出力されたビットクロック（ ＢＣＫ．Ａ）の立上りで取込む。ＯＲ１０６はＤ−ＦＦ１０５のバ−Ｑ１出力と ＬＲクロック（ＬＲＣＫ．Ａ）を入力し、上述した書込みデ−タ（ＷＤ）の出力 に引続いて所定期間“Ｌ”に変化する書込みクロック（バ−ＷＴ）を形成する。 この書込みクロック（バ−ＷＴ）の出力を制御するために、先ず、ＮＯＲ１０７ はデコ−ダ回路１から出力されたアンロック信号（ＵＮＬＯＣＫ）と、図１のマ イコン１０から出力された書込みＯＫ信号（バ−Ｗ．ＯＫ）とを入力し、Ｄ−Ｆ Ｆ１０９のクリア信号を形成する。よって、Ｄ−ＦＦ１０９はアンロック信号（ ＵＮＬＯＣＫ）が“Ｈ”、且つ、書込みＯＫ信号（バ−Ｗ．ＯＫ）が“Ｌ”にな るまで、図１のＦＩＦＯメモリ３から出力されたフル・フラッグ信号（バ−ＦＦ ）を書込みクロック（バ−ＷＴ）の立上りで取込む。そして、ＯＲ１１０がＤ− ＦＦ１０９のバ−Ｑ１出力と書込みクロック（バ−ＷＴ）を入力すると、その出 力は上述の如き制御された書込みクロック（バ−Ｗ）となる。On the other hand, the D-FF 105 composed of four D-FFs inputs the LR clock (LRCK.A) output from the bar Q output terminal of the D-FF 101 to its D1 input terminal, It is taken in at the rising edge of the bit clock (BCK.A) output from the bar Q output terminal of the FF100. The OR 106 inputs the output of the D-FF 105's bar Q1 and the LR clock (LRCK.A), and continues to the output of the write data (WD) described above, and then continues to the write clock (ver) for a predetermined period. WT) is formed. In order to control the output of the write clock (bar WT), first, NOR 107 outputs an unlock signal (UNLOCK) output from the decoder circuit 1 and a write OK signal output from the microcomputer 10 in FIG. (Bar W. OK) is input to form a clear signal of D-F F109. Therefore, the D-FF 109 outputs the full signal output from the FIFO memory 3 of FIG. 1 until the unlock signal (UNLOCK) becomes "H" and the write OK signal (bar W.OK) becomes "L". The flag signal (bar FF) is taken in at the rising edge of the write clock (bar WT). Then, when the OR 110 inputs the output of the D-FF 109's bar Q1 and the write clock (bar WT), its output becomes the controlled write clock (bar W) as described above.

【００１４】 また、上述したＤ−ＦＦ１０５はそのＤ２入力端子にそのＱ１出力を入力する と共に、そのＤ３入力端子にそのＱ２出力を入力し、ビットクロック（ＢＣＫ． Ａ）の立上りで取込む。ＯＲ１１１はＤ−ＦＦ１０５のＱ２出力とバ−Ｑ３出力 を入力し、書込みクロック（バ−Ｗ）の出力に少し遅れたタイミングで所定期間 “Ｌ”に変化するリセット信号（バ−ＳＲ．ＲＥＳ）を形成し、Ｓ／Ｐ変換回路 １０４を逐次リセットする。Further, the above-mentioned D-FF 105 inputs its Q1 output to its D2 input terminal, inputs its Q2 output to its D3 input terminal, and captures it at the rising edge of the bit clock (BCK.A). The OR111 inputs the Q2 output and the bar Q3 output of the D-FF 105 and outputs a reset signal (bar SR.RES) which changes to "L" for a predetermined period at a timing slightly delayed from the output of the write clock (bar W). Then, the S / P conversion circuit 104 is sequentially reset.

【００１５】 なお、上述した回路構成によれば、フル・フラッグ信号（バ−ＦＦ）がどのよ うなタイミング“Ｌ”に変化しても、パルス幅が通常時より狭い書込みクロック （バ−Ｗ）を出力することはなく、ＦＩＦＯメモリ３の書込み動作に異常を来た すことはない。一方、アンロック信号（ＵＮＬＯＣＫ）の“Ｈ”変化のタイミン グによっては、パルス幅が狭い書込みクロック（バ−Ｗ）を出力してしまうが、 同時にＦＩＦＯメモリ３もリセットされるので、異常を来たすことはない。According to the circuit configuration described above, no matter what timing the full flag signal (bar FF) changes to "L", the write clock (bar W) whose pulse width is narrower than that of the normal time is used. Will not be output, and the write operation of the FIFO memory 3 will not be abnormal. On the other hand, depending on the timing of the "H" change of the unlock signal (UNLOCK), the write clock (bar W) with a narrow pulse width is output, but at the same time, the FIFO memory 3 is also reset, causing an abnormality. There is no such thing.

【００１６】 一方、図１に示されるＦＩＦＯメモリ３は上述した書込みデ−タ（ＷＤ）を書 込みクロック（バ−Ｗ）の立下りに基づき記憶すると共に、同時に後述される読 出し回路４から出力された読出しクロック（バ−Ｒ）の立下りに基づき、記憶し た書込みデ−タ（ＷＤ）を順に先頭から読出す。また、ＦＩＦＯメモリ３はデコ −ダ回路１から出力されたアンロック信号（ＵＮＬＯＣＫ）が“Ｈ”になると、 記憶している書込みデ−タ（ＷＤ）を全てクリアする。On the other hand, the FIFO memory 3 shown in FIG. 1 stores the above-mentioned write data (WD) based on the trailing edge of the write clock (bar W), and at the same time, from the read circuit 4 described later. Based on the fall of the output read clock (bar R), the stored write data (WD) is sequentially read from the beginning. Further, the FIFO memory 3 clears all the stored write data (WD) when the unlock signal (UNLOCK) output from the decoder circuit 1 becomes "H".

【００１７】 本実施例でのＦＩＦＯメモリ３はインテグレ−テッド・デバイス・テクノロジ −社製の容量２Ｋ×９ｂｉｔのＦＩＦＯメモリ（ＩＤＴ７２０３１）を４個（図 示しない）用いて構成されており、上述した３２ビットの書込みデ−タ（ＷＤ） を記憶するために、４個のメモリは語長方向に拡張接続されている。このＦＩＦ Ｏメモリ（ＩＤＴ７２０３１）はメモリ内のデ−タ充填度を検出する充填度検出 回路を内蔵しており、デ−タ充填度が５０％を越えたことを示すハ−フフル・フ ラッグ信号（バ−ＨＦ）、８７．５％を上回るか１２．５％を下回るったことを 示すオ−ルモストエンプティ／オ−ルモストフル・フラッグ信号（バ−ＡＥＦ） 、１００％になったことを示すフル・フラッグ信号（バ−ＦＦ）、０％になった ことを示すエンプティ・フラッグ信号（バ−ＥＦ）の計４つのフラッグ信号（Ｆ ＬＡＧ）を出力する。拡張接続により、これら４個のＦＩＦＯメモリの同一のフ ラッグ信号は同時に変化するので、１個のＦＩＦＯメモリから出力された４つの フラッグ信号を代表として用いる。The FIFO memory 3 in this embodiment is configured by using four (not shown) FIFO memories (IDT72031) having a capacity of 2K × 9 bits manufactured by Integrated Device Technology Co., Ltd. In order to store 32-bit write data (WD), four memories are extendedly connected in the word length direction. This FIFO memory (IDT72031) has a built-in filling degree detection circuit for detecting the filling degree of data in the memory, and a half-full flag signal indicating that the filling degree of data exceeds 50%. (Bar-HF), more than 87.5% or less than 12.5% olmost empty / allmost full flag signal (bar-AEF), showing 100% It outputs a total of four flag signals (FLAG), which are a full flag signal (bar FF) and an empty flag signal (bar EF) indicating 0%. Because of the expanded connection, the same flag signals of these four FIFO memories change at the same time, so four flag signals output from one FIFO memory are used as a representative.

【００１８】 一方、電子同調ＰＬＬ周波数シンセサイザ６は基準発振器７から出力された７ ６８ｋＨｚの基準クロック（７６８ｋ）をそのクリスタル端子（ＸＩＮ）に入力 し、また、ＶＣＯ９から出力された出力クロック（２５６ＦＳ）を局部発振信号 入力端子（ＦＭＩＮ）に入力している。このシンセサイザ６は三洋電機（株）社 製のシンセサイザＩＣ（ＬＣ７２１８）からなり、このＩＣによれば、基準クロ ック（７６８ｋ）を７２００分周した基準信号（≒１０６．６７Ｈｚ）と、出力 クロック（２５６ＦＳ）を２分周し、更に内部のプログラマブルデバイダに設定 されたデバイダデ−タ（Ｐ．ＣＴＲ）の値で分周した比較信号とを周波数比較し 、比較信号の周波数が基準信号よりも高い場合、チャ−ジポンプ出力端子（ＰＤ Ｉ）を“Ｈ”に、比較信号の周波数が基準信号よりも低いと“Ｌ”に、そして、 比較信号の周波数が基準信号に一致するとオ−プン状態にする。そして、このチ ャ−ジポンプ出力がＬＰＦ８によってアナログ信号に変換され、ＶＣＯ９の発振 周波数を制御する。On the other hand, the electronic tuning PLL frequency synthesizer 6 inputs the 768 kHz reference clock (768 k) output from the reference oscillator 7 to its crystal terminal (XIN), and also outputs the output clock (256 FS) from the VCO 9. Is input to the local oscillation signal input terminal (FMIN). This synthesizer 6 comprises a synthesizer IC (LC7218) manufactured by Sanyo Electric Co., Ltd. According to this IC, a reference signal (≈106.67 Hz) obtained by dividing a reference clock (768 k) by 7200 and an output clock are used. The frequency of the comparison signal is higher than that of the reference signal by frequency-dividing (256FS) by 2 and further dividing the frequency by the frequency division value of the divider data (P.CTR) set in the internal programmable divider. In this case, the charge pump output terminal (PD I) is set to “H”, set to “L” when the frequency of the comparison signal is lower than the reference signal, and set to the open state when the frequency of the comparison signal matches the reference signal. To do. Then, this charge pump output is converted into an analog signal by the LPF 8 to control the oscillation frequency of the VCO 9.

【００１９】 上述の本実施例回路によれば、ＶＣＯ９から出力される出力クロック（２５６ ＦＳ）の周波数は演算式：２×７６８ｋ×（Ｐ．ＣＴＲ）／７２００によって求 められる。よって、例えば“５２９２０”のデバイダデ−タ（Ｐ．ＣＴＲ）をシ ンセサイザ６に設定すると、サンプリング周波数が４４．１ｋＨｚの時に基準と なる１１．２８９６ＭＨｚ（２５６×４４．１ｋＨｚ）の出力クロック（２５６ ＦＳ）が得られ、“５７６００”のデバイダデ−タ（Ｐ．ＣＴＲ）を設定すると 、サンプリング周波数が４８ｋＨｚの時に基準となる１２．２８８ＭＨｚ（２５ ６×４８ｋＨｚ）の出力クロック（２５６ＦＳ）が得られる。According to the above-described circuit of this embodiment, the frequency of the output clock (256 FS) output from the VCO 9 is obtained by the arithmetic expression: 2 × 768k × (P.CTR) / 7200. Therefore, for example, if a divider data (P.CTR) of "52920" is set in the synthesizer 6, an output clock (256 FS) of 11.28896 MHz (256 x 44.1 kHz) which becomes the reference when the sampling frequency is 44.1 kHz. ) Is obtained and the divider data (P.CTR) of “57600” is set, an output clock (256FS) of 12.288 MHz (256 × 48 kHz) which is the reference when the sampling frequency is 48 kHz is obtained.

【００２０】 一方、読出し回路４はＶＣＯ９から出力された出力クロック（２５６ＦＳ）に 基づき、所定のタイミング周期で所定期間“Ｌ”に変化する読出しクロック（バ −Ｒ）を形成し、アンロック信号（バ−ＵＮＬＯＣＫ）が“Ｈ”になり、ＦＩＦ Ｏメモリ３のデ−タ充填度が５０％を超えたことを示す、ハ−フフル・フラッグ 信号（バ−ＨＦ）が“Ｌ”に変化すると、読出しクロック（バ−Ｒ）の出力を開 始する。そして、アンロック信号（バ−ＵＮＬＯＣＫ）が“Ｌ”になるか、ＦＩ ＦＯメモリ３のデ−タ充填度が０％になったことを示すエンプティ・フラッグ信 号（バ−ＥＦ）が“Ｌ”になると、読出しクロック（バ−Ｒ）の出力を停止する 。また、読出し回路４はデ−タ読出し時に“Ｌ”となる読出しＯＫ信号（バ−Ｒ ．ＯＫ）を形成し、後述のマイコン１０に出力する。On the other hand, the read circuit 4 forms a read clock (bar R) that changes to “L” at a predetermined timing cycle for a predetermined period based on the output clock (256FS) output from the VCO 9, and the unlock signal ( When the half full flag signal (bar HF) changes to "L", which indicates that the data filling degree of the FIFO memory 3 has exceeded 50%, The output of the read clock (bar R) is started. Then, the empty flag signal (bar EF) indicating that the unlock signal (bar UNLOCK) becomes "L" or the data filling degree of the FIFO memory 3 becomes 0%. When it becomes ", the output of the read clock (bar R) is stopped. Further, the read circuit 4 forms a read OK signal (bar R.OK) which becomes "L" at the time of reading the data, and outputs it to the microcomputer 10 described later.

【００２１】 更に、読出し回路４は出力クロック（２５６ＦＳ）に基づき、デコ−ダ回路１ から出力されたＦＳ系クロック（ＦＳ．ＣＫ）同様のＦＳ系クロックを形成し、 また、ＦＩＦＯメモリ３から読出された３２ビット・パラレルの読出しデ−タ（ ＲＤ）をパラレル／シリアル変換することにより、デコ−ダ回路１から出力され たオ−ディオデ−タ（ＤＡＴＡ．ＲＸ）同様のオ−ディオデ−タ（ＤＡＴＡ．Ｏ ）を形成し、Ｄ／Ａ変換部５に出力する。また、読出し回路４はＦＩＦＯメモリ ３のデ−タ充填度が１００％になったことを示すフル・フラッグ信号（バ−ＦＦ ）とＦＩＦＯメモリ３のデ−タ充填度が０％になったことを示すエンプティ・フ ラッグ信号（バ−ＥＦ）の何れか一方が“Ｌ”になると、ミュ−ト信号（ＭＵＴ Ｅ）を“Ｈ”に変化させ、Ｄ／Ａ変換部５の出力をミュ−トする。また、読出し 回路４はデ−タ読出しを行なっている間（読出しＯＫ信号（バ−Ｒ．ＯＫ）が“ Ｈ”の間）も、ミュ−ト信号（ＭＵＴＥ）を“Ｈ”にし、Ｄ／Ａ変換部５の出力 をミュ−トする。Further, the reading circuit 4 forms an FS system clock similar to the FS system clock (FS.CK) output from the decoder circuit 1 on the basis of the output clock (256FS), and also reads it from the FIFO memory 3. The converted 32-bit parallel read data (RD) is converted into parallel / serial data to obtain the same audio data (DATA.RX) as the audio data (DATA.RX) output from the decoder circuit 1. DATA.O) and outputs it to the D / A converter 5. Further, the read circuit 4 has a full flag signal (bar FF) indicating that the data filling degree of the FIFO memory 3 has become 100% and that the data filling degree of the FIFO memory 3 has become 0%. When either one of the empty flag signals (bar EF) indicating "L" becomes "L", the mute signal (MUT E) is changed to "H" and the output of the D / A converter 5 is muted. To The read circuit 4 also sets the mute signal (MUTE) to "H" and D / D while the data is being read (while the read OK signal (bar R.OK) is "H"). Mute the output of the A converter 5.

【００２２】 以下、上述した読出し回路４の詳細な回路を図５〜図７を参照しながら説明す る。８ビットのカウンタ２００は図１のＶＣＯ９から出力された出力クロック（ ２５６ＦＳ）の立上りでカウントアップし、分周したクロックをそのＱＡ（ＭＳ Ｂ）〜ＱＨ（ＬＳＢ）出力端子から出力する。４つのＤ−ＦＦから構成されてい るＤ−ＦＦ２０１はカウンタ２００のＱＡ、ＱＢ、ＱＧ、ＱＨの各出力端子から 出力されたクロック（ＦＳ）、クロック（２ＦＳ）、クロック（６４ＦＳ）を夫 々そのＤ１〜Ｄ４入力端子に入力し、出力クロック（２５６ＦＳ）の立上りで取 込む。A detailed circuit of the read circuit 4 described above will be described below with reference to FIGS. The 8-bit counter 200 counts up at the rising edge of the output clock (256FS) output from the VCO 9 of FIG. 1 and outputs the divided clock from its QA (MSB) to QH (LSB) output terminals. The D-FF 201, which is composed of four D-FFs, outputs the clock (FS), the clock (2FS), and the clock (64FS) output from the QA, QB, QG, and QH output terminals of the counter 200, respectively. Input to D1 to D4 input terminals and capture at the rising edge of output clock (256FS).

【００２３】 シフトレジスタ２０２はＤ−ＦＦ２０１のＱ１出力端子から出力されたＬＲク ロック（ＬＲＣＫ）を出力クロック（２５６ＦＳ）の立上りで取込み、順次タイ ムシフトしたＬＲクロックをそのＱＡ〜ＱＨ出力端子から出力する。ＯＲ２０４ はＤ−ＦＦ２０２のＱＣ出力の反転信号（ＩＮＶ２０５の出力）とＬＲクロック （ＬＲＣＫ）を入力し、ＬＲクロック（ＬＲＣＫ）の立下り以降、所定期間“Ｌ ”に変化する読出しクロック（バ−ＲＤ）を形成する。The shift register 202 takes in the LR clock (LRCK) output from the Q1 output terminal of the D-FF 201 at the rising edge of the output clock (256FS), and outputs the sequentially shifted LR clock from its QA to QH output terminals. To do. The OR 204 inputs the inverted signal of the QC output of the D-FF 202 (output of INV 205) and the LR clock (LRCK), and changes to “L” for a predetermined period after the falling edge of the LR clock (LRCK). ) Is formed.

【００２４】 一方、Ｄ−ＦＦ２０６はアンロック信号（ＵＮＬＯＣＫ）の反転信号（ＩＮＶ ２０７の出力）によってクリアされ、クリアが解除されると、常に“Ｈ”状態に 保たれているＤ入力端子をＦＩＦＯメモリ３から出力されたハ−フフル・フラッ グ信号（バ−ＨＦ）の反転信号（ＩＮＶ２０７の出力）の立上りで取込む。Ｄ− ＦＦ２０８はＤ−ＦＦ２０６のＱ出力によってクリアされ、クリアが解除される と、ＦＩＦＯメモリ３から出力されたエンプティ・フラッグ信号（バ−ＥＦ）を ＯＲ２０４から出力された読出しクロック（バ−ＲＤ）の立上りで取込み、その バ−Ｑ出力はデ−タ読出し状態を示す読出しＯＫ信号（バ−Ｒ．ＯＫ）となる。 そして、ＯＲ２０９はＤ−ＦＦ２０８のバ−Ｑ出力と読出しクロック（バ−ＲＤ ）を入力し、その出力は読出しクロック（バ−Ｒ）となる。On the other hand, the D-FF 206 is cleared by the inverted signal (the output of the INV 207) of the unlock signal (UNLOCK), and when the clear is released, the D input terminal that is always kept in the “H” state is FIFO. It is taken in at the rising edge of the inverted signal (output of INV207) of the half-full flag signal (bar HF) output from the memory 3. The D-FF 208 is cleared by the Q output of the D-FF 206. When the clear is released, the empty flag signal (bar EF) output from the FIFO memory 3 is read out from the OR 204 (bar RD). Is taken in at the rising edge of, the bar Q output becomes a read OK signal (bar R.OK) indicating a data read state. The OR 209 inputs the bar Q output of the D-FF 208 and the read clock (bar RD), and its output becomes the read clock (bar R).

【００２５】 一方、ＮＯＲ２１０はシフトレジスタ２０２のＱＣ出力と、ＱＧ出力の反転信 号（ＩＮＶ２１１の出力）とを入力し、読出しクロック（バ−Ｒ）の立上りから 所定期間“Ｈ”になるインヒビット信号（ＩＮＨ）を形成する。ＯＲ２１３はシ フトレジスタ２０２のＱＤ出力とＱＦ出力の反転信号（ＩＮＶ２１４の出力）を 入力し、インヒビット信号（ＩＮＨ）より僅かに狭い期間“Ｌ”に変化するシリ アル／バ−ロ−ド信号（Ｓ／バ−Ｌ）を形成する。On the other hand, the NOR 210 inputs the QC output of the shift register 202 and the inverted signal of the QG output (output of INV211), and is an inhibit signal which becomes “H” for a predetermined period from the rising of the read clock (bar R). (INH) is formed. The OR 213 inputs the inverted signals (output of INV214) of the QD output and QF output of the shift register 202, and changes to "L" for a period slightly narrower than the inhibit signal (INH), a serial / barrel signal ( S / bar L) is formed.

【００２６】 Ｐ／Ｓ変換回路２１２はそのＤ４８〜Ｄ３３入力端子とＤ１６〜Ｄ１入力端子 にＦＩＦＯメモリ３から読出された書込みデ−タを入力し、Ｄ６４〜Ｄ４９入力 端子とＤ３２〜Ｄ１７入力端子は常に“Ｌ”に保たれている。よって、Ｐ／Ｓ変 換回路２１２は上述したシリアル／ロ−ド信号（Ｓ／バ−Ｌ）が“Ｌ”になると 読出しデ−タ（ＲＤ）を取込み、Ｄ６４入力端子から取込んだデ−タを直ちにそ のＱＨ出力端子から出力する。そして、Ｐ／Ｓ変換回路２１２はインヒビット信 号（ＩＮＨ）が“Ｌ”になると、Ｄ−ＦＦ２０１から出力されたビットクロック （ＢＣＫ）の立上りでシフト動作を開始し、以後、Ｄ６３以降の入力端子から取 込んだデ−タをＱＨ出力端子から出力する。The P / S conversion circuit 212 inputs the write data read from the FIFO memory 3 into its D48 to D33 input terminals and D16 to D1 input terminals, and the D64 to D49 input terminals and D32 to D17 input terminals are It is always kept at "L". Therefore, the P / S conversion circuit 212 takes in the read data (RD) when the above-mentioned serial / load signal (S / bar L) becomes "L", and the data taken in from the D64 input terminal. Data from the QH output terminal immediately. Then, when the inhibit signal (INH) becomes “L”, the P / S conversion circuit 212 starts the shift operation at the rising edge of the bit clock (BCK) output from the D-FF 201, and thereafter the input terminals after D63. The data fetched from is output from the QH output terminal.

【００２７】 よって、Ｐ／Ｓ変換回路２１２はそのＤ６４〜Ｄ４９入力端子とＤ３２〜Ｄ１ ６入力端子が常に“Ｌ”に保たれているので、ビットクロック（ＢＣＫ）が到来 しても、“Ｌ”出力が続き、１６回目のビットクロック（ＢＣＫ）の立上り以降 から、Ｄ４８〜Ｄ３３入力端子に入力したＬチャンネルのデ−タをＭＳＢファ− ストで出力する。そして、３２回目のビットクロック（ＢＣＫ）の立上り以降に なると再び“Ｌ”出力が続き、４８回目のビットクロック（ＢＣＫ）の立上り以 降から、Ｄ１６〜Ｄ１入力端子に入力したＲチャンネルのデ−タがＭＳＢファ− ストで出力する。Therefore, since the D64 to D49 input terminals and the D32 to D16 input terminals of the P / S conversion circuit 212 are always kept at "L", even if the bit clock (BCK) arrives, "L" After the 16th bit clock (BCK) rises, the L channel data input to the D48 to D33 input terminals is output in the MSB first. Then, after the 32nd rise of the bit clock (BCK), the "L" output continues again, and from the 48th rise of the bit clock (BCK), the R channel data input to the D16 to D1 input terminals. The data is output by the MSB first.

【００２８】 一方、ＶＣＯ９から出力された出力クロック（２５６ＦＳ）はそのままＤ／Ａ 変換部５に出力される出力クロック（２５６ＦＳ．Ｏ）となり、また、Ｄ−ＦＦ ２０２のＱＧ出力はＬＲクロック（ＬＲＣＫ．Ｏ）となる。また、Ｄ−ＦＦ２１ ３はＤ−ＦＦ２０１のバ−Ｑ出力端子から出力されたビットクロック（ＢＣＫ） を出力クロック（２５６ＦＳ）の立上りで取込み、そのＱ１出力はビットクロッ ク（ＢＣＫ．Ｏ）となる。シフトレジスタ２１４はＤ−ＦＦ２０１から出力され たワ−ドクロック（ＷＣＫ）を出力クロック（２５６ＦＳ）の立上りで取込み、 そのＱＧ出力はワ−ドクロック（ＷＣＫ．Ｏ）となる。また、Ｄ−ＦＦ２１３は Ｐ／Ｓ変換回路２１２から出力されたシリアルデ−タをＤ２入力端子に、そのＤ ３、Ｄ４入力端子に夫々そのＱ２、Ｑ３出力を入力し、ＩＮＶ２０３出力の立上 りで取込むと、そのＱ４出力はオ−ディオデ−タ（ＤＡＴＡ．Ｏ）となる。On the other hand, the output clock (256FS) output from the VCO 9 directly becomes the output clock (256FS.O) output to the D / A conversion unit 5, and the QG output of the D-FF 202 is the LR clock (LRCK). .O). Further, the D-FF 213 takes in the bit clock (BCK) output from the bar-Q output terminal of the D-FF 201 at the rising edge of the output clock (256FS), and its Q1 output becomes the bit clock (BCK.O). The shift register 214 takes in the word clock (WCK) output from the D-FF 201 at the rising edge of the output clock (256FS), and its QG output becomes the word clock (WCK.O). Further, the D-FF 213 inputs the serial data output from the P / S conversion circuit 212 to the D2 input terminal and the Q2 and Q3 outputs to the D3 and D4 input terminals thereof, respectively, and outputs the INV203 output at the rising edge. When captured, its Q4 output becomes audio data (DATA.O).

【００２９】 Ｉ−ＯＲ２１５はＦＩＦＯメモリ３から出力されたフル・フラッグ信号（バ− ＦＦ）とエンプティ・フラッグ信号（バ−ＥＦ）を入力し、ＯＲ２１６はＤ−Ｆ Ｆ２０８から出力された読出しＯＫ信号（バ−Ｒ．ＯＫ）とアンロック信号（Ｕ ＮＬＯＣＫ）を入力している。そして、ＯＲ２１７がＩ−ＯＲ２１５の出力とＯ Ｒ２１６の出力を入力すると、その出力は上述したミュ−ト信号（ＭＵＴＥ）と なる。The I-OR 215 inputs the full flag signal (bar FF) and the empty flag signal (bar EF) output from the FIFO memory 3, and the OR 216 outputs the read OK signal output from the D-F F208. (Bar R.OK) and an unlock signal (UNLOCK) are input. When the OR 217 inputs the output of the I-OR 215 and the output of the OR 216, the output becomes the above-mentioned mute signal (MUTE).

【００３０】 一方、図１に示されるＤ／Ａ変換部５はディジタルフィルタ、Ｄ／Ａ変換器及 びロ−パスフィルタから構成されており、読出し回路４から出力されたオ−ディ オデ−タ（ＤＡＴＡ．Ｏ）を、読出し回路４から出力された入力クロック（２５ ６ＦＳ．ＲＸ）、ビットクロック（ＢＣＫ．ＲＸ）、ワ−ドクロック（ＷＣＫ． ＲＸ）及びＬＲクロック（ＬＲＣＫ．ＲＸ）からなるＦＳ系クロック（ＦＳ．Ｃ Ｋ）に基づきＤ／Ａ変換し、Ｌチャンネルのアナログ信号（Ｌ．ＯＵＴ）とＲチ ャンネルのアナログ信号（Ｒ．ＯＵＴ）を出力する。On the other hand, the D / A converter 5 shown in FIG. 1 is composed of a digital filter, a D / A converter and a low-pass filter, and the audio data output from the read circuit 4 is output. (DATA.O) is composed of an input clock (256 FS.RX) output from the read circuit 4, a bit clock (BCK.RX), a word clock (WCK.RX) and an LR clock (LRCK.RX). D / A conversion is performed based on the FS system clock (FS.CK), and an L channel analog signal (L.OUT) and an R channel analog signal (R.OUT) are output.

【００３１】 マイコン１０は図８〜図１０に示されるフロ−チャ−トに基づき、本ジッタ吸 収装置の制御を司り、デコ−ダ回路１から出力されたアンロック信号（ＵＮＬＯ ＣＫ）、ＦＩＦＯメモリ３の各フラッグ信号、及び読出し回路４から出力された 読出しＯＫ信号（バ−Ｒ．ＯＫ）を入力し、シンセサイザ６内部へのデバイダデ −タ（Ｐ．ＣＴＲ）の設定及び変更、シンセサイザ６内部のユニバ−サルカウン タを用いての入力クロック（２５６ＦＳ．ＲＸ）の周波数計測を行う。また、マ イコン１０は書込み回路２の動作制御を行う書込みＯＫ信号（バ−Ｗ．ＯＫ）を 形成する。The microcomputer 10 controls the jitter absorbing apparatus based on the flowcharts shown in FIGS. 8 to 10, and outputs the unlock signal (UNLOCK) and the FIFO output from the decoder circuit 1. Each flag signal of the memory 3 and the read OK signal (bar R.OK) output from the read circuit 4 are input to set and change the divider data (P.CTR) in the synthesizer 6 and the inside of the synthesizer 6. The frequency of the input clock (256FS.RX) is measured using the universal counter of. The microcomputer 10 also generates a write OK signal (bar W.OK) for controlling the operation of the write circuit 2.

【００３２】 以下、上述した本考案装置の動作を図８〜図１０に示されるフロ−チャ−トと 、図１１に示されるタイミングチャ−トを参照しながら説明する。本考案装置に 電源が投入されると、マイコン１０は所定のイニシャライズ処理を行ない、そし て、ステップＳ１によってアンロック信号（ＵＮＬＯＣＫ）が“Ｌ”に変化する のを待ち続ける。一方、デコ−ダ回路１はサンプリング周波数４４．１ｋＨｚで 動作するディジタル機器（図示しない）から出力されたディジタル信号（ＲＸ） を入力すると、ディジタル信号（ＲＸ）の伝送に同期した入力クロック（２５６ ＦＳ．ＲＸ）を抽出する。なお、デコ−ダ回路１から出力された入力クロック（ ２５６ＦＳ．ＲＸ）は図１１に示されるように、サンプリング周波数４４．１ｋ Ｈｚ時の基準値である１１．２６４ＭＨｚ（２５６×４４．１ｋＨｚ）に対して 略２０ｐｐｍ（≒２２５Ｈｚ）高い周波数を中心として、ジッタ成分によってわ ずかに上下変動しているものとする。Hereinafter, the operation of the device of the present invention will be described with reference to the flow charts shown in FIGS. 8 to 10 and the timing chart shown in FIG. When the device of the present invention is powered on, the microcomputer 10 performs a predetermined initialization process, and continues to wait for the unlock signal (UNLOCK) to change to "L" in step S1. On the other hand, when the decoder circuit 1 receives a digital signal (RX) output from a digital device (not shown) that operates at a sampling frequency of 44.1 kHz, it receives an input clock (256 FS) synchronized with the transmission of the digital signal (RX). .RX). The input clock (256FS.RX) output from the decoder circuit 1 has a reference value of 11.264 MHz (256 × 44.1 kHz) at a sampling frequency of 44.1 kHz, as shown in FIG. On the other hand, it is assumed that the frequency slightly fluctuates up and down due to the jitter component around a frequency higher by approximately 20 ppm (≈225 Hz).

【００３３】 デコ−ダ回路１の出力が安定し、アンロック信号（ＵＮＬＯＣＫ）が“Ｌ”に 変化すると、マイコン１０はステップＳ２に進み、入力クロック（２５６ＦＳ． ＲＸ）の周波数を得るため、以下の手順に従ってシンセサイザ６に計測開始指示 を行なう。先ず、マイコン１０はシンセサイザ６のチップイネ−ブル端子ＣＥを “Ｌ”にし、入力デ−タ端子ＤＩに４ビットのモ−ド設定デ−タ“０００１”を シリアル出力すると共に、この出力に同期した同期クロックをクロック端子ＣＬ に出力する。そして、チップイネ−ブル端子ＣＥを“Ｈ”に戻す。すると、シン セサイザ６はシリアルデ−タ入力モ−ドとなり、以後、入力デ−タ端子ＤＩから ３２ビットの制御デ−タの入力を受付る状態となる。When the output of the decoder circuit 1 becomes stable and the unlock signal (UNLOCK) changes to "L", the microcomputer 10 proceeds to step S2 to obtain the frequency of the input clock (256FS.RX). Instruct the synthesizer 6 to start measurement in accordance with the procedure of. First, the microcomputer 10 sets the chip enable terminal CE of the synthesizer 6 to "L", serially outputs 4-bit mode setting data "0001" to the input data terminal DI, and synchronizes with this output. The synchronous clock is output to the clock terminal CL. Then, the chip enable terminal CE is returned to "H". Then, the synthesizer 6 is in the serial data input mode, and thereafter, is in a state of accepting the input of 32 bits of control data from the input data terminal DI.

【００３４】 次に、マイコン１０はチップイネ−ブル端子ＣＥを“Ｌ”に戻し、クロック端 子ＣＬに同期クロックを出力すると共に、入力デ−タ端子ＤＩにそのＣＴＥＮビ ット（カウンタ動作を制御するビット）を“Ｌ”にした制御デ−タを出力し、端 子ＣＥを“Ｈ”に戻す。すると、シンセサイザ６は制御デ−タを内部にラッチし 、その内部にある２０ビットのユニバ−サルカウンタを用いて、周波数測定信号 入力端子ＨＣＴＲに入力された入力クロック（２５６ＦＳ．ＲＸ）の周波数計測 を開始し、同時にその出力デ−タ端子ＤＯを“Ｈ”にする。そして、シンセサイ ザ６は入力クロック（２５６ＦＳ．ＲＸ）の周波数計測を終了すると、出力デ− タ端子ＤＯを“Ｌ”にする。Next, the microcomputer 10 returns the chip enable terminal CE to "L", outputs the synchronous clock to the clock terminal CL, and outputs the CTEN bit (counter operation control to the input data terminal DI. The control data with the bit to be set to "L" is output, and the terminal CE is returned to "H". Then, the synthesizer 6 latches the control data inside, and uses the internal 20-bit universal counter to measure the frequency of the input clock (256FS.RX) input to the frequency measurement signal input terminal HCTR. Is started, and at the same time, the output data terminal DO is set to "H". When the synthesizer 6 finishes measuring the frequency of the input clock (256FS.RX), it sets the output data terminal DO to "L".

【００３５】 すると、マイコン１０はステップＳ４に進み、以下の手順に従ってシンセサイ ザ６から制御デ−タを取込む。先ず、マイコン１０はシンセサイザ６のチップイ ネ−ブル端子ＣＥを“Ｌ”にし、入力デ−タ端子ＤＩに４ビットのモ−ド設定デ −タ“００１１”をシリアル出力すると共に、この出力に同期した同期クロック をクロック端子ＣＬに出力する。そして、チップイネ−ブル端子ＣＥを“Ｈ”に 戻す。すると、シンセサイザ６はシリアルデ−タ出力モ−ドとなり、クロック端 子ＣＬに同期クロックが入力されると、２０ビットの汎用カウンタバイナリデ− タ（Ｕ．ＣＴＲ）を含み構成された２８ビットの制御デ−タを出力デ−タ端子Ｄ Ｏから出力する。よって、マイコン１０はシンセサイザ６のクロック端子ＣＬに 同期クロックを出力すると共に、出力デ−タ端子ＤＯから出力された制御デ−タ を順次取込む。Then, the microcomputer 10 proceeds to step S4 and fetches the control data from the synthesizer 6 according to the following procedure. First, the microcomputer 10 sets the chip enable terminal CE of the synthesizer 6 to "L", serially outputs 4-bit mode setting data "0011" to the input data terminal DI, and synchronizes with this output. The synchronized clock is output to the clock terminal CL. Then, the chip enable terminal CE is returned to "H". Then, the synthesizer 6 becomes the serial data output mode, and when the synchronous clock is inputted to the clock terminal CL, the 28-bit control including the 20-bit general-purpose counter binary data (U.CTR) is constituted. The data is output from the output data terminal D O. Therefore, the microcomputer 10 outputs the synchronous clock to the clock terminal CL of the synthesizer 6 and sequentially takes in the control data output from the output data terminal DO.

【００３６】 なお、本実施例によれば、マイコン１０がステップＳ２でシンセサイザ６に計 測開始指示を行なってから、ステップＳ４でシンセサイザ６から制御デ−タを取 込むまでの、入力クロック（２５６ＦＳ．ＲＸ）の周波数計測１回に略０．６秒 と比較的長時間を要する。これは、シンセサイザ６内部のカウンタを用いている ためで、更には、カウンタのクロックともなるシンセサイザ６の基準クロックの 周波数が、出力クロック（２５６ＦＳ）の可変ステップを最小とするために７６ ８ｋと低く設定されているからである。According to the present embodiment, the input clock (256FS) from the time when the microcomputer 10 instructs the synthesizer 6 to start measurement in step S2 to the time when the control data is fetched from the synthesizer 6 in step S4. It takes a relatively long time of about 0.6 seconds per frequency measurement of (.RX). This is because the counter inside the synthesizer 6 is used, and further, the frequency of the reference clock of the synthesizer 6 which is also the clock of the counter is as low as 768k in order to minimize the variable step of the output clock (256FS). This is because it is set.

【００３７】 次に、マイコン１０はステップＳ５によって制御デ−タに含まれる２０ビット のカウンタバイナリデ−タ（Ｕ．ＣＴＲ）を定数ｋ（１５）で除算し、プログラ マブルデバイダに設定する１６ビットのデバイダデ−タ（Ｐ．ＣＴＲ）を求める 。上述したように、入力クロック（２５６ＦＳ．ＲＸ）の周波数が１１．２６４ ＭＨｚ（２５６×４４．１ｋＨｚ）に対して略２０ｐｐｍ（≒２２５Ｈｚ）高い ので、デバイダデ−タ（Ｐ．ＣＴＲ）の値は“５２９２１”と求められる。Next, the microcomputer 10 divides the 20-bit counter binary data (U.CTR) included in the control data by the constant k (15) in step S5, and sets the 16-bit value in the programmable divider. Calculate the divider data (P.CTR). As described above, the frequency of the input clock (256FS.RX) is approximately 20 ppm (≈225 Hz) higher than 11.264 MHz (256 × 44.1 kHz), so the value of the divider data (P.CTR) is " 52921 "is required.

【００３８】 マイコン１０は続いてステップＳ６に進み、この求めたデバイダデ−タ（Ｐ． ＣＴＲ）を以下の手順に従ってシンセサイザ６内部のプログラマブルデバイダに 設定する。先ず、マイコン１０はシンセサイザ６のチップイネ−ブル端子ＣＥを “Ｌ”にし、入力デ−タ端子ＤＩに４ビットのモ−ド設定デ−タ“０００１”を シリアル出力すると共に、この出力に同期した同期クロックをクロック端子ＣＬ に出力する。そして、チップイネ−ブル端子ＣＥを“Ｈ”にし、シンセサイザ６ をシリアルデ−タ入力モ−ドとする。The microcomputer 10 then proceeds to step S6 and sets the obtained divider data (P. CTR) in the programmable divider inside the synthesizer 6 according to the following procedure. First, the microcomputer 10 sets the chip enable terminal CE of the synthesizer 6 to "L", serially outputs 4-bit mode setting data "0001" to the input data terminal DI, and synchronizes with this output. The synchronous clock is output to the clock terminal CL. Then, the chip enable terminal CE is set to "H", and the synthesizer 6 is set to the serial data input mode.

【００３９】 次に、マイコン１０はチップイネ−ブル端子ＣＥを“Ｌ”に戻し、入力デ−タ 端子ＤＩにステップＳ５によって得られたデバイダデ−タ（Ｐ．ＣＴＲ）を含む ３２ビットの制御デ−タを出力すると共に、この出力に同期した同期クロックを クロック端子ＣＬに出力し、チップイネ−ブル端子ＣＥを“Ｈ”に戻す。すると 、シンセサイザ６は制御デ−タを内部にラッチし、デバイダデ−タ（Ｐ．ＣＴＲ ）を内部のプログラマブルデバイダに設定する。そして、シンセサイザ６はＶＣ Ｏ９から出力された出力クロック（２５６ＦＳ）の周波数が１１．２６４ＭＨｚ から略１９ｐｐｍ（≒２１３Ｈｚ）高い値となるように、そのチャ−ジポンプ出 力端子（ＰＤＩ）の状態を変化させる。Next, the microcomputer 10 returns the chip enable terminal CE to "L", and the input data terminal DI is a 32-bit control data including the divider data (P.CTR) obtained in step S5. Data is output, a synchronous clock synchronized with this output is output to the clock terminal CL, and the chip enable terminal CE is returned to "H". Then, the synthesizer 6 latches the control data internally and sets the divider data (P.CTR) to the internal programmable divider. Then, the synthesizer 6 changes the state of its charge pump output terminal (PDI) so that the frequency of the output clock (256FS) output from the VC O9 becomes a value approximately 19 ppm (≈213 Hz) higher than 11.264 MHz. Let

【００４０】 次に、マイコン１０はステップＳ７によって書込みＯＫ信号（バ−Ｗ．ＯＫ） を“Ｌ”にし、ステップＳ８で読出しＯＫ信号（バ−Ｒ．ＯＫ）が“Ｌ”に変化 するのを待ち続ける。一方、書込み回路２は書込みＯＫ信号（バ−Ｗ．ＯＫ）が “Ｌ”になると、書込みクロック（バ−Ｗ）を出力し、書込みデ−タ（ＷＤ）を ＦＩＦＯメモリ３に順次書込む。Next, the microcomputer 10 sets the write OK signal (bar W.OK) to "L" in step S7, and changes the read OK signal (bar R.OK) to "L" in step S8. Keep waiting On the other hand, when the write OK signal (bar W.OK) becomes "L", the write circuit 2 outputs the write clock (bar W) and sequentially writes the write data (WD) into the FIFO memory 3.

【００４１】 すると、ＦＩＦＯメモリ３のデ−タ充填度はデ−タ読出しが開始されていない ため、図１１に示されるように急激に上昇する。デ−タ充填度は略２０ｍ秒後に ５０％に達し、ハ−フフル・フラッグ信号（バ−ＨＦ）が“Ｌ”に変化する。す ると、読出し回路４は読出しＯＫ信号（バ−Ｒ．ＯＫ）を“Ｌ”にすると共に、 読出しクロック（バ−Ｒ）を出力し、ＦＩＦＯメモリ３に書込まれた書込みデ− タ（ＷＤ）を次々と先頭から読出す。Then, the data filling degree of the FIFO memory 3 is rapidly increased as shown in FIG. 11 because the data reading is not started. The data filling level reaches 50% after about 20 ms, and the half-full flag signal (bar HF) changes to "L". Then, the read circuit 4 sets the read OK signal (bar R.OK) to "L", outputs the read clock (bar R), and writes the write data (written in the FIFO memory 3). WD) are read from the beginning one after another.

【００４２】 以後、ＦＩＦＯメモリ３のデ−タ充填度は書込みクロック（バ−Ｗ）と読出し クロック（バ−Ｒ）の周波数差で上下し、書込みクロック（バ−Ｗ）の周波数が 読出しクロック（バ−Ｒ）の周波数からも高ければ上昇し、逆に低ければ下降す る。上述したように、入力クロック（２５６ＦＳ．ＲＸ）の周波数が出力クロッ ク（２５６ＦＳ）の周波数より略１ｐｐｍ高くなったため、書込みクロック（バ −Ｗ）の周波数も同様に高くなり、結果、ＦＩＦＯメモリ３のデ−タ充填度は以 後非常に穏やかに上昇する。After that, the data filling degree of the FIFO memory 3 rises and falls depending on the frequency difference between the write clock (bar W) and the read clock (bar R), and the frequency of the write clock (bar W) changes to the read clock (bar W). If it is higher than the frequency of the bar R), it rises, and if it is lower, it falls. As described above, since the frequency of the input clock (256FS.RX) is about 1 ppm higher than the frequency of the output clock (256FS), the frequency of the write clock (bar W) is also high, and as a result, the FIFO memory 3 After that, the data filling rate of the sample increases very gently.

【００４３】 一方、マイコン１０はステップＳ８によって読出しＯＫ信号（バ−Ｒ．ＯＫ） が“Ｌ”に変化したことを検出すると、ステップＳ９に進み、再びシンセサイザ ６に入力クロック（２５６ＦＳ．ＲＸ）の周波数計測開始指示を行なう。そして 、マイコン１０はステップＳ１０，Ｓ１１の検出ル−プで、オ−ルモストエンプ ティ／オ−ルモストフル・フラッグ信号（バ−ＡＥＦ）が“Ｌ”になったか（ス テップＳ１０）と、周波数計測が終了したか（ステップＳ１１）を検出し続ける 。On the other hand, when the microcomputer 10 detects in step S8 that the read OK signal (bar R.OK) has changed to "L", the microcomputer 10 proceeds to step S9 and inputs the input clock (256FS.RX) to the synthesizer 6 again. Instruct to start frequency measurement. Then, the microcomputer 10 detects whether the all-most empty / all-most full flag signal (bar AEF) has become "L" in the detection loop of steps S10 and S11 (step S10) and finishes the frequency measurement. Whether or not (step S11) is continuously detected.

【００４４】 ０．６秒程度でシンセサイザ６は入力クロック（２５６ＦＳ．ＲＸ）の周波数 計測を終了し、その出力デ−タ端子ＤＯを“Ｌ”に戻す。すると、マイコン１０ はステップＳ１１から図９に示されるサブル−チンＳＵＢ１に進み、ステップＳ ２０によってシンセサイザ６から制御デ−タを取込む。次いで、マイコン１０は ステップＳ２１で制御デ−タに含まれるカウンタバイナリデ−タ（Ｕ．ＣＴＲ） を定数（１５）で除算し、新たなデバイダデ−タ（Ｎ．ＣＴＲ）を求める。In about 0.6 seconds, the synthesizer 6 finishes measuring the frequency of the input clock (256FS.RX) and returns its output data terminal DO to "L". Then, the microcomputer 10 proceeds from step S11 to the subroutine SUB1 shown in FIG. 9 and fetches the control data from the synthesizer 6 in step S20. Next, in step S21, the microcomputer 10 divides the counter binary data (U.CTR) included in the control data by the constant (15) to obtain new divider data (N.CTR).

【００４５】 そして、マイコン１０はステップＳ２２によって、ステップＳ２１で求めた新 たなデバイダデ−タ（Ｎ．ＣＴＲ）とシンセサイザ６のプログラマブルデバイダ に設定されているデバイダデ−タ（Ｐ．ＣＴＲ）の値の差（絶対値）が定数（３ ０）以上になったかを判断する。Then, in step S22, the microcomputer 10 sets the new divider data (N.CTR) obtained in step S21 and the value of the divider data (P.CTR) set in the programmable divider of the synthesizer 6. It is determined whether the difference (absolute value) is equal to or larger than the constant (30).

【００４６】 このステップＳ２２はディジタル機器のバリアブルピッチキ−が操作されたか を検出するもので、定数（３０）の値は最も変化率の少ない、サンプリング周波 数３２ｋＨｚのディジタル信号（ＲＸ）が−１２．５％から−１２．４％に＋０ ．１％アップした場合の差以下に設定されている。バリアブルピッチキ−が操作 された場合、出力クロック（２５６ＦＳ）の周波数は直ちに入力クロック（２５ ６ＦＳ．ＲＸ）の変化に追従しなければならないので、マイコン１０はステップ Ｓ２３でデバイダデ−タ（Ｎ．ＣＴＲ）の値をデバイダデ−タ（Ｐ．ＣＴＲ）に セットし、ステップＳ２４でこの新しいデバイダデ−タ（Ｐ．ＣＴＲ）を上述し た手順に従ってシンセサイザ６に設定し、出力クロック（２５６ＦＳ）の周波数 を変化させる。そして、マイコン１０はステップＳ９に戻り、再びシンセサイザ ６に計測開始指示を行ない、ステップＳ１０，Ｓ１１の検出ル−プに入る。This step S22 is to detect whether or not the variable pitch key of the digital device has been operated. The value of the constant (30) is the smallest change rate, and the digital signal (RX) of sampling frequency 32 kHz is -12. 0.5% to -12.4% +0. It is set to be less than the difference when it is increased by 1%. When the variable pitch key is operated, the frequency of the output clock (256FS) must immediately follow the change of the input clock (256FS.RX). Therefore, the microcomputer 10 determines the divider data (N.CTR) in step S23. ) Is set in the divider data (P.CTR), and in step S24, the new divider data (P.CTR) is set in the synthesizer 6 according to the procedure described above, and the frequency of the output clock (256FS) is changed. Let Then, the microcomputer 10 returns to step S9, again issues a measurement start instruction to the synthesizer 6, and enters the detection loop of steps S10 and S11.

【００４７】 一方、バリアブルピッチキ−が操作されない場合、温度、湿度等の環境変化に よっても、入力クロック（２５６ＦＳ−ＲＸ）の周波数変動は数ｐｐｍ程度でし かないため、上述の差は定数（３０）以下となる。この場合、マイコン１０は求 めたデバイダデ−タ（Ｎ．ＣＴＲ）をプログラマブルデバイダに設定することな く、ステップＳ９に戻り、再びシンセサイザ６に計測開始指示を行ない、ステッ プＳ１０〜Ｓ１３の検出ル−プに入る。以後、上述の動作が繰返し行なわれる。On the other hand, when the variable pitch key is not operated, the frequency variation of the input clock (256FS-RX) is only about several ppm due to environmental changes such as temperature and humidity. 30) or less. In this case, the microcomputer 10 does not set the obtained divider data (N.CTR) in the programmable divider, but returns to step S9, issues the measurement start instruction to the synthesizer 6 again, and detects the detection routine of steps S10 to S13. -Enter Thereafter, the above operation is repeated.

【００４８】 バリアブルピッチキ−が操作されないも略１００分が経過すると、書込みクロ ック（バ−Ｗ）と読出しクロック（バ−Ｒ）の周波数差により、ＦＩＦＯメモリ ３のデ−タ充填度が８７．５％に達し、オ−ルモストエンプティ／オ−ルモスト フル・フラッグ信号（バ−ＡＥＦ）が“Ｌ”に変化する。すると、マイコン１０ はステップＳ１０から図１０に示されるサブル−チンＳＵＢ２に進み、ステップ Ｓ３０によってＦＩＦＯメモリ３のハ−フフル・フラッグ信号（バ−ＨＦ）が“ Ｌ”かを判断する。デ−タ充填度が８７．５％に達しているので、ハ−フフル・ フラッグ信号（バ−ＨＦ）も“Ｌ”になっている。よって、マイコン１０はステ ップＳ３１に進み、シンセサイザ６の周波数計測終了を待ち続ける。After about 100 minutes have passed without operating the variable pitch key, the data filling degree of the FIFO memory 3 is reduced due to the frequency difference between the write clock (bar W) and the read clock (bar R). When it reaches 87.5%, the all-most empty / all-most full flag signal (bar AEF) changes to "L". Then, the microcomputer 10 proceeds from step S10 to the subroutine SUB2 shown in FIG. 10 and determines in step S30 whether the half-full flag signal (bar-HF) of the FIFO memory 3 is "L". Since the data filling degree has reached 87.5%, the half-full flag signal (bar HF) is also "L". Therefore, the microcomputer 10 proceeds to step S31 and continues to wait until the frequency measurement of the synthesizer 6 is completed.

【００４９】 入力クロック（２５６ＦＳ−ＲＸ）の周波数計測が終了すると、マイコン１０ はステップＳ３２に進み、上述した手順に従ってシンセサイザ６から制御デ−タ を取込み、次いでステップＳ３３によって制御デ−タに含まれるカウンタバイナ リデ−タ（Ｕ．ＣＴＲ）を定数（１５）で除算し、デバイダデ−タ（Ｎ．ＣＴＲ ）を求める。上述したように、入力クロック（２５６ＦＳ．ＲＸ）の周波数は１ １．２６４ＭＨｚに対して略２０ｐｐｍ（≒２２５Ｈｚ）高いまま保たれている ので、デバイダデ−タ（Ｎ．ＣＴＲ）は再び“５２９２１”と求められる。When the frequency measurement of the input clock (256FS-RX) is completed, the microcomputer 10 proceeds to step S32, fetches the control data from the synthesizer 6 according to the procedure described above, and then includes it in the control data by step S33. The counter binar data (U.CTR) is divided by a constant (15) to obtain the divider data (N.CTR). As described above, since the frequency of the input clock (256FS.RX) is kept higher by about 20 ppm (≈225 Hz) with respect to 11.264 MHz, the divider data (N.CTR) is again "52921". Desired.

【００５０】 そして、マイコン１０はステップＳ３４に進み、デバイダデ−タ（Ｎ．ＣＴＲ ）の値がシンセサイザ６のプログラマブルデバイダに設定されているデバイダデ −タ（Ｐ．ＣＴＲ）の値以上になったかを判断する。上述したように求めたデバ イダデ−タ（Ｎ．ＣＴＲ）がデバイダデ−タ（Ｐ．ＣＴＲ）と同一値になったた め、マイコン１０はステップＳ３５に進み、求めたデバイダデ−タ（Ｎ．ＣＴＲ ）に“１”を加算した値“５２９２２”をデバイダデ−タ（Ｐ．ＣＴＲ）にセッ トし、ステップＳ３６でこの新しいデバイダデ−タ（Ｐ．ＣＴＲ）を上述した手 順に従ってシンセサイザ６内部のプログラマブルデバイダに設定する。Then, the microcomputer 10 proceeds to step S 34 and determines whether the value of the divider data (N.CTR) is equal to or more than the value of the divider data (P.CTR) set in the programmable divider of the synthesizer 6. To do. Since the divider data (N.CTR) obtained as described above has the same value as the divider data (P.CTR), the microcomputer 10 proceeds to step S35, and obtains the divider data (N.CTR). ) Is added to the divider data (P.CTR), and in step S36, the new divider data (P.CTR) is programmed in the synthesizer 6 according to the procedure described above. Set as a divider.

【００５１】 すると、シンセサイザ６は出力クロック（２５６ＦＳ）の周波数が基準値であ る１１．２６４ＭＨｚに対して、略３８ｐｐｍ（≒４２７Ｈｚ）高い値となるよ うに、その出力端子（ＰＤＩ）の状態を変化させる。よって、出力クロック（２ ５６ＦＳ）の周波数は入力クロック（２５６ＦＳ．ＲＸ）の周波数に対して１８ ｐｐｍ（≒２０２Ｈｚ）程高くなり、読出しクロック（バ−Ｒ）の周波数も同様 に高くなるので、ＦＩＦＯメモリ３のデ−タ充填度が徐々に降下し始める。Then, the synthesizer 6 changes the state of its output terminal (PDI) so that the frequency of the output clock (256FS) becomes higher than the reference value of 11.264 MHz by about 38 ppm (≈427 Hz). Change. Therefore, the frequency of the output clock (256FS) is higher than the frequency of the input clock (256FS.RX) by about 18 ppm (≈202 Hz), and the frequency of the read clock (Bar R) is also high, so that the FIFO The data filling degree of the memory 3 begins to gradually drop.

【００５２】 一方、マイコン１０はステップＳ９に戻り、再びシンセサイザ６に計測開始指 示を行なった後、ステップＳ１０〜Ｓ１３の検出ル−プに入る。しかしながら、 直ちにＦＩＦＯメモリ３のデ−タ充填度が８７．５％以下に降下するのではない ので、依然オ−ルモストエンプティ／オ−ルモストフル・フラッグ信号（バ−Ａ ＥＦ）が“Ｌ”に保たれている場合もある。この場合、マイコン１０はサブル− チンＳＵＢ２に進み、再び、ステップＳ３０を介してステップＳ３１でシンセサ イザ６の周波数計測終了を待ち続ける。On the other hand, the microcomputer 10 returns to step S9, instructs the synthesizer 6 to start measurement again, and then enters the detection loop of steps S10 to S13. However, since the data filling degree of the FIFO memory 3 does not immediately drop below 87.5%, the all-most-empty / all-most-full flag signal (bar A EF) becomes "L". It may be kept. In this case, the microcomputer 10 proceeds to the subroutine SUB2, and again waits until the frequency measurement of the synthesizer 6 is completed in step S31 via step S30.

【００５３】 そして、入力クロック（２５６ＦＳ−ＲＸ）の周波数計測が終了すると、マイ コン１０はステップＳ３２に進み、再びシンセサイザ６から制御デ−タを取込み 、次いでステップＳ３３によってカウンタバイナリデ−タ（Ｕ．ＣＴＲ）を定数 （１５）で除算し、新たなデバイダデ−タ（Ｎ．ＣＴＲ）を求める。上述したよ うに、入力クロック（２５６ＦＳ．ＲＸ）の周波数が保たれているので、デバイ ダデ−タ（Ｎ．ＣＴＲ）は再び“５２９２１”と求められる。When the frequency measurement of the input clock (256FS-RX) is completed, the microcomputer 10 proceeds to step S32, fetches the control data from the synthesizer 6 again, and then the counter binary data (U .CTR) is divided by a constant (15) to obtain new divider data (N.CTR). As described above, since the frequency of the input clock (256FS.RX) is maintained, the divider data (N.CTR) is again calculated as "52921".

【００５４】 そして、マイコン１０はステップＳ３４に進むが、今度はデバイダデ−タ（Ｎ ．ＣＴＲ）がデバイダデ−タ（Ｐ．ＣＴＲ）の値未満になったので、新たなデバ イダデ−タ（Ｐ．ＣＴＲ）をプログラムデバイダに設定することなく、ステップ Ｓ９に戻り、再びシンセサイザ６に計測開始指示を行なった後、ステップＳ１０ 〜Ｓ１３の検出ル−プに入る。Then, the microcomputer 10 proceeds to step S34, but this time, since the divider data (N.CTR) becomes less than the value of the divider data (P.CTR), a new divider data (P.CTR) is generated. CTR) is not set in the program divider, the process returns to step S9, and the synthesizer 6 is again instructed to start measurement, and then the detection loop of steps S10 to S13 is entered.

【００５５】 このように、マイコン１０はＦＩＦＯメモリ３のデ−タ充填度が８７．５％を 超えると、入力クロック（２５６ＦＳ−ＲＸ）の周波数に基づき、同等の出力ク ロック（２５６ＦＳ）を得るデバイダデ−タ（Ｎ．ＣＴＲ）を求め、これに“１ ”を加算したデバイダデ−タ（Ｐ．ＣＴＲ）をシンセサイザ６内部のプログラマ ブルデバイダに設定する。その後も、デ−タ充填度が８７．５％を超えている限 り、同様にしてデバイダデ−タ（Ｎ．ＣＴＲ）を求めるが、ディジタル機器側の バリアブルピッチキ−が操作されることによって、求めたデバイダデ−タ（Ｎ． ＣＴＲ）の値が既にプログラマブルデバイダに設定したデバイダデ−タ（Ｐ．Ｃ ＴＲ）以上にならない限り、再設定処理を行なわず、デ−タ充填度が８７．５％ 以下になるのを静観する。As described above, when the data filling degree of the FIFO memory 3 exceeds 87.5%, the microcomputer 10 obtains an equivalent output clock (256FS) based on the frequency of the input clock (256FS-RX). The divider data (N.CTR) is obtained, and "1" is added to the divider data (P.CTR) to set it as a programmable divider inside the synthesizer 6. Even after that, as long as the data filling degree exceeds 87.5%, the divider data (N.CTR) is calculated in the same manner, but by operating the variable pitch key on the digital device side, Unless the calculated value of the divider data (N. CTR) exceeds the divider data (P. CTR) already set in the programmable divider, the resetting process is not performed and the data filling degree is 87.5%. Watch the following.

【００５６】 一方、ＦＩＦＯメモリ３のデ−タ充填度が８７．５％以下に下がると、オ−ル モストエンプティ／オ−ルモストフル・フラッグ信号（バ−ＡＥＦ）が“Ｈ”に 変化し、マイコン１０はステップＳ１０，Ｓ１１の検出ル−プに入る。そして、 再び周波数計測が終了したことを検出すると、サブル−チンＳＵＢ１に進み、以 後、上述した動作を行なう。On the other hand, when the data filling degree of the FIFO memory 3 drops to 87.5% or less, the all most empty / all most full flag signal (bar AEF) changes to “H”, and the microcomputer Step 10 enters the detection loop of steps S10 and S11. Then, when it is detected that the frequency measurement is completed again, the process proceeds to the subroutine SUB1, and thereafter, the above-described operation is performed.

【００５７】 略１５分が経過すると、ＦＩＦＯメモリ３のデ−タ充填度は１２．５％にまで 降下し、オ−ルモストエンプティ／オ−ルモストフル・フラッグ信号（バ−ＡＥ Ｆ）が再び“Ｌ”に変化する。すると、マイコン１０はサブル−チンＳＵＢ２に 進み、ステップＳ３０によってＦＩＦＯメモリ３のハ−フフル・フラッグ信号（ バ−ＨＦ）が“Ｌ”かを判断する。デ−タ充填度が１２．５％にまで降下してい るので、ハ−フフル・フラッグ信号（バ−ＨＦ）も“Ｈ”になっており、マイコ ン１０はステップＳ３７に進み、再びシンセサイザ６の周波数計測終了を待ち続 ける。After about 15 minutes, the data filling degree of the FIFO memory 3 drops to 12.5%, and the all-most-empty / all-most-full flag signal (bar AEF) is again "." Change to L ". Then, the microcomputer 10 proceeds to the subroutine SUB2 and determines in step S30 whether the half-full flag signal (bar-HF) of the FIFO memory 3 is "L". Since the data filling degree has dropped to 12.5%, the half-full flag signal (bar HF) is also at "H", and the microcomputer 10 proceeds to step S37 and synthesizer 6 again. Wait until the frequency measurement is completed.

【００５８】 入力クロック（２５６ＦＳ−ＲＸ）の周波数計測が終了すると、マイコン１０ はステップＳ３８に進み、上述した手順に従ってシンセサイザ６から制御デ−タ を取込み、次いでステップＳ３９によって制御デ−タに含まれるカウンタバイナ リデ−タ（Ｕ．ＣＴＲ）を定数（１５）で除算し、新たなデバイダデ−タ（Ｎ． ＣＴＲ）を求める。上述したように、入力クロック（２５６ＦＳ．ＲＸ）の周波 数は１１．２６４ＭＨｚに対して略２０ｐｐｍ高いまま保たれているので、デバ イダデ−タ（Ｎ．ＣＴＲ）は再び“５２９２１”と求められる。When the frequency measurement of the input clock (256FS-RX) is completed, the microcomputer 10 proceeds to step S38, fetches the control data from the synthesizer 6 according to the procedure described above, and then includes the control data in step S39. The counter binar data (U.CTR) is divided by a constant (15) to obtain new divider data (N.CTR). As described above, since the frequency of the input clock (256FS.RX) is maintained at about 20 ppm higher than 11.264 MHz, the divider data (N.CTR) is again calculated as "52921".

【００５９】 そして、マイコン１０はステップＳ４０に進み、デバイダデ−タ（Ｎ．ＣＴＲ ）の値がシンセサイザ６のプログラマブルデバイダに設定されているデバイダデ −タ（Ｐ．ＣＴＲ）の値以下になったかを判断する。上述したように求めたデバ イダデ−タ（Ｎ．ＣＴＲ）とデバイダデ−タ（Ｐ．ＣＴＲ）が同一値になったの で、マイコン１０はステップＳ４１に進み、デバイダデ−タ（Ｎ．ＣＴＲ）から “１”を減算した値“５２９２０”をデバイダデ−タ（Ｐ．ＣＴＲ）にセットし 、ステップＳ３６でこの新しいデバイダデ−タ（Ｐ．ＣＴＲ）を上述した手順に 従ってシンセサイザ６内部のプログラマブルデバイダに設定する。Then, the microcomputer 10 proceeds to step S40 and determines whether the value of the divider data (N.CTR) has become equal to or less than the value of the divider data (P.CTR) set in the programmable divider of the synthesizer 6. To do. Since the divider data (N.CTR) and the divider data (P.CTR) obtained as described above have the same value, the microcomputer 10 proceeds to step S41, and the divider data (N.CTR) The value "52920" obtained by subtracting "1" is set in the divider data (P.CTR), and this new divider data (P.CTR) is set in the programmable divider inside the synthesizer 6 in step S36 according to the procedure described above. To do.

【００６０】 すると、シンセサイザ６はＶＣＯ９から出力される出力クロック（２５６ＦＳ ）の周波数が基準値である１１．２６４ＭＨｚに一致するように、その出力端子 （ＰＤＩ）の状態を変化させる。よって、出力クロック（２５６ＦＳ）の周波数 は入力クロック（２５６ＦＳ．ＲＸ）の周波数より２０ｐｐｍ（≒２２５Ｈｚ） 程低くなり、読出しクロック（バ−Ｒ）の周波数も同様に低くなるので、ＦＩＦ Ｏメモリ３のデ−タ充填度が徐々に上昇し始める。Then, the synthesizer 6 changes the state of its output terminal (PDI) so that the frequency of the output clock (256FS) output from the VCO 9 matches the reference value of 11.264 MHz. Therefore, the frequency of the output clock (256FS) is lower than the frequency of the input clock (256FS.RX) by about 20 ppm (≈225 Hz), and the frequency of the read clock (bar R) is also lower, so that the frequency of the FIFO memory 3 is reduced. The data filling degree gradually starts to rise.

【００６１】 一方、マイコン１０はステップＳ９に戻り、再びシンセサイザ６に計測開始指 示を行なった後、ステップＳ１０，Ｓ１１の検出ル−プに入る。しかしながら、 直ちにＦＩＦＯメモリ３のデ−タ充填度が１２．５％以上に上昇するのではない ので、依然オ−ルモストエンプティ／オ−ルモストフル・フラッグ信号（バ−Ａ ＥＦ）が“Ｌ”に保たれている場合もある。この場合、マイコン１０はサブル− チンＳＵＢ２に進み、再び、ステップＳ３０を介してステップＳ３７でシンセサ イザ６の周波数計測終了を待ち続ける。On the other hand, the microcomputer 10 returns to step S9, instructs the synthesizer 6 to start measurement again, and then enters the detection loop of steps S10 and S11. However, since the data filling degree of the FIFO memory 3 does not rise to 12.5% or more immediately, the all-most-empty / all-most-full flag signal (bar A EF) becomes "L". It may be kept. In this case, the microcomputer 10 proceeds to the subroutine SUB2, and again waits for the end of frequency measurement of the synthesizer 6 in step S37 through step S30.

【００６２】 入力クロック（２５６ＦＳ−ＲＸ）の周波数計測が終了すると、マイコン１０ はステップＳ３８に進み、再びシンセサイザ６から制御デ−タを取込み、次いで ステップＳ３９によってカウンタバイナリデ−タ（Ｕ．ＣＴＲ）を定数（１５） で除算し、新たなデバイダデ−タ（Ｎ．ＣＴＲ）を求める。上述したように、入 力クロック（２５６ＦＳ．ＲＸ）の周波数が保たれているので、デバイダデ−タ （Ｎ．ＣＴＲ）は再び“５２９２１”と求められる。When the frequency measurement of the input clock (256FS-RX) is completed, the microcomputer 10 proceeds to step S38 to fetch the control data from the synthesizer 6 again, and then at step S39, the counter binary data (U.CTR). Is divided by a constant (15) to obtain new divider data (N.CTR). As described above, since the frequency of the input clock (256FS.RX) is maintained, the divider data (N.CTR) is again calculated as "52921".

【００６３】 そして、マイコン１０はステップＳ４０に進むが、今度はデバイダデ−タ（Ｎ ．ＣＴＲ）がデバイダデ−タ（Ｐ．ＣＴＲ）の値より大きくなったので、プログ ラマブルデバイダに新たなデバイダデ−タ（Ｐ．ＣＴＲ）を設定することなく、 ステップＳ９に戻り、再びシンセサイザ６に計測開始指示を行なった後、ステッ プＳ１０〜Ｓ１３の検出ル−プに入る。Then, the microcomputer 10 proceeds to step S40, but this time, since the divider data (N. CTR) becomes larger than the divider data (P. CTR) value, a new divider divider is added to the programmable divider. The setting loop (P. CTR) is not set, the process returns to step S9, and the synthesizer 6 is again instructed to start measurement, and then the detection loop of steps S10 to S13 is entered.

【００６４】 このように、マイコン１０はＦＩＦＯメモリ３のデ−タ充填度が１２．５％を 下回ると、入力クロック（２５６ＦＳ−ＲＸ）の周波数に基づき、同等の出力ク ロック（２５６ＦＳ）を得るデバイダデ−タ（Ｎ．ＣＴＲ）を求め、これから“ １”を減算したデバイダデ−タ（Ｐ．ＣＴＲ）をシンセサイザ６内部のプログラ マブルデバイダに設定する。その後も、デ−タ充填度が１２．５％を下回ってい る限り、同様にしてデバイダデ−タ（Ｎ．ＣＴＲ）を求めるが、ディジタル機器 側のバリアブルピッチキ−が操作されることによって、求めたデバイダデ−タ（ Ｎ．ＣＴＲ）の値が既にプログラマブルデバイダに設定したデバイダデ−タ（Ｐ ．ＣＴＲ）以下にならない限り、再設定処理を行なうことなく、デ−タ充填度が １２．５％以上になるのを静観する。As described above, when the data filling degree of the FIFO memory 3 falls below 12.5%, the microcomputer 10 obtains an equivalent output clock (256FS) based on the frequency of the input clock (256FS-RX). The divider data (N.CTR) is obtained, and the divider data (P.CTR) obtained by subtracting "1" from this is set in the programmable divider inside the synthesizer 6. After that, the divider data (N.CTR) is calculated in the same manner as long as the data filling degree is less than 12.5%, but it is calculated by operating the variable pitch key on the digital device side. As long as the value of the divider data (N.CTR) is not less than the divider data (P.CTR) already set in the programmable divider, the data filling degree is 12.5% or more without performing the resetting process. Wait for it to become.

【００６５】 一方、ＦＩＦＯメモリ３のデ−タ充填度が１２．５％以上に上昇すると、オ− ルモストエンプティ／オ−ルモストフル・フラッグ信号（バ−ＡＥＦ）が“Ｈ” に変化し、マイコン１０はステップＳ１０，Ｓ１１の検出ル−プに入る。そして 、周波数計測が終了したことを検出すると、サブル−チンＳＵＢ１に進み、以後 、上述した動作を行なう。On the other hand, when the data filling degree of the FIFO memory 3 rises to 12.5% or more, the all-most-empty / all-most-full flag signal (bar AEF) changes to "H", and the microcomputer Step 10 enters the detection loop of steps S10 and S11. Then, when it is detected that the frequency measurement is completed, the process proceeds to the subroutine SUB1, and thereafter, the above-described operation is performed.

【００６６】 なお、ディジタル機器側のサンプリング周波数が変化するか、バリアブルピッ チ操作が急激に行なわれる等して、デコ−ダ回路１のＰＬＬ回路のロックが外れ 、アンロック信号（ＵＮＬＯＣＫ）が“Ｈ”に変化した場合、マイコン１０は所 定の割込み処理（図示しない）により、書込みＯＫ信号（バ−Ｗ．ＯＫ）を“Ｈ ”にした後、ステップＳ１に戻り、アンロック信号（ＵＮＬＯＣＫ）が“Ｌ”に 変化するのを待ち続ける。The PLL circuit of the decoder circuit 1 is unlocked because the sampling frequency on the digital device side changes or the variable pitch operation is suddenly performed, and the unlock signal (UNLOCK) becomes " When it changes to "H", the microcomputer 10 sets the write OK signal (bar W.OK) to "H" by a predetermined interrupt process (not shown), and then returns to step S1 to unlock the signal (UNLOCK). Keeps waiting until changes to "L".

【００６７】 なお、本考案装置は上述した実施例に限定されるものではない。例えば、上記 実施例によれば、ディジタル機器側のバリアブルピッチキ−が操作された場合に 対処するため、マイコン１０はステップＳ２〜Ｓ６によって、入力クロック（２ ５６ＦＳ．ＲＸ）の周波数に基づいて演算したデバイダデ−タ（Ｐ．ＣＴＲ）を プログラマブルデバイダに設定しているが、対処しないのであれば、サンプリン グ周波数（デコ−ダ１かサンプリング周波数を示すフラッグを得ることができる ）に対応して予め定められたデバイダデ−タ（Ｐ．ＣＴＲ）をプログラマブルデ バイダに設定するようにしても良い。この場合、マイコン１０は後にデ−タ充填 度が８７．５％を超えた時、出力クロック（２５６ＦＳ）の周波数が上昇するよ う、予め定められたデバイダデ−タ（Ｐ．ＣＴＲ）に“１”を加算してなるデ− タをプログラマブルデバイダに設定し、デ−タ充填度が１２．５％を下回った時 、予め定められたデバイダデ−タ（Ｐ．ＣＴＲ）から“１”を減算してなるデ− タをプログラマブルデバイダに設定する。The device of the present invention is not limited to the above embodiment. For example, according to the above-described embodiment, in order to cope with the case where the variable pitch key on the digital device side is operated, the microcomputer 10 calculates in step S2 to S6 based on the frequency of the input clock (256 FS.RX). The divider data (P.CTR) is set to the programmable divider, but if it is not dealt with, the sampling frequency (decoder 1 or a flag indicating the sampling frequency can be obtained) in advance. The predetermined divider data (P.CTR) may be set in the programmable divider. In this case, the microcomputer 10 sets "1" in the predetermined divider data (P.CTR) so that the frequency of the output clock (256FS) increases when the data filling degree exceeds 87.5% later. "1" is subtracted from the preset divider data (P.CTR) when the data filling degree is set to the programmable divider and the data filling degree falls below 12.5%. Set the data to be programmable divider.

【００６８】 また、シンセサイザ６内部のカウンタを用いて、入力クロック（２５６ＦＳ． ＲＸ）の周波数を測定したが、独立したカウンタを用いることは勿論、マイコン １０によって直接入力クロック（２５６ＦＳ．ＲＸ）の周波数を測定するように してもよい。Further, the frequency of the input clock (256FS.RX) was measured by using the counter inside the synthesizer 6. However, the frequency of the input clock (256FS.RX) can be directly measured by the microcomputer 10 without using an independent counter. May be measured.

【００６９】[0069]

【考案の効果】[Effect of device]

上述したように、本考案装置によれば、ディジタル信号に含まれるジッタを吸 収することができ、更に、デ−タ充填度に応答して出力クロックの周波数を制御 するようにしたので、従来装置の如く、デ−タ充填度が最大値又は最小値に達し 、デ−タ書込みや読出しが不可能になることが殆どなくなる。 As described above, according to the device of the present invention, it is possible to absorb the jitter included in the digital signal and further control the frequency of the output clock in response to the data filling degree. As in the device, the data filling degree reaches the maximum value or the minimum value, and it becomes almost impossible to write or read the data.

【図面の簡単な説明】[Brief description of drawings]

【図１】本考案装置の一実施例を示すブロック図であ
る。FIG. 1 is a block diagram showing an embodiment of the device of the present invention.

【図２】図１における書込み回路２の詳細な回路図であ
る。FIG. 2 is a detailed circuit diagram of a write circuit 2 in FIG.

【図３】書込み回路２の動作説明に供するタイミングチ
ャ−トである。FIG. 3 is a timing chart used for explaining the operation of the write circuit 2.

【図４】書込み回路２の動作説明に供するタイミングチ
ャ−トである。FIG. 4 is a timing chart used for explaining the operation of the writing circuit 2.

【図５】図１における読出し回路４の詳細な回路図であ
る。5 is a detailed circuit diagram of a read circuit 4 in FIG.

【図６】読出し回路４の動作説明に供するタイミングチ
ャ−トである。FIG. 6 is a timing chart used to explain the operation of the read circuit 4.

【図７】読出し回路４の動作説明に供するタイミングチ
ャ−トである。FIG. 7 is a timing chart used for explaining the operation of the read circuit 4.

【図８】図１におけるマイコン１０の動作説明に供する
フロ−チャ−トである。8 is a flowchart for explaining the operation of the microcomputer 10 in FIG.

【図９】図８のサブル−チンＳＵＢ１の詳細を示すフロ
−チャ−トである。9 is a flowchart showing details of the subroutine SUB1 of FIG.

【図１０】図８のサブル−チンＳＵＢ２の詳細を示すフ
ロ−チャ−トである。10 is a flowchart showing details of the subroutine SUB2 of FIG.

【図１１】本考案装置の動作説明に供するタイミングチ
ャ−トである。FIG. 11 is a timing chart for explaining the operation of the device of the present invention.

【符号の説明】[Explanation of symbols]

１ デコ−ダ回路 ２ 書込み回路 ３ ＦＩＦＯメモリ ４ 読出し回路 ５ Ｄ／Ａ変換部 ６ シンセサイザ ７ 基準発振器 ８ ＬＰＦ ９ ＶＣＯ １０ マイコン 1 Decoder Circuit 2 Writing Circuit 3 FIFO Memory 4 Reading Circuit 5 D / A Converter 6 Synthesizer 7 Reference Oscillator 8 LPF 9 VCO 10 Microcomputer

Claims (5)

【実用新案登録請求の範囲】[Scope of utility model registration request] 【請求項１】 書込みと読出しを同時に実行可能なメモ
リと、 非同期的なディジタル信号に同期した書込みクロックを
形成し、上記メモリに上記ディジタル信号の書込みを行
なう書込み回路と、 基準クロックを発生する基準発振器と、 上記基準クロックを入力し、その周波数が可変となる出
力クロックを形成する出力クロック形成回路と、 上記メモリのデ−タ充填度を検出する充填度検出手段
と、 上記出力クロックに同期した読出しクロックを形成し、
上記デ−タ充填度が所定の第１の閾値になると、上記メ
モリに書込まれた上記ディジタル信号の読出しを開始す
る読出し回路と、 上記読出し回路が上記ディジタル信号の読出しを開始し
た後、上記デ−タ充填度が上記第１の閾値と最大値との
間に設定された第２の閾値になると、上記読出しクロッ
クの周波数が上記書込みクロックの周波数より高くなる
よう上記出力クロック形成回路を制御し、また、上記デ
−タ充填度が上記第１の閾値と最小値との間に設定され
た第３の閾値になると、上記読出しクロックの周波数が
上記書込みクロックの周波数より低くなるよう上記出力
クロック形成回路を制御する制御手段からなることを特
徴とするジッタ吸収装置。1. A memory capable of simultaneously performing writing and reading, a writing circuit for forming a writing clock synchronized with an asynchronous digital signal, and writing the digital signal to the memory, and a reference for generating a reference clock. An oscillator, an output clock forming circuit for inputting the reference clock and forming an output clock whose frequency is variable, a filling degree detecting means for detecting a data filling degree of the memory, and a synchronizing circuit for the output clock. Form the read clock,
A read circuit that starts reading the digital signal written in the memory when the data filling degree reaches a predetermined first threshold value, and the read circuit starts reading the digital signal after the read circuit starts reading the digital signal. When the data filling degree becomes the second threshold value set between the first threshold value and the maximum value, the output clock forming circuit is controlled so that the frequency of the read clock becomes higher than the frequency of the write clock. When the data filling degree reaches the third threshold value set between the first threshold value and the minimum value, the output is performed so that the frequency of the read clock becomes lower than the frequency of the write clock. A jitter absorbing device comprising a control means for controlling a clock forming circuit. 【請求項２】 書込みと読出しを同時に実行可能なメモ
リと、 所定のフォ−マットに従ってエンコ−ドされた非同期的
なディジタル信号から入力クロックを抽出すると共に、
該入力クロックに基づき上記ディジタル信号をデコ−ド
し、上記ディジタル信号に含まれるオ−ディオデ−タを
出力するデコ−ダ回路と、 上記入力クロックに同期した書込みクロックを形成し、
上記メモリに上記オ−ディオデ−タの書込みを行なう書
込み回路と、 基準クロックを発生する基準発振器と、 上記基準クロックを入力するシンセサイザを含み、該シ
ンセサイザに設定されたデバイダデ−タに基づき、その
周波数が変化する出力クロックを形成する出力クロック
形成回路と、 上記メモリのデ−タ充填度を検出する充填度検出手段
と、 上記出力クロックに同期した読出しクロックを形成し、
上記デ−タ充填度が所定の第１の閾値になると、上記メ
モリに書込まれた上記オ−ディオデ−タの読出しを開始
する読出し回路と、 上記メモリのデ−タ充填度が最大値又は最小値に達しな
いよう、上記デ−タ充填度に応答して新たなデバイダデ
−タを上記シンセサイザに設定する制御手段からなるこ
とを特徴とするジッタ吸収装置。2. A memory capable of simultaneously performing writing and reading, and extracting an input clock from an asynchronous digital signal encoded according to a predetermined format,
A decoder circuit for decoding the digital signal based on the input clock and outputting audio data contained in the digital signal; and a write clock synchronized with the input clock,
The memory includes a write circuit for writing the audio data to the memory, a reference oscillator for generating a reference clock, and a synthesizer for inputting the reference clock, and the frequency thereof is based on the divider data set in the synthesizer. An output clock forming circuit that forms an output clock that changes, a filling level detecting means that detects the data filling level of the memory, and a read clock that is synchronized with the output clock.
When the data filling degree reaches a predetermined first threshold value, a reading circuit for starting reading of the audio data written in the memory, and a data filling degree of the memory having a maximum value or A jitter absorbing apparatus comprising control means for setting new divider data in the synthesizer in response to the data filling degree so as not to reach the minimum value. 【請求項３】 上記ジッタ吸収装置は更に、上記入力ク
ロックの周波数を計測する周波数計測手段を含み、 上記制御手段は上記ディジタル信号が入力され、上記デ
コ−ダ回路の出力が安定すると、上記読出しクロックの
周波数が上記書込みクロックの周波数と略同一となるよ
う、上記入力クロックの周波数に基づき演算したデバイ
ダデ−タを上記シンセサイザに設定し、その後、上記書
込み回路が上記オ−ディオデ−タの書込みを開始するよ
う制御することを特徴とする請求項２記載のジッタ吸収
装置。3. The jitter absorbing device further includes frequency measuring means for measuring the frequency of the input clock, and the control means receives the digital signal and outputs the decoder circuit when the output is stable. The divider data calculated based on the frequency of the input clock is set in the synthesizer so that the frequency of the clock becomes substantially the same as the frequency of the write clock, and then the write circuit writes the audio data. The jitter absorbing device according to claim 2, wherein the jitter absorbing device is controlled to start. 【請求項４】 上記ジッタ吸収装置は更に、上記入力ク
ロックの周波数を計測する周波数計測手段を含み、 上記制御手段は上記読出し回路が上記オ−ディオデ−タ
の読出しを開始した後、上記デ−タ充填度が上記第１の
閾値と最大値の間に設定された第２の閾値になると、上
記読出しクロックの周波数が上記書込みクロックの周波
数より高くなるよう、上記入力クロックの周波数に基づ
き演算したデバイダデ−タを上記シンセサイザに設定
し、また、上記デ−タ充填度が上記第１の閾値と最小値
の間に設定された第３の閾値になると、上記読出しクロ
ックの周波数が上記書込みクロックの周波数より低くな
るよう、上記入力クロックの周波数に基づき演算したデ
バイダデ−タを上記シンセサイザに設定することを特徴
とする請求項２記載のジッタ吸収装置。4. The jitter absorbing device further includes frequency measuring means for measuring the frequency of the input clock, and the control means comprises means for controlling the data after the read circuit starts reading the audio data. When the data filling degree reaches the second threshold value set between the first threshold value and the maximum value, the frequency of the read clock is higher than the frequency of the write clock, and calculation is performed based on the frequency of the input clock. When the divider data is set in the synthesizer, and when the data filling degree becomes the third threshold value set between the first threshold value and the minimum value, the frequency of the read clock becomes equal to that of the write clock. 3. The divider according to claim 2, wherein the divider data calculated based on the frequency of the input clock is set in the synthesizer so as to be lower than the frequency. Data-absorbing device. 【請求項５】 書込みと読出しを同時に実行可能なメモ
リと、 非同期的なディジタル信号に同期した書込みクロックを
形成し、上記メモリに上記ディジタル信号の書込みを行
なう書込み回路と、 基準クロックを発生する基準発振器と、 上記基準クロックを入力し、その周波数が可変となる出
力クロックを形成する出力クロック形成回路と、 上記メモリのデ−タ充填度を検出する充填度検出手段
と、 上記出力クロックに同期した読出しクロックを形成し、
上記メモリに書込まれた上記ディジタル信号を読出す読
出し回路と、 上記メモリのデ−タ充填度が最大値又は最小値に達しな
いよう、上記デ−タ充填度に応答して上記出力クロック
の周波数を制御する制御手段からなることを特徴とする
ジッタ吸収装置。5. A memory capable of simultaneously performing writing and reading, a writing circuit for forming a writing clock synchronized with an asynchronous digital signal, and writing the digital signal in the memory, and a reference for generating a reference clock. An oscillator, an output clock forming circuit for inputting the reference clock and forming an output clock whose frequency is variable, a filling degree detecting means for detecting a data filling degree of the memory, and a synchronizing circuit for the output clock. Form the read clock,
A read circuit for reading the digital signal written in the memory, and a read circuit of the output clock in response to the data filling degree so that the data filling degree of the memory does not reach a maximum value or a minimum value. A jitter absorbing device comprising control means for controlling a frequency.