JPH07254858A - 符号変換装置 - Google Patents
符号変換装置Info
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- JPH07254858A JPH07254858A JP4328294A JP4328294A JPH07254858A JP H07254858 A JPH07254858 A JP H07254858A JP 4328294 A JP4328294 A JP 4328294A JP 4328294 A JP4328294 A JP 4328294A JP H07254858 A JPH07254858 A JP H07254858A
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- Japan
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- vth
- input signal
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Abstract
(57)【要約】
【目的】 符号変換を演算プロセッサで容易に実現し、
かつ変換パターンを簡単に変えることを目的とする。 【構成】 入力信号Xを演算器14に転送して絶対値|
X|を求め、次に係数メモリ12から読み出した定数1
から絶対値を差し引き演算を演算器14で行って(1−
|X|)を求める。その後、求めた(1−|X|)と入
力信号Xを乗算器13に転送して、X*(1−|X|)
を求め、さらに、この値X*(1−|X|)に、係数メ
モリ12から読み出したパラメータCrを掛け合わせた
後、入力信号Xを演算器14に転送して加算処理するこ
とにより、X+Cr*(1−|X|)*Xを求めて出力
する。
かつ変換パターンを簡単に変えることを目的とする。 【構成】 入力信号Xを演算器14に転送して絶対値|
X|を求め、次に係数メモリ12から読み出した定数1
から絶対値を差し引き演算を演算器14で行って(1−
|X|)を求める。その後、求めた(1−|X|)と入
力信号Xを乗算器13に転送して、X*(1−|X|)
を求め、さらに、この値X*(1−|X|)に、係数メ
モリ12から読み出したパラメータCrを掛け合わせた
後、入力信号Xを演算器14に転送して加算処理するこ
とにより、X+Cr*(1−|X|)*Xを求めて出力
する。
Description
【0001】
【産業上の利用分野】本発明は、符号化されたディジタ
ル信号のダイナミックレンジを下げるために用いる符号
変換装置に関する。
ル信号のダイナミックレンジを下げるために用いる符号
変換装置に関する。
【0002】
【従来の技術】例えば、16ビットに符号化された信号
のレベルを持ち上げる場合、単純にある定数を掛けるだ
けの方法では、大きな値の信号はオーバーし歪みが生じ
てしまう。
のレベルを持ち上げる場合、単純にある定数を掛けるだ
けの方法では、大きな値の信号はオーバーし歪みが生じ
てしまう。
【0003】そこで、従来においては、一般にレベルの
大きい信号に重み付けをした変換を行い、これにより、
信号のダイナミックレンジを下げるようにしている。そ
の具体的な符号変換方式を図8に示す。
大きい信号に重み付けをした変換を行い、これにより、
信号のダイナミックレンジを下げるようにしている。そ
の具体的な符号変換方式を図8に示す。
【0004】図8において、変換テーブルと称するメモ
リ2a、2bを用意し、このメモリ2a、2bに予め対
数関数による計算で求めた変換後の符号を格納してお
き、入力符号1の上位8ビットと下位8ビットをそれぞ
れのメモリ2a、2bにアドレスポインタとして入力す
ることにより、各メモリ2a、2bから変換データを読
み出し、これを合成することで信号レベルに応じたダイ
ナミックレンジの出力符号3に変換していた。
リ2a、2bを用意し、このメモリ2a、2bに予め対
数関数による計算で求めた変換後の符号を格納してお
き、入力符号1の上位8ビットと下位8ビットをそれぞ
れのメモリ2a、2bにアドレスポインタとして入力す
ることにより、各メモリ2a、2bから変換データを読
み出し、これを合成することで信号レベルに応じたダイ
ナミックレンジの出力符号3に変換していた。
【0005】また、従来において、例えば、16ビット
に符号化された音楽信号のダイナミックレンジを小さく
したい場合(例えば、通常に再生すると周囲の騒音によ
り掻き消される場合)は、入力信号のレベルに応じて増
幅度を変えることにより、つまり、図9の入出力特性図
に示すように、スレッショルドレベルVth以下の入力信
号に対しては、一定の比率で増幅し、また、Vth以上の
レベルの入力信号に対しては、最大レベルで増幅度が1
となるようにその増幅度を決めていた。
に符号化された音楽信号のダイナミックレンジを小さく
したい場合(例えば、通常に再生すると周囲の騒音によ
り掻き消される場合)は、入力信号のレベルに応じて増
幅度を変えることにより、つまり、図9の入出力特性図
に示すように、スレッショルドレベルVth以下の入力信
号に対しては、一定の比率で増幅し、また、Vth以上の
レベルの入力信号に対しては、最大レベルで増幅度が1
となるようにその増幅度を決めていた。
【0006】図10は、その具体的な変換方式を示すブ
ロック図である。
ロック図である。
【0007】図10において、予め計算により求めた変
換後の符号をメモリ4に格納して変換テーブルを構成
し、さらに入力符号5のレベルを検出するレベル検出器
6を設け、このレベル検出器6で検出された信号レベル
をアドレスポインタとしてメモリ4をアクセスすること
により、ダイナミックレンジを圧縮した出力符号7に変
換していた。
換後の符号をメモリ4に格納して変換テーブルを構成
し、さらに入力符号5のレベルを検出するレベル検出器
6を設け、このレベル検出器6で検出された信号レベル
をアドレスポインタとしてメモリ4をアクセスすること
により、ダイナミックレンジを圧縮した出力符号7に変
換していた。
【0008】
【発明が解決しようとする課題】しかしながら、上記の
ような従来の符号変換方式では、表1に示すように、入
力符号のビット数および変換後の符号の総数に対応した
容量のメモリを用意する必要があり、しかも、信号レベ
ルの増幅度を変えるためには、その数倍のメモリが必要
になり、ハードの規模が膨大なものとなってしまう問題
がある。また、対数関数は特殊な関数で一般には高次の
近似式でしか求めることができないため、これを演算プ
ロセッサ等で計算しようとすると、かなり多くの処理ス
テップが必要になる。
ような従来の符号変換方式では、表1に示すように、入
力符号のビット数および変換後の符号の総数に対応した
容量のメモリを用意する必要があり、しかも、信号レベ
ルの増幅度を変えるためには、その数倍のメモリが必要
になり、ハードの規模が膨大なものとなってしまう問題
がある。また、対数関数は特殊な関数で一般には高次の
近似式でしか求めることができないため、これを演算プ
ロセッサ等で計算しようとすると、かなり多くの処理ス
テップが必要になる。
【0009】
【表1】 また、図10の変換方式では、信号レベルの増幅度を変
えるためにスレッショルドレベルを設定し直さなければ
ならず、さらに、図9に示すようにレベルの大きい信号
も増幅されるため、符号変換前と変換後で全体のレベル
に変換が生じてしまうという問題もあった。
えるためにスレッショルドレベルを設定し直さなければ
ならず、さらに、図9に示すようにレベルの大きい信号
も増幅されるため、符号変換前と変換後で全体のレベル
に変換が生じてしまうという問題もあった。
【0010】本発明は上記のような従来の問題を解決す
るものであり、符号変換を演算プロセッサで容易に実現
でき、かつ変換パターンを簡単に変えることができる符
号変換装置を提供することを目的とする。
るものであり、符号変換を演算プロセッサで容易に実現
でき、かつ変換パターンを簡単に変えることができる符
号変換装置を提供することを目的とする。
【0011】
【課題を解決するための手段】上記目的を達成するため
に請求項1の発明は、入力信号Xから絶対値|X|を求
める第1の演算手段と、前記絶対値|X|に基づいて
(1−|X|)を求める減算手段と、前記減算手段で求
めた出力に前記入力信号X及び係数メモリから読み出し
た変数Crを乗算してCr *(1−|X|)*Xを求め
る第2の演算手段と、前記第2の演算手段の出力に前記
入力信号Xを加算してX+Cr *(1−|X|)*Xを
求める第3の演算手段とを備えてなるものである。
に請求項1の発明は、入力信号Xから絶対値|X|を求
める第1の演算手段と、前記絶対値|X|に基づいて
(1−|X|)を求める減算手段と、前記減算手段で求
めた出力に前記入力信号X及び係数メモリから読み出し
た変数Crを乗算してCr *(1−|X|)*Xを求め
る第2の演算手段と、前記第2の演算手段の出力に前記
入力信号Xを加算してX+Cr *(1−|X|)*Xを
求める第3の演算手段とを備えてなるものである。
【0012】請求項2の発明は、入力信号Xi から実効
値X´を算出する第1の演算手段と、 前記実効値X´
と所定のスレッショルドレベルVthとを比較し、(Vth
−X´)が負のとき入力信号Xi をそのまま出力する比
較手段と、前記(Vth−X´)が正と判定されたときに
前記(Vth−X´)を2乗する第1の乗算手段と、前記
第1の乗算手段からの2乗値に入力信号Xi 、係数メモ
リから読み出した定数1/Vth、定数αおよびパラメー
タ変数Crを順次乗算してCr*α*(Vth−X´)2
*Xi /Vthを求める第2の演算手段と、前記第2の乗
算手段からの出力に入力信号Xi を加算してXi +Cr
*α*(Vth−X´)2 *Xi /Vthを求める第2の演
算手段とを備えてなるものである。
値X´を算出する第1の演算手段と、 前記実効値X´
と所定のスレッショルドレベルVthとを比較し、(Vth
−X´)が負のとき入力信号Xi をそのまま出力する比
較手段と、前記(Vth−X´)が正と判定されたときに
前記(Vth−X´)を2乗する第1の乗算手段と、前記
第1の乗算手段からの2乗値に入力信号Xi 、係数メモ
リから読み出した定数1/Vth、定数αおよびパラメー
タ変数Crを順次乗算してCr*α*(Vth−X´)2
*Xi /Vthを求める第2の演算手段と、前記第2の乗
算手段からの出力に入力信号Xi を加算してXi +Cr
*α*(Vth−X´)2 *Xi /Vthを求める第2の演
算手段とを備えてなるものである。
【0013】請求項3の発明は、入力信号Xi から実効
値X´を算出する第1の演算手段と、 前記実効値X´
と所定のスレッショルドレベルVthとを比較し、(Vth
−X´)が負のとき入力信号Xi をそのまま出力する比
較手段と、前記(Vth−X´)が正と判定されたときに
前記(Vth−X´)を2乗する第1の乗算手段と、前記
第1の乗算手段からの2乗値に入力信号Xi 、係数メモ
リから読み出した定数1/Vth、定数αおよびパラメー
タ変数Crを順次乗算してCr*α*{(Vth−X´)
/Vth}2 *Xi を求める第2の演算手段と、前記第2
の乗算手段からの出力に入力信号Xi を加算してXi +
Cr*α*{(Vth−X´)/Vth}2 *Xi を求める
第2の演算手段とを備えてなるものである。
値X´を算出する第1の演算手段と、 前記実効値X´
と所定のスレッショルドレベルVthとを比較し、(Vth
−X´)が負のとき入力信号Xi をそのまま出力する比
較手段と、前記(Vth−X´)が正と判定されたときに
前記(Vth−X´)を2乗する第1の乗算手段と、前記
第1の乗算手段からの2乗値に入力信号Xi 、係数メモ
リから読み出した定数1/Vth、定数αおよびパラメー
タ変数Crを順次乗算してCr*α*{(Vth−X´)
/Vth}2 *Xi を求める第2の演算手段と、前記第2
の乗算手段からの出力に入力信号Xi を加算してXi +
Cr*α*{(Vth−X´)/Vth}2 *Xi を求める
第2の演算手段とを備えてなるものである。
【0014】
【作用】請求項1の発明においては、X+Cr*(1−
|X|)で示す加減乗算だけの多項式で表される変換式
に基づいて演算プロセッサの計算だけで符号変換を行う
ことができ、かつ1つのパラメータによって変換パター
ンを変えることができる。
|X|)で示す加減乗算だけの多項式で表される変換式
に基づいて演算プロセッサの計算だけで符号変換を行う
ことができ、かつ1つのパラメータによって変換パター
ンを変えることができる。
【0015】また、請求項2の発明においては、Xi +
Cr*α*(Vth−X´)2 *Xi/Vthで示す加減乗
算だけの多項式で表される変換式に基づいて小レベルの
信号を中心に符号変換を行うことができ、かつ、あるス
レッショルドレベルに対して1つのパラメータによって
変換パターンを変えることができる。
Cr*α*(Vth−X´)2 *Xi/Vthで示す加減乗
算だけの多項式で表される変換式に基づいて小レベルの
信号を中心に符号変換を行うことができ、かつ、あるス
レッショルドレベルに対して1つのパラメータによって
変換パターンを変えることができる。
【0016】また、請求項3の発明においては、Xi +
Cr*α*{(Vth−X´)/Vth}2 *Xi 示す加減
乗算だけの多項式で表される変換式に基づいて小レベル
の信号を中心に符号変換を行うことができ、かつ、スレ
ッショルドレベルにかかわらず1つのパラメータによっ
て変換パターンを変えることができる。
Cr*α*{(Vth−X´)/Vth}2 *Xi 示す加減
乗算だけの多項式で表される変換式に基づいて小レベル
の信号を中心に符号変換を行うことができ、かつ、スレ
ッショルドレベルにかかわらず1つのパラメータによっ
て変換パターンを変えることができる。
【0017】
【実施例】本発明の第1の実施例を図1〜図3について
説明する。
説明する。
【0018】図1は、第1の実施例による符号変換装置
のブロック図を示すもので、本方式の核となる変換式で
ある数1を実行するディジタル信号処理装置(以下、D
SPと略称する)10を備える。
のブロック図を示すもので、本方式の核となる変換式で
ある数1を実行するディジタル信号処理装置(以下、D
SPと略称する)10を備える。
【0019】
【数1】 前記DSP10は、入力信号Xを一時記憶する入力レジ
スタ11、係数メモリ12、乗算器13、演算器14、
出力レジスタ15およびデータ転送用の内部バス16か
ら構成される。
スタ11、係数メモリ12、乗算器13、演算器14、
出力レジスタ15およびデータ転送用の内部バス16か
ら構成される。
【0020】次に、以上のように構成された本実施例の
変換処理動作を図2に示すフローチャートを参照して説
明する。
変換処理動作を図2に示すフローチャートを参照して説
明する。
【0021】まず、入力レジスタ11に取り込んだ入力
信号Xを内部バス16を介して演算器14に転送し(ス
テップS1)、入力信号Xの絶対値|X|を求める(ス
テップS2)。次に係数メモリ12から予め格納してお
いた定数1を読み出して演算器14に転送し、この演算
器14において定数1から絶対値|X|を差し引いた値
(1−|X|)を演算し、その演算結果を演算器14内
蔵のレジスタ(ACC)に格納する(ステップS3)。
信号Xを内部バス16を介して演算器14に転送し(ス
テップS1)、入力信号Xの絶対値|X|を求める(ス
テップS2)。次に係数メモリ12から予め格納してお
いた定数1を読み出して演算器14に転送し、この演算
器14において定数1から絶対値|X|を差し引いた値
(1−|X|)を演算し、その演算結果を演算器14内
蔵のレジスタ(ACC)に格納する(ステップS3)。
【0022】次に、上記演算結果を被乗数として乗算器
13に転送するとともに、入力信号Xを乗数として乗算
器13に転送する(ステップS4)。その後、乗算器1
3では、X*(1−|X|)を求め、その乗算結果を乗
算器13内蔵のレジスタ(MPY)に格納する(ステッ
プS5)。
13に転送するとともに、入力信号Xを乗数として乗算
器13に転送する(ステップS4)。その後、乗算器1
3では、X*(1−|X|)を求め、その乗算結果を乗
算器13内蔵のレジスタ(MPY)に格納する(ステッ
プS5)。
【0023】さらに、係数メモリ12から変数Crを読
み出して、これを乗数として乗算器13に転送し(ステ
ップS6)、上記乗算結果であるX*(1−|X|)に
掛け合わせることにより、値Cr*X*(1−|X|)
を求め、この乗算結果をレジスタ(MPY)に格納する
(ステップS7)。
み出して、これを乗数として乗算器13に転送し(ステ
ップS6)、上記乗算結果であるX*(1−|X|)に
掛け合わせることにより、値Cr*X*(1−|X|)
を求め、この乗算結果をレジスタ(MPY)に格納する
(ステップS7)。
【0024】次に上記乗算結果である値Cr*X*(1
−|X|)と入力信号Xを演算器14に転送して(ステ
ップS8)、X+Cr*X*(1−|X|)を求め、そ
の演算結果をレジスタ(ACC)に格納する(ステップ
S9)。その後、上記演算結果を出力信号Yとして出力
レジスタ15からDSP10外へ出力する(ステップS
10)。
−|X|)と入力信号Xを演算器14に転送して(ステ
ップS8)、X+Cr*X*(1−|X|)を求め、そ
の演算結果をレジスタ(ACC)に格納する(ステップ
S9)。その後、上記演算結果を出力信号Yとして出力
レジスタ15からDSP10外へ出力する(ステップS
10)。
【0025】図3は、パラメータである変数Crを変化
させた時の変換パターンを示す入出力特性図であり、曲
線1は変数Cr=0.1の時の特性を、曲線2は変数C
r=0.3の時の特性を、曲線3は変数Cr=0.5の
時の特性を、また、曲線4は変数Cr=1の時の特性を
それぞれ表している。
させた時の変換パターンを示す入出力特性図であり、曲
線1は変数Cr=0.1の時の特性を、曲線2は変数C
r=0.3の時の特性を、曲線3は変数Cr=0.5の
時の特性を、また、曲線4は変数Cr=1の時の特性を
それぞれ表している。
【0026】上記のような第1の実施例においては、数
1に示すような四則演算で構成される簡単な変換式にて
表現できるため、符号変換をDSPの如き演算プロセッ
サにより容易に実現することができる。これに伴い従来
のような多くのメモリを使用しなくて済む。
1に示すような四則演算で構成される簡単な変換式にて
表現できるため、符号変換をDSPの如き演算プロセッ
サにより容易に実現することができる。これに伴い従来
のような多くのメモリを使用しなくて済む。
【0027】また、1つのパラメータである変数Crを
変更するだけで、変換パターンを図3に示すように簡単
に変えることができる。
変更するだけで、変換パターンを図3に示すように簡単
に変えることができる。
【0028】次に、本発明の第2の実施例を図4〜図7
について説明する。
について説明する。
【0029】図4は、第2の実施例による符号変換装置
のブロック図を示すもので、本方式の核となる変換式で
ある数2を実行して符号変換するディジタル信号処理装
置(以下、DSPと略称する)20を備える。
のブロック図を示すもので、本方式の核となる変換式で
ある数2を実行して符号変換するディジタル信号処理装
置(以下、DSPと略称する)20を備える。
【0030】
【数2】 前記DSP20は、入力信号Xi を一時記憶する入力レ
ジスタ21、変数Crおよび定数αを格納する係数メモ
リ22、乗算器23、演算器24、演算結果を一時記憶
するレジスタ25aおよび25b、出力レジスタ26お
よびデータ転送用の内部バス27から構成される。
ジスタ21、変数Crおよび定数αを格納する係数メモ
リ22、乗算器23、演算器24、演算結果を一時記憶
するレジスタ25aおよび25b、出力レジスタ26お
よびデータ転送用の内部バス27から構成される。
【0031】次に、上記のように構成された第2の実施
例の動作について説明する。
例の動作について説明する。
【0032】まず、実効値計算の処理動作について図5
を参照して述べる。
を参照して述べる。
【0033】実効値計算処理がスタートすると、不図示
の累積計算用カウンタLOをnに設定し、かつ実効値計
算用レジスタRO(レジスタ25aに相当)をクリアー
する(ステップS22)。次に、入力信号Xi を入力レ
ジスタ21に取り込み(ステップS21)、この入力信
号Xi を内部バス27を介して演算器24に転送して
(ステップS23)、入力信号Xi の絶対値|Xi |を
計算する(ステップS24)。
の累積計算用カウンタLOをnに設定し、かつ実効値計
算用レジスタRO(レジスタ25aに相当)をクリアー
する(ステップS22)。次に、入力信号Xi を入力レ
ジスタ21に取り込み(ステップS21)、この入力信
号Xi を内部バス27を介して演算器24に転送して
(ステップS23)、入力信号Xi の絶対値|Xi |を
計算する(ステップS24)。
【0034】次に、レジスタ25aに保持しておいた前
回までの累積値RO=ΣXi-j (j>1)を演算器24
に転送して上記絶対値|Xi |と加算し、その加算結果
RO+|Xi |をレジスタ25aに格納する(ステップ
S25)。次のステップS26では、累積計算用カウン
タLOをデクリメントし、その計数内容をLO←LO−
1にする。その後、ステップS27において、累積計算
用カウンタLOの内容がLO=0かを判定する。ここ
で、LO=0でないと判定されたときはステップS22
に戻り、ステップS22〜S27の処理を繰り返す。ま
た、LO=0であると判定されたとき、即ち、累積個数
が一定数nになった時点では、累積演算結果(レジスタ
25aの内容)と係数メモリ22に予め格納しておいた
定数1/nを読み出して乗算器23に転送する。
回までの累積値RO=ΣXi-j (j>1)を演算器24
に転送して上記絶対値|Xi |と加算し、その加算結果
RO+|Xi |をレジスタ25aに格納する(ステップ
S25)。次のステップS26では、累積計算用カウン
タLOをデクリメントし、その計数内容をLO←LO−
1にする。その後、ステップS27において、累積計算
用カウンタLOの内容がLO=0かを判定する。ここ
で、LO=0でないと判定されたときはステップS22
に戻り、ステップS22〜S27の処理を繰り返す。ま
た、LO=0であると判定されたとき、即ち、累積個数
が一定数nになった時点では、累積演算結果(レジスタ
25aの内容)と係数メモリ22に予め格納しておいた
定数1/nを読み出して乗算器23に転送する。
【0035】乗算器23では、累積演算結果であるRO
と定数1/nを掛け合わせて、実効値X´を算出する
(ステップS29)。そして、次のステップS30にお
いて、算出した実効値X´をレジスタR1(レジスタ2
5bに相当)に格納し、実効値計算用レジスタ25aを
クリアーする。
と定数1/nを掛け合わせて、実効値X´を算出する
(ステップS29)。そして、次のステップS30にお
いて、算出した実効値X´をレジスタR1(レジスタ2
5bに相当)に格納し、実効値計算用レジスタ25aを
クリアーする。
【0036】次に、図6を参照して符号変換処理につい
て述べる。
て述べる。
【0037】符号変換処理に際しては、まず、予め係数
メモリ22に格納しておいた定数Vthと、すでに算出し
てレジスタ25bに格納してある実効値X´を演算器2
4に転送し(ステップS41)、この演算器24におい
て(Vth−X´)の演算を行い、その演算結果を演算器
24に内蔵したレジスタACCに格納する(ステップS
42)。そして、次のステップS43において演算結果
の正負判定を行い、その結果が負であれば、以後の処理
を行わずにステップS50へ進み、入力信号Xi をその
まま出力レジスタ26に取り込んで出力する。
メモリ22に格納しておいた定数Vthと、すでに算出し
てレジスタ25bに格納してある実効値X´を演算器2
4に転送し(ステップS41)、この演算器24におい
て(Vth−X´)の演算を行い、その演算結果を演算器
24に内蔵したレジスタACCに格納する(ステップS
42)。そして、次のステップS43において演算結果
の正負判定を行い、その結果が負であれば、以後の処理
を行わずにステップS50へ進み、入力信号Xi をその
まま出力レジスタ26に取り込んで出力する。
【0038】また判定結果が正である場合はステップS
44に進み、演算結果(Vth−X´)を乗数および被乗
数として乗算器23に転送し、その2乗値(Vth−X
´)2を算出するとともに、その2乗値を乗算器23に
内蔵したレジスタMPYに格納する。
44に進み、演算結果(Vth−X´)を乗数および被乗
数として乗算器23に転送し、その2乗値(Vth−X
´)2を算出するとともに、その2乗値を乗算器23に
内蔵したレジスタMPYに格納する。
【0039】次に、入力信号Xi を乗数として乗算器2
3に転送し、上記レジスタMPYの内容である2乗値
(Vth−X´)2 と掛け合わせた後、その乗算結果MP
Y*Xi =(Vth−X´)2 *Xi をレジスタMPYに
格納する(ステップS45)。その後、係数メモリ22
から定数1/Vthを読み出し、これを乗数として乗算器
23へ転送し、上記レジスタMPYの内容(Vth−X
´)2 *Xi に掛け合わせてMPY*(1/Vth)=
(Vth−X´)2 *Xi (1/Vth)を算出し、この算
出結果を再び乗算器内蔵のレジスタMPYに格納する
(ステップS46)。引き続いて、係数メモリ22から
定数αを読み出し、これを乗数として乗算器23へ転送
することにより、上記レジスタMPYの内容に(Vth−
X´)2 *Xi *(1/Vth)に掛け合わせて(MPY
*α)=(Vth−X´)*Xi (1/Vth)*αを算出
し、この演算結果を再度乗算器内蔵のレジスタMPYに
格納する(ステップS47)。さらに、係数メモリ22
から変数Crを読み出し、これを乗数として乗算器23
に転送することにより、上記レジスタMPYの内容(V
th−X´)2 *Xi (1/Vth)*αに掛け合わせて
(MPY*Cr)=(Vth−X´)2 *Xi *(1/V
th)*α*Crを算出し、この算出結果を再び乗算器内
蔵のレジスタMPYに格納する(ステップS48)。
3に転送し、上記レジスタMPYの内容である2乗値
(Vth−X´)2 と掛け合わせた後、その乗算結果MP
Y*Xi =(Vth−X´)2 *Xi をレジスタMPYに
格納する(ステップS45)。その後、係数メモリ22
から定数1/Vthを読み出し、これを乗数として乗算器
23へ転送し、上記レジスタMPYの内容(Vth−X
´)2 *Xi に掛け合わせてMPY*(1/Vth)=
(Vth−X´)2 *Xi (1/Vth)を算出し、この算
出結果を再び乗算器内蔵のレジスタMPYに格納する
(ステップS46)。引き続いて、係数メモリ22から
定数αを読み出し、これを乗数として乗算器23へ転送
することにより、上記レジスタMPYの内容に(Vth−
X´)2 *Xi *(1/Vth)に掛け合わせて(MPY
*α)=(Vth−X´)*Xi (1/Vth)*αを算出
し、この演算結果を再度乗算器内蔵のレジスタMPYに
格納する(ステップS47)。さらに、係数メモリ22
から変数Crを読み出し、これを乗数として乗算器23
に転送することにより、上記レジスタMPYの内容(V
th−X´)2 *Xi (1/Vth)*αに掛け合わせて
(MPY*Cr)=(Vth−X´)2 *Xi *(1/V
th)*α*Crを算出し、この算出結果を再び乗算器内
蔵のレジスタMPYに格納する(ステップS48)。
【0040】次のステップS49では、上記乗算結果
(Vth−X´)2 *Xi *(1/Vth )*α*Crと
入力信号Xi を演算器24へ転送し、加算することによ
り、Xi +Cr*α*(Vth−X´)2 *Xi /Vthを
求め、この演算結果は演算器24に内算したレジスタA
CCに格納される。そして、この演算結果は出力レジス
タ26を介して出力される(ステップS50)。
(Vth−X´)2 *Xi *(1/Vth )*α*Crと
入力信号Xi を演算器24へ転送し、加算することによ
り、Xi +Cr*α*(Vth−X´)2 *Xi /Vthを
求め、この演算結果は演算器24に内算したレジスタA
CCに格納される。そして、この演算結果は出力レジス
タ26を介して出力される(ステップS50)。
【0041】図7は、ある値のVthにおいてパラメータ
Crを変化させた時の変換パターンを示す入出力特性図
である。この図7からも明らかなように(Vth−X´)
が正の時、パラメータCrを変更することにより、その
変換パターンを点線から実線に示す状態に変えることが
できる。すなわち、ある値のVthに対してパラメータC
rを変更するだけで、その変換パターンを変えることが
できる。この変換パターンは、入力が最小の時増幅量が
最大となり、スレッショルドレベルVthに近づくつれ
て、増幅量が小さくなるので、最大増幅量が変換パター
ン(増幅巾)を決定している。
Crを変化させた時の変換パターンを示す入出力特性図
である。この図7からも明らかなように(Vth−X´)
が正の時、パラメータCrを変更することにより、その
変換パターンを点線から実線に示す状態に変えることが
できる。すなわち、ある値のVthに対してパラメータC
rを変更するだけで、その変換パターンを変えることが
できる。この変換パターンは、入力が最小の時増幅量が
最大となり、スレッショルドレベルVthに近づくつれ
て、増幅量が小さくなるので、最大増幅量が変換パター
ン(増幅巾)を決定している。
【0042】上記のような第2の実施例においては、
(数2)に示すような四則演算で構成される簡単な変換
式にて表現できるため、符号変換をDSPの如き演算プ
ロセッサにより容易に実現することができる。これに伴
い従来のような多くのメモリを使用しなくて済む。
(数2)に示すような四則演算で構成される簡単な変換
式にて表現できるため、符号変換をDSPの如き演算プ
ロセッサにより容易に実現することができる。これに伴
い従来のような多くのメモリを使用しなくて済む。
【0043】さらに、この第2の実施例においては、
(Vth−X´)の正負を判定することにより、レベルの
大きい入力信号(符号)に対しては、ゲイン1、つまり
増幅しないため、変換によって全体のレベルが変化する
ことがない。
(Vth−X´)の正負を判定することにより、レベルの
大きい入力信号(符号)に対しては、ゲイン1、つまり
増幅しないため、変換によって全体のレベルが変化する
ことがない。
【0044】なお、上記第2の実施例の場合、図6のス
テップS49において求めたYiが、Yi =Xi +Cr
*α*(Vth−X´)2 *Xi /Vthとなるが、ここで
X´=0とすると、Yi =Xi +Cr*α*Vth*Xi
となり、設定される最大増幅量はCr*Vthの関数とな
る。
テップS49において求めたYiが、Yi =Xi +Cr
*α*(Vth−X´)2 *Xi /Vthとなるが、ここで
X´=0とすると、Yi =Xi +Cr*α*Vth*Xi
となり、設定される最大増幅量はCr*Vthの関数とな
る。
【0045】次に、第3の実施例として、設定する最大
増幅量の例を説明する。
増幅量の例を説明する。
【0046】この第3の実施例では、求めるYi を、Y
i =Xi +Cr*α*{(Vth−X´)/Vth}2 *X
i とする。従って、変換パターンを変えるための変数C
rとスレッショルドレベルVthを独立に設定することが
できる。さらにこの場合にX´=0とすると、Yi =X
i +Cr*α*Xi となり、設定される最大増幅量はC
rの値のみで決定できることになる。
i =Xi +Cr*α*{(Vth−X´)/Vth}2 *X
i とする。従って、変換パターンを変えるための変数C
rとスレッショルドレベルVthを独立に設定することが
できる。さらにこの場合にX´=0とすると、Yi =X
i +Cr*α*Xi となり、設定される最大増幅量はC
rの値のみで決定できることになる。
【0047】
【発明の効果】請求項1にかかる発明は、上記実施例か
ら明らかなように、四則演算が可能な変換式にて表現で
きる構成にしたから、DSP等の演算プロセッサで容易
に実現することができる。これに伴い従来のような多く
のメモリが不要となる。
ら明らかなように、四則演算が可能な変換式にて表現で
きる構成にしたから、DSP等の演算プロセッサで容易
に実現することができる。これに伴い従来のような多く
のメモリが不要となる。
【0048】また、本発明によれば、小レベルの信号を
中心に符号変換を行うことができ、かつ、あるスレッシ
ョルドレベルに対して1つのパラメータによって変換パ
ターンを変えることができる。
中心に符号変換を行うことができ、かつ、あるスレッシ
ョルドレベルに対して1つのパラメータによって変換パ
ターンを変えることができる。
【0049】さらに本発明によれば、小レベルの信号を
中心に符号変換を行うことができ、かつ、スレッショル
ドレベルにかかわらず1つのパラメータによって変換パ
ターンを変えることができる。
中心に符号変換を行うことができ、かつ、スレッショル
ドレベルにかかわらず1つのパラメータによって変換パ
ターンを変えることができる。
【図1】本発明の第1の実施例を示す符号変換装置のブ
ロック図である。
ロック図である。
【図2】第1の実施例における変換処理手順を示すフロ
ーチャートである。
ーチャートである。
【図3】第1の実施例においてパラメータを変化させた
ときの変換パターンを示す入出力特性図である。
ときの変換パターンを示す入出力特性図である。
【図4】本発明の第2の実施例を示す符号変換装置のブ
ロック図である。
ロック図である。
【図5】第2の実施例における実効値計算の処理手順を
示すフローチャートである。
示すフローチャートである。
【図6】第2の実施例における符号変換処理手順を示す
フローチャートである。
フローチャートである。
【図7】第2の実施例においてパラメータを変化させた
ときの変換パターンを示す入出力特性図である。
ときの変換パターンを示す入出力特性図である。
【図8】従来の符号変換方式の概略構成を示すブロック
図である。
図である。
【図9】従来の符号変換時の入出力特性図である。
【図10】従来の符号変換の概略構成を示すブロック図
である。
である。
10 DSP 11 入力レジスタ 12 係数メモリ 13 乗算器 14 演算器 15 出力レジスタ 16 内部バス 20 DSP 21 入力レジスタ 22 係数メモリ 23 乗算器 24 演算器 25a、25b レジスタ 26 出力レジスタ 27 内部バス
Claims (3)
- 【請求項1】 入力信号Xから絶対値|X|を求める第
1の演算手段と、 前記絶対値|X|に基づいて(1−|X|)を求める減
算手段と、 前記減算手段で求めた出力に前記入力信号X及び係数メ
モリから読み出した変数Crを乗算してCr *(1−|
X|)*Xを求める第2の演算手段と、 前記第2の演算手段の出力に前記入力信号Xを加算して
X+Cr *(1−|X|)*Xを求める第3の演算手段
とを備えてなる符号変換装置。 - 【請求項2】 入力信号Xi から実効値X´を算出する
第1の演算手段と、 前記実効値X´と所定のスレッショルドレベルVthとを
比較し、(Vth−X´)が負のとき入力信号Xi をその
まま出力する比較手段と、 前記(Vth−X´)が正と判定されたときに前記(Vth
−X´)を2乗する第1の乗算手段と、 前記第1の乗算手段からの2乗値に入力信号Xi 、係数
メモリから読み出した定数1/Vth、定数αおよびパラ
メータ変数Crを順次乗算してCr*α*(Vth−X
´)2 *Xi /Vthを求める第2の演算手段と、 前記第2の乗算手段からの出力に入力信号Xiを加算し
てXi+Cr*α*(Vth−X´)2 *Xi /Vthを求
める第2の演算手段とを備えてなる符号変換装置。 - 【請求項3】 入力信号Xi から実効値X´を算出する
第1の演算手段と、 前記実効値X´と所定のスレッショルドレベルVthとを
比較し、(Vth−X´)が負のとき入力信号Xi をその
まま出力する比較手段と、 前記(Vth−X´)が正と判定されたときに前記(Vth
−X´)を2乗する第1の乗算手段と、 前記第1の乗算手段からの2乗値に入力信号Xi 、係数
メモリから読み出した定数1/Vth、定数αおよびパラ
メータ変数Crを順次乗算してCr*α*{(Vth−X
´)/Vth}2 *Xi を求める第2の演算手段と、 前記第2の乗算手段からの出力に入力信号Xi を加算し
てXi +Cr*α*{(Vth−X´)/Vth}2 *Xi
を求める第2の演算手段とを備えてなる符号変換装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4328294A JPH07254858A (ja) | 1994-01-27 | 1994-02-18 | 符号変換装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2353994 | 1994-01-27 | ||
JP6-23539 | 1994-01-27 | ||
JP4328294A JPH07254858A (ja) | 1994-01-27 | 1994-02-18 | 符号変換装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07254858A true JPH07254858A (ja) | 1995-10-03 |
Family
ID=26360914
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4328294A Pending JPH07254858A (ja) | 1994-01-27 | 1994-02-18 | 符号変換装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07254858A (ja) |
-
1994
- 1994-02-18 JP JP4328294A patent/JPH07254858A/ja active Pending
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