JPH07254858A - 符号変換装置 - Google Patents
符号変換装置Info
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- JPH07254858A JPH07254858A JP4328294A JP4328294A JPH07254858A JP H07254858 A JPH07254858 A JP H07254858A JP 4328294 A JP4328294 A JP 4328294A JP 4328294 A JP4328294 A JP 4328294A JP H07254858 A JPH07254858 A JP H07254858A
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- vth
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Abstract
(57)【要約】
【目的】 符号変換を演算プロセッサで容易に実現し、
かつ変換パターンを簡単に変えることを目的とする。 【構成】 入力信号Ｘを演算器１４に転送して絶対値｜
Ｘ｜を求め、次に係数メモリ１２から読み出した定数１
から絶対値を差し引き演算を演算器１４で行って（１−
｜Ｘ｜）を求める。その後、求めた（１−｜Ｘ｜）と入
力信号Ｘを乗算器１３に転送して、Ｘ＊（１−｜Ｘ｜）
を求め、さらに、この値Ｘ＊（１−｜Ｘ｜）に、係数メ
モリ１２から読み出したパラメータＣｒを掛け合わせた
後、入力信号Ｘを演算器１４に転送して加算処理するこ
とにより、Ｘ＋Ｃｒ＊（１−｜Ｘ｜）＊Ｘを求めて出力
する。
かつ変換パターンを簡単に変えることを目的とする。 【構成】 入力信号Ｘを演算器１４に転送して絶対値｜
Ｘ｜を求め、次に係数メモリ１２から読み出した定数１
から絶対値を差し引き演算を演算器１４で行って（１−
｜Ｘ｜）を求める。その後、求めた（１−｜Ｘ｜）と入
力信号Ｘを乗算器１３に転送して、Ｘ＊（１−｜Ｘ｜）
を求め、さらに、この値Ｘ＊（１−｜Ｘ｜）に、係数メ
モリ１２から読み出したパラメータＣｒを掛け合わせた
後、入力信号Ｘを演算器１４に転送して加算処理するこ
とにより、Ｘ＋Ｃｒ＊（１−｜Ｘ｜）＊Ｘを求めて出力
する。
Description
【０００１】
【産業上の利用分野】本発明は、符号化されたディジタ
ル信号のダイナミックレンジを下げるために用いる符号
変換装置に関する。
ル信号のダイナミックレンジを下げるために用いる符号
変換装置に関する。
【０００２】
【従来の技術】例えば、１６ビットに符号化された信号
のレベルを持ち上げる場合、単純にある定数を掛けるだ
けの方法では、大きな値の信号はオーバーし歪みが生じ
てしまう。
のレベルを持ち上げる場合、単純にある定数を掛けるだ
けの方法では、大きな値の信号はオーバーし歪みが生じ
てしまう。
【０００３】そこで、従来においては、一般にレベルの
大きい信号に重み付けをした変換を行い、これにより、
信号のダイナミックレンジを下げるようにしている。そ
の具体的な符号変換方式を図８に示す。
大きい信号に重み付けをした変換を行い、これにより、
信号のダイナミックレンジを下げるようにしている。そ
の具体的な符号変換方式を図８に示す。
【０００４】図８において、変換テーブルと称するメモ
リ２ａ、２ｂを用意し、このメモリ２ａ、２ｂに予め対
数関数による計算で求めた変換後の符号を格納してお
き、入力符号１の上位８ビットと下位８ビットをそれぞ
れのメモリ２ａ、２ｂにアドレスポインタとして入力す
ることにより、各メモリ２ａ、２ｂから変換データを読
み出し、これを合成することで信号レベルに応じたダイ
ナミックレンジの出力符号３に変換していた。
リ２ａ、２ｂを用意し、このメモリ２ａ、２ｂに予め対
数関数による計算で求めた変換後の符号を格納してお
き、入力符号１の上位８ビットと下位８ビットをそれぞ
れのメモリ２ａ、２ｂにアドレスポインタとして入力す
ることにより、各メモリ２ａ、２ｂから変換データを読
み出し、これを合成することで信号レベルに応じたダイ
ナミックレンジの出力符号３に変換していた。
【０００５】また、従来において、例えば、１６ビット
に符号化された音楽信号のダイナミックレンジを小さく
したい場合（例えば、通常に再生すると周囲の騒音によ
り掻き消される場合）は、入力信号のレベルに応じて増
幅度を変えることにより、つまり、図９の入出力特性図
に示すように、スレッショルドレベルＶth以下の入力信
号に対しては、一定の比率で増幅し、また、Ｖth以上の
レベルの入力信号に対しては、最大レベルで増幅度が１
となるようにその増幅度を決めていた。
に符号化された音楽信号のダイナミックレンジを小さく
したい場合（例えば、通常に再生すると周囲の騒音によ
り掻き消される場合）は、入力信号のレベルに応じて増
幅度を変えることにより、つまり、図９の入出力特性図
に示すように、スレッショルドレベルＶth以下の入力信
号に対しては、一定の比率で増幅し、また、Ｖth以上の
レベルの入力信号に対しては、最大レベルで増幅度が１
となるようにその増幅度を決めていた。
【０００６】図１０は、その具体的な変換方式を示すブ
ロック図である。
ロック図である。
【０００７】図１０において、予め計算により求めた変
換後の符号をメモリ４に格納して変換テーブルを構成
し、さらに入力符号５のレベルを検出するレベル検出器
６を設け、このレベル検出器６で検出された信号レベル
をアドレスポインタとしてメモリ４をアクセスすること
により、ダイナミックレンジを圧縮した出力符号７に変
換していた。
換後の符号をメモリ４に格納して変換テーブルを構成
し、さらに入力符号５のレベルを検出するレベル検出器
６を設け、このレベル検出器６で検出された信号レベル
をアドレスポインタとしてメモリ４をアクセスすること
により、ダイナミックレンジを圧縮した出力符号７に変
換していた。
【０００８】
【発明が解決しようとする課題】しかしながら、上記の
ような従来の符号変換方式では、表１に示すように、入
力符号のビット数および変換後の符号の総数に対応した
容量のメモリを用意する必要があり、しかも、信号レベ
ルの増幅度を変えるためには、その数倍のメモリが必要
になり、ハードの規模が膨大なものとなってしまう問題
がある。また、対数関数は特殊な関数で一般には高次の
近似式でしか求めることができないため、これを演算プ
ロセッサ等で計算しようとすると、かなり多くの処理ス
テップが必要になる。
ような従来の符号変換方式では、表１に示すように、入
力符号のビット数および変換後の符号の総数に対応した
容量のメモリを用意する必要があり、しかも、信号レベ
ルの増幅度を変えるためには、その数倍のメモリが必要
になり、ハードの規模が膨大なものとなってしまう問題
がある。また、対数関数は特殊な関数で一般には高次の
近似式でしか求めることができないため、これを演算プ
ロセッサ等で計算しようとすると、かなり多くの処理ス
テップが必要になる。
【０００９】
【表１】 また、図１０の変換方式では、信号レベルの増幅度を変
えるためにスレッショルドレベルを設定し直さなければ
ならず、さらに、図９に示すようにレベルの大きい信号
も増幅されるため、符号変換前と変換後で全体のレベル
に変換が生じてしまうという問題もあった。
えるためにスレッショルドレベルを設定し直さなければ
ならず、さらに、図９に示すようにレベルの大きい信号
も増幅されるため、符号変換前と変換後で全体のレベル
に変換が生じてしまうという問題もあった。
【００１０】本発明は上記のような従来の問題を解決す
るものであり、符号変換を演算プロセッサで容易に実現
でき、かつ変換パターンを簡単に変えることができる符
号変換装置を提供することを目的とする。
るものであり、符号変換を演算プロセッサで容易に実現
でき、かつ変換パターンを簡単に変えることができる符
号変換装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に請求項１の発明は、入力信号Ｘから絶対値｜Ｘ｜を求
める第１の演算手段と、前記絶対値｜Ｘ｜に基づいて
（１−｜Ｘ｜）を求める減算手段と、前記減算手段で求
めた出力に前記入力信号Ｘ及び係数メモリから読み出し
た変数Ｃｒを乗算してＣr ＊（１−｜Ｘ｜）＊Ｘを求め
る第２の演算手段と、前記第２の演算手段の出力に前記
入力信号Ｘを加算してＸ＋Ｃr ＊（１−｜Ｘ｜）＊Ｘを
求める第３の演算手段とを備えてなるものである。
に請求項１の発明は、入力信号Ｘから絶対値｜Ｘ｜を求
める第１の演算手段と、前記絶対値｜Ｘ｜に基づいて
（１−｜Ｘ｜）を求める減算手段と、前記減算手段で求
めた出力に前記入力信号Ｘ及び係数メモリから読み出し
た変数Ｃｒを乗算してＣr ＊（１−｜Ｘ｜）＊Ｘを求め
る第２の演算手段と、前記第２の演算手段の出力に前記
入力信号Ｘを加算してＸ＋Ｃr ＊（１−｜Ｘ｜）＊Ｘを
求める第３の演算手段とを備えてなるものである。
【００１２】請求項２の発明は、入力信号Ｘi から実効
値Ｘ´を算出する第１の演算手段と、 前記実効値Ｘ´
と所定のスレッショルドレベルＶthとを比較し、（Ｖth
−Ｘ´）が負のとき入力信号Ｘi をそのまま出力する比
較手段と、前記（Ｖth−Ｘ´）が正と判定されたときに
前記（Ｖth−Ｘ´）を２乗する第１の乗算手段と、前記
第１の乗算手段からの２乗値に入力信号Ｘi 、係数メモ
リから読み出した定数１／Ｖth、定数αおよびパラメー
タ変数Ｃｒを順次乗算してＣｒ＊α＊（Ｖth−Ｘ´）2
＊Ｘi ／Ｖthを求める第２の演算手段と、前記第２の乗
算手段からの出力に入力信号Ｘi を加算してＸi ＋Ｃｒ
＊α＊（Ｖth−Ｘ´）2 ＊Ｘi ／Ｖthを求める第２の演
算手段とを備えてなるものである。
値Ｘ´を算出する第１の演算手段と、 前記実効値Ｘ´
と所定のスレッショルドレベルＶthとを比較し、（Ｖth
−Ｘ´）が負のとき入力信号Ｘi をそのまま出力する比
較手段と、前記（Ｖth−Ｘ´）が正と判定されたときに
前記（Ｖth−Ｘ´）を２乗する第１の乗算手段と、前記
第１の乗算手段からの２乗値に入力信号Ｘi 、係数メモ
リから読み出した定数１／Ｖth、定数αおよびパラメー
タ変数Ｃｒを順次乗算してＣｒ＊α＊（Ｖth−Ｘ´）2
＊Ｘi ／Ｖthを求める第２の演算手段と、前記第２の乗
算手段からの出力に入力信号Ｘi を加算してＸi ＋Ｃｒ
＊α＊（Ｖth−Ｘ´）2 ＊Ｘi ／Ｖthを求める第２の演
算手段とを備えてなるものである。
【００１３】請求項３の発明は、入力信号Ｘi から実効
値Ｘ´を算出する第１の演算手段と、 前記実効値Ｘ´
と所定のスレッショルドレベルＶthとを比較し、（Ｖth
−Ｘ´）が負のとき入力信号Ｘi をそのまま出力する比
較手段と、前記（Ｖth−Ｘ´）が正と判定されたときに
前記（Ｖth−Ｘ´）を２乗する第１の乗算手段と、前記
第１の乗算手段からの２乗値に入力信号Ｘi 、係数メモ
リから読み出した定数１／Ｖth、定数αおよびパラメー
タ変数Ｃｒを順次乗算してＣｒ＊α＊｛（Ｖth−Ｘ´）
／Ｖth｝2 ＊Ｘi を求める第２の演算手段と、前記第２
の乗算手段からの出力に入力信号Ｘi を加算してＸi ＋
Ｃｒ＊α＊｛（Ｖth−Ｘ´）／Ｖth｝2 ＊Ｘi を求める
第２の演算手段とを備えてなるものである。
値Ｘ´を算出する第１の演算手段と、 前記実効値Ｘ´
と所定のスレッショルドレベルＶthとを比較し、（Ｖth
−Ｘ´）が負のとき入力信号Ｘi をそのまま出力する比
較手段と、前記（Ｖth−Ｘ´）が正と判定されたときに
前記（Ｖth−Ｘ´）を２乗する第１の乗算手段と、前記
第１の乗算手段からの２乗値に入力信号Ｘi 、係数メモ
リから読み出した定数１／Ｖth、定数αおよびパラメー
タ変数Ｃｒを順次乗算してＣｒ＊α＊｛（Ｖth−Ｘ´）
／Ｖth｝2 ＊Ｘi を求める第２の演算手段と、前記第２
の乗算手段からの出力に入力信号Ｘi を加算してＸi ＋
Ｃｒ＊α＊｛（Ｖth−Ｘ´）／Ｖth｝2 ＊Ｘi を求める
第２の演算手段とを備えてなるものである。
【００１４】
【作用】請求項１の発明においては、Ｘ＋Ｃｒ＊（１−
｜Ｘ｜）で示す加減乗算だけの多項式で表される変換式
に基づいて演算プロセッサの計算だけで符号変換を行う
ことができ、かつ１つのパラメータによって変換パター
ンを変えることができる。
｜Ｘ｜）で示す加減乗算だけの多項式で表される変換式
に基づいて演算プロセッサの計算だけで符号変換を行う
ことができ、かつ１つのパラメータによって変換パター
ンを変えることができる。
【００１５】また、請求項２の発明においては、Ｘi ＋
Ｃｒ＊α＊（Ｖth−Ｘ´）2 ＊Ｘi／Ｖthで示す加減乗
算だけの多項式で表される変換式に基づいて小レベルの
信号を中心に符号変換を行うことができ、かつ、あるス
レッショルドレベルに対して１つのパラメータによって
変換パターンを変えることができる。
Ｃｒ＊α＊（Ｖth−Ｘ´）2 ＊Ｘi／Ｖthで示す加減乗
算だけの多項式で表される変換式に基づいて小レベルの
信号を中心に符号変換を行うことができ、かつ、あるス
レッショルドレベルに対して１つのパラメータによって
変換パターンを変えることができる。
【００１６】また、請求項３の発明においては、Ｘi ＋
Ｃｒ＊α＊｛（Ｖth−Ｘ´）／Ｖth｝2 ＊Ｘi 示す加減
乗算だけの多項式で表される変換式に基づいて小レベル
の信号を中心に符号変換を行うことができ、かつ、スレ
ッショルドレベルにかかわらず１つのパラメータによっ
て変換パターンを変えることができる。
Ｃｒ＊α＊｛（Ｖth−Ｘ´）／Ｖth｝2 ＊Ｘi 示す加減
乗算だけの多項式で表される変換式に基づいて小レベル
の信号を中心に符号変換を行うことができ、かつ、スレ
ッショルドレベルにかかわらず１つのパラメータによっ
て変換パターンを変えることができる。
【００１７】
【実施例】本発明の第１の実施例を図１〜図３について
説明する。
説明する。
【００１８】図１は、第１の実施例による符号変換装置
のブロック図を示すもので、本方式の核となる変換式で
ある数１を実行するディジタル信号処理装置（以下、Ｄ
ＳＰと略称する）１０を備える。
のブロック図を示すもので、本方式の核となる変換式で
ある数１を実行するディジタル信号処理装置（以下、Ｄ
ＳＰと略称する）１０を備える。
【００１９】
【数１】 前記ＤＳＰ１０は、入力信号Ｘを一時記憶する入力レジ
スタ１１、係数メモリ１２、乗算器１３、演算器１４、
出力レジスタ１５およびデータ転送用の内部バス１６か
ら構成される。
スタ１１、係数メモリ１２、乗算器１３、演算器１４、
出力レジスタ１５およびデータ転送用の内部バス１６か
ら構成される。
【００２０】次に、以上のように構成された本実施例の
変換処理動作を図２に示すフローチャートを参照して説
明する。
変換処理動作を図２に示すフローチャートを参照して説
明する。
【００２１】まず、入力レジスタ１１に取り込んだ入力
信号Ｘを内部バス１６を介して演算器１４に転送し（ス
テップＳ１）、入力信号Ｘの絶対値｜Ｘ｜を求める（ス
テップＳ２）。次に係数メモリ１２から予め格納してお
いた定数１を読み出して演算器１４に転送し、この演算
器１４において定数１から絶対値｜Ｘ｜を差し引いた値
（１−｜Ｘ｜）を演算し、その演算結果を演算器１４内
蔵のレジスタ（ＡＣＣ）に格納する（ステップＳ３）。
信号Ｘを内部バス１６を介して演算器１４に転送し（ス
テップＳ１）、入力信号Ｘの絶対値｜Ｘ｜を求める（ス
テップＳ２）。次に係数メモリ１２から予め格納してお
いた定数１を読み出して演算器１４に転送し、この演算
器１４において定数１から絶対値｜Ｘ｜を差し引いた値
（１−｜Ｘ｜）を演算し、その演算結果を演算器１４内
蔵のレジスタ（ＡＣＣ）に格納する（ステップＳ３）。
【００２２】次に、上記演算結果を被乗数として乗算器
１３に転送するとともに、入力信号Ｘを乗数として乗算
器１３に転送する（ステップＳ４）。その後、乗算器１
３では、Ｘ＊（１−｜Ｘ｜）を求め、その乗算結果を乗
算器１３内蔵のレジスタ（ＭＰＹ）に格納する（ステッ
プＳ５）。
１３に転送するとともに、入力信号Ｘを乗数として乗算
器１３に転送する（ステップＳ４）。その後、乗算器１
３では、Ｘ＊（１−｜Ｘ｜）を求め、その乗算結果を乗
算器１３内蔵のレジスタ（ＭＰＹ）に格納する（ステッ
プＳ５）。
【００２３】さらに、係数メモリ１２から変数Ｃｒを読
み出して、これを乗数として乗算器１３に転送し（ステ
ップＳ６）、上記乗算結果であるＸ＊（１−｜Ｘ｜）に
掛け合わせることにより、値Ｃｒ＊Ｘ＊（１−｜Ｘ｜）
を求め、この乗算結果をレジスタ（ＭＰＹ）に格納する
（ステップＳ７）。
み出して、これを乗数として乗算器１３に転送し（ステ
ップＳ６）、上記乗算結果であるＸ＊（１−｜Ｘ｜）に
掛け合わせることにより、値Ｃｒ＊Ｘ＊（１−｜Ｘ｜）
を求め、この乗算結果をレジスタ（ＭＰＹ）に格納する
（ステップＳ７）。
【００２４】次に上記乗算結果である値Ｃｒ＊Ｘ＊（１
−｜Ｘ｜）と入力信号Ｘを演算器１４に転送して（ステ
ップＳ８）、Ｘ＋Ｃｒ＊Ｘ＊（１−｜Ｘ｜）を求め、そ
の演算結果をレジスタ（ＡＣＣ）に格納する（ステップ
Ｓ９）。その後、上記演算結果を出力信号Ｙとして出力
レジスタ１５からＤＳＰ１０外へ出力する（ステップＳ
１０）。
−｜Ｘ｜）と入力信号Ｘを演算器１４に転送して（ステ
ップＳ８）、Ｘ＋Ｃｒ＊Ｘ＊（１−｜Ｘ｜）を求め、そ
の演算結果をレジスタ（ＡＣＣ）に格納する（ステップ
Ｓ９）。その後、上記演算結果を出力信号Ｙとして出力
レジスタ１５からＤＳＰ１０外へ出力する（ステップＳ
１０）。
【００２５】図３は、パラメータである変数Ｃｒを変化
させた時の変換パターンを示す入出力特性図であり、曲
線１は変数Ｃｒ＝０．１の時の特性を、曲線２は変数Ｃ
ｒ＝０．３の時の特性を、曲線３は変数Ｃｒ＝０．５の
時の特性を、また、曲線４は変数Ｃｒ＝１の時の特性を
それぞれ表している。
させた時の変換パターンを示す入出力特性図であり、曲
線１は変数Ｃｒ＝０．１の時の特性を、曲線２は変数Ｃ
ｒ＝０．３の時の特性を、曲線３は変数Ｃｒ＝０．５の
時の特性を、また、曲線４は変数Ｃｒ＝１の時の特性を
それぞれ表している。
【００２６】上記のような第１の実施例においては、数
１に示すような四則演算で構成される簡単な変換式にて
表現できるため、符号変換をＤＳＰの如き演算プロセッ
サにより容易に実現することができる。これに伴い従来
のような多くのメモリを使用しなくて済む。
１に示すような四則演算で構成される簡単な変換式にて
表現できるため、符号変換をＤＳＰの如き演算プロセッ
サにより容易に実現することができる。これに伴い従来
のような多くのメモリを使用しなくて済む。
【００２７】また、１つのパラメータである変数Ｃｒを
変更するだけで、変換パターンを図３に示すように簡単
に変えることができる。
変更するだけで、変換パターンを図３に示すように簡単
に変えることができる。
【００２８】次に、本発明の第２の実施例を図４〜図７
について説明する。
について説明する。
【００２９】図４は、第２の実施例による符号変換装置
のブロック図を示すもので、本方式の核となる変換式で
ある数２を実行して符号変換するディジタル信号処理装
置（以下、ＤＳＰと略称する）２０を備える。
のブロック図を示すもので、本方式の核となる変換式で
ある数２を実行して符号変換するディジタル信号処理装
置（以下、ＤＳＰと略称する）２０を備える。
【００３０】
【数２】 前記ＤＳＰ２０は、入力信号Ｘi を一時記憶する入力レ
ジスタ２１、変数Ｃｒおよび定数αを格納する係数メモ
リ２２、乗算器２３、演算器２４、演算結果を一時記憶
するレジスタ２５ａおよび２５ｂ、出力レジスタ２６お
よびデータ転送用の内部バス２７から構成される。
ジスタ２１、変数Ｃｒおよび定数αを格納する係数メモ
リ２２、乗算器２３、演算器２４、演算結果を一時記憶
するレジスタ２５ａおよび２５ｂ、出力レジスタ２６お
よびデータ転送用の内部バス２７から構成される。
【００３１】次に、上記のように構成された第２の実施
例の動作について説明する。
例の動作について説明する。
【００３２】まず、実効値計算の処理動作について図５
を参照して述べる。
を参照して述べる。
【００３３】実効値計算処理がスタートすると、不図示
の累積計算用カウンタＬＯをｎに設定し、かつ実効値計
算用レジスタＲＯ（レジスタ２５ａに相当）をクリアー
する（ステップＳ２２）。次に、入力信号Ｘi を入力レ
ジスタ２１に取り込み（ステップＳ２１）、この入力信
号Ｘi を内部バス２７を介して演算器２４に転送して
（ステップＳ２３）、入力信号Ｘi の絶対値｜Ｘi ｜を
計算する（ステップＳ２４）。
の累積計算用カウンタＬＯをｎに設定し、かつ実効値計
算用レジスタＲＯ（レジスタ２５ａに相当）をクリアー
する（ステップＳ２２）。次に、入力信号Ｘi を入力レ
ジスタ２１に取り込み（ステップＳ２１）、この入力信
号Ｘi を内部バス２７を介して演算器２４に転送して
（ステップＳ２３）、入力信号Ｘi の絶対値｜Ｘi ｜を
計算する（ステップＳ２４）。
【００３４】次に、レジスタ２５ａに保持しておいた前
回までの累積値ＲＯ＝ΣＸi-j （ｊ＞１）を演算器２４
に転送して上記絶対値｜Ｘi ｜と加算し、その加算結果
ＲＯ＋｜Ｘi ｜をレジスタ２５ａに格納する（ステップ
Ｓ２５）。次のステップＳ２６では、累積計算用カウン
タＬＯをデクリメントし、その計数内容をＬＯ←ＬＯ−
１にする。その後、ステップＳ２７において、累積計算
用カウンタＬＯの内容がＬＯ＝０かを判定する。ここ
で、ＬＯ＝０でないと判定されたときはステップＳ２２
に戻り、ステップＳ２２〜Ｓ２７の処理を繰り返す。ま
た、ＬＯ＝０であると判定されたとき、即ち、累積個数
が一定数ｎになった時点では、累積演算結果（レジスタ
２５ａの内容）と係数メモリ２２に予め格納しておいた
定数１／ｎを読み出して乗算器２３に転送する。
回までの累積値ＲＯ＝ΣＸi-j （ｊ＞１）を演算器２４
に転送して上記絶対値｜Ｘi ｜と加算し、その加算結果
ＲＯ＋｜Ｘi ｜をレジスタ２５ａに格納する（ステップ
Ｓ２５）。次のステップＳ２６では、累積計算用カウン
タＬＯをデクリメントし、その計数内容をＬＯ←ＬＯ−
１にする。その後、ステップＳ２７において、累積計算
用カウンタＬＯの内容がＬＯ＝０かを判定する。ここ
で、ＬＯ＝０でないと判定されたときはステップＳ２２
に戻り、ステップＳ２２〜Ｓ２７の処理を繰り返す。ま
た、ＬＯ＝０であると判定されたとき、即ち、累積個数
が一定数ｎになった時点では、累積演算結果（レジスタ
２５ａの内容）と係数メモリ２２に予め格納しておいた
定数１／ｎを読み出して乗算器２３に転送する。
【００３５】乗算器２３では、累積演算結果であるＲＯ
と定数１／ｎを掛け合わせて、実効値Ｘ´を算出する
（ステップＳ２９）。そして、次のステップＳ３０にお
いて、算出した実効値Ｘ´をレジスタＲ１（レジスタ２
５ｂに相当）に格納し、実効値計算用レジスタ２５ａを
クリアーする。
と定数１／ｎを掛け合わせて、実効値Ｘ´を算出する
（ステップＳ２９）。そして、次のステップＳ３０にお
いて、算出した実効値Ｘ´をレジスタＲ１（レジスタ２
５ｂに相当）に格納し、実効値計算用レジスタ２５ａを
クリアーする。
【００３６】次に、図６を参照して符号変換処理につい
て述べる。
て述べる。
【００３７】符号変換処理に際しては、まず、予め係数
メモリ２２に格納しておいた定数Ｖthと、すでに算出し
てレジスタ２５ｂに格納してある実効値Ｘ´を演算器２
４に転送し（ステップＳ４１）、この演算器２４におい
て（Ｖth−Ｘ´）の演算を行い、その演算結果を演算器
２４に内蔵したレジスタＡＣＣに格納する（ステップＳ
４２）。そして、次のステップＳ４３において演算結果
の正負判定を行い、その結果が負であれば、以後の処理
を行わずにステップＳ５０へ進み、入力信号Ｘi をその
まま出力レジスタ２６に取り込んで出力する。
メモリ２２に格納しておいた定数Ｖthと、すでに算出し
てレジスタ２５ｂに格納してある実効値Ｘ´を演算器２
４に転送し（ステップＳ４１）、この演算器２４におい
て（Ｖth−Ｘ´）の演算を行い、その演算結果を演算器
２４に内蔵したレジスタＡＣＣに格納する（ステップＳ
４２）。そして、次のステップＳ４３において演算結果
の正負判定を行い、その結果が負であれば、以後の処理
を行わずにステップＳ５０へ進み、入力信号Ｘi をその
まま出力レジスタ２６に取り込んで出力する。
【００３８】また判定結果が正である場合はステップＳ
４４に進み、演算結果（Ｖth−Ｘ´）を乗数および被乗
数として乗算器２３に転送し、その２乗値（Ｖth−Ｘ
´）2を算出するとともに、その２乗値を乗算器２３に
内蔵したレジスタＭＰＹに格納する。
４４に進み、演算結果（Ｖth−Ｘ´）を乗数および被乗
数として乗算器２３に転送し、その２乗値（Ｖth−Ｘ
´）2を算出するとともに、その２乗値を乗算器２３に
内蔵したレジスタＭＰＹに格納する。
【００３９】次に、入力信号Ｘi を乗数として乗算器２
３に転送し、上記レジスタＭＰＹの内容である２乗値
（Ｖth−Ｘ´）2 と掛け合わせた後、その乗算結果ＭＰ
Ｙ＊Ｘi ＝（Ｖth−Ｘ´）2 ＊Ｘi をレジスタＭＰＹに
格納する（ステップＳ４５）。その後、係数メモリ２２
から定数１／Ｖthを読み出し、これを乗数として乗算器
２３へ転送し、上記レジスタＭＰＹの内容（Ｖth−Ｘ
´）2 ＊Ｘi に掛け合わせてＭＰＹ＊（１／Ｖth）＝
（Ｖth−Ｘ´）2 ＊Ｘi （１／Ｖth）を算出し、この算
出結果を再び乗算器内蔵のレジスタＭＰＹに格納する
（ステップＳ４６）。引き続いて、係数メモリ２２から
定数αを読み出し、これを乗数として乗算器２３へ転送
することにより、上記レジスタＭＰＹの内容に（Ｖth−
Ｘ´）2 ＊Ｘi ＊（１／Ｖth）に掛け合わせて（ＭＰＹ
＊α）＝（Ｖth−Ｘ´）＊Ｘi （１／Ｖth）＊αを算出
し、この演算結果を再度乗算器内蔵のレジスタＭＰＹに
格納する（ステップＳ４７）。さらに、係数メモリ２２
から変数Ｃｒを読み出し、これを乗数として乗算器２３
に転送することにより、上記レジスタＭＰＹの内容（Ｖ
th−Ｘ´）2 ＊Ｘi （１／Ｖth）＊αに掛け合わせて
（ＭＰＹ＊Ｃｒ）＝（Ｖth−Ｘ´）2 ＊Ｘi ＊（１／Ｖ
th）＊α＊Ｃｒを算出し、この算出結果を再び乗算器内
蔵のレジスタＭＰＹに格納する（ステップＳ４８）。
３に転送し、上記レジスタＭＰＹの内容である２乗値
（Ｖth−Ｘ´）2 と掛け合わせた後、その乗算結果ＭＰ
Ｙ＊Ｘi ＝（Ｖth−Ｘ´）2 ＊Ｘi をレジスタＭＰＹに
格納する（ステップＳ４５）。その後、係数メモリ２２
から定数１／Ｖthを読み出し、これを乗数として乗算器
２３へ転送し、上記レジスタＭＰＹの内容（Ｖth−Ｘ
´）2 ＊Ｘi に掛け合わせてＭＰＹ＊（１／Ｖth）＝
（Ｖth−Ｘ´）2 ＊Ｘi （１／Ｖth）を算出し、この算
出結果を再び乗算器内蔵のレジスタＭＰＹに格納する
（ステップＳ４６）。引き続いて、係数メモリ２２から
定数αを読み出し、これを乗数として乗算器２３へ転送
することにより、上記レジスタＭＰＹの内容に（Ｖth−
Ｘ´）2 ＊Ｘi ＊（１／Ｖth）に掛け合わせて（ＭＰＹ
＊α）＝（Ｖth−Ｘ´）＊Ｘi （１／Ｖth）＊αを算出
し、この演算結果を再度乗算器内蔵のレジスタＭＰＹに
格納する（ステップＳ４７）。さらに、係数メモリ２２
から変数Ｃｒを読み出し、これを乗数として乗算器２３
に転送することにより、上記レジスタＭＰＹの内容（Ｖ
th−Ｘ´）2 ＊Ｘi （１／Ｖth）＊αに掛け合わせて
（ＭＰＹ＊Ｃｒ）＝（Ｖth−Ｘ´）2 ＊Ｘi ＊（１／Ｖ
th）＊α＊Ｃｒを算出し、この算出結果を再び乗算器内
蔵のレジスタＭＰＹに格納する（ステップＳ４８）。
【００４０】次のステップＳ４９では、上記乗算結果
（Ｖth−Ｘ´）2 ＊Ｘi ＊（１／Ｖth ）＊α＊Ｃｒと
入力信号Ｘi を演算器２４へ転送し、加算することによ
り、Ｘi ＋Ｃｒ＊α＊（Ｖth−Ｘ´）2 ＊Ｘi ／Ｖthを
求め、この演算結果は演算器２４に内算したレジスタＡ
ＣＣに格納される。そして、この演算結果は出力レジス
タ２６を介して出力される（ステップＳ５０）。
（Ｖth−Ｘ´）2 ＊Ｘi ＊（１／Ｖth ）＊α＊Ｃｒと
入力信号Ｘi を演算器２４へ転送し、加算することによ
り、Ｘi ＋Ｃｒ＊α＊（Ｖth−Ｘ´）2 ＊Ｘi ／Ｖthを
求め、この演算結果は演算器２４に内算したレジスタＡ
ＣＣに格納される。そして、この演算結果は出力レジス
タ２６を介して出力される（ステップＳ５０）。
【００４１】図７は、ある値のＶthにおいてパラメータ
Ｃｒを変化させた時の変換パターンを示す入出力特性図
である。この図７からも明らかなように（Ｖth−Ｘ´）
が正の時、パラメータＣｒを変更することにより、その
変換パターンを点線から実線に示す状態に変えることが
できる。すなわち、ある値のＶthに対してパラメータＣ
ｒを変更するだけで、その変換パターンを変えることが
できる。この変換パターンは、入力が最小の時増幅量が
最大となり、スレッショルドレベルＶthに近づくつれ
て、増幅量が小さくなるので、最大増幅量が変換パター
ン（増幅巾）を決定している。
Ｃｒを変化させた時の変換パターンを示す入出力特性図
である。この図７からも明らかなように（Ｖth−Ｘ´）
が正の時、パラメータＣｒを変更することにより、その
変換パターンを点線から実線に示す状態に変えることが
できる。すなわち、ある値のＶthに対してパラメータＣ
ｒを変更するだけで、その変換パターンを変えることが
できる。この変換パターンは、入力が最小の時増幅量が
最大となり、スレッショルドレベルＶthに近づくつれ
て、増幅量が小さくなるので、最大増幅量が変換パター
ン（増幅巾）を決定している。
【００４２】上記のような第２の実施例においては、
（数２）に示すような四則演算で構成される簡単な変換
式にて表現できるため、符号変換をＤＳＰの如き演算プ
ロセッサにより容易に実現することができる。これに伴
い従来のような多くのメモリを使用しなくて済む。
（数２）に示すような四則演算で構成される簡単な変換
式にて表現できるため、符号変換をＤＳＰの如き演算プ
ロセッサにより容易に実現することができる。これに伴
い従来のような多くのメモリを使用しなくて済む。
【００４３】さらに、この第２の実施例においては、
（Ｖth−Ｘ´）の正負を判定することにより、レベルの
大きい入力信号（符号）に対しては、ゲイン１、つまり
増幅しないため、変換によって全体のレベルが変化する
ことがない。
（Ｖth−Ｘ´）の正負を判定することにより、レベルの
大きい入力信号（符号）に対しては、ゲイン１、つまり
増幅しないため、変換によって全体のレベルが変化する
ことがない。
【００４４】なお、上記第２の実施例の場合、図６のス
テップＳ４９において求めたＹｉが、Ｙi ＝Ｘi ＋Ｃｒ
＊α＊（Ｖth−Ｘ´）2 ＊Ｘi ／Ｖthとなるが、ここで
Ｘ´＝０とすると、Ｙi ＝Ｘi ＋Ｃｒ＊α＊Ｖth＊Ｘi
となり、設定される最大増幅量はＣｒ＊Ｖthの関数とな
る。
テップＳ４９において求めたＹｉが、Ｙi ＝Ｘi ＋Ｃｒ
＊α＊（Ｖth−Ｘ´）2 ＊Ｘi ／Ｖthとなるが、ここで
Ｘ´＝０とすると、Ｙi ＝Ｘi ＋Ｃｒ＊α＊Ｖth＊Ｘi
となり、設定される最大増幅量はＣｒ＊Ｖthの関数とな
る。
【００４５】次に、第３の実施例として、設定する最大
増幅量の例を説明する。
増幅量の例を説明する。
【００４６】この第３の実施例では、求めるＹi を、Ｙ
i ＝Ｘi ＋Ｃｒ＊α＊｛（Ｖth−Ｘ´）／Ｖth｝2 ＊Ｘ
i とする。従って、変換パターンを変えるための変数Ｃ
ｒとスレッショルドレベルＶthを独立に設定することが
できる。さらにこの場合にＸ´＝０とすると、Ｙi ＝Ｘ
i ＋Ｃｒ＊α＊Ｘi となり、設定される最大増幅量はＣ
ｒの値のみで決定できることになる。
i ＝Ｘi ＋Ｃｒ＊α＊｛（Ｖth−Ｘ´）／Ｖth｝2 ＊Ｘ
i とする。従って、変換パターンを変えるための変数Ｃ
ｒとスレッショルドレベルＶthを独立に設定することが
できる。さらにこの場合にＸ´＝０とすると、Ｙi ＝Ｘ
i ＋Ｃｒ＊α＊Ｘi となり、設定される最大増幅量はＣ
ｒの値のみで決定できることになる。
【００４７】
【発明の効果】請求項１にかかる発明は、上記実施例か
ら明らかなように、四則演算が可能な変換式にて表現で
きる構成にしたから、ＤＳＰ等の演算プロセッサで容易
に実現することができる。これに伴い従来のような多く
のメモリが不要となる。
ら明らかなように、四則演算が可能な変換式にて表現で
きる構成にしたから、ＤＳＰ等の演算プロセッサで容易
に実現することができる。これに伴い従来のような多く
のメモリが不要となる。
【００４８】また、本発明によれば、小レベルの信号を
中心に符号変換を行うことができ、かつ、あるスレッシ
ョルドレベルに対して１つのパラメータによって変換パ
ターンを変えることができる。
中心に符号変換を行うことができ、かつ、あるスレッシ
ョルドレベルに対して１つのパラメータによって変換パ
ターンを変えることができる。
【００４９】さらに本発明によれば、小レベルの信号を
中心に符号変換を行うことができ、かつ、スレッショル
ドレベルにかかわらず１つのパラメータによって変換パ
ターンを変えることができる。
中心に符号変換を行うことができ、かつ、スレッショル
ドレベルにかかわらず１つのパラメータによって変換パ
ターンを変えることができる。
【図１】本発明の第１の実施例を示す符号変換装置のブ
ロック図である。
ロック図である。
【図２】第１の実施例における変換処理手順を示すフロ
ーチャートである。
ーチャートである。
【図３】第１の実施例においてパラメータを変化させた
ときの変換パターンを示す入出力特性図である。
ときの変換パターンを示す入出力特性図である。
【図４】本発明の第２の実施例を示す符号変換装置のブ
ロック図である。
ロック図である。
【図５】第２の実施例における実効値計算の処理手順を
示すフローチャートである。
示すフローチャートである。
【図６】第２の実施例における符号変換処理手順を示す
フローチャートである。
フローチャートである。
【図７】第２の実施例においてパラメータを変化させた
ときの変換パターンを示す入出力特性図である。
ときの変換パターンを示す入出力特性図である。
【図８】従来の符号変換方式の概略構成を示すブロック
図である。
図である。
【図９】従来の符号変換時の入出力特性図である。
【図１０】従来の符号変換の概略構成を示すブロック図
である。
である。
１０ ＤＳＰ １１ 入力レジスタ １２ 係数メモリ １３ 乗算器 １４ 演算器 １５ 出力レジスタ １６ 内部バス ２０ ＤＳＰ ２１ 入力レジスタ ２２ 係数メモリ ２３ 乗算器 ２４ 演算器 ２５ａ、２５ｂ レジスタ ２６ 出力レジスタ ２７ 内部バス
Claims (3)
- 【請求項１】 入力信号Ｘから絶対値｜Ｘ｜を求める第
１の演算手段と、 前記絶対値｜Ｘ｜に基づいて（１−｜Ｘ｜）を求める減
算手段と、 前記減算手段で求めた出力に前記入力信号Ｘ及び係数メ
モリから読み出した変数Ｃｒを乗算してＣr ＊（１−｜
Ｘ｜）＊Ｘを求める第２の演算手段と、 前記第２の演算手段の出力に前記入力信号Ｘを加算して
Ｘ＋Ｃr ＊（１−｜Ｘ｜）＊Ｘを求める第３の演算手段
とを備えてなる符号変換装置。 - 【請求項２】 入力信号Ｘi から実効値Ｘ´を算出する
第１の演算手段と、 前記実効値Ｘ´と所定のスレッショルドレベルＶthとを
比較し、（Ｖth−Ｘ´）が負のとき入力信号Ｘi をその
まま出力する比較手段と、 前記（Ｖth−Ｘ´）が正と判定されたときに前記（Ｖth
−Ｘ´）を２乗する第１の乗算手段と、 前記第１の乗算手段からの２乗値に入力信号Ｘi 、係数
メモリから読み出した定数１／Ｖth、定数αおよびパラ
メータ変数Ｃｒを順次乗算してＣｒ＊α＊（Ｖth−Ｘ
´）2 ＊Ｘi ／Ｖthを求める第２の演算手段と、 前記第２の乗算手段からの出力に入力信号Ｘｉを加算し
てＸｉ＋Ｃｒ＊α＊（Ｖth−Ｘ´）2 ＊Ｘi ／Ｖthを求
める第２の演算手段とを備えてなる符号変換装置。 - 【請求項３】 入力信号Ｘi から実効値Ｘ´を算出する
第１の演算手段と、 前記実効値Ｘ´と所定のスレッショルドレベルＶthとを
比較し、（Ｖth−Ｘ´）が負のとき入力信号Ｘi をその
まま出力する比較手段と、 前記（Ｖth−Ｘ´）が正と判定されたときに前記（Ｖth
−Ｘ´）を２乗する第１の乗算手段と、 前記第１の乗算手段からの２乗値に入力信号Ｘi 、係数
メモリから読み出した定数１／Ｖth、定数αおよびパラ
メータ変数Ｃｒを順次乗算してＣｒ＊α＊｛（Ｖth−Ｘ
´）／Ｖth｝2 ＊Ｘi を求める第２の演算手段と、 前記第２の乗算手段からの出力に入力信号Ｘi を加算し
てＸi ＋Ｃｒ＊α＊｛（Ｖth−Ｘ´）／Ｖth｝2 ＊Ｘi
を求める第２の演算手段とを備えてなる符号変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4328294A JPH07254858A (ja) | 1994-01-27 | 1994-02-18 | 符号変換装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2353994 | 1994-01-27 | ||
| JP6-23539 | 1994-01-27 | ||
| JP4328294A JPH07254858A (ja) | 1994-01-27 | 1994-02-18 | 符号変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07254858A true JPH07254858A (ja) | 1995-10-03 |
Family
ID=26360914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4328294A Pending JPH07254858A (ja) | 1994-01-27 | 1994-02-18 | 符号変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07254858A (ja) |
-
1994
- 1994-02-18 JP JP4328294A patent/JPH07254858A/ja active Pending
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