JPH07254710A - 薄膜半導体素子 - Google Patents
薄膜半導体素子Info
- Publication number
- JPH07254710A JPH07254710A JP4296594A JP4296594A JPH07254710A JP H07254710 A JPH07254710 A JP H07254710A JP 4296594 A JP4296594 A JP 4296594A JP 4296594 A JP4296594 A JP 4296594A JP H07254710 A JPH07254710 A JP H07254710A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- gate electrode
- film
- source
- film semiconductor
- Prior art date
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- Pending
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Abstract
(57)【要約】 （修正有）
【目的】薄膜半導体素子の製造工程を増加、複雑化する
こと無くバックライトに起因したリーク電流の低減を図
った薄膜半導体素子の提供。 【構成】逆スタッガ型ＴＦＴに於いて、チャネル領域３
１を形成する半導体層が膜厚48nm以下であり、かつソー
ス・ドレイン電極３２とゲート電極６が重なり領域をも
つことを特徴とする薄膜半導体装置を提供するものであ
る。
こと無くバックライトに起因したリーク電流の低減を図
った薄膜半導体素子の提供。 【構成】逆スタッガ型ＴＦＴに於いて、チャネル領域３
１を形成する半導体層が膜厚48nm以下であり、かつソー
ス・ドレイン電極３２とゲート電極６が重なり領域をも
つことを特徴とする薄膜半導体装置を提供するものであ
る。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜半導体素子に関す
る。
る。
【０００２】
【従来の技術】薄膜半導体素子の従来構造として逆スタ
ッガ構造が挙げられる。この薄膜半導体素子の利用分野
として例えば、液晶表示装置がある。液晶表示装置は非
発光素子であるために液晶材料を挟在させたセルに光を
照射しなくてはならない。特に、薄膜半導体素子を各画
素に設けるアクティブマトリックス型液晶表示装置にお
いては、半導体に光が照射されるために薄膜半導体素子
のリーク電流が問題となる。薄膜半導体素子のリーク電
流は表示欠陥となり表示装置の品質を著しく劣化させ
る。この意味において光に起因するリーク電流を低減す
ることは液晶表示装置の製造上重要な技術となる。この
点を改良したのが図４で示した構造である。
ッガ構造が挙げられる。この薄膜半導体素子の利用分野
として例えば、液晶表示装置がある。液晶表示装置は非
発光素子であるために液晶材料を挟在させたセルに光を
照射しなくてはならない。特に、薄膜半導体素子を各画
素に設けるアクティブマトリックス型液晶表示装置にお
いては、半導体に光が照射されるために薄膜半導体素子
のリーク電流が問題となる。薄膜半導体素子のリーク電
流は表示欠陥となり表示装置の品質を著しく劣化させ
る。この意味において光に起因するリーク電流を低減す
ることは液晶表示装置の製造上重要な技術となる。この
点を改良したのが図４で示した構造である。
【０００３】この薄膜半導体素子は絶縁性基板４１1 上
に、絶縁膜４１2 、ゲート電極４６、ゲート絶縁膜４
２、非晶質シリコン膜４３、チャネル保護膜４４が順次
形成されており、非晶質シリコン膜４３の両側にはソー
ス・ドレイン電極４３2 が形成され薄膜トランジスタ
（ＴＦＴ）を構成している。そして、このＴＦＴの上下
には遮光膜４０1 、４０2 が形成されている。この様な
構造では薄膜半導体素子に照射される光はほぼ完全に遮
断することが可能である。しかし、図４の構造を実現す
るためには上下の遮光膜４０1 、４０2 を形成するため
の工程の増加が不可欠となる。また、遮光膜４０1 が非
晶質シリコン膜４３の上部にあるために、遮光膜４０
1 、４０2 とソース・ドレイン電極４３2 との層間絶縁
性が従来以上に要求される。工程が増加すること、パッ
シベーション膜の層間絶縁性の仕様が厳しくなることを
考え合わせると、生産性を低下させる原因となる。この
様に従来の技術では工程の複雑化をせずに、バックライ
トに起因したリーク電流の低減が可能なＴＦＴを提供す
ることができなかった。
に、絶縁膜４１2 、ゲート電極４６、ゲート絶縁膜４
２、非晶質シリコン膜４３、チャネル保護膜４４が順次
形成されており、非晶質シリコン膜４３の両側にはソー
ス・ドレイン電極４３2 が形成され薄膜トランジスタ
（ＴＦＴ）を構成している。そして、このＴＦＴの上下
には遮光膜４０1 、４０2 が形成されている。この様な
構造では薄膜半導体素子に照射される光はほぼ完全に遮
断することが可能である。しかし、図４の構造を実現す
るためには上下の遮光膜４０1 、４０2 を形成するため
の工程の増加が不可欠となる。また、遮光膜４０1 が非
晶質シリコン膜４３の上部にあるために、遮光膜４０
1 、４０2 とソース・ドレイン電極４３2 との層間絶縁
性が従来以上に要求される。工程が増加すること、パッ
シベーション膜の層間絶縁性の仕様が厳しくなることを
考え合わせると、生産性を低下させる原因となる。この
様に従来の技術では工程の複雑化をせずに、バックライ
トに起因したリーク電流の低減が可能なＴＦＴを提供す
ることができなかった。
【０００４】
【発明が解決しようとする課題】従来の薄膜半導体素子
はバックライトに起因したリーク電流の低減が可能な構
造とするために、遮光膜を形成する必要が生じ、製造工
程が複雑化し、バックライトに起因したリーク電流の低
減と製造工程の簡略化を達成するという事ができない問
題があった。
はバックライトに起因したリーク電流の低減が可能な構
造とするために、遮光膜を形成する必要が生じ、製造工
程が複雑化し、バックライトに起因したリーク電流の低
減と製造工程の簡略化を達成するという事ができない問
題があった。
【０００５】本発明は上記問題点に鑑み成されたもの
で、自己整合型薄膜半導体素子の製造工程を増加、複雑
化すること無くバックライトに起因したリーク電流の低
減を図った薄膜半導体素子の提供を目的とする。
で、自己整合型薄膜半導体素子の製造工程を増加、複雑
化すること無くバックライトに起因したリーク電流の低
減を図った薄膜半導体素子の提供を目的とする。
【０００６】
【課題を解決するための手段及び作用】本発明は、絶縁
性基板と、この絶縁性基板上に形成されたゲート電極
と、このゲート電極上に形成され膜厚４８ｎｍ以下の半
導体層と、この半導体層上に形成されたゲート絶縁膜
と、このゲート絶縁膜上に形成されたチャネル保護層
と、このチャネル保護層に重なることなく両側に隣接し
て形成され且つ前記ゲート電極と重なるソース・ドレイ
ン電極とを具備することを特徴とする薄膜半導体素子を
提供するものである。
性基板と、この絶縁性基板上に形成されたゲート電極
と、このゲート電極上に形成され膜厚４８ｎｍ以下の半
導体層と、この半導体層上に形成されたゲート絶縁膜
と、このゲート絶縁膜上に形成されたチャネル保護層
と、このチャネル保護層に重なることなく両側に隣接し
て形成され且つ前記ゲート電極と重なるソース・ドレイ
ン電極とを具備することを特徴とする薄膜半導体素子を
提供するものである。
【０００７】即ち、膜厚４８ｎｍ以下の半導体層を用い
ることによって、ゲート電極をマスクにして基板側から
半導体層を通して露光することにより、ゲート電極と自
己整合して形成するチャネル保護層がゲート電極に比べ
てチャネル長方向に大幅に短く形成されることが実験に
よって明らかになった。従って、これに隣接して形成さ
れるソース・ドレイン電極はゲート電極と広い範囲にお
いて重なることができるので、構成部品を増加すること
なく、自己整合型のトランジスタでありながら半導体層
への入射光を低減することができリーク電流の低減を図
ることが可能になった。
ることによって、ゲート電極をマスクにして基板側から
半導体層を通して露光することにより、ゲート電極と自
己整合して形成するチャネル保護層がゲート電極に比べ
てチャネル長方向に大幅に短く形成されることが実験に
よって明らかになった。従って、これに隣接して形成さ
れるソース・ドレイン電極はゲート電極と広い範囲にお
いて重なることができるので、構成部品を増加すること
なく、自己整合型のトランジスタでありながら半導体層
への入射光を低減することができリーク電流の低減を図
ることが可能になった。
【０００８】
【実施例】図１を用いて本発明の実施例を具体的に説明
する。この実施例のトランジスタ構造は逆スタッガ型構
造をもち、ソース・ドレイン電極がチャネル保護層に隣
接していること、ソース・ドレイン電極とゲート電極と
の重なり領域ｌ4 を持つことを一つの特徴とする。ま
ず、図１（ａ）に沿って説明する。電気的な絶縁性基板
として例えば、ガラス基板１を用いる。この上に可視光
を透過しない金属材料としてＭｏ−Ｔａ合金をスパッタ
法で堆積させる。この合金以外に例えば、Ｍｏ，Ｔａ，
Ａｌ，Ｗ，またはこれらの合金でも同様に使用できる。
この膜を所望の形状にパターニングし、厚さ200nm 、幅
14μm のゲート電極６を形成する。さらに、このゲート
電極６上に薄膜半導体素子を構成するゲート絶縁膜２、
半導体層３1 を順次成膜する。この時、ゲート電極６端
はゲート絶縁膜２のカバレッジを考えて裾広がりのテー
パーが形成されていることが望ましい。
する。この実施例のトランジスタ構造は逆スタッガ型構
造をもち、ソース・ドレイン電極がチャネル保護層に隣
接していること、ソース・ドレイン電極とゲート電極と
の重なり領域ｌ4 を持つことを一つの特徴とする。ま
ず、図１（ａ）に沿って説明する。電気的な絶縁性基板
として例えば、ガラス基板１を用いる。この上に可視光
を透過しない金属材料としてＭｏ−Ｔａ合金をスパッタ
法で堆積させる。この合金以外に例えば、Ｍｏ，Ｔａ，
Ａｌ，Ｗ，またはこれらの合金でも同様に使用できる。
この膜を所望の形状にパターニングし、厚さ200nm 、幅
14μm のゲート電極６を形成する。さらに、このゲート
電極６上に薄膜半導体素子を構成するゲート絶縁膜２、
半導体層３1 を順次成膜する。この時、ゲート電極６端
はゲート絶縁膜２のカバレッジを考えて裾広がりのテー
パーが形成されていることが望ましい。
【０００９】この様に成膜した積層膜上にレジスト５を
塗布し、チャネル保護層４をパターニングする。この
際、チャネル保護層４のチャネル長方向の長さｌ1 とゲ
ート電極６のチャネル長方向の長さｌ2 の間に、ｌ1 ＜
ｌ2 の関係があるように形成する。その形成方法として
通常のフォトマスクを用いた従来方法を用いることも考
えられるが、自己整合的な方法で形成する方法を説明す
る。この際のチャネル長は6 μm である。フォトマスク
を使用する代わりに基板の裏側から露光し、ゲート電極
６をマスクとして露光すれば、フォトマスクの露光とは
異なり、マスクの合わせが不必要となる。この様な裏面
露光法を用いる場合、オーバー露光をすることが重要で
ある。裏面からの露光光はゲート電極端で回折されゲー
ト内部に達する事を利用し、露光時間を多くとり、半導
体層３1 の膜厚を所望の膜厚以下に薄くすることでｌ1
＜ｌ2 の条件を満たすようにチャネル保護層４を形成す
る事が可能となる。以上のような露光によって自己整合
的なプロセスを用いてパターンを形成することができ
る。
塗布し、チャネル保護層４をパターニングする。この
際、チャネル保護層４のチャネル長方向の長さｌ1 とゲ
ート電極６のチャネル長方向の長さｌ2 の間に、ｌ1 ＜
ｌ2 の関係があるように形成する。その形成方法として
通常のフォトマスクを用いた従来方法を用いることも考
えられるが、自己整合的な方法で形成する方法を説明す
る。この際のチャネル長は6 μm である。フォトマスク
を使用する代わりに基板の裏側から露光し、ゲート電極
６をマスクとして露光すれば、フォトマスクの露光とは
異なり、マスクの合わせが不必要となる。この様な裏面
露光法を用いる場合、オーバー露光をすることが重要で
ある。裏面からの露光光はゲート電極端で回折されゲー
ト内部に達する事を利用し、露光時間を多くとり、半導
体層３1 の膜厚を所望の膜厚以下に薄くすることでｌ1
＜ｌ2 の条件を満たすようにチャネル保護層４を形成す
る事が可能となる。以上のような露光によって自己整合
的なプロセスを用いてパターンを形成することができ
る。
【００１０】これらの膜の成長方法は、基板１上にゲー
ト絶縁膜２、半導体層３1 、チャネル保護膜４を例えば
プラズマＣＶＤ法にて順次成長させる。また、ここでの
ゲート絶縁膜２としては、例えば、シリコン酸化膜（Si
Ox）、シリコン窒化膜（SiNx）またはこれらの積層膜を
用いれば良い。さらに半導体層３1 として例えば、大面
積に成膜する半導体として適している、水素化非晶質シ
リコン（a-Si:H）を用る。また、チャネル保護層として
SiOx、SiNxまたはこれらの積層膜を用いれば良い。
ト絶縁膜２、半導体層３1 、チャネル保護膜４を例えば
プラズマＣＶＤ法にて順次成長させる。また、ここでの
ゲート絶縁膜２としては、例えば、シリコン酸化膜（Si
Ox）、シリコン窒化膜（SiNx）またはこれらの積層膜を
用いれば良い。さらに半導体層３1 として例えば、大面
積に成膜する半導体として適している、水素化非晶質シ
リコン（a-Si:H）を用る。また、チャネル保護層として
SiOx、SiNxまたはこれらの積層膜を用いれば良い。
【００１１】次に図１（ｂ）に沿って説明する。この工
程ではパターニングされたチャネル保護層を用いて自己
整合的にソース・ドレイン領域を形成する。具体的な方
法としてドーパントを電気的に加速するドーピング法を
用いる。ドーパントとして例えばＰを主体としたイオン
を用い、ｎ+層を形成する。チャネル保護層がパターニ
ングされた後、a-Si:Hが全面に露出する。ドーピングに
よってa-Si:Hが露出した部分にはイオンが注入されるが
チャネル保護層のある部分にはドーピングがなされない
ので真性半導体として残る。この様にしてソース・ドレ
イン領域３2 が選択的に形成される。ここで、チャネル
保護層４とゲート電極６の大きさにｌ1＜ｌ2 の関係が
あるためにソース・ドレイン領域３2 とゲート電極６の
重なりがｌ3 だけ形成される。このｌ3 は、（図１
（ａ））の工程で説明した裏面露光法において、非晶質
シリコンの厚みと密接な関係のあることが分かった。図
２はこの関係を示したもので、非晶質シリコン層が４８
ｎｍ以下でｌ3 が大幅に増加することが分かる。
程ではパターニングされたチャネル保護層を用いて自己
整合的にソース・ドレイン領域を形成する。具体的な方
法としてドーパントを電気的に加速するドーピング法を
用いる。ドーパントとして例えばＰを主体としたイオン
を用い、ｎ+層を形成する。チャネル保護層がパターニ
ングされた後、a-Si:Hが全面に露出する。ドーピングに
よってa-Si:Hが露出した部分にはイオンが注入されるが
チャネル保護層のある部分にはドーピングがなされない
ので真性半導体として残る。この様にしてソース・ドレ
イン領域３2 が選択的に形成される。ここで、チャネル
保護層４とゲート電極６の大きさにｌ1＜ｌ2 の関係が
あるためにソース・ドレイン領域３2 とゲート電極６の
重なりがｌ3 だけ形成される。このｌ3 は、（図１
（ａ））の工程で説明した裏面露光法において、非晶質
シリコンの厚みと密接な関係のあることが分かった。図
２はこの関係を示したもので、非晶質シリコン層が４８
ｎｍ以下でｌ3 が大幅に増加することが分かる。
【００１２】さらに図１（ｃ）に沿って説明する。薄膜
半導体素子を液晶表示装置の各画素に設けるスイッチン
グ素子として用いる場合、マトリックス状に配線するた
めにソース・ドレイン領域３2 にソース・ドレイン電極
７を設ける必要がある。電極材料としてＭｏ，Ａｌまた
はこれらの積層膜を用いる。ここでは電極材料として可
視光を透過させない金属材料を用いる。さらに、ソース
・ドレイン電極７はゲート電極６と重なりｌ4 を成して
いることが特徴である。この重なりｌ4 を大きく且つ正
確に形成するために上述したｌ3 が大きく形成されてい
ることが必須である。
半導体素子を液晶表示装置の各画素に設けるスイッチン
グ素子として用いる場合、マトリックス状に配線するた
めにソース・ドレイン領域３2 にソース・ドレイン電極
７を設ける必要がある。電極材料としてＭｏ，Ａｌまた
はこれらの積層膜を用いる。ここでは電極材料として可
視光を透過させない金属材料を用いる。さらに、ソース
・ドレイン電極７はゲート電極６と重なりｌ4 を成して
いることが特徴である。この重なりｌ4 を大きく且つ正
確に形成するために上述したｌ3 が大きく形成されてい
ることが必須である。
【００１３】以上に示したようにゲート電極６とソース
・ドレイン電極７に重なり領域ｌ3を形成することで光
照射によるリーク電流を低減できることを説明する。従
来例で示した図４と本発明構造である図１を用いて説明
を行う。図４の従来構造では光照射によるリーク電流は
３つの光経路によって主として引き起こされている。即
ち、コンタクト層に直接入射する光、この入射光が対向
基板に反射しチャネル領域に入射する経路、及びゲート
電極端による回折現象によってチャネル領域に入射する
光経路である。これらの光経路は、図１に示す本実施例
構造を採用することによって全て遮断することが可能と
なる。
・ドレイン電極７に重なり領域ｌ3を形成することで光
照射によるリーク電流を低減できることを説明する。従
来例で示した図４と本発明構造である図１を用いて説明
を行う。図４の従来構造では光照射によるリーク電流は
３つの光経路によって主として引き起こされている。即
ち、コンタクト層に直接入射する光、この入射光が対向
基板に反射しチャネル領域に入射する経路、及びゲート
電極端による回折現象によってチャネル領域に入射する
光経路である。これらの光経路は、図１に示す本実施例
構造を採用することによって全て遮断することが可能と
なる。
【００１４】上記した本発明の効果を図３に示す。図３
は本実施例の構造と図４の従来構造の光照射のもとでの
特性比較である。図３から明らかなようにゲート電圧が
負の領域でのドレイン電流が低下していることが明らか
である。
は本実施例の構造と図４の従来構造の光照射のもとでの
特性比較である。図３から明らかなようにゲート電圧が
負の領域でのドレイン電流が低下していることが明らか
である。
【００１５】本発明の効果を得るために図４の示したト
ランジスタ構造に遮光膜を備えない従来構造のトランジ
スタの製造工程と比較して製造工程の増加または複雑化
する心配のないことが特徴である。即ち、図４に示すよ
うに遮光のために製造工程が増加することがない。この
意味で、本発明の効果を得るために歩留まりが低下する
ことが無い。この意味で従来の製造工程と整合性があ
り、パターン変更だけで本発明を実施することができ
る。
ランジスタ構造に遮光膜を備えない従来構造のトランジ
スタの製造工程と比較して製造工程の増加または複雑化
する心配のないことが特徴である。即ち、図４に示すよ
うに遮光のために製造工程が増加することがない。この
意味で、本発明の効果を得るために歩留まりが低下する
ことが無い。この意味で従来の製造工程と整合性があ
り、パターン変更だけで本発明を実施することができ
る。
【００１６】また、裏面露光はゲートパターンをマスク
とするが、ゲート電極とレジストには距離があるために
プロキシミティで露光することに相当する。従って、露
光光はゲートパターン端で回折が起こり、半導体層を４
８ｎｍ以下にすることによって裏面露光によって形成さ
れるレジストパターンはゲート電極幅よりも大幅に小さ
くできる。
とするが、ゲート電極とレジストには距離があるために
プロキシミティで露光することに相当する。従って、露
光光はゲートパターン端で回折が起こり、半導体層を４
８ｎｍ以下にすることによって裏面露光によって形成さ
れるレジストパターンはゲート電極幅よりも大幅に小さ
くできる。
【００１７】本発明の効果を得るためにはゲート電極幅
14μm に対してｌ3 は4 μm 程度必要である。これはソ
ース・ドレイン電極を形成するときのパターン合わせ精
度によって決まる。図１（ｃ）の工程において、露光機
の合わせ精度からｌ3 ＝4 μm のとき、ｌ4 ＝2 μm 、
ｌ5 ＝2 μm であることが好ましい。
14μm に対してｌ3 は4 μm 程度必要である。これはソ
ース・ドレイン電極を形成するときのパターン合わせ精
度によって決まる。図１（ｃ）の工程において、露光機
の合わせ精度からｌ3 ＝4 μm のとき、ｌ4 ＝2 μm 、
ｌ5 ＝2 μm であることが好ましい。
【００１８】これらの寸法は露光機の合わせ精度によっ
て決定されるので、精度が向上すれば本発明の効果を得
るのは容易になる。ｌ4 およびｌ5 を小さくすることが
可能ならばｌ3 も小さくすることが可能となる。従っ
て、ｌ3 を形成するのに必要な露光時間または露光エネ
ルギーを小さくすることができるので生産性は向上す
る。
て決定されるので、精度が向上すれば本発明の効果を得
るのは容易になる。ｌ4 およびｌ5 を小さくすることが
可能ならばｌ3 も小さくすることが可能となる。従っ
て、ｌ3 を形成するのに必要な露光時間または露光エネ
ルギーを小さくすることができるので生産性は向上す
る。
【００１９】本発明は上記実施例に限定されるものでは
なく、以下のように種々変形して実施することができ
る。ゲート絶縁膜の合計膜厚が300 〜400nm であること
が層間ショート防止の点から望ましい。例えば、SiOxと
SiNxの積層膜を使用する場合、SiOxを300nm ,SiNxを50n
mにすれば、合計膜厚は350nm となる。
なく、以下のように種々変形して実施することができ
る。ゲート絶縁膜の合計膜厚が300 〜400nm であること
が層間ショート防止の点から望ましい。例えば、SiOxと
SiNxの積層膜を使用する場合、SiOxを300nm ,SiNxを50n
mにすれば、合計膜厚は350nm となる。
【００２０】また、半導体層に例えばa-Si:Hを用い膜厚
を10nm以上にすることがｌ3 を十分確保し光励起電子発
生を抑える点から望まし。また半導体層はシリコン以外
のIV族半導体、化合物半導体であっても、同様に使用す
ることことができる。
を10nm以上にすることがｌ3 を十分確保し光励起電子発
生を抑える点から望まし。また半導体層はシリコン以外
のIV族半導体、化合物半導体であっても、同様に使用す
ることことができる。
【００２１】さらに、チャネル保護層はSiOx,SiNx また
はこれらの積層膜などの絶縁材料を用い、その目的から
100 〜300nm 程度の膜厚が望ましい。薄膜半導体素子の
素子構造は、逆スタガ構造に限られるものではなく、ゲ
ート電極をマスクにして裏面露光法でソース・ドレイン
領域の形成される構造であれば良い。
はこれらの積層膜などの絶縁材料を用い、その目的から
100 〜300nm 程度の膜厚が望ましい。薄膜半導体素子の
素子構造は、逆スタガ構造に限られるものではなく、ゲ
ート電極をマスクにして裏面露光法でソース・ドレイン
領域の形成される構造であれば良い。
【００２２】
【発明の効果】本発明により、チャネル保護膜、ソース
・ドレイン領域を自己整合的に作成する第１の特徴とさ
らにソース・ドレイン電極とゲート電極との重なり領域
を設ける第２の特徴とを遮光膜のない一般的な構造から
のパターン変更のみで達成することができ製造工程を複
雑化するものではなく、しかもこの構造によって光リー
ク電流の低い素子構造を提供することができる。
・ドレイン領域を自己整合的に作成する第１の特徴とさ
らにソース・ドレイン電極とゲート電極との重なり領域
を設ける第２の特徴とを遮光膜のない一般的な構造から
のパターン変更のみで達成することができ製造工程を複
雑化するものではなく、しかもこの構造によって光リー
ク電流の低い素子構造を提供することができる。
【図１】本発明の実施例の製造工程順の断面図
【図２】本発明の実施例を説明する図
【図３】本発明の実施例を説明する図
【図４】従来例の素子構造の断面図
１… ガラス基板 ２… ゲート絶縁膜 ３2 …ソース・ドレイン領域 ４… チャネル保護膜 ６… ゲート電極 ７… ソース・ドレイン電極
Claims (1)
- 【請求項１】絶縁性基板と、この絶縁性基板上に形成さ
れたゲート電極と、このゲート電極上に形成され膜厚４
８ｎｍ以下の半導体層と、この半導体層上に形成された
ゲート絶縁膜と、このゲート絶縁膜上に形成されたチャ
ネル保護層と、このチャネル保護層に重なることなく両
側に隣接して形成され且つ前記ゲート電極と重なるソー
ス・ドレイン電極とを具備することを特徴とする薄膜半
導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4296594A JPH07254710A (ja) | 1994-03-15 | 1994-03-15 | 薄膜半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4296594A JPH07254710A (ja) | 1994-03-15 | 1994-03-15 | 薄膜半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07254710A true JPH07254710A (ja) | 1995-10-03 |
Family
ID=12650757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4296594A Pending JPH07254710A (ja) | 1994-03-15 | 1994-03-15 | 薄膜半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07254710A (ja) |
-
1994
- 1994-03-15 JP JP4296594A patent/JPH07254710A/ja active Pending
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