JPH07249736A - 半導体アセンブリ - Google Patents
半導体アセンブリInfo
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- JPH07249736A JPH07249736A JP6283634A JP28363494A JPH07249736A JP H07249736 A JPH07249736 A JP H07249736A JP 6283634 A JP6283634 A JP 6283634A JP 28363494 A JP28363494 A JP 28363494A JP H07249736 A JPH07249736 A JP H07249736A
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- semiconductor
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 製造原価を押えながら、全体の容量を可及的
に押えることのできる三次元集積回路パッケージのため
の半導体アセンブリを提供すること。 【構成】 少なくとも半導体アセンブリ１１０の一側に
形成され複数個のリード１１１が露出される複数個のエ
ッジリセス部１１４を備える半導体アセンブリの複数個
が三次元集積回路パッケージを構成するとき、ある半導
体アセンブリのエッジリセス部がその上方に位置した半
導体アセンブリの複数個のリード１１１を、電気的接続
のために受容する構成。さらに、半導体アセンブリ１１
０はその上下面に上部，下部リセス部１１２，１１３を
備え、半導体アセンブリの１個の上部リセス部１１２と
該半導体アセンブリの上方に位置する半導体アセンブリ
の下部リセス部１１３とで、ヒートシンク１２１あるい
はキャパシタプレートを受容するための空間を形成する
構成。
に押えることのできる三次元集積回路パッケージのため
の半導体アセンブリを提供すること。 【構成】 少なくとも半導体アセンブリ１１０の一側に
形成され複数個のリード１１１が露出される複数個のエ
ッジリセス部１１４を備える半導体アセンブリの複数個
が三次元集積回路パッケージを構成するとき、ある半導
体アセンブリのエッジリセス部がその上方に位置した半
導体アセンブリの複数個のリード１１１を、電気的接続
のために受容する構成。さらに、半導体アセンブリ１１
０はその上下面に上部，下部リセス部１１２，１１３を
備え、半導体アセンブリの１個の上部リセス部１１２と
該半導体アセンブリの上方に位置する半導体アセンブリ
の下部リセス部１１３とで、ヒートシンク１２１あるい
はキャパシタプレートを受容するための空間を形成する
構成。
Description
【０００１】
【産業上の利用分野】この発明は、積層され得る半導体
アセンブリに関し、さらに詳しくは積層形モジュール構
造に適用され得、またヒートシンクないしキャパシタ板
の搭載が可能な半導体アセンブリに関する。
アセンブリに関し、さらに詳しくは積層形モジュール構
造に適用され得、またヒートシンクないしキャパシタ板
の搭載が可能な半導体アセンブリに関する。
【０００２】
【従来の技術】現在まで絶え間なく開発されている３−
Ｄパッケージ（Three-Dimensional Package ）は、電子
機器が大容量化，高速化及び小型化される趨勢のなかで
進行されており、今後、有効適切に常用されることが予
想されるパッケージタイプ中の一つである。
Ｄパッケージ（Three-Dimensional Package ）は、電子
機器が大容量化，高速化及び小型化される趨勢のなかで
進行されており、今後、有効適切に常用されることが予
想されるパッケージタイプ中の一つである。
【０００３】前記３−Ｄパッケージは、大まかに、半導
体チップ積層形，半導体パッケージ積層形，マルチチッ
プモジュール積層形，ウェーハ状態ＫＧＤダイ積層形の
４種の形態に分類することができる。
体チップ積層形，半導体パッケージ積層形，マルチチッ
プモジュール積層形，ウェーハ状態ＫＧＤダイ積層形の
４種の形態に分類することができる。
【０００４】このように分類される３−Ｄパッケージを
製造する大部分の会社は、前記半導体チップ積層形ある
いは半導体パッケージ積層形を提供している。これの中
で半導体チップ積層形は、小型化，大容量化及び高速化
を実現することができるが、低い収率，高いコスト，開
発期間の長期化などの問題点がある。
製造する大部分の会社は、前記半導体チップ積層形ある
いは半導体パッケージ積層形を提供している。これの中
で半導体チップ積層形は、小型化，大容量化及び高速化
を実現することができるが、低い収率，高いコスト，開
発期間の長期化などの問題点がある。
【０００５】また、半導体パッケージ積層形は、半導体
チップ積層形と比べて優れた効果があるが、一般的な２
−Ｄパッケージと比べ次のような短所がある。
チップ積層形と比べて優れた効果があるが、一般的な２
−Ｄパッケージと比べ次のような短所がある。
【０００６】まず、第１に、垂直連結による問題点であ
るが、積層を行うために、既存の半導体パッケージ工程
後、その他の多くの工程を追加しなければならない。
るが、積層を行うために、既存の半導体パッケージ工程
後、その他の多くの工程を追加しなければならない。
【０００７】第２に、素子動作のときの熱放出による問
題点であるが、熱放出を容易にするために一つのパッケ
ージに別の工程を通じてヒートシンクを装着するとか、
熱放出のための別の冷却装置を搭載することができる方
案を採用しなければならない。このため、パッケージの
容積が増加して高密度の実装が不可能であり、また、熱
放出手段を搭載することにより追加費用を負担しなけれ
ばならないという問題点がある。
題点であるが、熱放出を容易にするために一つのパッケ
ージに別の工程を通じてヒートシンクを装着するとか、
熱放出のための別の冷却装置を搭載することができる方
案を採用しなければならない。このため、パッケージの
容積が増加して高密度の実装が不可能であり、また、熱
放出手段を搭載することにより追加費用を負担しなけれ
ばならないという問題点がある。
【０００８】図１７乃至図１９は、前述された従来技術
に対する実施例を詳細に示すものである。図１７は、従
来の積層形半導体パッケージの一実施例を示すもので、
Ｓｔａｋｔｅｋ社製の「専有の工程を用いた３−Ｄメモ
リ装置」断面図である。
に対する実施例を詳細に示すものである。図１７は、従
来の積層形半導体パッケージの一実施例を示すもので、
Ｓｔａｋｔｅｋ社製の「専有の工程を用いた３−Ｄメモ
リ装置」断面図である。
【０００９】図１７を参照すれば、前記積層形半導体パ
ッケージは、先ずパッケージ体１１を４層の構造に積層
した後、前記パッケージ体１１の外部へ突出されたリー
ド１２をコネクタ１３により電気的に接続する。次の素
子の動作のとき、熱放出が容易になるよう前記パッケー
ジ体１１の上下面に金属フォイルが薄板で積層される
か、あるいは図１７に示したように積層されたパッケー
ジ体１１を完全に包みかくすグラウンドヒートシンク１
４が形成される。
ッケージは、先ずパッケージ体１１を４層の構造に積層
した後、前記パッケージ体１１の外部へ突出されたリー
ド１２をコネクタ１３により電気的に接続する。次の素
子の動作のとき、熱放出が容易になるよう前記パッケー
ジ体１１の上下面に金属フォイルが薄板で積層される
か、あるいは図１７に示したように積層されたパッケー
ジ体１１を完全に包みかくすグラウンドヒートシンク１
４が形成される。
【００１０】しかし、このような、積層形半導体パッケ
ージにおいては、熱放出のためにパッケージ体１１の上
下面に金属フォイルを薄板で積層するとかダイパッド領
域を拡張させて上面へ突出させなければならないので、
従来の半導体パッケージ工程と比べて非常に複雑となる
短所がある。
ージにおいては、熱放出のためにパッケージ体１１の上
下面に金属フォイルを薄板で積層するとかダイパッド領
域を拡張させて上面へ突出させなければならないので、
従来の半導体パッケージ工程と比べて非常に複雑となる
短所がある。
【００１１】また、前記半導体パッケージ体１１を垂直
に連結するためにキャリヤの役割をはたすコアを接続す
る必要があるなど、新しい構造物を製作しなければなら
ず、既存のパッケージ製造装備をそのまま適用できず、
量産性にも問題点がある。
に連結するためにキャリヤの役割をはたすコアを接続す
る必要があるなど、新しい構造物を製作しなければなら
ず、既存のパッケージ製造装備をそのまま適用できず、
量産性にも問題点がある。
【００１２】図１８（ａ）及び図１８（ｂ）は、従来の
積層形半導体パッケージの他の実施例を示す断面図であ
り、米国特許公報第5,105,261 号公報に開示された技術
内容である。この積層形半導体パッケージは、先ずパッ
ケージ体２１から外部へ突出された両方向性リード２２
をカモメ翼(Gull-Wing) 形状に折曲形成する。
積層形半導体パッケージの他の実施例を示す断面図であ
り、米国特許公報第5,105,261 号公報に開示された技術
内容である。この積層形半導体パッケージは、先ずパッ
ケージ体２１から外部へ突出された両方向性リード２２
をカモメ翼(Gull-Wing) 形状に折曲形成する。
【００１３】次に、図１８（ａ）に示すように、上記の
ように準備された半導体パッケージを、ピンホール２６
を有する二枚のＰＣＢ２３の両面に挿入して実装する。
このとき、図１８（ｂ）に示すように、パッケージ体２
１の外部へ突出されたカモメ翼形状の両方向性外部リー
ド２２は、ろう２４によりＰＣＢ２３上に半田付けされ
る。この半田付けの後、ＰＣＢ２３の端部に“ｈ”字形
状の連結用ソケット２５を挿入することにより、積層形
半導体パッケージの組立てが完了する。
ように準備された半導体パッケージを、ピンホール２６
を有する二枚のＰＣＢ２３の両面に挿入して実装する。
このとき、図１８（ｂ）に示すように、パッケージ体２
１の外部へ突出されたカモメ翼形状の両方向性外部リー
ド２２は、ろう２４によりＰＣＢ２３上に半田付けされ
る。この半田付けの後、ＰＣＢ２３の端部に“ｈ”字形
状の連結用ソケット２５を挿入することにより、積層形
半導体パッケージの組立てが完了する。
【００１４】しかし、このような構造の積層形半導体パ
ッケージは、実装高さが高まり、実装密度を向上するこ
とが難しく、また熱放出が容易でない。また、リードピ
ッチの制限によって積層される得るパッケージの個数に
限界があり、パッケージとＰＣＢが垂直に接触される領
域で接着力が落ちて構造が脆弱な問題点がある。
ッケージは、実装高さが高まり、実装密度を向上するこ
とが難しく、また熱放出が容易でない。また、リードピ
ッチの制限によって積層される得るパッケージの個数に
限界があり、パッケージとＰＣＢが垂直に接触される領
域で接着力が落ちて構造が脆弱な問題点がある。
【００１５】図１９は、従来の積層形半導体パッケージ
の別の実施例を示す斜視図であり、ＲＴＢ’Ｓ社製品の
ＳＳＩＭ（シングルインラインメモリモジュール）に関
するものである。この図１９に示すように、前記積層形
半導体パッケージは、先ずパッケージ体３１から水平に
外部へ突出された多数個のリード３２にピンホールが形
成された半導体パッケージを準備する。
の別の実施例を示す斜視図であり、ＲＴＢ’Ｓ社製品の
ＳＳＩＭ（シングルインラインメモリモジュール）に関
するものである。この図１９に示すように、前記積層形
半導体パッケージは、先ずパッケージ体３１から水平に
外部へ突出された多数個のリード３２にピンホールが形
成された半導体パッケージを準備する。
【００１６】次に、このように準備された半導体パッケ
ージを順次に積層し、上板３３と下板３４をかぶせた
後、下部から上部へリード３２のピンホールにピン３５
をそれぞれ挿入して前記リード３２を固定することによ
り、パッケージの積層が完了される。このとき、前記下
板３４には、リード３２のピンホールと同一線上で垂直
貫通するようにピンホールが形成されており、上板３３
はピン３５の所定の深さだけを占有できるように溝が形
成されている。従って、前記下板３４の下部へ突出され
たピン３５の端３６はＰＣＢ（図示せず）上に実装され
る。
ージを順次に積層し、上板３３と下板３４をかぶせた
後、下部から上部へリード３２のピンホールにピン３５
をそれぞれ挿入して前記リード３２を固定することによ
り、パッケージの積層が完了される。このとき、前記下
板３４には、リード３２のピンホールと同一線上で垂直
貫通するようにピンホールが形成されており、上板３３
はピン３５の所定の深さだけを占有できるように溝が形
成されている。従って、前記下板３４の下部へ突出され
たピン３５の端３６はＰＣＢ（図示せず）上に実装され
る。
【００１７】このように、積層された半導体パッケージ
は、外部リード３２の垂直コネクタとして棒形状のピン
３５を挿入採用したが、前記外部リード３２が微細ピッ
チ化されるほど外部リード３２に挿入されるピン３５の
厚さが薄くなってＰＣＢ上にピンタイプの実装を行うこ
とが難しい。
は、外部リード３２の垂直コネクタとして棒形状のピン
３５を挿入採用したが、前記外部リード３２が微細ピッ
チ化されるほど外部リード３２に挿入されるピン３５の
厚さが薄くなってＰＣＢ上にピンタイプの実装を行うこ
とが難しい。
【００１８】従って、前記又他の外部リード３６をＰＣ
Ｂ上に実装するためには、ソケットを使用しなければな
らない短所があり、又、外部リード３２にピン３５を挿
入する構造であるので、前記外部リード３２の幅が狭く
なって積層に限界がある。
Ｂ上に実装するためには、ソケットを使用しなければな
らない短所があり、又、外部リード３２にピン３５を挿
入する構造であるので、前記外部リード３２の幅が狭く
なって積層に限界がある。
【００１９】
【発明が解決しようとする課題】従って、この発明の目
的は、製造原価を押えながら、全体の容量を可及的に押
えることのできる三次元集積回路パッケージのための半
導体アセンブリを提供することにある。
的は、製造原価を押えながら、全体の容量を可及的に押
えることのできる三次元集積回路パッケージのための半
導体アセンブリを提供することにある。
【００２０】この発明の他の目的は、高密度の三次元集
積回路パッケージに適合する半導体アセンブリを提供す
ることにある。
積回路パッケージに適合する半導体アセンブリを提供す
ることにある。
【００２１】この発明のまた別の目的は、別の追加工程
を使わずとも高密度の三次元集積回路パッケージが具現
できる半導体アセンブリを提供することにある。
を使わずとも高密度の三次元集積回路パッケージが具現
できる半導体アセンブリを提供することにある。
【００２２】この発明の他の目的は、信頼性のある三次
元集積回路パッケージに適合する半導体アセンブリを提
供することにある。
元集積回路パッケージに適合する半導体アセンブリを提
供することにある。
【００２３】この発明の他の目的は、種々の形態で信頼
性のある三次元集積回路パッケージが具現できる半導体
アセンブリを提供することにある。
性のある三次元集積回路パッケージが具現できる半導体
アセンブリを提供することにある。
【００２４】この発明の他の目的は、高い収率の半導体
アセンブリを用いて信頼性のある三次元集積回路パッケ
ージを提供することにある。
アセンブリを用いて信頼性のある三次元集積回路パッケ
ージを提供することにある。
【００２５】この発明の他の目的は、製造原価が節減で
きる高密度の三次元集積回路パッケージを提供すること
にある。
きる高密度の三次元集積回路パッケージを提供すること
にある。
【００２６】この発明のまた他の目的は、製造原価を節
減でき信頼性のある三次元集積回路パッケージを製造す
る方法を提供することにある。
減でき信頼性のある三次元集積回路パッケージを製造す
る方法を提供することにある。
【００２７】
【課題を解決するための手段】前記目的を達成するため
にこの発明においては、複数個のリードを持つ半導体ア
センブリにおいて、半導体アセンブリの少なくとも一側
に形成され前記複数個のリードが露出される複数個のポ
ケットを備えることを特徴とする。これらのポケット
は、前記半導体アセンブリの複数個が集積回路パッケー
ジを構成するとき、電気的接続のために上方に位置した
半導体アセンブリの複数個のリードを各々受容すること
ができる。
にこの発明においては、複数個のリードを持つ半導体ア
センブリにおいて、半導体アセンブリの少なくとも一側
に形成され前記複数個のリードが露出される複数個のポ
ケットを備えることを特徴とする。これらのポケット
は、前記半導体アセンブリの複数個が集積回路パッケー
ジを構成するとき、電気的接続のために上方に位置した
半導体アセンブリの複数個のリードを各々受容すること
ができる。
【００２８】また、別の複数個のリードを持つ半導体ア
センブリにおいては、半導体アセンブリの側辺に沿って
延設され前記複数個のリードが露出される少なくとも一
つのエッジリセス部を備えることを特徴とする。このエ
ッジリセス部は、前記半導体アセンブリの複数個が三次
元集積回路パッケージを構成するとき、電気的接続のた
めに上方に位置した半導体アセンブリの複数個のリード
を受容することができる。
センブリにおいては、半導体アセンブリの側辺に沿って
延設され前記複数個のリードが露出される少なくとも一
つのエッジリセス部を備えることを特徴とする。このエ
ッジリセス部は、前記半導体アセンブリの複数個が三次
元集積回路パッケージを構成するとき、電気的接続のた
めに上方に位置した半導体アセンブリの複数個のリード
を受容することができる。
【００２９】また、別の複数個のリードを持つ半導体ア
センブリにおいては、半導体アセンブリの少なくとも一
側に沿って延設され前記複数個のリードの上部表面が露
出されているエッジリセス部と、前記半導体アセンブリ
の上面に設けられる上部リセス部と、前記半導体アセン
ブリの下面に設けられる下部リセス部とを備えることを
特徴とする。ここで、前記半導体アセンブリの複数個が
三次元集積回路パッケージを構成するとき、ある半導体
アセンブリのエッジリセス部は、該半導体アセンブリの
上方に位置した半導体アセンブリの複数個のリードを電
気的接続のために受容できる。また、前記半導体アセン
ブリの複数個が三次元集積回路パッケージを構成すると
き、前記半導体アセンブリの１個の上部リセス部と該半
導体アセンブリの上方に位置する半導体アセンブリの下
部リセス部とで、ヒートシンクあるいはキャパシタプレ
ートを受容するための空間を形成することができる。こ
のキャパシタプレートは、接続リードと、該接続リード
を通じて電源電圧と接地電圧とに各々接続される２つの
導電性のフォイルホイルシートと、該２つのフォイルシ
ート間に介在される絶縁プレートと、を備え、前記半導
体アセンブリは、前記キャパシタプレートの接続リード
を受容するとともに前記上部及び下部リセス部と各々連
通するトレイスを備えることが望ましい。
センブリにおいては、半導体アセンブリの少なくとも一
側に沿って延設され前記複数個のリードの上部表面が露
出されているエッジリセス部と、前記半導体アセンブリ
の上面に設けられる上部リセス部と、前記半導体アセン
ブリの下面に設けられる下部リセス部とを備えることを
特徴とする。ここで、前記半導体アセンブリの複数個が
三次元集積回路パッケージを構成するとき、ある半導体
アセンブリのエッジリセス部は、該半導体アセンブリの
上方に位置した半導体アセンブリの複数個のリードを電
気的接続のために受容できる。また、前記半導体アセン
ブリの複数個が三次元集積回路パッケージを構成すると
き、前記半導体アセンブリの１個の上部リセス部と該半
導体アセンブリの上方に位置する半導体アセンブリの下
部リセス部とで、ヒートシンクあるいはキャパシタプレ
ートを受容するための空間を形成することができる。こ
のキャパシタプレートは、接続リードと、該接続リード
を通じて電源電圧と接地電圧とに各々接続される２つの
導電性のフォイルホイルシートと、該２つのフォイルシ
ート間に介在される絶縁プレートと、を備え、前記半導
体アセンブリは、前記キャパシタプレートの接続リード
を受容するとともに前記上部及び下部リセス部と各々連
通するトレイスを備えることが望ましい。
【００３０】また、この発明に係る三次元集積回路パッ
ケージにおいては、少なくとも一側に沿って延設されて
複数個のリードが露出されているエッジリセス部を有す
る複数個の集積回路内臓アセンブリと、少なくとも一側
に沿って延設されて複数個のリードを受容するエッジリ
セス部を有するとともに少なとも一つのキャパシタを内
臓するキャパシタ内臓アセンブリと、を備えることを特
徴とする。ここで、前記キャパシタ内臓アセンブリは、
接地電圧レベルを持つ第１ダイパッドと、少なくとも一
つのボンディングワイヤとリードを介して電源電圧に電
気的に接続された第２ダイパッドと、これら第１，第２
ダイパッド間に並列に接続された複数個のキャパシタ要
素とを備えることができる。
ケージにおいては、少なくとも一側に沿って延設されて
複数個のリードが露出されているエッジリセス部を有す
る複数個の集積回路内臓アセンブリと、少なくとも一側
に沿って延設されて複数個のリードを受容するエッジリ
セス部を有するとともに少なとも一つのキャパシタを内
臓するキャパシタ内臓アセンブリと、を備えることを特
徴とする。ここで、前記キャパシタ内臓アセンブリは、
接地電圧レベルを持つ第１ダイパッドと、少なくとも一
つのボンディングワイヤとリードを介して電源電圧に電
気的に接続された第２ダイパッドと、これら第１，第２
ダイパッド間に並列に接続された複数個のキャパシタ要
素とを備えることができる。
【００３１】
【作用】前記ポケットないし前記エッジリセス部は、リ
ードが露出されるように構成されており、アセンブリが
三次元集積回路パッケージを構成するとき上方に位置す
るアセンブリに属するリードを各々受容して電気的な内
部接続を遂行できるため、追加工程を行わずとも全体の
容量を可及的に押さえながら信頼性良好に積層できる。
ードが露出されるように構成されており、アセンブリが
三次元集積回路パッケージを構成するとき上方に位置す
るアセンブリに属するリードを各々受容して電気的な内
部接続を遂行できるため、追加工程を行わずとも全体の
容量を可及的に押さえながら信頼性良好に積層できる。
【００３２】
【実施例】以下、添付した図面を参照してこの発明によ
る積層半導体パッケージに対する望ましい実施例を詳細
に説明する。なお、「モジュール」という語は、「三次
元構造集積回路パッケージ」を意味する。
る積層半導体パッケージに対する望ましい実施例を詳細
に説明する。なお、「モジュール」という語は、「三次
元構造集積回路パッケージ」を意味する。
【００３３】図１は、この発明による半導体アセンブリ
の第１実施例を示す斜視図で、デュアルタイプパッケー
ジに関するものである。
の第１実施例を示す斜視図で、デュアルタイプパッケー
ジに関するものである。
【００３４】図１に示すように、前記半導体アセンブリ
のアセンブリ体４１の複数のリード４３はＳＯＪタイプ
としてＪ形状に折曲されており、その上面が露出されリ
ード領域４２を形成している。すなわち、アセンブリ体
４１においては、リード４３の一端にあるリード領域４
２の３方から垂直上方に面が形成され、このようにして
長方体形状のポケット４４が形成されている。リード領
域４２及びポケット４４は、アセンブリ体４１の互いに
対向する２側に同じ方向に沿って水平方向に並んで形成
されている。
のアセンブリ体４１の複数のリード４３はＳＯＪタイプ
としてＪ形状に折曲されており、その上面が露出されリ
ード領域４２を形成している。すなわち、アセンブリ体
４１においては、リード４３の一端にあるリード領域４
２の３方から垂直上方に面が形成され、このようにして
長方体形状のポケット４４が形成されている。リード領
域４２及びポケット４４は、アセンブリ体４１の互いに
対向する２側に同じ方向に沿って水平方向に並んで形成
されている。
【００３５】なお、図１ではデュアルタイプのパッケー
ジを示しているが、Ｊ形状のリード４３は、ＱＦＰ構造
に適用されるときには、クワッド(quad)タイプのような
他の形状に変えられることもできる。また、クワッドタ
イプパッケージに適用される際には、前記ポケット４４
は、アセンブリ体４１の４方側に配設されることもでき
る。結果的に、前記リード領域４２を露出させるポケッ
ト４４は、同一な形態のアセンブリ体（パッケージ）４
１を３−Ｄ形態に積層するための凹溝の役割をする。
ジを示しているが、Ｊ形状のリード４３は、ＱＦＰ構造
に適用されるときには、クワッド(quad)タイプのような
他の形状に変えられることもできる。また、クワッドタ
イプパッケージに適用される際には、前記ポケット４４
は、アセンブリ体４１の４方側に配設されることもでき
る。結果的に、前記リード領域４２を露出させるポケッ
ト４４は、同一な形態のアセンブリ体（パッケージ）４
１を３−Ｄ形態に積層するための凹溝の役割をする。
【００３６】図２は、図１に示したアセンブリ体４個が
ＰＣＢ５７上に積層されてモジュールを形成する状態を
示す。
ＰＣＢ５７上に積層されてモジュールを形成する状態を
示す。
【００３７】アセンブリ体４１内にはリード４３がボン
ディングワイヤ５４を介して集積回路チップ５２の対応
するパッドに接続されている。集積回路チップ５２はダ
イパッド５１上に設置されている。あるアセンブリ体４
１のＪ形状のリード４３は、そのアセンブリ体４１の下
方に位置するアセンブリ体４１のポケット４４に受容さ
れた後、公知のろうリフロー工程により接着固定され
る。この接着の際、ポケット４４に対して、各上下に位
置するアセンブリ体４１間の確実な電気的接続を保障す
るために、整合ジグが用いられ、支持のための構造的安
定性を提供する。リード４３の折曲された部分の垂直方
向の高さは、積層されるアセンブリ体４１の構造状態と
関連してベンディング機具等により調整できる。例え
ば、ＳＯＪ形態のパッケージ構造を積層する場合、スタ
ンドオフを除いたアセンブリ体４１の高さが３ｍｍであ
る時、ポケット４４のＪ形状のリード４３の剰余長さは
０．７ｍｍになる。そして、半導体アセンブリ（パッケ
ージ）を上下に積層の時、Ｊ形状のリード４３の下面と
リード領域４２の上面とが互いに向き合う間隔は、１ｍ
ｍ程取れるようになるが、Ｊ形状のリード４３の長さを
１ｍｍ程度長くして成形される位置を下へ適切に調整す
ればよい。
ディングワイヤ５４を介して集積回路チップ５２の対応
するパッドに接続されている。集積回路チップ５２はダ
イパッド５１上に設置されている。あるアセンブリ体４
１のＪ形状のリード４３は、そのアセンブリ体４１の下
方に位置するアセンブリ体４１のポケット４４に受容さ
れた後、公知のろうリフロー工程により接着固定され
る。この接着の際、ポケット４４に対して、各上下に位
置するアセンブリ体４１間の確実な電気的接続を保障す
るために、整合ジグが用いられ、支持のための構造的安
定性を提供する。リード４３の折曲された部分の垂直方
向の高さは、積層されるアセンブリ体４１の構造状態と
関連してベンディング機具等により調整できる。例え
ば、ＳＯＪ形態のパッケージ構造を積層する場合、スタ
ンドオフを除いたアセンブリ体４１の高さが３ｍｍであ
る時、ポケット４４のＪ形状のリード４３の剰余長さは
０．７ｍｍになる。そして、半導体アセンブリ（パッケ
ージ）を上下に積層の時、Ｊ形状のリード４３の下面と
リード領域４２の上面とが互いに向き合う間隔は、１ｍ
ｍ程取れるようになるが、Ｊ形状のリード４３の長さを
１ｍｍ程度長くして成形される位置を下へ適切に調整す
ればよい。
【００３８】また、ＴＳＯＪ(Thin and Small Out-line
J-bent)パッケージの場合には、成形されるＪ形状のリ
ードのスタンドオフがアセンブリ体（パッケージ）の厚
さより厚いため、リードの長さを減らして成形される位
置を上の方へ調整すればよい。
J-bent)パッケージの場合には、成形されるＪ形状のリ
ードのスタンドオフがアセンブリ体（パッケージ）の厚
さより厚いため、リードの長さを減らして成形される位
置を上の方へ調整すればよい。
【００３９】図３は、この発明による半導体アセンブリ
の第２実施例を示す斜視図である。図３に示したアセン
ブリ体６１は、ＴＳＯＪパッケージに有用なものとし
て、アセンブリ体（パッケージ体）６１のリード６３の
上方に位置するリード領域６２の上面に隣接したリード
が完全に露出されるように、エッジリセス部６４がリー
ド領域６２の両側に形成されている。
の第２実施例を示す斜視図である。図３に示したアセン
ブリ体６１は、ＴＳＯＪパッケージに有用なものとし
て、アセンブリ体（パッケージ体）６１のリード６３の
上方に位置するリード領域６２の上面に隣接したリード
が完全に露出されるように、エッジリセス部６４がリー
ド領域６２の両側に形成されている。
【００４０】図３に示した構造は、デュアルインライン
パッケージ形となっているが、クワッドタイプパッケー
ジに適用する際には、エッジリセス部６４はアセンブリ
体６１の４側（４辺）に位置させることができる。この
ような構造は図１に示したアセンブリ体４１よりさらに
小さいリード間のピッチを有するアセンブリに有利であ
る。
パッケージ形となっているが、クワッドタイプパッケー
ジに適用する際には、エッジリセス部６４はアセンブリ
体６１の４側（４辺）に位置させることができる。この
ような構造は図１に示したアセンブリ体４１よりさらに
小さいリード間のピッチを有するアセンブリに有利であ
る。
【００４１】図４には、図３に示したアセンブリ体４つ
が、ＰＣＢ（図示せず）上に積層されてモジュールを形
成する状態を示している。あるアセンブリ体６１のリー
ド６３のＪ形状部分がそのアセンブリ体６１の下方に位
置するアセンブリ体６１の対応するエッジリセス部６４
内に受容され、Ｊ形状部分の下部が公知のろうリフロー
工程によりエッジリセス部６４に置かれているリード６
３の露出された表面、すなわちリード領域６２に接着さ
れることにより、上下アセンブリ体６１間の電気的接続
が完了される。
が、ＰＣＢ（図示せず）上に積層されてモジュールを形
成する状態を示している。あるアセンブリ体６１のリー
ド６３のＪ形状部分がそのアセンブリ体６１の下方に位
置するアセンブリ体６１の対応するエッジリセス部６４
内に受容され、Ｊ形状部分の下部が公知のろうリフロー
工程によりエッジリセス部６４に置かれているリード６
３の露出された表面、すなわちリード領域６２に接着さ
れることにより、上下アセンブリ体６１間の電気的接続
が完了される。
【００４２】図５は、この発明の第３実施例に係る積層
用の形態をとった半導体アセンブリ９４を示す断面図で
ある。この図５に示すように、この実施例においては、
ダイパッド９１に実装される集積回路チップ９２のサイ
ズが大きい場合に適用されるものとして、リード９５が
ダウンボンディング方法により集積回路チップ９２と接
続される。すなわち、前記半導体アセンブリ９４におい
ては、ダイパッド９１の下面に集積回路チップ９２が接
着され、前記半導体チップ９２のボンディングパッドと
内部リード９３がダウンボンディングされ、電気的接続
が完了した状態で、エポキシモールディング体でモール
ディングしてアセンブリ体（パッケージ体）９６を形成
している。前記リード９５の上面は、完全に露出されて
エッジリセス部９７を形成している。
用の形態をとった半導体アセンブリ９４を示す断面図で
ある。この図５に示すように、この実施例においては、
ダイパッド９１に実装される集積回路チップ９２のサイ
ズが大きい場合に適用されるものとして、リード９５が
ダウンボンディング方法により集積回路チップ９２と接
続される。すなわち、前記半導体アセンブリ９４におい
ては、ダイパッド９１の下面に集積回路チップ９２が接
着され、前記半導体チップ９２のボンディングパッドと
内部リード９３がダウンボンディングされ、電気的接続
が完了した状態で、エポキシモールディング体でモール
ディングしてアセンブリ体（パッケージ体）９６を形成
している。前記リード９５の上面は、完全に露出されて
エッジリセス部９７を形成している。
【００４３】図６は、図５に示した半導体アセンブリ９
４を適用して３層構造に積層したモジュール（半導体装
置）の断面図であり、図４を用いて説明した積層方法と
同様な構造で半導体アセンブリ９４がエッジリセス部９
７に垂直実装されて積層された状態を示すものである。
４を適用して３層構造に積層したモジュール（半導体装
置）の断面図であり、図４を用いて説明した積層方法と
同様な構造で半導体アセンブリ９４がエッジリセス部９
７に垂直実装されて積層された状態を示すものである。
【００４４】図７は、半導体アセンブリのアセンブリ体
１１０上下面にヒートシンクを搭載する構造を示す。こ
の図７に示すように、この実施例におけるアセンブリ体
１１０は、図１または図３に示した半導体アセンブリの
基本構造を基本的に適用しているが、アセンブリ体１１
０の上面及び下面にそれぞれ上部及び下部リセス部１１
２及び１１３を備えるとともに、上記第２，第３実施例
のエッジリセス部６４，９７に対応する部位に、エッジ
リセス部１１４を有する。このエッジリセス部１１４に
おけるリード１１１は、破線で示したように、それ自体
の厚みと同等の深さでモールディングコンパウンドのな
かに埋まっていて、各々の上部表面は露出されている。
１１０上下面にヒートシンクを搭載する構造を示す。こ
の図７に示すように、この実施例におけるアセンブリ体
１１０は、図１または図３に示した半導体アセンブリの
基本構造を基本的に適用しているが、アセンブリ体１１
０の上面及び下面にそれぞれ上部及び下部リセス部１１
２及び１１３を備えるとともに、上記第２，第３実施例
のエッジリセス部６４，９７に対応する部位に、エッジ
リセス部１１４を有する。このエッジリセス部１１４に
おけるリード１１１は、破線で示したように、それ自体
の厚みと同等の深さでモールディングコンパウンドのな
かに埋まっていて、各々の上部表面は露出されている。
【００４５】上部，下部リセス部１１２，１１３は図７
で示す横方向で同一の幅を有し、図８（ａ）または図８
（ｂ）に示すヒートシンク１２１または１２２が、図９
または図１０に示されるように上部，下部リセス部１１
２，１１３により形成される空間１２４のなかに受容さ
れる。ヒートシンク１２１，１２２の形状は積層時に形
成される空間１２４の幾何構造と、ヒートシンク１２
１，１２２自体の熱放出機能の効率性により変形され
る。また、ヒートシンク１２１，１２２の厚さはアセン
ブリ体の厚さによる。前記ＳＯＪタイプのアセンブリの
厚さが厚い時は、それに伴ってヒートシンク１２１，１
２２の厚さが厚くなり、ＴＳＯＪタイプパッケージの場
合にも積層時のアセンブリ体を形成するモールドの厚さ
がさらに薄いこともあるからヒートシンクの厚さをさら
に厚くすることができる。例えば、ＴＳＯＪタイプのア
センブリ体を積層するとき、アセンブリ体の上面と下面
を０．１ｍｍの深さでリセスを与える、すなわち、上
部，下部リセス部１１２，１１３の深さを０．１ｍｍに
してモールディングするならば、ヒートシンクの厚さは
約０．２ｍｍ程度になる。
で示す横方向で同一の幅を有し、図８（ａ）または図８
（ｂ）に示すヒートシンク１２１または１２２が、図９
または図１０に示されるように上部，下部リセス部１１
２，１１３により形成される空間１２４のなかに受容さ
れる。ヒートシンク１２１，１２２の形状は積層時に形
成される空間１２４の幾何構造と、ヒートシンク１２
１，１２２自体の熱放出機能の効率性により変形され
る。また、ヒートシンク１２１，１２２の厚さはアセン
ブリ体の厚さによる。前記ＳＯＪタイプのアセンブリの
厚さが厚い時は、それに伴ってヒートシンク１２１，１
２２の厚さが厚くなり、ＴＳＯＪタイプパッケージの場
合にも積層時のアセンブリ体を形成するモールドの厚さ
がさらに薄いこともあるからヒートシンクの厚さをさら
に厚くすることができる。例えば、ＴＳＯＪタイプのア
センブリ体を積層するとき、アセンブリ体の上面と下面
を０．１ｍｍの深さでリセスを与える、すなわち、上
部，下部リセス部１１２，１１３の深さを０．１ｍｍに
してモールディングするならば、ヒートシンクの厚さは
約０．２ｍｍ程度になる。
【００４６】前記上面，下面リセス部１１２，１１３に
対してヒートシンクを取り付ける工程は、アセンブリ体
の積層と同時に行われ、熱伝導性が優秀なエポキシ樹脂
である銀Ａｇエポキシや金属充填材が含有されたエポキ
シを使って容易に取り付けることができる。
対してヒートシンクを取り付ける工程は、アセンブリ体
の積層と同時に行われ、熱伝導性が優秀なエポキシ樹脂
である銀Ａｇエポキシや金属充填材が含有されたエポキ
シを使って容易に取り付けることができる。
【００４７】図１１は、上述したこの発明に係る実施例
のなかの一つを利用して９個の１６Mb ＤＲＡＭ集積回
路１５０〜１５８を積層した場合の電気的接続状態を示
す。
のなかの一つを利用して９個の１６Mb ＤＲＡＭ集積回
路１５０〜１５８を積層した場合の電気的接続状態を示
す。
【００４８】図１１を参照すれば、各ＤＲＡＭ１５０〜
１５８においては、データピンＤＱ０〜ＤＱ３５を除外
した全てのピン、すなわち信号印加ピン（例えば、出力
エネーブル信号ピンＯＥ，アドレスピンＡ０〜Ａ１１，
書込み制御信号ピンＷ，コラムアドレスストローブ信号
ピンＣＡＳ，及び列アドレスストローブ信号ピンＲＡ
Ｓ）は、共通に用いられる。データピンは、モジュール
内に積層される半導体アセンブリの個数に比例する。
１５８においては、データピンＤＱ０〜ＤＱ３５を除外
した全てのピン、すなわち信号印加ピン（例えば、出力
エネーブル信号ピンＯＥ，アドレスピンＡ０〜Ａ１１，
書込み制御信号ピンＷ，コラムアドレスストローブ信号
ピンＣＡＳ，及び列アドレスストローブ信号ピンＲＡ
Ｓ）は、共通に用いられる。データピンは、モジュール
内に積層される半導体アセンブリの個数に比例する。
【００４９】図１２及び図１３は、入出力データの電気
的安定性を保障するためのキャパシタを有する半導体ア
センブリの実施例を示す。
的安定性を保障するためのキャパシタを有する半導体ア
センブリの実施例を示す。
【００５０】キャパシタ１６１はダイパッド１６０，１
７０間で並列に接着されている。ダイパッド１６０は接
地電圧板として利用され、ダイパッド１７０は二つの内
部リード１６２を通じて電源電圧端Ｖｃｃに接続され
る。すなわち、Ｖｃｃ電位のダイパッド１７０と内部リ
ード１６２間の電気的接続のためにボンディングワイヤ
１６３がそれらの間に設けられ、ダイパッド１７０とＶ
ｃｃ端子が接続されている。一つのキャパシタの容量が
０．１μＦならば、図１２または図１３に示された４つ
のキャパシタによる総容量は０．４μＦになり、これは
図１１に示された９つのアセンブリ体からなるモジュー
ルに適用できる。
７０間で並列に接着されている。ダイパッド１６０は接
地電圧板として利用され、ダイパッド１７０は二つの内
部リード１６２を通じて電源電圧端Ｖｃｃに接続され
る。すなわち、Ｖｃｃ電位のダイパッド１７０と内部リ
ード１６２間の電気的接続のためにボンディングワイヤ
１６３がそれらの間に設けられ、ダイパッド１７０とＶ
ｃｃ端子が接続されている。一つのキャパシタの容量が
０．１μＦならば、図１２または図１３に示された４つ
のキャパシタによる総容量は０．４μＦになり、これは
図１１に示された９つのアセンブリ体からなるモジュー
ルに適用できる。
【００５１】図１４に示すように、図１３に示したキャ
パシタを含むアセンブリ体１６７がモジュールの最下段
に置かれ、このアセンブリ体１６７より上方へ集積回路
を含むアセンブリ体６１が積層されている。組立て及び
接着方法は前述のようになされる。
パシタを含むアセンブリ体１６７がモジュールの最下段
に置かれ、このアセンブリ体１６７より上方へ集積回路
を含むアセンブリ体６１が積層されている。組立て及び
接着方法は前述のようになされる。
【００５２】図１２または図１３に示されたキャパシタ
を含むアセンブリ体の外部構造は図３及び図４に示され
たアセンブリ体６１の外部構造と同一であるが、共に積
層される集積回路を含むアセンブリ体の形状に合わせて
異なるように形成することもできる。
を含むアセンブリ体の外部構造は図３及び図４に示され
たアセンブリ体６１の外部構造と同一であるが、共に積
層される集積回路を含むアセンブリ体の形状に合わせて
異なるように形成することもできる。
【００５３】この発明においては、図１２及び図１３に
示したキャパシタ１６１を含むアセンブリ体１６７の代
わりに、図１５（ａ）及び図１５（ｂ）に示すようなキ
ャパシタプレート１９５を採用することもできる。
示したキャパシタ１６１を含むアセンブリ体１６７の代
わりに、図１５（ａ）及び図１５（ｂ）に示すようなキ
ャパシタプレート１９５を採用することもできる。
【００５４】図１５（ａ）及び図１５（ｂ）を参照する
と、二つの金属フォイルシート１９１，１９２が絶縁プ
レート１９０の上面と下面にそれぞれ接着されている。
絶縁プレート１９０の上面の金属フォイルシート１９１
はリード１９３を通じて電源電圧Ｖｃｃに接続され、絶
縁プレート１９０の下面の金属フォイルシート１９２は
リード１９４を通じて接地電圧ＧＮＤに接続される。図
１５（ａ）及び図１５（ｂ）に示したキャパシタプレー
ト１９５はモジュールの全体的な高さを増加させないと
ともに集積回路を含むアセンブリ体上あるいはアセンブ
リ体間に搭載されるに適当なものである。
と、二つの金属フォイルシート１９１，１９２が絶縁プ
レート１９０の上面と下面にそれぞれ接着されている。
絶縁プレート１９０の上面の金属フォイルシート１９１
はリード１９３を通じて電源電圧Ｖｃｃに接続され、絶
縁プレート１９０の下面の金属フォイルシート１９２は
リード１９４を通じて接地電圧ＧＮＤに接続される。図
１５（ａ）及び図１５（ｂ）に示したキャパシタプレー
ト１９５はモジュールの全体的な高さを増加させないと
ともに集積回路を含むアセンブリ体上あるいはアセンブ
リ体間に搭載されるに適当なものである。
【００５５】図１６は図１５（ａ）及び図１５（ｂ）に
示したキャパシタプレート１９５が搭載できる集積回路
を含むアセンブリ体２００の構造を示している。この図
１６に示すように、アセンブリ体２００の上面及び下面
にキャパシタプレート１９５のリード１９３，１９４を
受容するための金属のフォイルトレイス(trace) ２０３
を形成したことを除いては、図７に示したアセンブリ体
１１０の構造と同一である。フォイルトレイス２０３の
高さは上部，下部リセス部２０４，２０５の高さと同一
である。キャパシタプレート１９５が搭載されたアセン
ブリ体２００が積層されたとき、キャパシタプレート１
９５はあるアセンブリ体２００の下部リセス部２０５と
そのアセンブリ体２００の下方に位置するアセンブリ体
２００の上部リセス部２０４により形成される空間内に
位置するので、キャパシタプレート１９５によるモジュ
ール全体の体積増加はない。
示したキャパシタプレート１９５が搭載できる集積回路
を含むアセンブリ体２００の構造を示している。この図
１６に示すように、アセンブリ体２００の上面及び下面
にキャパシタプレート１９５のリード１９３，１９４を
受容するための金属のフォイルトレイス(trace) ２０３
を形成したことを除いては、図７に示したアセンブリ体
１１０の構造と同一である。フォイルトレイス２０３の
高さは上部，下部リセス部２０４，２０５の高さと同一
である。キャパシタプレート１９５が搭載されたアセン
ブリ体２００が積層されたとき、キャパシタプレート１
９５はあるアセンブリ体２００の下部リセス部２０５と
そのアセンブリ体２００の下方に位置するアセンブリ体
２００の上部リセス部２０４により形成される空間内に
位置するので、キャパシタプレート１９５によるモジュ
ール全体の体積増加はない。
【００５６】以上説明した実施例は本発明のいくつかの
例に過ぎず、当業者にとっては、この発明の技術的思想
より逸脱しない限りで本実施例に局限されず、多様な変
態、変更が可能であることはいうまでもない。
例に過ぎず、当業者にとっては、この発明の技術的思想
より逸脱しない限りで本実施例に局限されず、多様な変
態、変更が可能であることはいうまでもない。
【００５７】
【発明の効果】従って、この発明による積層用の半導体
アセンブリ（パッケージ）により積層モジュールを製造
するには、特別な追加工程なく既存のパッケージ製造工
程をそのまま採用できるとともに、積層が容易であり、
また積層の構造が安定しており、相當の原価節減の効果
もある。
アセンブリ（パッケージ）により積層モジュールを製造
するには、特別な追加工程なく既存のパッケージ製造工
程をそのまま採用できるとともに、積層が容易であり、
また積層の構造が安定しており、相當の原価節減の効果
もある。
【００５８】また、この発明は、ＳＯＪまたはＴＳＯＪ
タイプの半導体パッケージ及び積層が可能な他の全ての
タイプのパッケージに適用するとができ、特に、ヒート
シンクを取り付けることにより、熱放出能力が優秀で多
様な半導体装置に適用することができる。
タイプの半導体パッケージ及び積層が可能な他の全ての
タイプのパッケージに適用するとができ、特に、ヒート
シンクを取り付けることにより、熱放出能力が優秀で多
様な半導体装置に適用することができる。
【００５９】また、この発明においては、外部でテスト
及び検査が容易に行え、積層された半導体アセンブリ
（パッケージ）を実装するための別のソケットや補完装
置が必要でない。
及び検査が容易に行え、積層された半導体アセンブリ
（パッケージ）を実装するための別のソケットや補完装
置が必要でない。
【００６０】また、この発明の半導体アセンブリ（パッ
ケージ）の積層のとき、少なくとも一つ以上のキャパシ
タを複数個のダイパッド上に搭載した上でエポキシ樹脂
でモールディングしたアセンブリ（パッケージ）を３−
Ｄに積層された他のパッケージと積層させるにより、こ
の種の積層で問題になる電気的特性を改善し、種々の素
子の特性を報償することができる。
ケージ）の積層のとき、少なくとも一つ以上のキャパシ
タを複数個のダイパッド上に搭載した上でエポキシ樹脂
でモールディングしたアセンブリ（パッケージ）を３−
Ｄに積層された他のパッケージと積層させるにより、こ
の種の積層で問題になる電気的特性を改善し、種々の素
子の特性を報償することができる。
【００６１】また、この発明においては、アセンブリ体
（パッケージ体）の上面及び下面に形成されたリセス部
に対して、平面状に形成された金属フォイルを上下面に
有して構成される平面状のキャパシタを配設することに
より、多様な形態の半導体パッケージを具現することが
できる。
（パッケージ体）の上面及び下面に形成されたリセス部
に対して、平面状に形成された金属フォイルを上下面に
有して構成される平面状のキャパシタを配設することに
より、多様な形態の半導体パッケージを具現することが
できる。
【００６２】また、この発明においては、既存のパッケ
ージ製造工程をそのまま適用することにより装置の収率
の低下なく高密度実装を実現することができ、構造が簡
単で、不良率を減少させることかできる利点がある。
ージ製造工程をそのまま適用することにより装置の収率
の低下なく高密度実装を実現することができ、構造が簡
単で、不良率を減少させることかできる利点がある。
【００６３】このように、この発明により積層形半導体
装置を製造する際には、特別装備の追加なく既存の工程
をそのまま適用して多様な形態の半導体パッケージを垂
直に積層することができ、また、積層にあたって問題視
される半導体装置の電気的な特性を種々の形態で報償す
ることもできる。
装置を製造する際には、特別装備の追加なく既存の工程
をそのまま適用して多様な形態の半導体パッケージを垂
直に積層することができ、また、積層にあたって問題視
される半導体装置の電気的な特性を種々の形態で報償す
ることもできる。
【図１】この発明に係る第１実施例による半導体アセン
ブリを示す斜視図である。
ブリを示す斜視図である。
【図２】図１に示した半導体アセンブリを適用して４層
の構造に積層したモジュールをＰＣＢ上に実装した状態
を示す断面図である。
の構造に積層したモジュールをＰＣＢ上に実装した状態
を示す断面図である。
【図３】この発明に係る第２実施例による半導体アセン
ブリを示す斜視図である。
ブリを示す斜視図である。
【図４】図３に示した半導体アセンブリを適用して４層
の構造に積層したモジュールの断面図である。
の構造に積層したモジュールの断面図である。
【図５】この発明に係る第３実施例による半導体アセン
ブリを示す断面図である。
ブリを示す断面図である。
【図６】図５に示した半導体アセンブリを適用して３層
の構造に積層したモジュールの断面図である。
の構造に積層したモジュールの断面図である。
【図７】この発明によるヒートシンクが搭載される半導
体アセンブリの外形を示す側面図である。
体アセンブリの外形を示す側面図である。
【図８】（ａ）及び（ｂ）は、図７に示した半導体アセ
ンブリに搭載され得るヒートシンクを示す斜視図であ
る。
ンブリに搭載され得るヒートシンクを示す斜視図であ
る。
【図９】図８（ａ）に示したヒートシンクが搭載された
半導体アセンブリを適用して３層の構造に積層したモジ
ュールの断面図である。
半導体アセンブリを適用して３層の構造に積層したモジ
ュールの断面図である。
【図１０】図８（ｂ）に示したヒートシンクが搭載され
た半導体アセンブリを適用して３層の構造に積層したモ
ジュールの断面図である。
た半導体アセンブリを適用して３層の構造に積層したモ
ジュールの断面図である。
【図１１】この発明による積層形モジュールの電気的接
続状態を示す機能ブロックダイヤグラムである。
続状態を示す機能ブロックダイヤグラムである。
【図１２】この発明によりダイパッド上にキャパシタを
搭載した半導体アセンブリを示す平面図である。
搭載した半導体アセンブリを示す平面図である。
【図１３】図１２に示した半導体アセンブリを具体的に
示す垂直断面図である。
示す垂直断面図である。
【図１４】図１３に示した半導体アセンブリと図３に示
した半導体アセンブリとを４層の構造に積層したモジュ
ールを示す断面図である。
した半導体アセンブリとを４層の構造に積層したモジュ
ールを示す断面図である。
【図１５】（ａ）及び（ｂ）は図１６に示した半導体ア
センブリの上下面に配設することができるキャパシタを
示す断面図及び平面図である。
センブリの上下面に配設することができるキャパシタを
示す断面図及び平面図である。
【図１６】図１５に示したキャパシタを配設することが
できる半導体アセンブリの外形を示す側面図である。
できる半導体アセンブリの外形を示す側面図である。
【図１７】従来の積層形半導体モジュールを示す断面図
である。
である。
【図１８】（ａ）及び（ｂ）は図１７で示したものと別
の従来の積層形モジュールの全体断面図及び部分詳細断
面図である。
の従来の積層形モジュールの全体断面図及び部分詳細断
面図である。
【図１９】図１７及び図１８で示したものと別の従来の
積層形モジュールを示す斜視図である。
積層形モジュールを示す斜視図である。
４１，６１，９６，１１０，１６７，２００ アセンブ
リ体 ４３，６３，９５，１１１，１９３，１９４ リード ４４ ポケット ６４，９７，１１４ エッジリセス部 ９２ 集積回路チップ ９４ 半導体アセンブリ １１２，２０４ 上部リセス部 １１３，２０５ 下部リセス部 １２１，１２２ ヒートシンク １２４ 空間 １６０，１７０ ダイパッド １６１ キャパシタ １９１，１９２ 金属フォイルシート １９５ キャパシタプレート ２０３ フォイルトレイス
リ体 ４３，６３，９５，１１１，１９３，１９４ リード ４４ ポケット ６４，９７，１１４ エッジリセス部 ９２ 集積回路チップ ９４ 半導体アセンブリ １１２，２０４ 上部リセス部 １１３，２０５ 下部リセス部 １２１，１２２ ヒートシンク １２４ 空間 １６０，１７０ ダイパッド １６１ キャパシタ １９１，１９２ 金属フォイルシート １９５ キャパシタプレート ２０３ フォイルトレイス
Claims (11)
- 【請求項１】 複数個のリードを持つ半導体アセンブリ
において、 前記半導体アセンブリの少なくとも一側に形成され前記
複数個のリードが露出される複数個のポケットを備える
ことを特徴とする半導体アセンブリ。 - 【請求項２】 前記複数個のポケットが、前記半導体ア
センブリの複数個が集積回路パッケージを構成すると
き、電気的接続のために上方に位置した半導体アセンブ
リの複数個のリードを各々受容することを特徴とする請
求項１記載の半導体アセンブリ。 - 【請求項３】 複数個のリードを持つ半導体アセンブリ
において、 前記半導体アセンブリの側辺に沿って延設され前記複数
個のリードが露出される少なくとも一つのエッジリセス
部を備えることを特徴とする半導体アセンブリ。 - 【請求項４】 前記エッジリセス部が、前記半導体アセ
ンブリの複数個が三次元集積回路パッケージを構成する
とき、電気的接続のために上方に位置した半導体アセン
ブリの複数個のリードを受容することを特徴とする請求
項３記載の半導体アセンブリ。 - 【請求項５】 複数個のリードを持つ半導体アセンブリ
において、 前記半導体アセンブリの少なくとも一側に沿って延設さ
れ、前記複数個のリードの上部表面が露出されているエ
ッジリセス部と、 前記半導体アセンブリの上面に設けられる上部リセス部
と、 前記半導体アセンブリの下面に設けられる下部リセス部
とを備えることを特徴とする半導体アセンブリ。 - 【請求項６】 前記半導体アセンブリの複数個が三次元
集積回路パッケージを構成するとき、ある半導体アセン
ブリのエッジリセス部が、該半導体アセンブリの上方に
位置した半導体アセンブリの複数個のリードを電気的接
続のために受容することを特徴とする請求項５記載の半
導体アセンブリ。 - 【請求項７】 前記半導体アセンブリの複数個が三次元
集積回路パッケージを構成するとき、前記半導体アセン
ブリの１個の上部リセス部と該半導体アセンブリの上方
に位置する半導体アセンブリの下部リセス部とが、ヒー
トシンクを受容するための空間を形成することを特徴と
する請求項５記載の半導体アセンブリ。 - 【請求項８】 前記半導体アセンブリの複数個が三次元
集積回路パッケージを構成するとき、前記半導体アセン
ブリの１個の上部リセス部と該半導体アセンブリの上方
に位置する半導体アセンブリの下部リセス部とが、キャ
パシタプレートを受容するための空間を形成することを
特徴とする請求項５記載の半導体アセンブリ。 - 【請求項９】 前記キャパシタプレートは、接続リード
と、該接続リードを通じて電源電圧と接地電圧とに各々
接続される２つの導電性のフォイルホイルシートと、該
２つのフォイルシート間に介在される絶縁プレートと、
を備え、 前記半導体アセンブリは、前記キャパシタプレートの接
続リードを受容するとともに前記上部及び下部リセス部
と各々連通するトレイスを備えることを特徴とする請求
項８記載の半導体アセンブリ。 - 【請求項１０】 三次元集積回路パッケージであって、 少なくとも一側に沿って延設されて複数個のリードが露
出されているエッジリセス部を有する複数個の集積回路
内臓アセンブリと、 少なくとも一側に沿って延設されて複数個のリードを受
容するエッジリセス部を有するとともに少なとも一つの
キャパシタを内臓するキャパシタ内臓アセンブリと、を
備えることを特徴とする三次元集積回路パッケージ。 - 【請求項１１】 前記キャパシタ内臓アセンブリが、接
地電圧レベルを持つ第１ダイパッドと、少なくとも一つ
のボンディングワイヤとリードを介して電源電圧に電気
的に接続された第２ダイパッドと、これら第１，第２ダ
イパッド間に並列に接続された複数個のキャパシタ要素
とを備えることを特徴とする請求項１０記載の三次元集
積回路パッケージ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1994-4284 | 1994-03-03 | ||
| KR1019940004284A KR970007848B1 (ko) | 1994-03-03 | 1994-03-03 | 적층형 반도체 패키지 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07249736A true JPH07249736A (ja) | 1995-09-26 |
| JP2834676B2 JP2834676B2 (ja) | 1998-12-09 |
Family
ID=19378408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6283634A Expired - Fee Related JP2834676B2 (ja) | 1994-03-03 | 1994-11-17 | 半導体アセンブリ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2834676B2 (ja) |
| KR (1) | KR970007848B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007129458A1 (ja) | 2006-04-27 | 2007-11-15 | Sumitomo Bakelite Co., Ltd. | 半導体装置および半導体装置の製造方法 |
| JP2014075537A (ja) * | 2012-10-05 | 2014-04-24 | Toyota Motor Corp | 半導体装置 |
| DE102018103979A1 (de) * | 2018-02-22 | 2019-08-22 | Infineon Technologies Ag | Baugruppe mit einer Trägereinrichtung mit einem Chip und einer Komponente, die durch eine Öffnung montiert ist |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100914552B1 (ko) | 2005-07-25 | 2009-09-02 | 삼성전자주식회사 | 반도체 메모리 장치 및 이를 구비하는 메모리 모듈 |
| KR100834831B1 (ko) * | 2007-02-28 | 2008-06-03 | 삼성전자주식회사 | 반도체 칩 패키지, 칩셋 및 반도체 칩 제조방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0533016U (ja) * | 1991-10-04 | 1993-04-30 | 横河電機株式会社 | 波形整形回路 |
| JPH07235636A (ja) * | 1994-02-21 | 1995-09-05 | Fujitsu Ltd | 半導体装置及びその積層構造体 |
| JP3103561U (ja) * | 2004-02-23 | 2004-08-19 | 三高化成株式会社 | 記録メディア収納ケース |
-
1994
- 1994-03-03 KR KR1019940004284A patent/KR970007848B1/ko not_active IP Right Cessation
- 1994-11-17 JP JP6283634A patent/JP2834676B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7829992B2 (en) | 2006-04-27 | 2010-11-09 | Sumitomo Bakelite Company, Ltd. | Semiconductor device and method for manufacturing semiconductor device |
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| DE102018103979A1 (de) * | 2018-02-22 | 2019-08-22 | Infineon Technologies Ag | Baugruppe mit einer Trägereinrichtung mit einem Chip und einer Komponente, die durch eine Öffnung montiert ist |
| CN110190034A (zh) * | 2018-02-22 | 2019-08-30 | 英飞凌科技股份有限公司 | 包括具有经由开口安装的芯片和部件的载体的封装 |
| US10777491B2 (en) | 2018-02-22 | 2020-09-15 | Infineon Technologies Ag | Package comprising carrier with chip and component mounted via opening |
| DE102018103979B4 (de) | 2018-02-22 | 2021-10-14 | Infineon Technologies Ag | Baugruppe mit einer Trägereinrichtung mit einem Chip und einer Komponente, die durch eine Öffnung montiert ist, und Verfahren zur Herstellung und zur Verwendung |
| CN110190034B (zh) * | 2018-02-22 | 2024-04-30 | 英飞凌科技股份有限公司 | 包括具有经由开口安装的芯片和部件的载体的封装 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2834676B2 (ja) | 1998-12-09 |
| KR950028068A (ko) | 1995-10-18 |
| KR970007848B1 (ko) | 1997-05-17 |
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