JPH07248508A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH07248508A JPH07248508A JP4236694A JP4236694A JPH07248508A JP H07248508 A JPH07248508 A JP H07248508A JP 4236694 A JP4236694 A JP 4236694A JP 4236694 A JP4236694 A JP 4236694A JP H07248508 A JPH07248508 A JP H07248508A
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- thin film
- crystalline silicon
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Abstract
(57)【要約】
【目的】 良好なコントラストで高画質な画像を再現で
きる液晶表示装置を提供することを目的とする。 【構成】 本発明に係る液晶表示装置は、行方向または
列方向に複数本配列された信号線1と、これらの信号線
と直交する方向に複数本配列された走査線2と、信号線
および走査線で囲まれる領域にそれぞれ配置された画素
電極10と、画素電極と信号線および走査線との間に位
置する領域に設けられた第1の結晶シリコン薄膜領域4
aに形成され、かつ、画素電極および信号線にソース・
ドレイン端が接続され、走査線に制御端が接続された薄
膜トランジスタと、第1の結晶シリコン薄膜領域と同一
面内で第1の結晶シリコン薄膜領域を囲むように形成さ
れた、第1の結晶シリコン薄膜領域とは電気的に分離さ
れた第2の結晶シリコン薄膜領域4bとを具備してなる
ことを特徴とする。
きる液晶表示装置を提供することを目的とする。 【構成】 本発明に係る液晶表示装置は、行方向または
列方向に複数本配列された信号線1と、これらの信号線
と直交する方向に複数本配列された走査線2と、信号線
および走査線で囲まれる領域にそれぞれ配置された画素
電極10と、画素電極と信号線および走査線との間に位
置する領域に設けられた第1の結晶シリコン薄膜領域4
aに形成され、かつ、画素電極および信号線にソース・
ドレイン端が接続され、走査線に制御端が接続された薄
膜トランジスタと、第1の結晶シリコン薄膜領域と同一
面内で第1の結晶シリコン薄膜領域を囲むように形成さ
れた、第1の結晶シリコン薄膜領域とは電気的に分離さ
れた第2の結晶シリコン薄膜領域4bとを具備してなる
ことを特徴とする。
Description
【0001】
【産業上の利用分野】本発明は、液晶表示装置に係わ
り、特にTFTアレイ基板の構造に関する。
り、特にTFTアレイ基板の構造に関する。
【0002】
【従来の技術】近年、液晶ディスプレイは高解像度化
(多画素化)が進み、開口率の低下が問題になってい
る。開口率の低下には主に以下の要因が考えられる。 i)突き抜け電圧を抑えるための保持容量の画素面積に
占める割合が増加するため。 ii)信号線電圧、ゲート電圧が画素電圧と異なることに
起因して生じる電界により、画素周辺の液晶が影響を受
けるエッジリバース現象をブラックマトリックスで隠す
必要があるため。
(多画素化)が進み、開口率の低下が問題になってい
る。開口率の低下には主に以下の要因が考えられる。 i)突き抜け電圧を抑えるための保持容量の画素面積に
占める割合が増加するため。 ii)信号線電圧、ゲート電圧が画素電圧と異なることに
起因して生じる電界により、画素周辺の液晶が影響を受
けるエッジリバース現象をブラックマトリックスで隠す
必要があるため。
【0003】従来では、これを解決するために、ITO
透明電極自体を保持容量およびシールドとして用いるC
sシールド構造が提案されている。その一例として、図
5に上記構造を有する液晶表示装置の1画素構成を示
す。図のように、画素電極114の存在する層と信号線
の存在する層113との間のほぼ全面に、新たにシール
ド電極135を設けている。このような構造を採用すれ
ば、上記問題点iは、透明電極114を保持容量として
用いることにより画素全体を保持容量としても開口率を
殆ど落とさない構造にすることで解決でき、また、上記
問題点iiについては、透明電極114を画素−信号線間
と画素−ゲート線間の電界に対するシールドとして使う
ことにより解決できる。
透明電極自体を保持容量およびシールドとして用いるC
sシールド構造が提案されている。その一例として、図
5に上記構造を有する液晶表示装置の1画素構成を示
す。図のように、画素電極114の存在する層と信号線
の存在する層113との間のほぼ全面に、新たにシール
ド電極135を設けている。このような構造を採用すれ
ば、上記問題点iは、透明電極114を保持容量として
用いることにより画素全体を保持容量としても開口率を
殆ど落とさない構造にすることで解決でき、また、上記
問題点iiについては、透明電極114を画素−信号線間
と画素−ゲート線間の電界に対するシールドとして使う
ことにより解決できる。
【0004】しかしながら、この構造は3次元的に積層
していくものであるため、最終的にできあがるマトリク
ス・アレイの表面に凹凸が生じ、セルを完成するために
液晶を配向させるラビング処理が困難になるだけでな
く、ラビング不良による画素エッジでの光抜けやむらが
生じる欠点がある。また、反射型液晶表示装置を作成す
る場合、全面にアルミ電極などの反射電極を平坦に作成
しなければならないので、表面が平らでないと反射電極
を平坦に作成することが困難になる。さらに、画素が高
密度化した場合には、画素を駆動するドライバーと画像
信号を画素に書き込むための信号線とを接続することが
難しくなる。
していくものであるため、最終的にできあがるマトリク
ス・アレイの表面に凹凸が生じ、セルを完成するために
液晶を配向させるラビング処理が困難になるだけでな
く、ラビング不良による画素エッジでの光抜けやむらが
生じる欠点がある。また、反射型液晶表示装置を作成す
る場合、全面にアルミ電極などの反射電極を平坦に作成
しなければならないので、表面が平らでないと反射電極
を平坦に作成することが困難になる。さらに、画素が高
密度化した場合には、画素を駆動するドライバーと画像
信号を画素に書き込むための信号線とを接続することが
難しくなる。
【0005】
【発明が解決しようとする課題】以上のように、従来の
液晶表示装置は、ラビング不良による光抜けやむらが生
じ、コントラストの低下や画質が劣化するという問題が
あった。また、反射型液晶表示装置として用いる場合
は、反射電極に凹凸ができるため反射効率が悪くなり、
輝度の低下を生じるという問題があった。本発明は、上
記問題点に鑑みてなされたもので、良好なコントラスト
で高画質な画像を再現できる液晶表示装置を提供するこ
とを目的とする。
液晶表示装置は、ラビング不良による光抜けやむらが生
じ、コントラストの低下や画質が劣化するという問題が
あった。また、反射型液晶表示装置として用いる場合
は、反射電極に凹凸ができるため反射効率が悪くなり、
輝度の低下を生じるという問題があった。本発明は、上
記問題点に鑑みてなされたもので、良好なコントラスト
で高画質な画像を再現できる液晶表示装置を提供するこ
とを目的とする。
【0006】
【課題を解決するための手段】本発明に係る液晶表示装
置は、行方向または列方向に複数本配列された信号線
と、これらの信号線と直交する方向に複数本配列された
走査線と、前記信号線および前記走査線で囲まれる領域
にそれぞれ配置された画素電極と、前記画素電極と前記
信号線および前記走査線との間に位置する領域に設けら
れた第1の結晶シリコン薄膜領域に形成され、かつ、前
記画素電極および前記信号線にソース・ドレイン端が接
続され、前記走査線に制御端が接続された薄膜トランジ
スタと、前記第1の結晶シリコン薄膜領域と同一面内で
前記第1の結晶シリコン薄膜領域を囲むように形成され
た、前記第1の結晶シリコン薄膜領域とは電気的に分離
された第2の結晶シリコン薄膜領域とを具備してなるこ
とを特徴とする。
置は、行方向または列方向に複数本配列された信号線
と、これらの信号線と直交する方向に複数本配列された
走査線と、前記信号線および前記走査線で囲まれる領域
にそれぞれ配置された画素電極と、前記画素電極と前記
信号線および前記走査線との間に位置する領域に設けら
れた第1の結晶シリコン薄膜領域に形成され、かつ、前
記画素電極および前記信号線にソース・ドレイン端が接
続され、前記走査線に制御端が接続された薄膜トランジ
スタと、前記第1の結晶シリコン薄膜領域と同一面内で
前記第1の結晶シリコン薄膜領域を囲むように形成され
た、前記第1の結晶シリコン薄膜領域とは電気的に分離
された第2の結晶シリコン薄膜領域とを具備してなるこ
とを特徴とする。
【0007】また、本発明に係る液晶表示装置の製造方
法は、TFTアレイを単結晶シリコン基板上に形成され
たシリコン酸化膜上に形成する工程と、このTFTアレ
イ上に表面が平坦なシリコン酸化膜を形成する工程と、
前記シリコン酸化膜上に透過型絶縁性基板を熱処理によ
り直接接着する工程と、前記単結晶シリコン基板を除去
する工程と、表示電極を形成する工程とを有することを
特徴とする。
法は、TFTアレイを単結晶シリコン基板上に形成され
たシリコン酸化膜上に形成する工程と、このTFTアレ
イ上に表面が平坦なシリコン酸化膜を形成する工程と、
前記シリコン酸化膜上に透過型絶縁性基板を熱処理によ
り直接接着する工程と、前記単結晶シリコン基板を除去
する工程と、表示電極を形成する工程とを有することを
特徴とする。
【0008】
【作用】本発明に係る液晶表示装置によれば、表面が平
坦な前記第1の結晶シリコン薄膜領域および第2の結晶
シリコン薄膜領域と基板との間に、凹凸を生じるマトリ
クス・アレイ部分を形成しているので、前記第1の結晶
シリコン薄膜領域および第2の結晶シリコン薄膜領域の
上に平坦な絶縁膜層を介して形成される画素電極は、表
面が極めて平坦になる。
坦な前記第1の結晶シリコン薄膜領域および第2の結晶
シリコン薄膜領域と基板との間に、凹凸を生じるマトリ
クス・アレイ部分を形成しているので、前記第1の結晶
シリコン薄膜領域および第2の結晶シリコン薄膜領域の
上に平坦な絶縁膜層を介して形成される画素電極は、表
面が極めて平坦になる。
【0009】従って、画素電極表面が平坦になることか
ら、均一なラビング処理を容易に施すことができ、その
結果配向不良が生じないので、コントラストが高く、中
間調の階調表示の均一性の高い、良好な表示画面を実現
することができる。さらに、画素周辺でも均一にラビン
グ処理ができるので、画素周辺ぎりぎりまで開口部とし
て用いることが可能となり、より高開口率化することが
できる。
ら、均一なラビング処理を容易に施すことができ、その
結果配向不良が生じないので、コントラストが高く、中
間調の階調表示の均一性の高い、良好な表示画面を実現
することができる。さらに、画素周辺でも均一にラビン
グ処理ができるので、画素周辺ぎりぎりまで開口部とし
て用いることが可能となり、より高開口率化することが
できる。
【0010】また、結晶シリコン薄膜領域は、画素電極
と信号線および走査線との静電遮蔽のための電位面とし
て機能するので、信号線および走査線からの電源ノイズ
の影響を受けない良好な表示画面を実現することができ
る。
と信号線および走査線との静電遮蔽のための電位面とし
て機能するので、信号線および走査線からの電源ノイズ
の影響を受けない良好な表示画面を実現することができ
る。
【0011】また、反射型液晶表示装置では、反射型電
極を平坦に作成することができるので、散乱などによる
損失を最小限に抑えることができ、良好な反射効率と高
輝度を得ることができる。
極を平坦に作成することができるので、散乱などによる
損失を最小限に抑えることができ、良好な反射効率と高
輝度を得ることができる。
【0012】また、結晶シリコン薄膜領域を周辺駆動回
路用の薄膜トランジスタとして用いることができるた
め、駆動回路を内蔵して形成できることから、狭ピッチ
の小型・高密度液晶表示装置も容易に実現することがで
きる。
路用の薄膜トランジスタとして用いることができるた
め、駆動回路を内蔵して形成できることから、狭ピッチ
の小型・高密度液晶表示装置も容易に実現することがで
きる。
【0013】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。図1は、本発明の一実施例に係る透過
型液晶ディスプレイのアレイ基板の1画素構成を示すも
のであり、(a)は平面図、(b)は(a)の矢視A−
A′断面図である。
ながら説明する。図1は、本発明の一実施例に係る透過
型液晶ディスプレイのアレイ基板の1画素構成を示すも
のであり、(a)は平面図、(b)は(a)の矢視A−
A′断面図である。
【0014】図1(a)に示すように、アレイ基板上に
は互いに平行に配線された信号線1(1a,1b)と、
これと直交し互いに平行に配線された複数のアドレス線
(走査線)2(2a,2b)が配列されているととも
に、その交点に対応する部分に画素が形成されている。
各画素は、薄膜トランジスタ(TFT)と画素電極10
から構成されている。TFTのドレイン領域5は信号線
1aに接続され、ソース領域6は配線電極8から酸化膜
13およびシリコン酸化膜16に開口したコンタクトホ
ール9を介して画素電極10に接続されている。TFT
のゲート電極3は、アドレス配線2aによって与えられ
ている。
は互いに平行に配線された信号線1(1a,1b)と、
これと直交し互いに平行に配線された複数のアドレス線
(走査線)2(2a,2b)が配列されているととも
に、その交点に対応する部分に画素が形成されている。
各画素は、薄膜トランジスタ(TFT)と画素電極10
から構成されている。TFTのドレイン領域5は信号線
1aに接続され、ソース領域6は配線電極8から酸化膜
13およびシリコン酸化膜16に開口したコンタクトホ
ール9を介して画素電極10に接続されている。TFT
のゲート電極3は、アドレス配線2aによって与えられ
ている。
【0015】ここで、本実施例では、TFTは島状に形
成された結晶シリコン薄膜半導体領域4a(第1の結晶
シリコン薄膜領域)に形成されている。また、このTF
T部分のシリコン薄膜4aと電気的に分離されたシリコ
ン薄膜パターン4b(第2の結晶シリコン薄膜領域)が
TFT領域以外に形成され、TFTアレイ基板上で一つ
の島状パターンを形成している。
成された結晶シリコン薄膜半導体領域4a(第1の結晶
シリコン薄膜領域)に形成されている。また、このTF
T部分のシリコン薄膜4aと電気的に分離されたシリコ
ン薄膜パターン4b(第2の結晶シリコン薄膜領域)が
TFT領域以外に形成され、TFTアレイ基板上で一つ
の島状パターンを形成している。
【0016】このパターン配列を断面方向から示したも
のが図1(b)である。TFTアレイは、石英基板11
に直接熱接着した表面が平坦なTEOS酸化膜12上に
形成されている。TFTのドレイン電極はドレイン領域
5に接続された信号線1aの一部分によって与えられ、
ゲート電極3は熱酸化膜14を介してチャンネル領域7
上に形成されるアドレス線2aの一部分によって与えら
れ、ソース電極は上記配線電極8によって与えられる。
画素電極10はITOから形成され、シリコン酸化膜1
6を介してシリコン薄膜4a,4bと蓄積容量を形成し
ている。ここで、シリコン薄膜4a,4bの厚さは20
nmで可視光を十分透過するため、表示電極10上の液
晶層(図示せず)を介して透過型の液晶ディスプレイと
して用いることができる。
のが図1(b)である。TFTアレイは、石英基板11
に直接熱接着した表面が平坦なTEOS酸化膜12上に
形成されている。TFTのドレイン電極はドレイン領域
5に接続された信号線1aの一部分によって与えられ、
ゲート電極3は熱酸化膜14を介してチャンネル領域7
上に形成されるアドレス線2aの一部分によって与えら
れ、ソース電極は上記配線電極8によって与えられる。
画素電極10はITOから形成され、シリコン酸化膜1
6を介してシリコン薄膜4a,4bと蓄積容量を形成し
ている。ここで、シリコン薄膜4a,4bの厚さは20
nmで可視光を十分透過するため、表示電極10上の液
晶層(図示せず)を介して透過型の液晶ディスプレイと
して用いることができる。
【0017】次に、図1に示す液晶表示装置を得るため
に好適な製造方法の一例について説明する。図2(a)
〜(c)は、同製造方法を示す工程断面図である。ま
ず、単結晶シリコン基板20の表面から酸素原子を基板
内16の領域にイオン注入法(22)により打ち込み、
シリコン層を酸化膜層16にする(図2(a))。
に好適な製造方法の一例について説明する。図2(a)
〜(c)は、同製造方法を示す工程断面図である。ま
ず、単結晶シリコン基板20の表面から酸素原子を基板
内16の領域にイオン注入法(22)により打ち込み、
シリコン層を酸化膜層16にする(図2(a))。
【0018】熱処理工程によりシリコン層15の結晶度
の回復と酸化膜層16の安定化を図った後、シリコン薄
膜15を露光・エッチング技術によりTFT領域4aと
これと電気的に分離された領域4bにパターン分離す
る。しかる後、熱酸化工程によりシリコン薄膜4a,4
bの表面に厚さ120nm程度の熱酸化膜14を形成す
る。そして、ポリシリコン膜を減圧CVD法により堆積
し、露光・エッチング技術によりTFTのゲート電極3
およびアドレス配線2a,2bを形成する。そして、イ
オン注入法(23)によりリンを全面に注入して、ゲー
ト電極3およびアドレス配線2a,2bのポリシリコン
膜の低抵抗化と、TFTのソース・ドレイン領域5,
6、および第2のシリコン薄膜領域4bの低抵抗化を行
う(図2(b))。
の回復と酸化膜層16の安定化を図った後、シリコン薄
膜15を露光・エッチング技術によりTFT領域4aと
これと電気的に分離された領域4bにパターン分離す
る。しかる後、熱酸化工程によりシリコン薄膜4a,4
bの表面に厚さ120nm程度の熱酸化膜14を形成す
る。そして、ポリシリコン膜を減圧CVD法により堆積
し、露光・エッチング技術によりTFTのゲート電極3
およびアドレス配線2a,2bを形成する。そして、イ
オン注入法(23)によりリンを全面に注入して、ゲー
ト電極3およびアドレス配線2a,2bのポリシリコン
膜の低抵抗化と、TFTのソース・ドレイン領域5,
6、および第2のシリコン薄膜領域4bの低抵抗化を行
う(図2(b))。
【0019】そして、厚さ300nm程度の酸化膜13
を減圧CVD法により成膜し、TFTのソース領域6の
コンタクトホール9を露光・エッチング法により形成し
て、電極配線8の金属配線材料モリブデン(Mo)を成
膜し、電極パターンおよび信号線配線パターンを露光・
エッチング技術にて形成する。この後、TEOSにより
シリコン酸化膜12を形成する。酸化膜12はTEOS
法により形成したので、その表面はかなりの平坦性であ
るが、さらに平坦化するために研磨を行ってもよい(図
2(c))。
を減圧CVD法により成膜し、TFTのソース領域6の
コンタクトホール9を露光・エッチング法により形成し
て、電極配線8の金属配線材料モリブデン(Mo)を成
膜し、電極パターンおよび信号線配線パターンを露光・
エッチング技術にて形成する。この後、TEOSにより
シリコン酸化膜12を形成する。酸化膜12はTEOS
法により形成したので、その表面はかなりの平坦性であ
るが、さらに平坦化するために研磨を行ってもよい(図
2(c))。
【0020】しかる後、図3に示すような方法により、
TFTアレイを石英基板に転写する。なお、図中21
は、図2(c)の酸化膜層16と酸化膜12との間に形
成した各層を省略して表したものである。
TFTアレイを石英基板に転写する。なお、図中21
は、図2(c)の酸化膜層16と酸化膜12との間に形
成した各層を省略して表したものである。
【0021】まず、上記の単結晶シリコン基板20上に
設けたTFTアレイの上に形成したTEOS酸化膜12
と石英基板11を、図3(a)に示すように重ね合わ
せ、しかる後、温度600度で加熱処理を行って接着さ
せる。次に、シリコン基板20の裏面側から機械的に研
磨を行い、シリコン基板20の厚さが約30μm程度に
なったところで、水酸化カリウムをベースとしたエッチ
ング液で残りのシリコン膜をエッチング除去し、酸化膜
16を露出させる。
設けたTFTアレイの上に形成したTEOS酸化膜12
と石英基板11を、図3(a)に示すように重ね合わ
せ、しかる後、温度600度で加熱処理を行って接着さ
せる。次に、シリコン基板20の裏面側から機械的に研
磨を行い、シリコン基板20の厚さが約30μm程度に
なったところで、水酸化カリウムをベースとしたエッチ
ング液で残りのシリコン膜をエッチング除去し、酸化膜
16を露出させる。
【0022】このように形成された石英基板11上のT
FTアレイに、コンタクトホール9を形成した後、透明
電極ITOをスパッタ成膜し、画素電極パターン10を
露光・エッチング法により形成して、図1(b)に示す
ごときTFTアレイが完成する。
FTアレイに、コンタクトホール9を形成した後、透明
電極ITOをスパッタ成膜し、画素電極パターン10を
露光・エッチング法により形成して、図1(b)に示す
ごときTFTアレイが完成する。
【0023】本実施例に係る液晶表示装置では、上記方
法にって製造されたより形成された凹凸を生じるマトリ
クス・アレイの部分を、結晶シリコン薄膜領域4a,4
bと基板11との間に形成し、画素電極10は、平坦な
結晶シリコン薄膜領域4a,4bの上に形成した平坦な
酸化膜16上に形成しているので、この画素電極10の
表面が極めて平坦に仕上がったものとなる。
法にって製造されたより形成された凹凸を生じるマトリ
クス・アレイの部分を、結晶シリコン薄膜領域4a,4
bと基板11との間に形成し、画素電極10は、平坦な
結晶シリコン薄膜領域4a,4bの上に形成した平坦な
酸化膜16上に形成しているので、この画素電極10の
表面が極めて平坦に仕上がったものとなる。
【0024】従って、均一なラビング処理を容易に施す
ことができ、その結果配向不良が生じないので、コント
ラストが高く、中間調の階調表示の均一性の高い、良好
な表示画面を実現することができる。さらに、画素周辺
でも均一にラビング処理ができるので、画素周辺ぎりぎ
りまで開口部として用いることが可能となり、より高開
口率化することができる。
ことができ、その結果配向不良が生じないので、コント
ラストが高く、中間調の階調表示の均一性の高い、良好
な表示画面を実現することができる。さらに、画素周辺
でも均一にラビング処理ができるので、画素周辺ぎりぎ
りまで開口部として用いることが可能となり、より高開
口率化することができる。
【0025】特に、本発明を狭ピッチTFT−LCDに
適用した場合、特に効果が顕著となる。さらに、画素電
極10と信号線1a,1bおよびアドレス線2a,2b
との間に存在するシリコン薄膜層4a,4bは、画素電
極10と上記各配線1a,1bおよびアドレス線2a,
2bとの静電遮蔽のための電位面として機能するので、
これら配線の電位の画素電極10に及ぼす影響は極めて
少なく、各配線からの電源ノイズなどの影響を受けない
非常に安定した表示画像を実現することができる。ただ
し、TFT領域のシリコン薄膜4aとの間には寄生容量
が存在するために多少の静電結合が発生するが、この量
はシリコン薄膜領域4a,4bと画素電極10によって
形成される蓄積容量に比較すれば極めて小さいため、実
質的には問題は生じない。なお、シリコン薄膜層4a,
4bは、交流駆動される液晶層の中心電位に設定してお
くことが望ましい。
適用した場合、特に効果が顕著となる。さらに、画素電
極10と信号線1a,1bおよびアドレス線2a,2b
との間に存在するシリコン薄膜層4a,4bは、画素電
極10と上記各配線1a,1bおよびアドレス線2a,
2bとの静電遮蔽のための電位面として機能するので、
これら配線の電位の画素電極10に及ぼす影響は極めて
少なく、各配線からの電源ノイズなどの影響を受けない
非常に安定した表示画像を実現することができる。ただ
し、TFT領域のシリコン薄膜4aとの間には寄生容量
が存在するために多少の静電結合が発生するが、この量
はシリコン薄膜領域4a,4bと画素電極10によって
形成される蓄積容量に比較すれば極めて小さいため、実
質的には問題は生じない。なお、シリコン薄膜層4a,
4bは、交流駆動される液晶層の中心電位に設定してお
くことが望ましい。
【0026】また、図面では示していないが、図2のT
FTアレイの製作過程において、表示領域となるTFT
アレイが形成された領域外では、このTFTアレイを駆
動する回路をシリコン薄膜15を用いてCMOS構成に
より同時に形成することができる。この駆動回路に供給
する電源、表示信号およびタイミング信号は、図1に示
す画素電極10と同工程で形成された周辺電極端子(図
示せず)から供給すれば良い。このようにすれば、駆動
回路を内蔵しているため、従来のTABを用いた実装よ
りも狭ピッチの小型・高密度液晶表示装置も容易に実現
することができる。
FTアレイの製作過程において、表示領域となるTFT
アレイが形成された領域外では、このTFTアレイを駆
動する回路をシリコン薄膜15を用いてCMOS構成に
より同時に形成することができる。この駆動回路に供給
する電源、表示信号およびタイミング信号は、図1に示
す画素電極10と同工程で形成された周辺電極端子(図
示せず)から供給すれば良い。このようにすれば、駆動
回路を内蔵しているため、従来のTABを用いた実装よ
りも狭ピッチの小型・高密度液晶表示装置も容易に実現
することができる。
【0027】また、図1(a)に示すように画素電極1
0は、そのパターン境界が信号線配線1a,1bおよび
アドレス配線2a,2bと重なっており、これら配線が
光を透過しないブラックマトリックスとして機能するた
め、コントラストの高い表示が可能となる。なお、TF
Tのシリコン薄膜領域4aの周辺と画素電極10の間に
光を透過する領域(例えば図1のw)があるが、設計上
この面積が大きくなるとコントラストの低下をきたす可
能性もあるが、この場合は図4に示すように信号線配線
のドレイン電極30、ゲート電極31、およびソース電
極32のパターンを大きくすればコントラストの低下を
容易に防止することができる。
0は、そのパターン境界が信号線配線1a,1bおよび
アドレス配線2a,2bと重なっており、これら配線が
光を透過しないブラックマトリックスとして機能するた
め、コントラストの高い表示が可能となる。なお、TF
Tのシリコン薄膜領域4aの周辺と画素電極10の間に
光を透過する領域(例えば図1のw)があるが、設計上
この面積が大きくなるとコントラストの低下をきたす可
能性もあるが、この場合は図4に示すように信号線配線
のドレイン電極30、ゲート電極31、およびソース電
極32のパターンを大きくすればコントラストの低下を
容易に防止することができる。
【0028】なお、本実施例では石英基板とシリコン基
板上のパターンとの接着に表面が平坦なTEOS酸化膜
を用いたが、表面が平坦に加工されていればTEOS酸
化膜に限定されるものではない。また、酸化膜以外に、
エポキシ系の樹脂などによる接着を行っても良い。ま
た、石英基板の代わりにガラス基板を用いても、透過型
の液晶ディスプレイを実現できる。
板上のパターンとの接着に表面が平坦なTEOS酸化膜
を用いたが、表面が平坦に加工されていればTEOS酸
化膜に限定されるものではない。また、酸化膜以外に、
エポキシ系の樹脂などによる接着を行っても良い。ま
た、石英基板の代わりにガラス基板を用いても、透過型
の液晶ディスプレイを実現できる。
【0029】本発明による他の実施例として、反射型の
液晶ディスプレイがある。構成上は、図1に示す透明電
極材料からなる画素電極10をアルミニウムの薄膜で形
成することにより実現できる。この場合には、反射電極
表面を鏡面にする必要があるが、図2に示す実施例にあ
るように、酸化膜16はきわめて平坦であり、アルミニ
ウム電極の厚さを100nm程度の薄膜に形成すれば、
表面研磨をするまでもなく、プロジェクション・ディス
プレイなどの反射型液晶表示装置として実用上十分な平
坦性、すなわち散乱による損失などを抑えるために十分
な平坦性が得られる。
液晶ディスプレイがある。構成上は、図1に示す透明電
極材料からなる画素電極10をアルミニウムの薄膜で形
成することにより実現できる。この場合には、反射電極
表面を鏡面にする必要があるが、図2に示す実施例にあ
るように、酸化膜16はきわめて平坦であり、アルミニ
ウム電極の厚さを100nm程度の薄膜に形成すれば、
表面研磨をするまでもなく、プロジェクション・ディス
プレイなどの反射型液晶表示装置として実用上十分な平
坦性、すなわち散乱による損失などを抑えるために十分
な平坦性が得られる。
【0030】これによって、良好な反射効率と高輝度を
有する反射型液晶表示装置を得ることができる。また、
本発明は上述した各実施例に限定されるものではなく、
その要旨を逸脱しない範囲で、種々変形して実施するこ
とができる。
有する反射型液晶表示装置を得ることができる。また、
本発明は上述した各実施例に限定されるものではなく、
その要旨を逸脱しない範囲で、種々変形して実施するこ
とができる。
【0031】
【発明の効果】以上詳述したように、本発明に係る液晶
表示装置では、シリコン薄膜領域と基板との間に凹凸を
生じるマトリクス・アレイ部分を形成して画素電極表面
を平坦化している。
表示装置では、シリコン薄膜領域と基板との間に凹凸を
生じるマトリクス・アレイ部分を形成して画素電極表面
を平坦化している。
【0032】従って、画素電極表面が平坦になることか
ら、均一なラビング処理を容易に施すことができ、その
結果配向不良が生じないので、コントラストが高く、中
間調の階調表示の均一性の高い、良好な表示画面を実現
することができる。さらに、画素周辺でも均一にラビン
グ処理ができるので、画素周辺ぎりぎりまで開口部とし
て用いることが可能となり、より高開口率化することが
できる。
ら、均一なラビング処理を容易に施すことができ、その
結果配向不良が生じないので、コントラストが高く、中
間調の階調表示の均一性の高い、良好な表示画面を実現
することができる。さらに、画素周辺でも均一にラビン
グ処理ができるので、画素周辺ぎりぎりまで開口部とし
て用いることが可能となり、より高開口率化することが
できる。
【0033】また、結晶シリコン薄膜領域は、画素電極
と信号線および走査線との静電遮蔽のための電位面とし
て機能するので、信号線および走査線からの電源ノイズ
の影響を受けない良好な表示画面を実現することができ
る。
と信号線および走査線との静電遮蔽のための電位面とし
て機能するので、信号線および走査線からの電源ノイズ
の影響を受けない良好な表示画面を実現することができ
る。
【0034】また、反射型液晶表示装置では、反射型電
極を平坦に作成することができるので、散乱などによる
損失を最小限に抑えることができ、良好な反射効率と高
輝度を得ることができる。
極を平坦に作成することができるので、散乱などによる
損失を最小限に抑えることができ、良好な反射効率と高
輝度を得ることができる。
【0035】また、結晶シリコン薄膜を画素部のスイッ
チング用TFTと周辺駆動回路用のTFTの両方に用い
ることにより、駆動回路を内蔵することができるため、
狭ピッチの小型・高密度液晶表示装置も容易に実現でき
る。
チング用TFTと周辺駆動回路用のTFTの両方に用い
ることにより、駆動回路を内蔵することができるため、
狭ピッチの小型・高密度液晶表示装置も容易に実現でき
る。
【図1】本発明の一実施例に係る液晶表示装置用TFT
アレイの1画素構成を示す図
アレイの1画素構成を示す図
【図2】図1の液晶表示装置用TFTアレイの製造方法
を示す工程断面図
を示す工程断面図
【図3】図2の液晶表示装置用TFTアレイを透過基板
に接着する方法を示す工程断面図
に接着する方法を示す工程断面図
【図4】結晶シリコン薄膜トランジスタ周辺のパターン
の他の例を示す図
の他の例を示す図
【図5】従来のTFTアレイの1画素構成を示す図
1a,1b…信号線、2a,2b…アドレス線(走査
線)、3…ゲート電極、4a…結晶シリコン薄膜(第1
の結晶シリコン薄膜領域)、4b…結晶シリコン薄膜
(第2の結晶シリコン薄膜領域)、5…ドレイン領域、
6…ソース領域、7…チャネル領域、8…配線電極、9
…コンタクトホール、10…画素電極、11…石英基
板、12…TEOS酸化膜、13…酸化膜、14…熱酸
化膜、15…結晶シリコン薄膜、16…酸化膜層、20
…単結晶シリコン基板
線)、3…ゲート電極、4a…結晶シリコン薄膜(第1
の結晶シリコン薄膜領域)、4b…結晶シリコン薄膜
(第2の結晶シリコン薄膜領域)、5…ドレイン領域、
6…ソース領域、7…チャネル領域、8…配線電極、9
…コンタクトホール、10…画素電極、11…石英基
板、12…TEOS酸化膜、13…酸化膜、14…熱酸
化膜、15…結晶シリコン薄膜、16…酸化膜層、20
…単結晶シリコン基板
───────────────────────────────────────────────────── フロントページの続き (72)発明者 上村 孝明 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝研究開発センター内
Claims (1)
- 【請求項1】行方向または列方向に複数本配列された信
号線と、 これらの信号線と直交する方向に複数本配列された走査
線と、 前記信号線および前記走査線で囲まれる領域にそれぞれ
配置された画素電極と、 前記画素電極と前記信号線および前記走査線との間に位
置する領域に設けられた第1の結晶シリコン薄膜領域に
形成され、かつ、前記画素電極および前記信号線にソー
ス・ドレイン端が接続され、前記走査線に制御端が接続
された薄膜トランジスタと、 前記第1の結晶シリコン薄膜領域と同一面内で前記第1
の結晶シリコン薄膜領域を囲むように形成された、前記
第1の結晶シリコン薄膜領域とは電気的に分離された第
2の結晶シリコン薄膜領域とを具備してなることを特徴
とする液晶表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4236694A JPH07248508A (ja) | 1994-03-14 | 1994-03-14 | 液晶表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4236694A JPH07248508A (ja) | 1994-03-14 | 1994-03-14 | 液晶表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07248508A true JPH07248508A (ja) | 1995-09-26 |
Family
ID=12634047
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4236694A Pending JPH07248508A (ja) | 1994-03-14 | 1994-03-14 | 液晶表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07248508A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10268340A (ja) * | 1997-03-26 | 1998-10-09 | Semiconductor Energy Lab Co Ltd | 表示装置 |
JPH11218781A (ja) * | 1998-01-30 | 1999-08-10 | Seiko Epson Corp | 液晶装置及びその製造方法並びに電子機器 |
JP2003262881A (ja) * | 2003-01-16 | 2003-09-19 | Seiko Epson Corp | 液晶装置及びその製造方法並びに電子機器 |
JP2006173349A (ja) * | 2004-12-15 | 2006-06-29 | Sony Corp | 固体撮像素子の製造方法及び固体撮像素子 |
JP2007272256A (ja) * | 2007-07-26 | 2007-10-18 | Advanced Display Inc | 液晶表示装置およびその製造方法 |
JP2011093322A (ja) * | 1999-01-15 | 2011-05-12 | Three M Innovative Properties Co | 多層デバイスを形成するための熱転写素子 |
-
1994
- 1994-03-14 JP JP4236694A patent/JPH07248508A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10268340A (ja) * | 1997-03-26 | 1998-10-09 | Semiconductor Energy Lab Co Ltd | 表示装置 |
JPH11218781A (ja) * | 1998-01-30 | 1999-08-10 | Seiko Epson Corp | 液晶装置及びその製造方法並びに電子機器 |
JP2011093322A (ja) * | 1999-01-15 | 2011-05-12 | Three M Innovative Properties Co | 多層デバイスを形成するための熱転写素子 |
JP2003262881A (ja) * | 2003-01-16 | 2003-09-19 | Seiko Epson Corp | 液晶装置及びその製造方法並びに電子機器 |
JP2006173349A (ja) * | 2004-12-15 | 2006-06-29 | Sony Corp | 固体撮像素子の製造方法及び固体撮像素子 |
JP2007272256A (ja) * | 2007-07-26 | 2007-10-18 | Advanced Display Inc | 液晶表示装置およびその製造方法 |
JP4668247B2 (ja) * | 2007-07-26 | 2011-04-13 | 三菱電機株式会社 | 液晶表示装置の製造方法 |
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