JPH07240423A - バイポーラトランジスタの製法、BiMOSの製法 - Google Patents
バイポーラトランジスタの製法、BiMOSの製法Info
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- JPH07240423A JPH07240423A JP6028643A JP2864394A JPH07240423A JP H07240423 A JPH07240423 A JP H07240423A JP 6028643 A JP6028643 A JP 6028643A JP 2864394 A JP2864394 A JP 2864394A JP H07240423 A JPH07240423 A JP H07240423A
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Abstract
れることを防止してトランジスタ特性の向上を図るこ
と。 【構成】 ベース領域形成予定部分を露出する開口部2
9を形成し、この開口部29の側壁にベース取り出し電
極31aを形成する。この試料全面にTEOS酸化膜4
3を形成する。次に、ベース取り出し電極31a上のT
EOS酸化膜の部分を薄膜(ポリシリコンサイドウオー
ル)49aで覆った状態で、しかも、ウエットエッチン
グ法により、エミッタ領域形成予定部分上にあるTEO
S酸化膜を選択的に除去する。
Description
タの製造方法及びBiMOSの製造方法に関するもので
ある。
は、バイポーラトランジスタの高速性とCMOSFET
(以下、CMOS)の高集積性とを合わせもつ半導体装
置として注目されている。このようなBiCMOSにお
ける、特にバイポーラトランジスタ部分の従来の製造方
法として、セルフアラインによる2層ポリシリコン構造
を前提とした方法がある(例えば文献I:「電子情報通
信学会技術研究報告」(SDM91-39)p.43-48 特に図6)。
この文献に開示の方法では、BiCMOSにおけるバイ
ポーラトランジスタ部分を、概略で言えば、以下のとお
り製造している。(1) コレクタ領域の形成が済んだシリ
コン基板上に熱酸化膜及び導電膜を形成する。(2) これ
ら導電膜及び熱酸化膜の所定部分に開口部を形成してコ
レクタ領域におけるベース領域形成予定部分を露出させ
る。(3) この開口部の側壁に、ベース領域形成予定部分
と上記導電膜とを接続するため、ポリシリコンで構成し
たベースコンタクトを形成する。(4) このベースコンタ
クトすなわち開口部の側壁上にさらに絶縁膜から成るス
ペーサを形成する。(5) その後、通常のポリシリコンエ
ミッタ形成時と同じ方法でベース領域、エミッタ領域、
エミッタ電極を形成する。この方法では、ベースコンタ
クト(ベース取り出し電極ともいう。)、絶縁膜から成
るスペーサ、ベース領域、エミッタ領域及びエミッタ電
極がセルフアラインで形成できた。
た従来のバイポーラトランジスタの製造方法では、ベー
ス取り出し電極及び、絶縁膜から成るスペーサは、いず
れも、これらを形成するための薄膜をRIE(リアクテ
ィブイオンエッチング)法により選択的にエッチングし
て上記開口部の側壁上にサイドウオールとして残存させ
ることで得るので、各エッチングにおいてシリコン基板
(実際はエピタキシャル層)もエッチングされてしま
う。このため、エピタキシャル層の実効的な厚さが薄く
なったり、基板の各所でのエピタキシャル層の厚さがば
らついてしまうという問題があった。このような問題
は、バイポーラトランジスタのBVCEO (コレクタ・エ
ミッタ間耐圧)の低下及びバラツキを招きひいては集積
回路の歩留り低下を招くので改善が望まれる。また、特
に、絶縁膜から成るスペーサを形成する際のRIEにお
いては、エミッタ領域形成予定部分表面が直接エッチン
グイオンによるダメージを受けるため、エミッタ領域形
成予定部分に欠陥が生じる危険性が高い。この欠陥は、
素子特性に悪影響を与える。特にこの欠陥がエミッタ−
ベース接合付近に生じた場合は再結合中心となりベース
電流の低電流領域における再結合電流(リーク電流)を
増加させることになり、ひいてはバイポーラトランジス
タのhFE(電流増幅率)の低電流領域での低下を招いて
しまう。
発明ではバイポーラトランジスタを以下の(a)〜
(j)の工程を含む方法により製造する。
に熱酸化膜及び、ベース電極の一部を形成するための導
電膜をこの順に形成する工程。
コレクタ領域におけるベース領域形成予定部分を露出す
るための開口部を、形成する工程。
形成予定部分と前記ベース電極の一部とされる導電膜と
を接続するためのベース取り出し電極となる導電性側壁
膜を、形成する工程。
上全面にテトラエチルオルソシリケート(TEOS)酸
化膜を形成する工程。
て前記ベース領域形成予定部分に不純物を注入してベー
ス領域を得る工程。
全面に前記TEOS酸化膜に対し選択比が大きな材料の
薄膜を形成する工程。
ミッタ領域形成予定部分上側に当たる部分は除去し、前
記導電性側壁膜上側に当たる部分は残存するように、該
薄膜を選択的に除去する工程。
EOS酸化膜部分をウエットエッチング法により除去す
る工程。
たエミッタ領域形成予定部分にエミッタ領域を形成する
工程。
導電性側壁膜の形成は、以下の〜の各工程を含む工
程によって得るのが好適である。
に当該導電性側壁膜を形成するための材料の薄膜であっ
て、前記開口部の形状にならって形成される薄膜を形成
する工程。
上に該薄膜のエッチングマスクとしての側壁膜を形成す
る工程。
料の薄膜の、前記エッチングマスクで覆われていない部
分を除去する工程。
を除去する工程。
製造方法によれば、BiMOSにおけるバイポーラトラ
ンジスタの製造を請求項1に記載のバイポーラトランジ
スタの製造方法により行なうと共に、(A):請求項1の熱
酸化膜をMOS型電界効果トランジスタのゲート絶縁膜
形成用の膜としても用い、(B):請求項1の導電膜を前記
MOS型電界効果トランジスタのゲート電極形成用の膜
としても用い、(C):請求項1のTEOS酸化膜を前記M
OS型電界効果トランジスタの側壁膜形成用の膜として
も用い当該MOS型電界効果トランジスタを製造するこ
とを特徴とする。
発明の製造方法における(a)の工程終了後に(b)の
工程の代わりに、(i) 前記導電膜をバイポーラトランジ
スタ形成予定領域にあってはベース電極の一部となる形
状に、また、MOS型電界効果トラジスタ形成予定領域
にあってはゲート電極となる形状にそれぞれパターニン
グする工程と、(ii)形成されたベース電極およびゲート
電極各々の表面に後の導電性側壁膜の形成のためのエッ
チング工程でゲート電極が損傷されるのを保護するため
の保護酸化膜を形成する工程と、(iii) 該保護酸化膜の
形成が済んだ試料における基板表面の熱酸化膜に、ベー
ス領域形成予定部分を露出するための開口部を形成する
工程とを実施するのが好適である。
とされる導電性側壁膜上のTEOS酸化膜の部分を薄膜
で覆った状態で、しかも、ウエットエッチング法によ
り、エミッタ領域形成予定部分上にあるTEOS酸化膜
を選択的に除去する。このような選択的除去に当たり、
TEOS酸化膜はエッチングできこの下層であるエミッ
タ領域形成予定部分(シリコンエピ層)は実質的にエッ
チングすることがないエッチャントは知られているの
で、エミッタ領域形成予定部分をエッチングすることな
く該部分を露出できる。また、ウエットエッチングであ
るので、ドライエッチング時に問題となるエッチングイ
オンによるダメージも生じない。またTEOS酸化膜
は、例えばシランを原料とする一般的なCVD酸化膜に
比べ、段差被覆性に優れ、かつ、側壁面にも比較的薄い
膜厚で膜質均一性良く成長する。
記〜の工程を含む方法で形成する構成では、形成さ
れる導電性側壁膜は比較的切り立った側面を有するもの
となる。このような切り立った側面であると、導電性側
壁膜上のTEOS酸化膜部分上に、該TEOS酸化膜に
対し選択比が大きな材料の薄膜をサイドウオール状に残
存させることを容易にする。
の特徴を有するバイポーラトランジスタを具えるBiM
OSが得られる。また、TEOS酸化膜をMOSFET
のサイドウオール形成に利用する。既に述べたとおり、
TEOS酸化膜は、例えばシランを原料とする一般的な
CVD酸化膜に比べ、段差被覆性に優れ、かつ、側壁面
にも比較的薄い膜厚で膜質均一性良く成長する。これ
は、LDD構造のMOSFETのサイドウオールとして
薄くかつ膜質のよいものが得られることを意味するの
で、たとえば、比例縮小則によりサイドウオール厚さが
薄くされる場合などにおいて有利である。
代わりに上記(i) 〜(iii) の工程を実施する構成では、
ホトリソグラフィ工程での、ベース領域形成予定部分を
露出するための開口部を形成するための露光と、ベース
電極およびゲート電極を形成するための露光とを、1枚
のマスクで行なえる。このため、(b)の工程を実施す
る場合に比べ使用露光マスクの数を減らすことができる
(詳細は後の第3実施例参照)。
トランジスタの製法及びBiMOSの製法の実施例につ
いて併せて説明する。しかしながら説明に用いる各図は
この発明を理解出来る程度に各構成成分の寸法、形状及
び配置関係を概略的に示してあるにすぎない。また、説
明に用いる各図において、同様な構成成分については同
一の番号を付して示し、その重複説明を省略することも
ある。また、以下に述べる比抵抗、膜厚、温度、時間な
どの数値的条件や使用材料、成膜方法などはこの発明の
範囲の一例にすぎない。
る。なお、これら図は実施例の製造工程中の主な工程に
おける試料をMOSFETのゲート長方向に沿うように
切った断面の切り口の状態として示したものである(以
下の図9以後において同じ。)。なお、断面を示すハッ
チングは図面の複雑化を回避するため一部省略してあ
る。
でかつ比抵抗が10〜20Ω・cmのシリコン基板11
を用意する。このシリコン基板11の、バイポーラトラ
ンジスタ形成予定領域及びP型MOSトランジスタ(以
下、PMOS)形成予定領域それぞれに、N型埋め込み
層13を、層抵抗40Ω/□、拡散の深さ3.0μmの
条件で形成する。ついでこの試料上にN型エピタキシャ
ル層15を比抵抗5Ω・cm、1.4μmの厚さの条件
で成長させる。ついでこの試料にバイポーラの分離層と
NMOSのPウエル領域を形成するため、該当部分にP
型不純物を表面濃度5×1016、拡散深さ1.4μmと
なるように拡散し、Pウエル層17を形成する。つい
で、試料のN型埋め込み層13と対応する部分に、P
(リン)などのN型不純物を表面濃度5×1016拡散深
さ1.4μmとなるようにイオン注入で注入したのち拡
散してN型埋め込み層13に各々接続される拡散層19
a,19b(バイポーラトランジスタのコレクタ領域1
9aとPMOSのNウエル層19b)を同時に形成す
る。ついで、周知のホトリソグラフィ法、インプラ法に
よりコレクタ領域19aのコレクタとり出し領域に表面
濃度1×1019の拡散層19aaを形成する。ついでL
OCOS法を用いて、7000Åの厚いフィールド酸化
膜21を形成する(図1(A))。
ウエットO2 雰囲気で酸化処理を行ない100Åの熱酸
化膜(MOS形成領域ではゲート酸化膜とされる)23
を形成する。次に、ベース電極の一部を形成するための
導電膜(MOS形成領域ではゲート電極形成用の膜とさ
れる導電膜)としてここではノンドープのポリシリコン
膜25aとWSiX (タングステンシリサイド膜)25
bとの積層膜25を形成する。ここでは、前者はLPC
VD(減圧化学的気相成長)法で2000Å成長させ、
後者はスパッタ法で形成している。ついで、公知のホト
リソグラフィ法及びインプラ法により、バイポーラのベ
ースエミッタ領域にボロンを40KeV、1×1015i
ons/cm2 の条件でイオン注入し、さらにMOSの
ゲート領域へリンを40KeV、1×1015ions/
cm2 の条件でイオン注入する(図示せず)。ついで、
ノンドープCVDSiO2 膜27を2000Åの厚さで
基板全面に成長させる(図1(B))。
レクタ領域19aにおけるベース領域形成予定部分を露
出するための開口部29を、周知のホトリソグラフィ技
術及びエッチング技術を用いて形成する(図2
(A))。
面に、ベース取り出し電極となる導電性側壁膜を形成す
るための薄膜としてここではポリシリコン膜31を20
0Åの厚さで成長させ、さらに、全面にボロンを40K
eV、1×1015ions/cm2 の条件でイオン注入
する(図2(B))。
1をエッチングし、開口部29の側壁にベース取り出し
電極としての導電性側壁膜(サイドウオール層)31a
を形成する。このとき、導電性側壁膜31aと基板(コ
レクタ領域19a)との選択比はとれないため基板がエ
ッチングされるがこれは従来例となんら変わるところは
ない。さらに周知のホトリソ技術でバイポーラトランジ
スタのベース電極、MOSのゲート電極を形成する予定
領域へそれぞれレジスト33を残す(図3(A))。
シリコン27、導電膜25のレジスト33で覆われてい
ない部分を除去し、NMOSのゲート電極35n、PM
OSのゲート電極35p、バイポーラのベース電極37
をそれぞれ得る(図3(B))。
ンプラ技術を用いレジスト39をマスクにNMOS形成
領域にリン(P+ )を40KeV、1×1013ions
/cm2 の条件でイオン注入しLDD(Lightly Doped
Drain)N- 層41を形成する(図4(A))。その後、
この試料を850℃の温度のN2 雰囲気で熱処理を行な
い、LDDN- 層41の不純物の活性化を行なう(この
熱処理は実施しなくても良い場合もある。後の工程で兼
ねられるからである。)。
をここでは500〜700Åの厚さで成長させる。ここ
では、TEOSの流量を1.0slm、オゾン濃度を1
5g/cm3 の条件とした方法でこのTEOS酸化膜4
3を形成している。もちろんTEOS酸化膜の形成方法
はこれに限られない。TEOS酸化膜は従来のCVDに
よる酸化膜(モノシラン等を原料ガスとするCVD酸化
膜。以下、同様。)に比べ段差被覆性に優れているとい
う特徴を有する。また、従来のCVD酸化膜では500
〜700Åという薄い膜厚の酸化膜を形成しようとすれ
ば側面での成長が充分でなく、その絶縁性に問題が残っ
たが、TEOS酸化膜であると比較的薄い膜厚でも所望
の絶縁膜が得られる。また、このTEOS酸化膜43
を、MOS型電界効果トランジスタ領域では、ゲート電
極のサイドウオールとしてそのまま利用するが、このT
EOS酸化膜43が上記のように薄い膜厚でも所望の特
性が得られるので、MOSFETの微細化に伴う比例縮
小則に従いサイドウオール膜厚を薄くする必要のある場
合に有利である。
レジスト45をマスクにボロン(B+ )を30KeV、
3×1013ions/cm2 の条件でイオン注入しベー
ス拡散層(ベース領域)47を形成する(図4
(B))。
る選択比が大きな材料の膜としてここでは、ポリシリコ
ン膜49を2500Å、LPCVD法で成長させ、次い
で、周知のホトリソ技術を用い、エミッタ、ベース形成
領域上にのみレジスト51を残す(図5(A))。
リコン膜49をエッチングしエミッタベース形成領域上
にのみポリシリコン膜49を残す(図5(B))。
ッタ領域形成予定部分上のTEOS酸化膜の部分の表面
を露出させ、前記導電性側壁膜上のTEOS酸化膜の部
分上には残存するように、選択的に除去する。ここで
は、これを周知のRIE法で行なう。この結果、導電性
側壁膜31aの側壁に形成されているTEOS膜を覆う
ようにポリシリコンサイドウオール49aが得られる
(図6(A))。このポリシリコンサイドウオール49
aはバイポーラトランジスタのエミッタ領域画定用とし
て作用する。また、ポリシリコンは酸化膜(TEOS酸
化膜)との選択比が大きくとれることから、ポリシリコ
ン膜49をエッチングしてゆく際にTEOS酸化膜43
がエッチングストップの酸化膜として働くので、シリコ
ン基板表面(コレクタ領域19a表面)がエッチングさ
れることはない。従って、この工程では、シリコン基板
表面が削れてしまうことがないので、実効エピ厚がばら
ついたりすることを防止できる。従来方法では、ベース
取り出し電極(ベースコンタクト)を形成する場合と絶
縁膜から成るスペーサ(ここでいうポリシリコンサイド
ウオール)を形成する際それぞれで基板は削れるが本発
明では前者の工程のみで削れるため削れる量およびエッ
チングばらつきが少なくて済む。したがって、従来方法
にくらべ、エッチングダメージにより欠陥発生を低減で
き結果としてBVCEO のばらつきや低電流域でhFEが劣
化することを軽減若しくは防止出来る。
ースエミッタ形成領域のみ、開口するようにレジスト5
3を残し、次に、HF系のウエットエッチング液を用い
TEOS膜43のポリシリコンサイドウオール49aで
覆われていない部分を除去しエミッタ領域形成予定部分
を露出させる(図6(B))。
PCVD法で2000Å形成し、次にポリシリコン膜5
5全面に砒素を1×1016ions/cm2 、40Ke
Vの条件でイオン注入する(図7(A))。
い、バイポーラのエミッタ電極55aを形成する。その
後、やはり周知のホトリソ技術を用いNMOS形成領域
のみ開口するレジストパターン57を形成した後、この
開口から露出する部分にAsを5×1015ions/c
m2 、40KeVの条件でイオン注入し、NMOSのS
/D層59を形成する(図7(B))。
きと同様に、周知のホトリソ技術を用いPMOS形成領
域のみ開口するレジスト61を形成し、その後、B(ボ
ロン)を5×1015ions/cm2 、40KeVの条
件でイオン注入しPMOSのS/D層63を形成する
(図8(A))。
法で成長させ、ついで、この試料に対し900℃の温度
のN2 雰囲気で30分程度の条件で熱処理を行ないBP
SG膜65の表面の平坦化を行なう。同時にこの熱処理
によりエミッタ電極55aおよび導電性側壁膜31aよ
り、前者にあっては砒素が後者にあってはボロンがシリ
コン基板(ベース領域47)にそれぞれ拡散しエミッタ
領域67およびサイドベース層69が形成される(図8
(B))。また、この熱処理では、NMOSS/D層5
9、PMOSS/D層63の活性化も同時に行なわれ
る。
口、配線工程を経てBiCMOS構造が完成する。
9(図2(A)参照)内に導電性側壁膜形成用の材料が
埋め込まれるように該材料の薄膜を形成後、該薄膜をR
IE法により選択的に除去して得ていた。しかし、この
場合導電性側壁膜31aがなだらかな傾斜を持つように
なるので、後に形成するポリシリコンサイドウオール4
9aが形成しずらい場合がある。この第2実施例ではこ
れを改善する。この説明を主に図9〜図12を参照して
行なう。
て説明した手順で、開口部29までを形成する(図9
(A))。
するための材料の薄膜であって、開口部29の形状にな
らって形成される薄膜71を形成する。ここでは、膜厚
が500〜700Åと薄くされたポリシリコン膜71を
当該薄膜として形成する。このように膜厚が薄いポリシ
リコン膜は開口部29内を埋めることなく開口部29の
側壁や底面にならって(すなわち開口部の形にしたがっ
て)成長する(図9(B))。
の側壁上に該薄膜71のエッチングマスクとしての側壁
膜73を形成する。ここでは、開口部29内にエッチン
グマスク形成用材料が埋め込まれるように該材料の薄膜
を形成する。具体的には、CVD酸化膜73を形成す
る。そして、該CVD酸化膜73を周知のRIE法によ
りエッチングしてサイドウオールの状態としてのエッチ
ングマスク73aを形成する(図10(A)、
(B))。図10(B)中にPで示した部分の拡大図、
すなわちエッチングマスク73a及びその周辺部分の拡
大ズを図11(A)に示した。
スク73aで覆われていない部分を選択的に除去する。
このエッチングが済むと、開口部29の側壁と底面の一
部とにわたる領域上に、略L字型の導電性側壁膜(ベー
ス取り出し電極)71aが形成される(図11
(B))。なお、この第2実施例においても、導電性側
壁膜71aの形成時に基板(コレクタ領域19a)が従
来と同様にエッチングされる。
6(A)を用いて説明した手順に従い、NMOS、PM
OS各々のゲート電極の形成、バイポーラトランジスタ
のベース電極の形成、TEOS酸化膜43の形成、ポリ
シリコンサイドウオール49aの形成までを行なって図
12(A)に示す構造体を得る。図12(A)中のQ部
分の拡大図を図12(B)に示した。この図12(B)
から理解出来るように第2実施例で形成される導電性側
壁膜71aは、第1実施例の導電性側壁膜31aに比べ
切り立った側面を持つものであるので、TEOS膜43
形成後の開口部29の側壁は第1実施例の場合より切り
立ったものになる。このため、ポリシリコンサイドウオ
ール49aの形成が第1実施例の場合より行ない易い。
〜図8(B)を用いて説明した手順に従いベース領域の
形成、エミッタ領域形成予定部分を露出させること、エ
ミッタ電極の形成、エミッタ領域の形成などの一連の処
理を行ないBiMOSを得る。
形状やゲート電極形状に加工することを、導電性側壁膜
31a(71a)の形成が済んだ後に行なっていた。し
かし、以下に説明する例(第3実施例)のようにしても
良い。この説明を主に図13〜図15を参照して行な
う。
(B)を用いて説明した手順に従い導電膜25、ポリシ
リコン膜27の形成までを行なう(図1(B)参照)。
25及びポリシリコン膜27の積層膜を、バイポーラト
ランジスタのベース電極形状、MOSのゲート電極形状
にそれぞれ加工しベース電極37、NMOSのゲート電
極35n、PMOSのゲート電極35pを得る。
よびゲート電極35n,35p各々の表面に後の熱酸化
膜の除去工程でこれら電極が損傷されるのを保護するた
めの保護酸化膜を形成する。ここでは、この試料を85
0℃の温度のウエットO2 雰囲気で酸化処理して、ベー
ス電極37、NMOSのゲート電極35N 、PMOSの
ゲート電極35p各々の表面に厚さ200Å程度の保護
酸化膜81を形成している。なお、この保護酸化膜81
は導電性側壁膜31aを形成するため後に行なわれるポ
リシリコンのエッチングの際にゲート電極35N 、35
P 中のポリシリコンがサイドエッチングされることを防
止するためのものである。
辺のみを露出しMOSFET形成予定領域は覆うようレ
ジスト83を形成し、その後、ゲート絶縁膜等のため予
め形成してあった熱酸化膜23に、ベース領域形成予定
部分を露出する開口を好適な方法で形成して第1、第2
実施例と同様に開口部29を得る(図13(B))。開
口部29の形成が済んだ試料全面に、ベース取り出し電
極となる導電性側壁膜を形成するための薄膜としてここ
ではポリシリコン膜31を200Åの厚さで成長させ、
さらに、全面にボロンを40KeV、1×1015ion
s/cm2 の条件でイオン注入する(図14(A))。
9及びその周辺のみに残す(図14(B))。このポリ
シリコン膜31のエッチングにおいてはゲート電極35
N 、35P は保護酸化膜81で覆われているので、ゲー
ト電極35N 、35P 中のポリシリコン部分がサイドエ
ッチングされることはない。
膜31をエッチングし、開口部29の側壁にベース取り
出し電極としての導電性側壁膜(サイドウオール層)3
1aを形成する(図15(A))。
を用いて説明した手順に従い工程を実施することにより
BiMOSが得られる。
施例に比較して有利な点は次のことである。
5N 、PMOSのゲート電極35pを形成し終えた時点
で開口部29も実質的に形成された状態となる(熱酸化
膜23は開口されていないが)。つまり、第1、第2実
施例では開口部29形成用の露光マスク(図2(A)参
照)と各電極形成用の露光マスク(図3(A)参照)が
必要であったのに対し、この第3実施例では両露光が1
枚の露光マスクで行なえるのである。したがって、第1
および第2実施例に比べ露光用マスクの数を減らすこと
が出来る。
明のバイポーラトランジスタの製造方法によれば、ベー
ス取り出し電極とされる導電性側壁膜上のTEOS酸化
膜の部分を薄膜で覆った状態で、しかも、ウエットエッ
チング法により、エミッタ領域形成予定部分上にあるT
EOS酸化膜を選択的に除去する。このため、エミッタ
領域形成予定部分をエッチングすることなくこの部分を
露出できる。ベース取り出し電極形成時に基板がエッチ
ングされることはこの発明では防げないが、エミッタ領
域形成予定部分を露出する際に従来生じていた基板のエ
ッチングは防止出来るので、その分、BVCEO の劣化や
ばらつきを軽減若しくは防止できる。また、ウエットエ
ッチングであるので、エミッタ領域形成予定部分のエッ
チングダメージも、生じない。その分、エミッタ領域形
成予定部分での欠陥発生が防止出来るので、欠陥発生に
起因するトランジスタ特性の劣化、例えばhFEの低電流
域での低下の劣化を抑制できる。
製造方法によれば、第一発明の製法を利用しかつ所定の
膜をバイポーラ側およびMOS側でこれらを形成するた
めの膜として使用する。このため、第一発明の特徴を有
するバイポーラトランジスタを具えるBiMOSが得ら
れる。
ある。
ある。
ある。
ある。
ある。
ある。
ある。
である。
図である。
図である。
図である。
図である。
Claims (4)
- 【請求項1】 (a)コレクタ領域を有するシリコン基
板に熱酸化膜及び、ベース電極の一部を形成するための
導電膜をこの順に形成する工程と、 (b)これら導電膜及び熱酸化膜に、前記コレクタ領域
におけるベース領域形成予定部分を露出するための開口
部を、形成する工程と、 (c)該開口部の側壁に、前記ベース領域形成予定部分
と前記ベース電極の一部とされる導電膜とを接続するた
めのベース取り出し電極となる導電性側壁膜を、形成す
る工程と、 (d)該導電性側壁膜の形成が済んだ試料上全面にテト
ラエチルオルソシリケート(TEOS)酸化膜を形成す
る工程と、 (e)該形成されたTEOS酸化膜を介して前記ベース
領域形成予定部分に不純物を注入してベース領域を得る
工程と、 (f)該ベース領域の形成の済んだ試料の全面に前記T
EOS酸化膜に対し選択比が大きな材料の薄膜を形成す
る工程と、 (g)該選択比が大きな材料の薄膜の、エミッタ領域形
成予定部分上側に当たる部分は除去し、前記導電性側壁
膜上側に当たる部分は残存するように、該薄膜を選択的
に除去する工程と、 (h)該選択的除去によって露出されたTEOS酸化膜
部分をウエットエッチング法により除去する工程と、 (i)該TEOS酸化膜の除去で露出されたエミッタ領
域形成予定部分にエミッタ領域を形成する工程とを含む
ことを特徴とするバイポーラトランジスタの製造方法。 - 【請求項2】 請求項1に記載のバイポーラトランジス
タの製造方法において、 前記導電性側壁膜は、 前記開口部の形成が済んだ試料上全面に前記導電性側壁
膜を形成するための材料の薄膜であって、前記開口部の
形状にならって形成される膜厚を有した薄膜を形成する
工程と、 該薄膜が形成された前記開口部の側壁上に該薄膜のエッ
チングマスクとしての側壁膜を形成する工程と、 前記導電性側壁膜を形成するための材料の薄膜の、前記
エッチングマスクで覆われていない部分を除去する工程
と、 前記エッチングマスクとしての側壁膜を除去する工程と
を含む工程によって得ることを特徴とするバイポーラト
ランジスタの製造方法。 - 【請求項3】 BiMOSにおけるバイポーラトランジ
スタの製造を請求項1に記載のバイポーラトランジスタ
の製造方法により行なうと共に、 請求項1の熱酸化膜をMOS型電界効果トランジスタの
ゲート絶縁膜形成用の膜としても用い、 請求項1の導電膜を前記MOS型電界効果トランジスタ
のゲート電極形成用の膜としても用い、 請求項1のTEOS酸化膜を前記MOS型電界効果トラ
ンジスタの側壁膜形成用の膜としても用い当該MOS型
電界効果トランジスタを製造することを特徴とするBi
MOSの製造方法。 - 【請求項4】 請求項3に記載のBiMOSの製造方法
において、 前記(a)の工程終了後に前記(b)の工程の代わり
に、 (i) 前記導電膜を、バイポーラトランジスタ形成予定領
域にあってはベース電極の一部となる形状に、また、M
OS型電界効果トラジスタ形成予定領域にあってはゲー
ト電極となる形状に、それぞれパターニングする工程
と、 (ii)形成されたベース電極およびゲート電極各々の表面
に後の導電性側壁膜の形成のためのエッチング工程でゲ
ート電極が損傷されるのを保護するための保護酸化膜を
形成する工程と、 (iii) 該保護酸化膜の形成が済んだ試料における基板表
面の熱酸化膜に、ベース領域形成予定部分を露出するた
めの開口部を形成する工程とを実施することを特徴とす
るBiMOSの製造方法。
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---|---|---|---|
JP02864394A JP3305854B2 (ja) | 1994-02-28 | 1994-02-28 | バイポーラトランジスタの製造方法 |
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Publication Number | Publication Date |
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JPH07240423A true JPH07240423A (ja) | 1995-09-12 |
JP3305854B2 JP3305854B2 (ja) | 2002-07-24 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009071181A (ja) * | 2007-09-14 | 2009-04-02 | Nec Electronics Corp | 半導体装置の製造方法 |
CN107946194A (zh) * | 2017-12-21 | 2018-04-20 | 深圳市晶特智造科技有限公司 | 双极晶体管的制作方法 |
-
1994
- 1994-02-28 JP JP02864394A patent/JP3305854B2/ja not_active Expired - Fee Related
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