JPH07240423A - バイポーラトランジスタの製法、ＢｉＭＯＳの製法 - Google Patents
バイポーラトランジスタの製法、ＢｉＭＯＳの製法Info
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- JPH07240423A JPH07240423A JP6028643A JP2864394A JPH07240423A JP H07240423 A JPH07240423 A JP H07240423A JP 6028643 A JP6028643 A JP 6028643A JP 2864394 A JP2864394 A JP 2864394A JP H07240423 A JPH07240423 A JP H07240423A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 エミッタ形成予定部分が不要にエッチングさ
れることを防止してトランジスタ特性の向上を図るこ
と。 【構成】 ベース領域形成予定部分を露出する開口部２
９を形成し、この開口部２９の側壁にベース取り出し電
極３１ａを形成する。この試料全面にＴＥＯＳ酸化膜４
３を形成する。次に、ベース取り出し電極３１ａ上のＴ
ＥＯＳ酸化膜の部分を薄膜（ポリシリコンサイドウオー
ル）４９ａで覆った状態で、しかも、ウエットエッチン
グ法により、エミッタ領域形成予定部分上にあるＴＥＯ
Ｓ酸化膜を選択的に除去する。
れることを防止してトランジスタ特性の向上を図るこ
と。 【構成】 ベース領域形成予定部分を露出する開口部２
９を形成し、この開口部２９の側壁にベース取り出し電
極３１ａを形成する。この試料全面にＴＥＯＳ酸化膜４
３を形成する。次に、ベース取り出し電極３１ａ上のＴ
ＥＯＳ酸化膜の部分を薄膜（ポリシリコンサイドウオー
ル）４９ａで覆った状態で、しかも、ウエットエッチン
グ法により、エミッタ領域形成予定部分上にあるＴＥＯ
Ｓ酸化膜を選択的に除去する。
Description
【０００１】
【産業上の利用分野】この発明はバイポーラトランジス
タの製造方法及びＢｉＭＯＳの製造方法に関するもので
ある。
タの製造方法及びＢｉＭＯＳの製造方法に関するもので
ある。
【０００２】
【従来の技術】ＢｉＭＯＳの一種であるＢｉＣＭＯＳ
は、バイポーラトランジスタの高速性とＣＭＯＳＦＥＴ
（以下、ＣＭＯＳ）の高集積性とを合わせもつ半導体装
置として注目されている。このようなＢｉＣＭＯＳにお
ける、特にバイポーラトランジスタ部分の従来の製造方
法として、セルフアラインによる２層ポリシリコン構造
を前提とした方法がある（例えば文献Ｉ：「電子情報通
信学会技術研究報告」(SDM91-39)p.43-48 特に図６）。
この文献に開示の方法では、ＢｉＣＭＯＳにおけるバイ
ポーラトランジスタ部分を、概略で言えば、以下のとお
り製造している。(1) コレクタ領域の形成が済んだシリ
コン基板上に熱酸化膜及び導電膜を形成する。(2) これ
ら導電膜及び熱酸化膜の所定部分に開口部を形成してコ
レクタ領域におけるベース領域形成予定部分を露出させ
る。(3) この開口部の側壁に、ベース領域形成予定部分
と上記導電膜とを接続するため、ポリシリコンで構成し
たベースコンタクトを形成する。(4) このベースコンタ
クトすなわち開口部の側壁上にさらに絶縁膜から成るス
ペーサを形成する。(5) その後、通常のポリシリコンエ
ミッタ形成時と同じ方法でベース領域、エミッタ領域、
エミッタ電極を形成する。この方法では、ベースコンタ
クト（ベース取り出し電極ともいう。）、絶縁膜から成
るスペーサ、ベース領域、エミッタ領域及びエミッタ電
極がセルフアラインで形成できた。
は、バイポーラトランジスタの高速性とＣＭＯＳＦＥＴ
（以下、ＣＭＯＳ）の高集積性とを合わせもつ半導体装
置として注目されている。このようなＢｉＣＭＯＳにお
ける、特にバイポーラトランジスタ部分の従来の製造方
法として、セルフアラインによる２層ポリシリコン構造
を前提とした方法がある（例えば文献Ｉ：「電子情報通
信学会技術研究報告」(SDM91-39)p.43-48 特に図６）。
この文献に開示の方法では、ＢｉＣＭＯＳにおけるバイ
ポーラトランジスタ部分を、概略で言えば、以下のとお
り製造している。(1) コレクタ領域の形成が済んだシリ
コン基板上に熱酸化膜及び導電膜を形成する。(2) これ
ら導電膜及び熱酸化膜の所定部分に開口部を形成してコ
レクタ領域におけるベース領域形成予定部分を露出させ
る。(3) この開口部の側壁に、ベース領域形成予定部分
と上記導電膜とを接続するため、ポリシリコンで構成し
たベースコンタクトを形成する。(4) このベースコンタ
クトすなわち開口部の側壁上にさらに絶縁膜から成るス
ペーサを形成する。(5) その後、通常のポリシリコンエ
ミッタ形成時と同じ方法でベース領域、エミッタ領域、
エミッタ電極を形成する。この方法では、ベースコンタ
クト（ベース取り出し電極ともいう。）、絶縁膜から成
るスペーサ、ベース領域、エミッタ領域及びエミッタ電
極がセルフアラインで形成できた。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た従来のバイポーラトランジスタの製造方法では、ベー
ス取り出し電極及び、絶縁膜から成るスペーサは、いず
れも、これらを形成するための薄膜をＲＩＥ（リアクテ
ィブイオンエッチング）法により選択的にエッチングし
て上記開口部の側壁上にサイドウオールとして残存させ
ることで得るので、各エッチングにおいてシリコン基板
（実際はエピタキシャル層）もエッチングされてしま
う。このため、エピタキシャル層の実効的な厚さが薄く
なったり、基板の各所でのエピタキシャル層の厚さがば
らついてしまうという問題があった。このような問題
は、バイポーラトランジスタのＢＶCEO （コレクタ・エ
ミッタ間耐圧）の低下及びバラツキを招きひいては集積
回路の歩留り低下を招くので改善が望まれる。また、特
に、絶縁膜から成るスペーサを形成する際のＲＩＥにお
いては、エミッタ領域形成予定部分表面が直接エッチン
グイオンによるダメージを受けるため、エミッタ領域形
成予定部分に欠陥が生じる危険性が高い。この欠陥は、
素子特性に悪影響を与える。特にこの欠陥がエミッタ−
ベース接合付近に生じた場合は再結合中心となりベース
電流の低電流領域における再結合電流（リーク電流）を
増加させることになり、ひいてはバイポーラトランジス
タのｈFE（電流増幅率）の低電流領域での低下を招いて
しまう。
た従来のバイポーラトランジスタの製造方法では、ベー
ス取り出し電極及び、絶縁膜から成るスペーサは、いず
れも、これらを形成するための薄膜をＲＩＥ（リアクテ
ィブイオンエッチング）法により選択的にエッチングし
て上記開口部の側壁上にサイドウオールとして残存させ
ることで得るので、各エッチングにおいてシリコン基板
（実際はエピタキシャル層）もエッチングされてしま
う。このため、エピタキシャル層の実効的な厚さが薄く
なったり、基板の各所でのエピタキシャル層の厚さがば
らついてしまうという問題があった。このような問題
は、バイポーラトランジスタのＢＶCEO （コレクタ・エ
ミッタ間耐圧）の低下及びバラツキを招きひいては集積
回路の歩留り低下を招くので改善が望まれる。また、特
に、絶縁膜から成るスペーサを形成する際のＲＩＥにお
いては、エミッタ領域形成予定部分表面が直接エッチン
グイオンによるダメージを受けるため、エミッタ領域形
成予定部分に欠陥が生じる危険性が高い。この欠陥は、
素子特性に悪影響を与える。特にこの欠陥がエミッタ−
ベース接合付近に生じた場合は再結合中心となりベース
電流の低電流領域における再結合電流（リーク電流）を
増加させることになり、ひいてはバイポーラトランジス
タのｈFE（電流増幅率）の低電流領域での低下を招いて
しまう。
【０００４】
【課題を解決するための手段】そこで、この出願の第一
発明ではバイポーラトランジスタを以下の（ａ）〜
（ｊ）の工程を含む方法により製造する。
発明ではバイポーラトランジスタを以下の（ａ）〜
（ｊ）の工程を含む方法により製造する。
【０００５】（ａ）コレクタ領域を有するシリコン基板
に熱酸化膜及び、ベース電極の一部を形成するための導
電膜をこの順に形成する工程。
に熱酸化膜及び、ベース電極の一部を形成するための導
電膜をこの順に形成する工程。
【０００６】（ｂ）これら導電膜及び熱酸化膜に、前記
コレクタ領域におけるベース領域形成予定部分を露出す
るための開口部を、形成する工程。
コレクタ領域におけるベース領域形成予定部分を露出す
るための開口部を、形成する工程。
【０００７】（ｃ）該開口部の側壁に、前記ベース領域
形成予定部分と前記ベース電極の一部とされる導電膜と
を接続するためのベース取り出し電極となる導電性側壁
膜を、形成する工程。
形成予定部分と前記ベース電極の一部とされる導電膜と
を接続するためのベース取り出し電極となる導電性側壁
膜を、形成する工程。
【０００８】（ｄ）該導電性側壁膜の形成が済んだ試料
上全面にテトラエチルオルソシリケート（ＴＥＯＳ）酸
化膜を形成する工程。
上全面にテトラエチルオルソシリケート（ＴＥＯＳ）酸
化膜を形成する工程。
【０００９】（ｅ）該形成されたＴＥＯＳ酸化膜を介し
て前記ベース領域形成予定部分に不純物を注入してベー
ス領域を得る工程。
て前記ベース領域形成予定部分に不純物を注入してベー
ス領域を得る工程。
【００１０】（ｆ）該ベース領域の形成の済んだ試料の
全面に前記ＴＥＯＳ酸化膜に対し選択比が大きな材料の
薄膜を形成する工程。
全面に前記ＴＥＯＳ酸化膜に対し選択比が大きな材料の
薄膜を形成する工程。
【００１１】（ｇ）該選択比が大きな材料の薄膜の、エ
ミッタ領域形成予定部分上側に当たる部分は除去し、前
記導電性側壁膜上側に当たる部分は残存するように、該
薄膜を選択的に除去する工程。
ミッタ領域形成予定部分上側に当たる部分は除去し、前
記導電性側壁膜上側に当たる部分は残存するように、該
薄膜を選択的に除去する工程。
【００１２】（ｈ）該選択的除去によって露出されたＴ
ＥＯＳ酸化膜部分をウエットエッチング法により除去す
る工程。
ＥＯＳ酸化膜部分をウエットエッチング法により除去す
る工程。
【００１３】（ｉ）該ＴＥＯＳ酸化膜の除去で露出され
たエミッタ領域形成予定部分にエミッタ領域を形成する
工程。
たエミッタ領域形成予定部分にエミッタ領域を形成する
工程。
【００１４】なお、この第一発明の実施に当たり、前記
導電性側壁膜の形成は、以下の〜の各工程を含む工
程によって得るのが好適である。
導電性側壁膜の形成は、以下の〜の各工程を含む工
程によって得るのが好適である。
【００１５】：前記開口部の形成が済んだ試料上全面
に当該導電性側壁膜を形成するための材料の薄膜であっ
て、前記開口部の形状にならって形成される薄膜を形成
する工程。
に当該導電性側壁膜を形成するための材料の薄膜であっ
て、前記開口部の形状にならって形成される薄膜を形成
する工程。
【００１６】：該薄膜が形成された前記開口部の側壁
上に該薄膜のエッチングマスクとしての側壁膜を形成す
る工程。
上に該薄膜のエッチングマスクとしての側壁膜を形成す
る工程。
【００１７】：前記導電性側壁膜を形成するための材
料の薄膜の、前記エッチングマスクで覆われていない部
分を除去する工程。
料の薄膜の、前記エッチングマスクで覆われていない部
分を除去する工程。
【００１８】：前記エッチングマスクとしての側壁膜
を除去する工程。
を除去する工程。
【００１９】また、この出願の第二発明のＢｉＭＯＳの
製造方法によれば、ＢｉＭＯＳにおけるバイポーラトラ
ンジスタの製造を請求項１に記載のバイポーラトランジ
スタの製造方法により行なうと共に、(A):請求項１の熱
酸化膜をＭＯＳ型電界効果トランジスタのゲート絶縁膜
形成用の膜としても用い、(B):請求項１の導電膜を前記
ＭＯＳ型電界効果トランジスタのゲート電極形成用の膜
としても用い、(C):請求項１のＴＥＯＳ酸化膜を前記Ｍ
ＯＳ型電界効果トランジスタの側壁膜形成用の膜として
も用い当該ＭＯＳ型電界効果トランジスタを製造するこ
とを特徴とする。
製造方法によれば、ＢｉＭＯＳにおけるバイポーラトラ
ンジスタの製造を請求項１に記載のバイポーラトランジ
スタの製造方法により行なうと共に、(A):請求項１の熱
酸化膜をＭＯＳ型電界効果トランジスタのゲート絶縁膜
形成用の膜としても用い、(B):請求項１の導電膜を前記
ＭＯＳ型電界効果トランジスタのゲート電極形成用の膜
としても用い、(C):請求項１のＴＥＯＳ酸化膜を前記Ｍ
ＯＳ型電界効果トランジスタの側壁膜形成用の膜として
も用い当該ＭＯＳ型電界効果トランジスタを製造するこ
とを特徴とする。
【００２０】また、この第二発明の実施に当たり、第一
発明の製造方法における（ａ）の工程終了後に（ｂ）の
工程の代わりに、(i) 前記導電膜をバイポーラトランジ
スタ形成予定領域にあってはベース電極の一部となる形
状に、また、ＭＯＳ型電界効果トラジスタ形成予定領域
にあってはゲート電極となる形状にそれぞれパターニン
グする工程と、(ii)形成されたベース電極およびゲート
電極各々の表面に後の導電性側壁膜の形成のためのエッ
チング工程でゲート電極が損傷されるのを保護するため
の保護酸化膜を形成する工程と、(iii) 該保護酸化膜の
形成が済んだ試料における基板表面の熱酸化膜に、ベー
ス領域形成予定部分を露出するための開口部を形成する
工程とを実施するのが好適である。
発明の製造方法における（ａ）の工程終了後に（ｂ）の
工程の代わりに、(i) 前記導電膜をバイポーラトランジ
スタ形成予定領域にあってはベース電極の一部となる形
状に、また、ＭＯＳ型電界効果トラジスタ形成予定領域
にあってはゲート電極となる形状にそれぞれパターニン
グする工程と、(ii)形成されたベース電極およびゲート
電極各々の表面に後の導電性側壁膜の形成のためのエッ
チング工程でゲート電極が損傷されるのを保護するため
の保護酸化膜を形成する工程と、(iii) 該保護酸化膜の
形成が済んだ試料における基板表面の熱酸化膜に、ベー
ス領域形成予定部分を露出するための開口部を形成する
工程とを実施するのが好適である。
【００２１】
【作用】第一発明の構成によれば、ベース取り出し電極
とされる導電性側壁膜上のＴＥＯＳ酸化膜の部分を薄膜
で覆った状態で、しかも、ウエットエッチング法によ
り、エミッタ領域形成予定部分上にあるＴＥＯＳ酸化膜
を選択的に除去する。このような選択的除去に当たり、
ＴＥＯＳ酸化膜はエッチングできこの下層であるエミッ
タ領域形成予定部分（シリコンエピ層）は実質的にエッ
チングすることがないエッチャントは知られているの
で、エミッタ領域形成予定部分をエッチングすることな
く該部分を露出できる。また、ウエットエッチングであ
るので、ドライエッチング時に問題となるエッチングイ
オンによるダメージも生じない。またＴＥＯＳ酸化膜
は、例えばシランを原料とする一般的なＣＶＤ酸化膜に
比べ、段差被覆性に優れ、かつ、側壁面にも比較的薄い
膜厚で膜質均一性良く成長する。
とされる導電性側壁膜上のＴＥＯＳ酸化膜の部分を薄膜
で覆った状態で、しかも、ウエットエッチング法によ
り、エミッタ領域形成予定部分上にあるＴＥＯＳ酸化膜
を選択的に除去する。このような選択的除去に当たり、
ＴＥＯＳ酸化膜はエッチングできこの下層であるエミッ
タ領域形成予定部分（シリコンエピ層）は実質的にエッ
チングすることがないエッチャントは知られているの
で、エミッタ領域形成予定部分をエッチングすることな
く該部分を露出できる。また、ウエットエッチングであ
るので、ドライエッチング時に問題となるエッチングイ
オンによるダメージも生じない。またＴＥＯＳ酸化膜
は、例えばシランを原料とする一般的なＣＶＤ酸化膜に
比べ、段差被覆性に優れ、かつ、側壁面にも比較的薄い
膜厚で膜質均一性良く成長する。
【００２２】また、第一発明において導電性側壁膜を上
記〜の工程を含む方法で形成する構成では、形成さ
れる導電性側壁膜は比較的切り立った側面を有するもの
となる。このような切り立った側面であると、導電性側
壁膜上のＴＥＯＳ酸化膜部分上に、該ＴＥＯＳ酸化膜に
対し選択比が大きな材料の薄膜をサイドウオール状に残
存させることを容易にする。
記〜の工程を含む方法で形成する構成では、形成さ
れる導電性側壁膜は比較的切り立った側面を有するもの
となる。このような切り立った側面であると、導電性側
壁膜上のＴＥＯＳ酸化膜部分上に、該ＴＥＯＳ酸化膜に
対し選択比が大きな材料の薄膜をサイドウオール状に残
存させることを容易にする。
【００２３】また、第二発明の構成によれば、第一発明
の特徴を有するバイポーラトランジスタを具えるＢｉＭ
ＯＳが得られる。また、ＴＥＯＳ酸化膜をＭＯＳＦＥＴ
のサイドウオール形成に利用する。既に述べたとおり、
ＴＥＯＳ酸化膜は、例えばシランを原料とする一般的な
ＣＶＤ酸化膜に比べ、段差被覆性に優れ、かつ、側壁面
にも比較的薄い膜厚で膜質均一性良く成長する。これ
は、ＬＤＤ構造のＭＯＳＦＥＴのサイドウオールとして
薄くかつ膜質のよいものが得られることを意味するの
で、たとえば、比例縮小則によりサイドウオール厚さが
薄くされる場合などにおいて有利である。
の特徴を有するバイポーラトランジスタを具えるＢｉＭ
ＯＳが得られる。また、ＴＥＯＳ酸化膜をＭＯＳＦＥＴ
のサイドウオール形成に利用する。既に述べたとおり、
ＴＥＯＳ酸化膜は、例えばシランを原料とする一般的な
ＣＶＤ酸化膜に比べ、段差被覆性に優れ、かつ、側壁面
にも比較的薄い膜厚で膜質均一性良く成長する。これ
は、ＬＤＤ構造のＭＯＳＦＥＴのサイドウオールとして
薄くかつ膜質のよいものが得られることを意味するの
で、たとえば、比例縮小則によりサイドウオール厚さが
薄くされる場合などにおいて有利である。
【００２４】また、第二発明において、（ｂ）の工程の
代わりに上記(i) 〜(iii) の工程を実施する構成では、
ホトリソグラフィ工程での、ベース領域形成予定部分を
露出するための開口部を形成するための露光と、ベース
電極およびゲート電極を形成するための露光とを、１枚
のマスクで行なえる。このため、（ｂ）の工程を実施す
る場合に比べ使用露光マスクの数を減らすことができる
（詳細は後の第３実施例参照）。
代わりに上記(i) 〜(iii) の工程を実施する構成では、
ホトリソグラフィ工程での、ベース領域形成予定部分を
露出するための開口部を形成するための露光と、ベース
電極およびゲート電極を形成するための露光とを、１枚
のマスクで行なえる。このため、（ｂ）の工程を実施す
る場合に比べ使用露光マスクの数を減らすことができる
（詳細は後の第３実施例参照）。
【００２５】
【実施例】以下、図面を参照してこの出願のバイポーラ
トランジスタの製法及びＢｉＭＯＳの製法の実施例につ
いて併せて説明する。しかしながら説明に用いる各図は
この発明を理解出来る程度に各構成成分の寸法、形状及
び配置関係を概略的に示してあるにすぎない。また、説
明に用いる各図において、同様な構成成分については同
一の番号を付して示し、その重複説明を省略することも
ある。また、以下に述べる比抵抗、膜厚、温度、時間な
どの数値的条件や使用材料、成膜方法などはこの発明の
範囲の一例にすぎない。
トランジスタの製法及びＢｉＭＯＳの製法の実施例につ
いて併せて説明する。しかしながら説明に用いる各図は
この発明を理解出来る程度に各構成成分の寸法、形状及
び配置関係を概略的に示してあるにすぎない。また、説
明に用いる各図において、同様な構成成分については同
一の番号を付して示し、その重複説明を省略することも
ある。また、以下に述べる比抵抗、膜厚、温度、時間な
どの数値的条件や使用材料、成膜方法などはこの発明の
範囲の一例にすぎない。
【００２６】１．第１実施例 先ず、図１〜図８を参照して第１実施例について説明す
る。なお、これら図は実施例の製造工程中の主な工程に
おける試料をＭＯＳＦＥＴのゲート長方向に沿うように
切った断面の切り口の状態として示したものである（以
下の図９以後において同じ。）。なお、断面を示すハッ
チングは図面の複雑化を回避するため一部省略してあ
る。
る。なお、これら図は実施例の製造工程中の主な工程に
おける試料をＭＯＳＦＥＴのゲート長方向に沿うように
切った断面の切り口の状態として示したものである（以
下の図９以後において同じ。）。なお、断面を示すハッ
チングは図面の複雑化を回避するため一部省略してあ
る。
【００２７】シリコン基板１１として、ここでは、Ｐ型
でかつ比抵抗が１０〜２０Ω・ｃｍのシリコン基板１１
を用意する。このシリコン基板１１の、バイポーラトラ
ンジスタ形成予定領域及びＰ型ＭＯＳトランジスタ（以
下、ＰＭＯＳ）形成予定領域それぞれに、Ｎ型埋め込み
層１３を、層抵抗４０Ω／□、拡散の深さ３．０μｍの
条件で形成する。ついでこの試料上にＮ型エピタキシャ
ル層１５を比抵抗５Ω・ｃｍ、１．４μｍの厚さの条件
で成長させる。ついでこの試料にバイポーラの分離層と
ＮＭＯＳのＰウエル領域を形成するため、該当部分にＰ
型不純物を表面濃度５×１０16、拡散深さ１．４μｍと
なるように拡散し、Ｐウエル層１７を形成する。つい
で、試料のＮ型埋め込み層１３と対応する部分に、Ｐ
（リン）などのＮ型不純物を表面濃度５×１０16拡散深
さ１．４μｍとなるようにイオン注入で注入したのち拡
散してＮ型埋め込み層１３に各々接続される拡散層１９
ａ，１９ｂ（バイポーラトランジスタのコレクタ領域１
９ａとＰＭＯＳのＮウエル層１９ｂ）を同時に形成す
る。ついで、周知のホトリソグラフィ法、インプラ法に
よりコレクタ領域１９ａのコレクタとり出し領域に表面
濃度１×１０19の拡散層１９ａａを形成する。ついでＬ
ＯＣＯＳ法を用いて、７０００Åの厚いフィールド酸化
膜２１を形成する（図１（Ａ））。
でかつ比抵抗が１０〜２０Ω・ｃｍのシリコン基板１１
を用意する。このシリコン基板１１の、バイポーラトラ
ンジスタ形成予定領域及びＰ型ＭＯＳトランジスタ（以
下、ＰＭＯＳ）形成予定領域それぞれに、Ｎ型埋め込み
層１３を、層抵抗４０Ω／□、拡散の深さ３．０μｍの
条件で形成する。ついでこの試料上にＮ型エピタキシャ
ル層１５を比抵抗５Ω・ｃｍ、１．４μｍの厚さの条件
で成長させる。ついでこの試料にバイポーラの分離層と
ＮＭＯＳのＰウエル領域を形成するため、該当部分にＰ
型不純物を表面濃度５×１０16、拡散深さ１．４μｍと
なるように拡散し、Ｐウエル層１７を形成する。つい
で、試料のＮ型埋め込み層１３と対応する部分に、Ｐ
（リン）などのＮ型不純物を表面濃度５×１０16拡散深
さ１．４μｍとなるようにイオン注入で注入したのち拡
散してＮ型埋め込み層１３に各々接続される拡散層１９
ａ，１９ｂ（バイポーラトランジスタのコレクタ領域１
９ａとＰＭＯＳのＮウエル層１９ｂ）を同時に形成す
る。ついで、周知のホトリソグラフィ法、インプラ法に
よりコレクタ領域１９ａのコレクタとり出し領域に表面
濃度１×１０19の拡散層１９ａａを形成する。ついでＬ
ＯＣＯＳ法を用いて、７０００Åの厚いフィールド酸化
膜２１を形成する（図１（Ａ））。
【００２８】次に、この試料に対し、８５０℃の温度の
ウエットＯ2 雰囲気で酸化処理を行ない１００Åの熱酸
化膜（ＭＯＳ形成領域ではゲート酸化膜とされる）２３
を形成する。次に、ベース電極の一部を形成するための
導電膜（ＭＯＳ形成領域ではゲート電極形成用の膜とさ
れる導電膜）としてここではノンドープのポリシリコン
膜２５ａとＷＳｉX （タングステンシリサイド膜）２５
ｂとの積層膜２５を形成する。ここでは、前者はＬＰＣ
ＶＤ（減圧化学的気相成長）法で２０００Å成長させ、
後者はスパッタ法で形成している。ついで、公知のホト
リソグラフィ法及びインプラ法により、バイポーラのベ
ースエミッタ領域にボロンを４０ＫｅＶ、１×１０15ｉ
ｏｎｓ／ｃｍ2 の条件でイオン注入し、さらにＭＯＳの
ゲート領域へリンを４０ＫｅＶ、１×１０15ｉｏｎｓ／
ｃｍ2 の条件でイオン注入する（図示せず）。ついで、
ノンドープＣＶＤＳｉＯ2 膜２７を２０００Åの厚さで
基板全面に成長させる（図１（Ｂ））。
ウエットＯ2 雰囲気で酸化処理を行ない１００Åの熱酸
化膜（ＭＯＳ形成領域ではゲート酸化膜とされる）２３
を形成する。次に、ベース電極の一部を形成するための
導電膜（ＭＯＳ形成領域ではゲート電極形成用の膜とさ
れる導電膜）としてここではノンドープのポリシリコン
膜２５ａとＷＳｉX （タングステンシリサイド膜）２５
ｂとの積層膜２５を形成する。ここでは、前者はＬＰＣ
ＶＤ（減圧化学的気相成長）法で２０００Å成長させ、
後者はスパッタ法で形成している。ついで、公知のホト
リソグラフィ法及びインプラ法により、バイポーラのベ
ースエミッタ領域にボロンを４０ＫｅＶ、１×１０15ｉ
ｏｎｓ／ｃｍ2 の条件でイオン注入し、さらにＭＯＳの
ゲート領域へリンを４０ＫｅＶ、１×１０15ｉｏｎｓ／
ｃｍ2 の条件でイオン注入する（図示せず）。ついで、
ノンドープＣＶＤＳｉＯ2 膜２７を２０００Åの厚さで
基板全面に成長させる（図１（Ｂ））。
【００２９】次に、導電膜２５及び熱酸化膜２３に、コ
レクタ領域１９ａにおけるベース領域形成予定部分を露
出するための開口部２９を、周知のホトリソグラフィ技
術及びエッチング技術を用いて形成する（図２
（Ａ））。
レクタ領域１９ａにおけるベース領域形成予定部分を露
出するための開口部２９を、周知のホトリソグラフィ技
術及びエッチング技術を用いて形成する（図２
（Ａ））。
【００３０】次いで、開口部２９の形成が済んだ試料全
面に、ベース取り出し電極となる導電性側壁膜を形成す
るための薄膜としてここではポリシリコン膜３１を２０
０Åの厚さで成長させ、さらに、全面にボロンを４０Ｋ
ｅＶ、１×１０15ｉｏｎｓ／ｃｍ2 の条件でイオン注入
する（図２（Ｂ））。
面に、ベース取り出し電極となる導電性側壁膜を形成す
るための薄膜としてここではポリシリコン膜３１を２０
０Åの厚さで成長させ、さらに、全面にボロンを４０Ｋ
ｅＶ、１×１０15ｉｏｎｓ／ｃｍ2 の条件でイオン注入
する（図２（Ｂ））。
【００３１】次に、周知のＲＩＥ法でポリシリコン膜３
１をエッチングし、開口部２９の側壁にベース取り出し
電極としての導電性側壁膜（サイドウオール層）３１ａ
を形成する。このとき、導電性側壁膜３１ａと基板（コ
レクタ領域１９ａ）との選択比はとれないため基板がエ
ッチングされるがこれは従来例となんら変わるところは
ない。さらに周知のホトリソ技術でバイポーラトランジ
スタのベース電極、ＭＯＳのゲート電極を形成する予定
領域へそれぞれレジスト３３を残す（図３（Ａ））。
１をエッチングし、開口部２９の側壁にベース取り出し
電極としての導電性側壁膜（サイドウオール層）３１ａ
を形成する。このとき、導電性側壁膜３１ａと基板（コ
レクタ領域１９ａ）との選択比はとれないため基板がエ
ッチングされるがこれは従来例となんら変わるところは
ない。さらに周知のホトリソ技術でバイポーラトランジ
スタのベース電極、ＭＯＳのゲート電極を形成する予定
領域へそれぞれレジスト３３を残す（図３（Ａ））。
【００３２】次に、周知のエッチング技術を用い、ポリ
シリコン２７、導電膜２５のレジスト３３で覆われてい
ない部分を除去し、ＮＭＯＳのゲート電極３５ｎ、ＰＭ
ＯＳのゲート電極３５ｐ、バイポーラのベース電極３７
をそれぞれ得る（図３（Ｂ））。
シリコン２７、導電膜２５のレジスト３３で覆われてい
ない部分を除去し、ＮＭＯＳのゲート電極３５ｎ、ＰＭ
ＯＳのゲート電極３５ｐ、バイポーラのベース電極３７
をそれぞれ得る（図３（Ｂ））。
【００３３】次に、周知のホトリソグラフィ技術及びイ
ンプラ技術を用いレジスト３９をマスクにＮＭＯＳ形成
領域にリン（Ｐ+ ）を４０ＫｅＶ、１×１０13ｉｏｎｓ
／ｃｍ2 の条件でイオン注入しＬＤＤ（Lightly Doped
Drain)Ｎ- 層４１を形成する（図４（Ａ））。その後、
この試料を８５０℃の温度のＮ2 雰囲気で熱処理を行な
い、ＬＤＤＮ- 層４１の不純物の活性化を行なう（この
熱処理は実施しなくても良い場合もある。後の工程で兼
ねられるからである。）。
ンプラ技術を用いレジスト３９をマスクにＮＭＯＳ形成
領域にリン（Ｐ+ ）を４０ＫｅＶ、１×１０13ｉｏｎｓ
／ｃｍ2 の条件でイオン注入しＬＤＤ（Lightly Doped
Drain)Ｎ- 層４１を形成する（図４（Ａ））。その後、
この試料を８５０℃の温度のＮ2 雰囲気で熱処理を行な
い、ＬＤＤＮ- 層４１の不純物の活性化を行なう（この
熱処理は実施しなくても良い場合もある。後の工程で兼
ねられるからである。）。
【００３４】次に、この試料全面にＴＥＯＳ酸化膜４３
をここでは５００〜７００Åの厚さで成長させる。ここ
では、ＴＥＯＳの流量を１．０ｓｌｍ、オゾン濃度を１
５ｇ／ｃｍ3 の条件とした方法でこのＴＥＯＳ酸化膜４
３を形成している。もちろんＴＥＯＳ酸化膜の形成方法
はこれに限られない。ＴＥＯＳ酸化膜は従来のＣＶＤに
よる酸化膜（モノシラン等を原料ガスとするＣＶＤ酸化
膜。以下、同様。）に比べ段差被覆性に優れているとい
う特徴を有する。また、従来のＣＶＤ酸化膜では５００
〜７００Åという薄い膜厚の酸化膜を形成しようとすれ
ば側面での成長が充分でなく、その絶縁性に問題が残っ
たが、ＴＥＯＳ酸化膜であると比較的薄い膜厚でも所望
の絶縁膜が得られる。また、このＴＥＯＳ酸化膜４３
を、ＭＯＳ型電界効果トランジスタ領域では、ゲート電
極のサイドウオールとしてそのまま利用するが、このＴ
ＥＯＳ酸化膜４３が上記のように薄い膜厚でも所望の特
性が得られるので、ＭＯＳＦＥＴの微細化に伴う比例縮
小則に従いサイドウオール膜厚を薄くする必要のある場
合に有利である。
をここでは５００〜７００Åの厚さで成長させる。ここ
では、ＴＥＯＳの流量を１．０ｓｌｍ、オゾン濃度を１
５ｇ／ｃｍ3 の条件とした方法でこのＴＥＯＳ酸化膜４
３を形成している。もちろんＴＥＯＳ酸化膜の形成方法
はこれに限られない。ＴＥＯＳ酸化膜は従来のＣＶＤに
よる酸化膜（モノシラン等を原料ガスとするＣＶＤ酸化
膜。以下、同様。）に比べ段差被覆性に優れているとい
う特徴を有する。また、従来のＣＶＤ酸化膜では５００
〜７００Åという薄い膜厚の酸化膜を形成しようとすれ
ば側面での成長が充分でなく、その絶縁性に問題が残っ
たが、ＴＥＯＳ酸化膜であると比較的薄い膜厚でも所望
の絶縁膜が得られる。また、このＴＥＯＳ酸化膜４３
を、ＭＯＳ型電界効果トランジスタ領域では、ゲート電
極のサイドウオールとしてそのまま利用するが、このＴ
ＥＯＳ酸化膜４３が上記のように薄い膜厚でも所望の特
性が得られるので、ＭＯＳＦＥＴの微細化に伴う比例縮
小則に従いサイドウオール膜厚を薄くする必要のある場
合に有利である。
【００３５】次に、周知のホトリソインプラ技術を用い
レジスト４５をマスクにボロン（Ｂ+ ）を３０ＫｅＶ、
３×１０13ｉｏｎｓ／ｃｍ2 の条件でイオン注入しベー
ス拡散層（ベース領域）４７を形成する（図４
（Ｂ））。
レジスト４５をマスクにボロン（Ｂ+ ）を３０ＫｅＶ、
３×１０13ｉｏｎｓ／ｃｍ2 の条件でイオン注入しベー
ス拡散層（ベース領域）４７を形成する（図４
（Ｂ））。
【００３６】次に、試料全面に、ＴＥＯＳ酸化膜に対す
る選択比が大きな材料の膜としてここでは、ポリシリコ
ン膜４９を２５００Å、ＬＰＣＶＤ法で成長させ、次い
で、周知のホトリソ技術を用い、エミッタ、ベース形成
領域上にのみレジスト５１を残す（図５（Ａ））。
る選択比が大きな材料の膜としてここでは、ポリシリコ
ン膜４９を２５００Å、ＬＰＣＶＤ法で成長させ、次い
で、周知のホトリソ技術を用い、エミッタ、ベース形成
領域上にのみレジスト５１を残す（図５（Ａ））。
【００３７】次に、周知のエッチング技術を用いポリシ
リコン膜４９をエッチングしエミッタベース形成領域上
にのみポリシリコン膜４９を残す（図５（Ｂ））。
リコン膜４９をエッチングしエミッタベース形成領域上
にのみポリシリコン膜４９を残す（図５（Ｂ））。
【００３８】次に、ポリシリコン膜４９について、エミ
ッタ領域形成予定部分上のＴＥＯＳ酸化膜の部分の表面
を露出させ、前記導電性側壁膜上のＴＥＯＳ酸化膜の部
分上には残存するように、選択的に除去する。ここで
は、これを周知のＲＩＥ法で行なう。この結果、導電性
側壁膜３１ａの側壁に形成されているＴＥＯＳ膜を覆う
ようにポリシリコンサイドウオール４９ａが得られる
（図６（Ａ））。このポリシリコンサイドウオール４９
ａはバイポーラトランジスタのエミッタ領域画定用とし
て作用する。また、ポリシリコンは酸化膜（ＴＥＯＳ酸
化膜）との選択比が大きくとれることから、ポリシリコ
ン膜４９をエッチングしてゆく際にＴＥＯＳ酸化膜４３
がエッチングストップの酸化膜として働くので、シリコ
ン基板表面（コレクタ領域１９ａ表面）がエッチングさ
れることはない。従って、この工程では、シリコン基板
表面が削れてしまうことがないので、実効エピ厚がばら
ついたりすることを防止できる。従来方法では、ベース
取り出し電極（ベースコンタクト）を形成する場合と絶
縁膜から成るスペーサ（ここでいうポリシリコンサイド
ウオール）を形成する際それぞれで基板は削れるが本発
明では前者の工程のみで削れるため削れる量およびエッ
チングばらつきが少なくて済む。したがって、従来方法
にくらべ、エッチングダメージにより欠陥発生を低減で
き結果としてＢＶCEO のばらつきや低電流域でｈFEが劣
化することを軽減若しくは防止出来る。
ッタ領域形成予定部分上のＴＥＯＳ酸化膜の部分の表面
を露出させ、前記導電性側壁膜上のＴＥＯＳ酸化膜の部
分上には残存するように、選択的に除去する。ここで
は、これを周知のＲＩＥ法で行なう。この結果、導電性
側壁膜３１ａの側壁に形成されているＴＥＯＳ膜を覆う
ようにポリシリコンサイドウオール４９ａが得られる
（図６（Ａ））。このポリシリコンサイドウオール４９
ａはバイポーラトランジスタのエミッタ領域画定用とし
て作用する。また、ポリシリコンは酸化膜（ＴＥＯＳ酸
化膜）との選択比が大きくとれることから、ポリシリコ
ン膜４９をエッチングしてゆく際にＴＥＯＳ酸化膜４３
がエッチングストップの酸化膜として働くので、シリコ
ン基板表面（コレクタ領域１９ａ表面）がエッチングさ
れることはない。従って、この工程では、シリコン基板
表面が削れてしまうことがないので、実効エピ厚がばら
ついたりすることを防止できる。従来方法では、ベース
取り出し電極（ベースコンタクト）を形成する場合と絶
縁膜から成るスペーサ（ここでいうポリシリコンサイド
ウオール）を形成する際それぞれで基板は削れるが本発
明では前者の工程のみで削れるため削れる量およびエッ
チングばらつきが少なくて済む。したがって、従来方法
にくらべ、エッチングダメージにより欠陥発生を低減で
き結果としてＢＶCEO のばらつきや低電流域でｈFEが劣
化することを軽減若しくは防止出来る。
【００３９】次に、ついで周知のホトリソ技術を用いベ
ースエミッタ形成領域のみ、開口するようにレジスト５
３を残し、次に、ＨＦ系のウエットエッチング液を用い
ＴＥＯＳ膜４３のポリシリコンサイドウオール４９ａで
覆われていない部分を除去しエミッタ領域形成予定部分
を露出させる（図６（Ｂ））。
ースエミッタ形成領域のみ、開口するようにレジスト５
３を残し、次に、ＨＦ系のウエットエッチング液を用い
ＴＥＯＳ膜４３のポリシリコンサイドウオール４９ａで
覆われていない部分を除去しエミッタ領域形成予定部分
を露出させる（図６（Ｂ））。
【００４０】次に、試料全面にポリシリコン膜５５をＬ
ＰＣＶＤ法で２０００Å形成し、次にポリシリコン膜５
５全面に砒素を１×１０16ｉｏｎｓ／ｃｍ2 、４０Ｋｅ
Ｖの条件でイオン注入する（図７（Ａ））。
ＰＣＶＤ法で２０００Å形成し、次にポリシリコン膜５
５全面に砒素を１×１０16ｉｏｎｓ／ｃｍ2 、４０Ｋｅ
Ｖの条件でイオン注入する（図７（Ａ））。
【００４１】次に、周知のホトリソエッチング技術を用
い、バイポーラのエミッタ電極５５ａを形成する。その
後、やはり周知のホトリソ技術を用いＮＭＯＳ形成領域
のみ開口するレジストパターン５７を形成した後、この
開口から露出する部分にＡｓを５×１０15ｉｏｎｓ／ｃ
ｍ2 、４０ＫｅＶの条件でイオン注入し、ＮＭＯＳのＳ
／Ｄ層５９を形成する（図７（Ｂ））。
い、バイポーラのエミッタ電極５５ａを形成する。その
後、やはり周知のホトリソ技術を用いＮＭＯＳ形成領域
のみ開口するレジストパターン５７を形成した後、この
開口から露出する部分にＡｓを５×１０15ｉｏｎｓ／ｃ
ｍ2 、４０ＫｅＶの条件でイオン注入し、ＮＭＯＳのＳ
／Ｄ層５９を形成する（図７（Ｂ））。
【００４２】次に、ＮＭＯＳＳ／Ｄ層５９を作製したと
きと同様に、周知のホトリソ技術を用いＰＭＯＳ形成領
域のみ開口するレジスト６１を形成し、その後、Ｂ（ボ
ロン）を５×１０15ｉｏｎｓ／ｃｍ2 、４０ＫｅＶの条
件でイオン注入しＰＭＯＳのＳ／Ｄ層６３を形成する
（図８（Ａ））。
きと同様に、周知のホトリソ技術を用いＰＭＯＳ形成領
域のみ開口するレジスト６１を形成し、その後、Ｂ（ボ
ロン）を５×１０15ｉｏｎｓ／ｃｍ2 、４０ＫｅＶの条
件でイオン注入しＰＭＯＳのＳ／Ｄ層６３を形成する
（図８（Ａ））。
【００４３】次に、試料全面にＢＰＳＧ膜６５をＣＶＤ
法で成長させ、ついで、この試料に対し９００℃の温度
のＮ2 雰囲気で３０分程度の条件で熱処理を行ないＢＰ
ＳＧ膜６５の表面の平坦化を行なう。同時にこの熱処理
によりエミッタ電極５５ａおよび導電性側壁膜３１ａよ
り、前者にあっては砒素が後者にあってはボロンがシリ
コン基板（ベース領域４７）にそれぞれ拡散しエミッタ
領域６７およびサイドベース層６９が形成される（図８
（Ｂ））。また、この熱処理では、ＮＭＯＳＳ／Ｄ層５
９、ＰＭＯＳＳ／Ｄ層６３の活性化も同時に行なわれ
る。
法で成長させ、ついで、この試料に対し９００℃の温度
のＮ2 雰囲気で３０分程度の条件で熱処理を行ないＢＰ
ＳＧ膜６５の表面の平坦化を行なう。同時にこの熱処理
によりエミッタ電極５５ａおよび導電性側壁膜３１ａよ
り、前者にあっては砒素が後者にあってはボロンがシリ
コン基板（ベース領域４７）にそれぞれ拡散しエミッタ
領域６７およびサイドベース層６９が形成される（図８
（Ｂ））。また、この熱処理では、ＮＭＯＳＳ／Ｄ層５
９、ＰＭＯＳＳ／Ｄ層６３の活性化も同時に行なわれ
る。
【００４４】ついで、図示はしないが、コンタクト開
口、配線工程を経てＢｉＣＭＯＳ構造が完成する。
口、配線工程を経てＢｉＣＭＯＳ構造が完成する。
【００４５】２．第２実施例 上述の第１実施例では導電性側壁膜３１ａは、開口部２
９（図２（Ａ）参照）内に導電性側壁膜形成用の材料が
埋め込まれるように該材料の薄膜を形成後、該薄膜をＲ
ＩＥ法により選択的に除去して得ていた。しかし、この
場合導電性側壁膜３１ａがなだらかな傾斜を持つように
なるので、後に形成するポリシリコンサイドウオール４
９ａが形成しずらい場合がある。この第２実施例ではこ
れを改善する。この説明を主に図９〜図１２を参照して
行なう。
９（図２（Ａ）参照）内に導電性側壁膜形成用の材料が
埋め込まれるように該材料の薄膜を形成後、該薄膜をＲ
ＩＥ法により選択的に除去して得ていた。しかし、この
場合導電性側壁膜３１ａがなだらかな傾斜を持つように
なるので、後に形成するポリシリコンサイドウオール４
９ａが形成しずらい場合がある。この第２実施例ではこ
れを改善する。この説明を主に図９〜図１２を参照して
行なう。
【００４６】図１（Ａ）、（Ｂ）及び図２（Ａ）を用い
て説明した手順で、開口部２９までを形成する（図９
（Ａ））。
て説明した手順で、開口部２９までを形成する（図９
（Ａ））。
【００４７】次に、この試料全面に導電性側壁膜を形成
するための材料の薄膜であって、開口部２９の形状にな
らって形成される薄膜７１を形成する。ここでは、膜厚
が５００〜７００Åと薄くされたポリシリコン膜７１を
当該薄膜として形成する。このように膜厚が薄いポリシ
リコン膜は開口部２９内を埋めることなく開口部２９の
側壁や底面にならって（すなわち開口部の形にしたがっ
て）成長する（図９（Ｂ））。
するための材料の薄膜であって、開口部２９の形状にな
らって形成される薄膜７１を形成する。ここでは、膜厚
が５００〜７００Åと薄くされたポリシリコン膜７１を
当該薄膜として形成する。このように膜厚が薄いポリシ
リコン膜は開口部２９内を埋めることなく開口部２９の
側壁や底面にならって（すなわち開口部の形にしたがっ
て）成長する（図９（Ｂ））。
【００４８】次に、該薄膜７１が形成された開口部２９
の側壁上に該薄膜７１のエッチングマスクとしての側壁
膜７３を形成する。ここでは、開口部２９内にエッチン
グマスク形成用材料が埋め込まれるように該材料の薄膜
を形成する。具体的には、ＣＶＤ酸化膜７３を形成す
る。そして、該ＣＶＤ酸化膜７３を周知のＲＩＥ法によ
りエッチングしてサイドウオールの状態としてのエッチ
ングマスク７３ａを形成する（図１０（Ａ）、
（Ｂ））。図１０（Ｂ）中にＰで示した部分の拡大図、
すなわちエッチングマスク７３ａ及びその周辺部分の拡
大ズを図１１（Ａ）に示した。
の側壁上に該薄膜７１のエッチングマスクとしての側壁
膜７３を形成する。ここでは、開口部２９内にエッチン
グマスク形成用材料が埋め込まれるように該材料の薄膜
を形成する。具体的には、ＣＶＤ酸化膜７３を形成す
る。そして、該ＣＶＤ酸化膜７３を周知のＲＩＥ法によ
りエッチングしてサイドウオールの状態としてのエッチ
ングマスク７３ａを形成する（図１０（Ａ）、
（Ｂ））。図１０（Ｂ）中にＰで示した部分の拡大図、
すなわちエッチングマスク７３ａ及びその周辺部分の拡
大ズを図１１（Ａ）に示した。
【００４９】次に、ポリシリコン膜７１のエッチングマ
スク７３ａで覆われていない部分を選択的に除去する。
このエッチングが済むと、開口部２９の側壁と底面の一
部とにわたる領域上に、略Ｌ字型の導電性側壁膜（ベー
ス取り出し電極）７１ａが形成される（図１１
（Ｂ））。なお、この第２実施例においても、導電性側
壁膜７１ａの形成時に基板（コレクタ領域１９ａ）が従
来と同様にエッチングされる。
スク７３ａで覆われていない部分を選択的に除去する。
このエッチングが済むと、開口部２９の側壁と底面の一
部とにわたる領域上に、略Ｌ字型の導電性側壁膜（ベー
ス取り出し電極）７１ａが形成される（図１１
（Ｂ））。なお、この第２実施例においても、導電性側
壁膜７１ａの形成時に基板（コレクタ領域１９ａ）が従
来と同様にエッチングされる。
【００５０】次に、第１実施例において図３（Ａ）〜図
６（Ａ）を用いて説明した手順に従い、ＮＭＯＳ、ＰＭ
ＯＳ各々のゲート電極の形成、バイポーラトランジスタ
のベース電極の形成、ＴＥＯＳ酸化膜４３の形成、ポリ
シリコンサイドウオール４９ａの形成までを行なって図
１２（Ａ）に示す構造体を得る。図１２（Ａ）中のＱ部
分の拡大図を図１２（Ｂ）に示した。この図１２（Ｂ）
から理解出来るように第２実施例で形成される導電性側
壁膜７１ａは、第１実施例の導電性側壁膜３１ａに比べ
切り立った側面を持つものであるので、ＴＥＯＳ膜４３
形成後の開口部２９の側壁は第１実施例の場合より切り
立ったものになる。このため、ポリシリコンサイドウオ
ール４９ａの形成が第１実施例の場合より行ない易い。
６（Ａ）を用いて説明した手順に従い、ＮＭＯＳ、ＰＭ
ＯＳ各々のゲート電極の形成、バイポーラトランジスタ
のベース電極の形成、ＴＥＯＳ酸化膜４３の形成、ポリ
シリコンサイドウオール４９ａの形成までを行なって図
１２（Ａ）に示す構造体を得る。図１２（Ａ）中のＱ部
分の拡大図を図１２（Ｂ）に示した。この図１２（Ｂ）
から理解出来るように第２実施例で形成される導電性側
壁膜７１ａは、第１実施例の導電性側壁膜３１ａに比べ
切り立った側面を持つものであるので、ＴＥＯＳ膜４３
形成後の開口部２９の側壁は第１実施例の場合より切り
立ったものになる。このため、ポリシリコンサイドウオ
ール４９ａの形成が第１実施例の場合より行ない易い。
【００５１】この後は、第１実施例において図６（Ｂ）
〜図８（Ｂ）を用いて説明した手順に従いベース領域の
形成、エミッタ領域形成予定部分を露出させること、エ
ミッタ電極の形成、エミッタ領域の形成などの一連の処
理を行ないＢｉＭＯＳを得る。
〜図８（Ｂ）を用いて説明した手順に従いベース領域の
形成、エミッタ領域形成予定部分を露出させること、エ
ミッタ電極の形成、エミッタ領域の形成などの一連の処
理を行ないＢｉＭＯＳを得る。
【００５２】３．第３実施例 上述の第１及び第２実施例では導電膜２５をベース電極
形状やゲート電極形状に加工することを、導電性側壁膜
３１ａ（７１ａ）の形成が済んだ後に行なっていた。し
かし、以下に説明する例（第３実施例）のようにしても
良い。この説明を主に図１３〜図１５を参照して行な
う。
形状やゲート電極形状に加工することを、導電性側壁膜
３１ａ（７１ａ）の形成が済んだ後に行なっていた。し
かし、以下に説明する例（第３実施例）のようにしても
良い。この説明を主に図１３〜図１５を参照して行な
う。
【００５３】先ず、第１実施例において図１（Ａ）及び
（Ｂ）を用いて説明した手順に従い導電膜２５、ポリシ
リコン膜２７の形成までを行なう（図１（Ｂ）参照）。
（Ｂ）を用いて説明した手順に従い導電膜２５、ポリシ
リコン膜２７の形成までを行なう（図１（Ｂ）参照）。
【００５４】次に、図１３（Ａ）に示すように、導電膜
２５及びポリシリコン膜２７の積層膜を、バイポーラト
ランジスタのベース電極形状、ＭＯＳのゲート電極形状
にそれぞれ加工しベース電極３７、ＮＭＯＳのゲート電
極３５ｎ、ＰＭＯＳのゲート電極３５ｐを得る。
２５及びポリシリコン膜２７の積層膜を、バイポーラト
ランジスタのベース電極形状、ＭＯＳのゲート電極形状
にそれぞれ加工しベース電極３７、ＮＭＯＳのゲート電
極３５ｎ、ＰＭＯＳのゲート電極３５ｐを得る。
【００５５】次に、これら形成されたベース電極３７お
よびゲート電極３５ｎ，３５ｐ各々の表面に後の熱酸化
膜の除去工程でこれら電極が損傷されるのを保護するた
めの保護酸化膜を形成する。ここでは、この試料を８５
０℃の温度のウエットＯ2 雰囲気で酸化処理して、ベー
ス電極３７、ＮＭＯＳのゲート電極３５N 、ＰＭＯＳの
ゲート電極３５ｐ各々の表面に厚さ２００Å程度の保護
酸化膜８１を形成している。なお、この保護酸化膜８１
は導電性側壁膜３１ａを形成するため後に行なわれるポ
リシリコンのエッチングの際にゲート電極３５N 、３５
P 中のポリシリコンがサイドエッチングされることを防
止するためのものである。
よびゲート電極３５ｎ，３５ｐ各々の表面に後の熱酸化
膜の除去工程でこれら電極が損傷されるのを保護するた
めの保護酸化膜を形成する。ここでは、この試料を８５
０℃の温度のウエットＯ2 雰囲気で酸化処理して、ベー
ス電極３７、ＮＭＯＳのゲート電極３５N 、ＰＭＯＳの
ゲート電極３５ｐ各々の表面に厚さ２００Å程度の保護
酸化膜８１を形成している。なお、この保護酸化膜８１
は導電性側壁膜３１ａを形成するため後に行なわれるポ
リシリコンのエッチングの際にゲート電極３５N 、３５
P 中のポリシリコンがサイドエッチングされることを防
止するためのものである。
【００５６】次に、ベース領域形成予定部分及びその周
辺のみを露出しＭＯＳＦＥＴ形成予定領域は覆うようレ
ジスト８３を形成し、その後、ゲート絶縁膜等のため予
め形成してあった熱酸化膜２３に、ベース領域形成予定
部分を露出する開口を好適な方法で形成して第１、第２
実施例と同様に開口部２９を得る（図１３（Ｂ））。開
口部２９の形成が済んだ試料全面に、ベース取り出し電
極となる導電性側壁膜を形成するための薄膜としてここ
ではポリシリコン膜３１を２００Åの厚さで成長させ、
さらに、全面にボロンを４０ＫｅＶ、１×１０15ｉｏｎ
ｓ／ｃｍ2 の条件でイオン注入する（図１４（Ａ））。
辺のみを露出しＭＯＳＦＥＴ形成予定領域は覆うようレ
ジスト８３を形成し、その後、ゲート絶縁膜等のため予
め形成してあった熱酸化膜２３に、ベース領域形成予定
部分を露出する開口を好適な方法で形成して第１、第２
実施例と同様に開口部２９を得る（図１３（Ｂ））。開
口部２９の形成が済んだ試料全面に、ベース取り出し電
極となる導電性側壁膜を形成するための薄膜としてここ
ではポリシリコン膜３１を２００Åの厚さで成長させ、
さらに、全面にボロンを４０ＫｅＶ、１×１０15ｉｏｎ
ｓ／ｃｍ2 の条件でイオン注入する（図１４（Ａ））。
【００５７】次に、このポリシリコン膜３１を開口部２
９及びその周辺のみに残す（図１４（Ｂ））。このポリ
シリコン膜３１のエッチングにおいてはゲート電極３５
N 、３５P は保護酸化膜８１で覆われているので、ゲー
ト電極３５N 、３５P 中のポリシリコン部分がサイドエ
ッチングされることはない。
９及びその周辺のみに残す（図１４（Ｂ））。このポリ
シリコン膜３１のエッチングにおいてはゲート電極３５
N 、３５P は保護酸化膜８１で覆われているので、ゲー
ト電極３５N 、３５P 中のポリシリコン部分がサイドエ
ッチングされることはない。
【００５８】次に、周知のＲＩＥ法でこのポリシリコン
膜３１をエッチングし、開口部２９の側壁にベース取り
出し電極としての導電性側壁膜（サイドウオール層）３
１ａを形成する（図１５（Ａ））。
膜３１をエッチングし、開口部２９の側壁にベース取り
出し電極としての導電性側壁膜（サイドウオール層）３
１ａを形成する（図１５（Ａ））。
【００５９】その後は、第１実施例において図４〜図８
を用いて説明した手順に従い工程を実施することにより
ＢｉＭＯＳが得られる。
を用いて説明した手順に従い工程を実施することにより
ＢｉＭＯＳが得られる。
【００６０】この第３実施例の第１実施例および第２実
施例に比較して有利な点は次のことである。
施例に比較して有利な点は次のことである。
【００６１】ベース電極３７、ＮＭＯＳのゲート電極３
５N 、ＰＭＯＳのゲート電極３５ｐを形成し終えた時点
で開口部２９も実質的に形成された状態となる（熱酸化
膜２３は開口されていないが）。つまり、第１、第２実
施例では開口部２９形成用の露光マスク（図２（Ａ）参
照）と各電極形成用の露光マスク（図３（Ａ）参照）が
必要であったのに対し、この第３実施例では両露光が１
枚の露光マスクで行なえるのである。したがって、第１
および第２実施例に比べ露光用マスクの数を減らすこと
が出来る。
５N 、ＰＭＯＳのゲート電極３５ｐを形成し終えた時点
で開口部２９も実質的に形成された状態となる（熱酸化
膜２３は開口されていないが）。つまり、第１、第２実
施例では開口部２９形成用の露光マスク（図２（Ａ）参
照）と各電極形成用の露光マスク（図３（Ａ）参照）が
必要であったのに対し、この第３実施例では両露光が１
枚の露光マスクで行なえるのである。したがって、第１
および第２実施例に比べ露光用マスクの数を減らすこと
が出来る。
【００６２】
【発明の効果】上述の説明から明らかなように、第一発
明のバイポーラトランジスタの製造方法によれば、ベー
ス取り出し電極とされる導電性側壁膜上のＴＥＯＳ酸化
膜の部分を薄膜で覆った状態で、しかも、ウエットエッ
チング法により、エミッタ領域形成予定部分上にあるＴ
ＥＯＳ酸化膜を選択的に除去する。このため、エミッタ
領域形成予定部分をエッチングすることなくこの部分を
露出できる。ベース取り出し電極形成時に基板がエッチ
ングされることはこの発明では防げないが、エミッタ領
域形成予定部分を露出する際に従来生じていた基板のエ
ッチングは防止出来るので、その分、ＢＶCEO の劣化や
ばらつきを軽減若しくは防止できる。また、ウエットエ
ッチングであるので、エミッタ領域形成予定部分のエッ
チングダメージも、生じない。その分、エミッタ領域形
成予定部分での欠陥発生が防止出来るので、欠陥発生に
起因するトランジスタ特性の劣化、例えばｈFEの低電流
域での低下の劣化を抑制できる。
明のバイポーラトランジスタの製造方法によれば、ベー
ス取り出し電極とされる導電性側壁膜上のＴＥＯＳ酸化
膜の部分を薄膜で覆った状態で、しかも、ウエットエッ
チング法により、エミッタ領域形成予定部分上にあるＴ
ＥＯＳ酸化膜を選択的に除去する。このため、エミッタ
領域形成予定部分をエッチングすることなくこの部分を
露出できる。ベース取り出し電極形成時に基板がエッチ
ングされることはこの発明では防げないが、エミッタ領
域形成予定部分を露出する際に従来生じていた基板のエ
ッチングは防止出来るので、その分、ＢＶCEO の劣化や
ばらつきを軽減若しくは防止できる。また、ウエットエ
ッチングであるので、エミッタ領域形成予定部分のエッ
チングダメージも、生じない。その分、エミッタ領域形
成予定部分での欠陥発生が防止出来るので、欠陥発生に
起因するトランジスタ特性の劣化、例えばｈFEの低電流
域での低下の劣化を抑制できる。
【００６３】また、この出願の第二発明のＢｉＭＯＳの
製造方法によれば、第一発明の製法を利用しかつ所定の
膜をバイポーラ側およびＭＯＳ側でこれらを形成するた
めの膜として使用する。このため、第一発明の特徴を有
するバイポーラトランジスタを具えるＢｉＭＯＳが得ら
れる。
製造方法によれば、第一発明の製法を利用しかつ所定の
膜をバイポーラ側およびＭＯＳ側でこれらを形成するた
めの膜として使用する。このため、第一発明の特徴を有
するバイポーラトランジスタを具えるＢｉＭＯＳが得ら
れる。
【図１】第１実施例の説明に供する工程図である。
【図２】第１実施例の説明に供する図１に続く工程図で
ある。
ある。
【図３】第１実施例の説明に供する図２に続く工程図で
ある。
ある。
【図４】第１実施例の説明に供する図３に続く工程図で
ある。
ある。
【図５】第１実施例の説明に供する図４に続く工程図で
ある。
ある。
【図６】第１実施例の説明に供する図５に続く工程図で
ある。
ある。
【図７】第１実施例の説明に供する図６に続く工程図で
ある。
ある。
【図８】第１実施例の説明に供する図７に続く工程図で
ある。
ある。
【図９】第２実施例の説明に供する工程図である。
【図１０】第２実施例の説明に供する図９に続く工程図
である。
である。
【図１１】第２実施例の説明に供する図１０に続く工程
図である。
図である。
【図１２】第２実施例の説明に供する図１１に続く工程
図である。
図である。
【図１３】第３実施例の説明に供する工程図である。
【図１４】第３実施例の説明に供する図１３に続く工程
図である。
図である。
【図１５】第３実施例の説明に供する図１４に続く工程
図である。
図である。
１１：シリコン基板（Ｐ型シリコン基板） １９ａ：コレクタ領域 ２３：熱酸化膜 ２５：導電膜 ２９：開口部 ３１ａ：導電性側壁膜（ベース取り出し電極） ４３：ＴＥＯＳ酸化膜 ４９ａ：ポリシリコンサイドウオール ６７：エミッタ領域 ７１ａ：導電性側壁膜（第２実施例のもの）
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/06
Claims (4)
- 【請求項１】 （ａ）コレクタ領域を有するシリコン基
板に熱酸化膜及び、ベース電極の一部を形成するための
導電膜をこの順に形成する工程と、 （ｂ）これら導電膜及び熱酸化膜に、前記コレクタ領域
におけるベース領域形成予定部分を露出するための開口
部を、形成する工程と、 （ｃ）該開口部の側壁に、前記ベース領域形成予定部分
と前記ベース電極の一部とされる導電膜とを接続するた
めのベース取り出し電極となる導電性側壁膜を、形成す
る工程と、 （ｄ）該導電性側壁膜の形成が済んだ試料上全面にテト
ラエチルオルソシリケート（ＴＥＯＳ）酸化膜を形成す
る工程と、 （ｅ）該形成されたＴＥＯＳ酸化膜を介して前記ベース
領域形成予定部分に不純物を注入してベース領域を得る
工程と、 （ｆ）該ベース領域の形成の済んだ試料の全面に前記Ｔ
ＥＯＳ酸化膜に対し選択比が大きな材料の薄膜を形成す
る工程と、 （ｇ）該選択比が大きな材料の薄膜の、エミッタ領域形
成予定部分上側に当たる部分は除去し、前記導電性側壁
膜上側に当たる部分は残存するように、該薄膜を選択的
に除去する工程と、 （ｈ）該選択的除去によって露出されたＴＥＯＳ酸化膜
部分をウエットエッチング法により除去する工程と、 （ｉ）該ＴＥＯＳ酸化膜の除去で露出されたエミッタ領
域形成予定部分にエミッタ領域を形成する工程とを含む
ことを特徴とするバイポーラトランジスタの製造方法。 - 【請求項２】 請求項１に記載のバイポーラトランジス
タの製造方法において、 前記導電性側壁膜は、 前記開口部の形成が済んだ試料上全面に前記導電性側壁
膜を形成するための材料の薄膜であって、前記開口部の
形状にならって形成される膜厚を有した薄膜を形成する
工程と、 該薄膜が形成された前記開口部の側壁上に該薄膜のエッ
チングマスクとしての側壁膜を形成する工程と、 前記導電性側壁膜を形成するための材料の薄膜の、前記
エッチングマスクで覆われていない部分を除去する工程
と、 前記エッチングマスクとしての側壁膜を除去する工程と
を含む工程によって得ることを特徴とするバイポーラト
ランジスタの製造方法。 - 【請求項３】 ＢｉＭＯＳにおけるバイポーラトランジ
スタの製造を請求項１に記載のバイポーラトランジスタ
の製造方法により行なうと共に、 請求項１の熱酸化膜をＭＯＳ型電界効果トランジスタの
ゲート絶縁膜形成用の膜としても用い、 請求項１の導電膜を前記ＭＯＳ型電界効果トランジスタ
のゲート電極形成用の膜としても用い、 請求項１のＴＥＯＳ酸化膜を前記ＭＯＳ型電界効果トラ
ンジスタの側壁膜形成用の膜としても用い当該ＭＯＳ型
電界効果トランジスタを製造することを特徴とするＢｉ
ＭＯＳの製造方法。 - 【請求項４】 請求項３に記載のＢｉＭＯＳの製造方法
において、 前記（ａ）の工程終了後に前記（ｂ）の工程の代わり
に、 (i) 前記導電膜を、バイポーラトランジスタ形成予定領
域にあってはベース電極の一部となる形状に、また、Ｍ
ＯＳ型電界効果トラジスタ形成予定領域にあってはゲー
ト電極となる形状に、それぞれパターニングする工程
と、 (ii)形成されたベース電極およびゲート電極各々の表面
に後の導電性側壁膜の形成のためのエッチング工程でゲ
ート電極が損傷されるのを保護するための保護酸化膜を
形成する工程と、 (iii) 該保護酸化膜の形成が済んだ試料における基板表
面の熱酸化膜に、ベース領域形成予定部分を露出するた
めの開口部を形成する工程とを実施することを特徴とす
るＢｉＭＯＳの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02864394A JP3305854B2 (ja) | 1994-02-28 | 1994-02-28 | バイポーラトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02864394A JP3305854B2 (ja) | 1994-02-28 | 1994-02-28 | バイポーラトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07240423A true JPH07240423A (ja) | 1995-09-12 |
| JP3305854B2 JP3305854B2 (ja) | 2002-07-24 |
Family
ID=12254205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02864394A Expired - Fee Related JP3305854B2 (ja) | 1994-02-28 | 1994-02-28 | バイポーラトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3305854B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009071181A (ja) * | 2007-09-14 | 2009-04-02 | Nec Electronics Corp | 半導体装置の製造方法 |
| CN107946194A (zh) * | 2017-12-21 | 2018-04-20 | 深圳市晶特智造科技有限公司 | 双极晶体管的制作方法 |
-
1994
- 1994-02-28 JP JP02864394A patent/JP3305854B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009071181A (ja) * | 2007-09-14 | 2009-04-02 | Nec Electronics Corp | 半導体装置の製造方法 |
| CN107946194A (zh) * | 2017-12-21 | 2018-04-20 | 深圳市晶特智造科技有限公司 | 双极晶体管的制作方法 |
| CN107946194B (zh) * | 2017-12-21 | 2020-08-28 | 南京溧水高新创业投资管理有限公司 | 双极晶体管的制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3305854B2 (ja) | 2002-07-24 |
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