JP3233270B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶回路及
びこの半導体記憶回路の動作試験を行うテスト回路を内
蔵した半導体集積回路に関する。
びこの半導体記憶回路の動作試験を行うテスト回路を内
蔵した半導体集積回路に関する。
【０００２】
【従来の技術】従来より、ＲＡＭ等の半導体記憶回路を
内蔵したＡＳＩＣやマイコン等の半導体集積回路には、
試験用の外部端子を削減する目的で半導体記憶回路の動
作試験を行うテスト回路が設けられたものがある。図１
０はテスト回路を内蔵した従来の半導体集積回路の一例
を示すブロック図である。この図において、テスト回路
１は、ＲＡＭ６の試験に用いるアドレスを発生するアド
レス信号発生部２、ＲＡＭ６に書き込むためのデータを
発生するデータ信号発生部３と、ＲＡＭ６に書き込まれ
たデータを読み出し、その読み出したデータが書き込み
時のデータと同じであるか否かを判定する期待値照合部
５と、期待値照合部５に入力する期待値データを発生す
る期待値データ発生部４とを備えている。
内蔵したＡＳＩＣやマイコン等の半導体集積回路には、
試験用の外部端子を削減する目的で半導体記憶回路の動
作試験を行うテスト回路が設けられたものがある。図１
０はテスト回路を内蔵した従来の半導体集積回路の一例
を示すブロック図である。この図において、テスト回路
１は、ＲＡＭ６の試験に用いるアドレスを発生するアド
レス信号発生部２、ＲＡＭ６に書き込むためのデータを
発生するデータ信号発生部３と、ＲＡＭ６に書き込まれ
たデータを読み出し、その読み出したデータが書き込み
時のデータと同じであるか否かを判定する期待値照合部
５と、期待値照合部５に入力する期待値データを発生す
る期待値データ発生部４とを備えている。
【０００３】図１１はこのテスト回路１の動作を示すタ
イムチャートである。まず、外部よりテスト信号が入力
されると、クロックに同期してアドレス信号発生部２に
設けられたカウンタ（図示略）が動作し、インクリメン
ト又はデクリメントのアドレス信号が生成される。この
生成されたアドレス信号はＲＡＭ６のデコーダ部７（図
７参照）に入力され、ビットの選択が行われる。そし
て、選択されたビットにデータ信号発生部３により生成
されたデータ信号を書き込む動作が順次行われ、ＲＡＭ
６のメモリセルの全ビットへの書き込みが行われる。
イムチャートである。まず、外部よりテスト信号が入力
されると、クロックに同期してアドレス信号発生部２に
設けられたカウンタ（図示略）が動作し、インクリメン
ト又はデクリメントのアドレス信号が生成される。この
生成されたアドレス信号はＲＡＭ６のデコーダ部７（図
７参照）に入力され、ビットの選択が行われる。そし
て、選択されたビットにデータ信号発生部３により生成
されたデータ信号を書き込む動作が順次行われ、ＲＡＭ
６のメモリセルの全ビットへの書き込みが行われる。
【０００４】メモリセルの全ビットへの書き込みが行わ
れた後、ライトイネーブル信号が”０”から”１”に切
り替えられ、読み出し動作へと切り替えられる。そし
て、再びアドレス信号発生部２のカウンタが動作し、順
次ビットの選択が行われ、データの読み出しが行われ
る。そして、読み出されたデータと期待値データ発生部
４より生成された期待値データとの比較照合が期待値照
合部５にて行われ、不一致の場合は照合結果としてパル
スが照合結果出力端子（図示略）を介して外部へ出力さ
れる。このような機能のテスト回路１を搭載することに
より、わざわざ複数のアドレス信号及びデータ入出力の
外部端子を用いることなく、１本の照合結果出力端子で
済ますことができる。
れた後、ライトイネーブル信号が”０”から”１”に切
り替えられ、読み出し動作へと切り替えられる。そし
て、再びアドレス信号発生部２のカウンタが動作し、順
次ビットの選択が行われ、データの読み出しが行われ
る。そして、読み出されたデータと期待値データ発生部
４より生成された期待値データとの比較照合が期待値照
合部５にて行われ、不一致の場合は照合結果としてパル
スが照合結果出力端子（図示略）を介して外部へ出力さ
れる。このような機能のテスト回路１を搭載することに
より、わざわざ複数のアドレス信号及びデータ入出力の
外部端子を用いることなく、１本の照合結果出力端子で
済ますことができる。
【０００５】ところで、近年、半導体集積回路の集積度
の向上により複数のＲＡＭを搭載するケースが増大して
きており、上述したセフルテスト回路１を複数のＲＡＭ
の各々に対して搭載することも考えられる。しかしなが
ら、集積度の向上に相反してチップ面積の低減の要求が
強く、特に試験時のみに用いられるセフルテスト回路は
如何に小さくするかが重要な課題になっている。
の向上により複数のＲＡＭを搭載するケースが増大して
きており、上述したセフルテスト回路１を複数のＲＡＭ
の各々に対して搭載することも考えられる。しかしなが
ら、集積度の向上に相反してチップ面積の低減の要求が
強く、特に試験時のみに用いられるセフルテスト回路は
如何に小さくするかが重要な課題になっている。
【０００６】この課題を解決する方法として、セレクタ
を用いて切り替えることでテスト回路を１個にすること
が可能である。図１２はそのような例の構成を示すブロ
ック図である。この例の半導体集積回路は、同一記憶容
量を有する３つのＲＡＭ１０〜１２と、１個のテスト回
路１と、セレクタ１３Ａ〜１３Ｃとを備えている。セレ
クタ１３Ａ〜１３Ｃはテスト回路１内のアドレス信号発
生部２の出力端側、データ信号発生部３の出力端側、及
び各ＲＡＭ１０〜１２からの出力信号を受ける期待値照
合部５の入力端側に設けられる。
を用いて切り替えることでテスト回路を１個にすること
が可能である。図１２はそのような例の構成を示すブロ
ック図である。この例の半導体集積回路は、同一記憶容
量を有する３つのＲＡＭ１０〜１２と、１個のテスト回
路１と、セレクタ１３Ａ〜１３Ｃとを備えている。セレ
クタ１３Ａ〜１３Ｃはテスト回路１内のアドレス信号発
生部２の出力端側、データ信号発生部３の出力端側、及
び各ＲＡＭ１０〜１２からの出力信号を受ける期待値照
合部５の入力端側に設けられる。
【０００７】動作は、まず、セレクタ１３ＡによりＲＡ
Ｍ１０への信号経路を選択し、ＲＡＭ１０にテスト回路
１が発生するアドレス信号及びデータ信号を記憶させ
る。続いて読み出し時に期待値照合を行う。この動作の
詳細は上述した場合と同様である。その後、テスト信号
あるいは図示せぬ制御回路からの信号によりセレクタを
切り替えて、残りのＲＡＭ１１、１２に対して順次テス
トを行う。この例では、アドレス信号及びデータ信号は
全てのＲＡＭ１０〜１２に共通して用いることができる
ため、期待値照合のみを個別に行う構成とすることで１
個のテスト回路１で全てのＲＡＭ１０〜１２をパラレル
で測定することができる。
Ｍ１０への信号経路を選択し、ＲＡＭ１０にテスト回路
１が発生するアドレス信号及びデータ信号を記憶させ
る。続いて読み出し時に期待値照合を行う。この動作の
詳細は上述した場合と同様である。その後、テスト信号
あるいは図示せぬ制御回路からの信号によりセレクタを
切り替えて、残りのＲＡＭ１１、１２に対して順次テス
トを行う。この例では、アドレス信号及びデータ信号は
全てのＲＡＭ１０〜１２に共通して用いることができる
ため、期待値照合のみを個別に行う構成とすることで１
個のテスト回路１で全てのＲＡＭ１０〜１２をパラレル
で測定することができる。
【０００８】一方、図１３はセレクタを用いない他の従
来例を示すブロック図である。この例では、同一記憶容
量を有するＲＡＭ１０〜１２とテスト回路１５とが搭載
され、テスト回路１５内の期待値照合部５はＲＡＭ１０
〜１２と同じ数だけ設けられた構成となっている。今、
テスト回路１５のアドレス信号発生部２から生成される
インクリメント及びデクリメントのアドレス信号と、デ
ータ信号発生部３から生成される信号がＲＡＭ１０〜１
２に共通に供給され、データの書き込みが行われる。続
いて共通に供給されたアドレス信号により各ＲＡＭ１０
〜１２からの出力信号を各期待値照合部５で期待値照合
し、不一致の場合は個別に設けられた外部端子より出力
することでパラレルにテストを行う。
来例を示すブロック図である。この例では、同一記憶容
量を有するＲＡＭ１０〜１２とテスト回路１５とが搭載
され、テスト回路１５内の期待値照合部５はＲＡＭ１０
〜１２と同じ数だけ設けられた構成となっている。今、
テスト回路１５のアドレス信号発生部２から生成される
インクリメント及びデクリメントのアドレス信号と、デ
ータ信号発生部３から生成される信号がＲＡＭ１０〜１
２に共通に供給され、データの書き込みが行われる。続
いて共通に供給されたアドレス信号により各ＲＡＭ１０
〜１２からの出力信号を各期待値照合部５で期待値照合
し、不一致の場合は個別に設けられた外部端子より出力
することでパラレルにテストを行う。
【０００９】
【発明が解決しようとする課題】ところで、上述した従
来の半導体集積回路にあっては、次のような問題点があ
った。第１の問題点は、搭載された複数の半導体記憶回
路の記憶容量が異なる場合は期待値照合が正常に行われ
ないことがある。すなわち、半導体記憶回路のメモリセ
ルに書き込んだデータの干渉の影響を見るためにチェッ
カーパターンを書き込むことがあり、記憶容量が一番大
きいＲＡＭについては問題無くテストを行うことができ
るが、他の記憶容量の小さいＲＡＭについては正常に行
われないことがある。
来の半導体集積回路にあっては、次のような問題点があ
った。第１の問題点は、搭載された複数の半導体記憶回
路の記憶容量が異なる場合は期待値照合が正常に行われ
ないことがある。すなわち、半導体記憶回路のメモリセ
ルに書き込んだデータの干渉の影響を見るためにチェッ
カーパターンを書き込むことがあり、記憶容量が一番大
きいＲＡＭについては問題無くテストを行うことができ
るが、他の記憶容量の小さいＲＡＭについては正常に行
われないことがある。
【００１０】この理由は、テスト回路１のアドレス信号
発生部２により生成されるアドレスに対し、一連のビッ
トに０、１の信号を交互に書き込み、その後読み出す動
作を行うが、半導体記憶回路の最大アドレスを超えるア
ドレスが選択された場合、最終にアクセスされたビット
のデータがそのまま出力され続けるのに対し、テスト回
路１の期待値発生部５は”０”、”１”の期待値信号を
交互に生成するために不一致が起こってしまうからであ
る。
発生部２により生成されるアドレスに対し、一連のビッ
トに０、１の信号を交互に書き込み、その後読み出す動
作を行うが、半導体記憶回路の最大アドレスを超えるア
ドレスが選択された場合、最終にアクセスされたビット
のデータがそのまま出力され続けるのに対し、テスト回
路１の期待値発生部５は”０”、”１”の期待値信号を
交互に生成するために不一致が起こってしまうからであ
る。
【００１１】第２の問題点は、第１の問題点の不一致を
起こさない様にするためには回路が複雑になり、コスト
高になってしまう。すなわち、各半導体記憶回路に対し
てシリアルあるいはパラレルにテストする場合、各半導
体記憶回路に対するテスト回路１が発生するアドレス信
号の最大値の設定を行うためのレジスタ及びレジスタに
設定された最大アドレスに到達したか否かの判定回路、
さらにレジスタに設定された最大アドレスに到達した際
にデータ信号、ライト制御信号、期待値信号を制御する
制御回路等が必要となるからである。
起こさない様にするためには回路が複雑になり、コスト
高になってしまう。すなわち、各半導体記憶回路に対し
てシリアルあるいはパラレルにテストする場合、各半導
体記憶回路に対するテスト回路１が発生するアドレス信
号の最大値の設定を行うためのレジスタ及びレジスタに
設定された最大アドレスに到達したか否かの判定回路、
さらにレジスタに設定された最大アドレスに到達した際
にデータ信号、ライト制御信号、期待値信号を制御する
制御回路等が必要となるからである。
【００１２】そこで本発明は、内蔵された複数の半導体
記憶回路の記憶容量がそれぞれ異なる場合でも簡単な回
路で確実にテストを行うことができる半導体集積回路を
提供することを目的としている。
記憶回路の記憶容量がそれぞれ異なる場合でも簡単な回
路で確実にテストを行うことができる半導体集積回路を
提供することを目的としている。
【００１３】
【課題を解決するための手段】この目的達成のため、本
発明による半導体集積回路は、記憶容量の異なる複数の
半導体記憶回路と、複数の半導体記憶回路の動作テスト
を行うテスト回路とを半導体集積回路であって、前記テ
スト回路は、前記半導体記憶回路に書き込むためのデー
タを発生するデータ信号発生手段と、期待値データを発
生する期待値データ発生手段と、データが書き込まれた
半導体記憶回路からデータを読み出し、その読み出した
データが前記期待値データ発生手段から出力されたデー
タと同じであるか否かを判定する期待値照合手段と、各
半導体記憶回路の特定のワードラインの選択状態を検出
する検出手段と、この検出手段の検出信号に基づいて各
半導体記憶回路に応じたアドレス信号を発生するアドレ
ス信号発生部とを備えるものである。
発明による半導体集積回路は、記憶容量の異なる複数の
半導体記憶回路と、複数の半導体記憶回路の動作テスト
を行うテスト回路とを半導体集積回路であって、前記テ
スト回路は、前記半導体記憶回路に書き込むためのデー
タを発生するデータ信号発生手段と、期待値データを発
生する期待値データ発生手段と、データが書き込まれた
半導体記憶回路からデータを読み出し、その読み出した
データが前記期待値データ発生手段から出力されたデー
タと同じであるか否かを判定する期待値照合手段と、各
半導体記憶回路の特定のワードラインの選択状態を検出
する検出手段と、この検出手段の検出信号に基づいて各
半導体記憶回路に応じたアドレス信号を発生するアドレ
ス信号発生部とを備えるものである。
【００１４】この構成によれば、テスト回路のアドレス
信号を半導体記憶回路の最大アドレスワードの動作と同
時に出力される制御信号で制御するため、テストする半
導体記憶回路のアドレス範囲を越えた場合に発生する期
待値照合の不一致が発生せずに済む。
信号を半導体記憶回路の最大アドレスワードの動作と同
時に出力される制御信号で制御するため、テストする半
導体記憶回路のアドレス範囲を越えた場合に発生する期
待値照合の不一致が発生せずに済む。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を、図
面例と共に説明する。 （I）第１の実施の形態 図１は本発明に係る半導体集積回路の第１の実施の形態
の構成を示すブロック図である。なお、この図におい
て、前述した図１０と共通する部分には同一の符号を付
してその説明を省略する。この第１の実施の形態では、
テスト回路１５のアドレス信号発生部２及びデータ信号
発生部３がそれぞれ動作し、ＲＡＭ（半導体記憶回路）
に所定のデータパターンの書き込みを行い、このときＲ
ＡＭ内の最後に選択されるワードラインをバッファ２０
を介して（またはそのまま）ＢＩＳＴ制御信号とし、こ
のＢＩＳＴ制御信号にてアドレス信号発生部２内のカウ
ンタをリセットすると共に、データの書き込みからデー
タの読み出しへ切り替える。
面例と共に説明する。 （I）第１の実施の形態 図１は本発明に係る半導体集積回路の第１の実施の形態
の構成を示すブロック図である。なお、この図におい
て、前述した図１０と共通する部分には同一の符号を付
してその説明を省略する。この第１の実施の形態では、
テスト回路１５のアドレス信号発生部２及びデータ信号
発生部３がそれぞれ動作し、ＲＡＭ（半導体記憶回路）
に所定のデータパターンの書き込みを行い、このときＲ
ＡＭ内の最後に選択されるワードラインをバッファ２０
を介して（またはそのまま）ＢＩＳＴ制御信号とし、こ
のＢＩＳＴ制御信号にてアドレス信号発生部２内のカウ
ンタをリセットすると共に、データの書き込みからデー
タの読み出しへ切り替える。
【００１６】そして、引き続きカウンタの動作を開始し
てデータの読み出しを行い、順次期待値との比較を行
い、もし不一致が発生すれば外部へパルスを出力する。
そして、再び最後のワードラインが選択され、ＢＩＳＴ
制御信号が出力されると、次のＲＡＭのテストへ移行す
る。以上の動作をＲＡＭの数分、この実施の形態では３
回繰り返すことでＲＡＭ２７〜２９の各々のテストが完
了する。なお、この実施の形態では最後に選択されるワ
ードラインでアドレス信号発生部２内のカウンタをリセ
ットすると共にデータの書き込みからデータの読み出し
へ切り替えるようにしたが、特定のワードラインの選択
動作を遅延して制御信号とすることでも実現可能であ
る。
てデータの読み出しを行い、順次期待値との比較を行
い、もし不一致が発生すれば外部へパルスを出力する。
そして、再び最後のワードラインが選択され、ＢＩＳＴ
制御信号が出力されると、次のＲＡＭのテストへ移行す
る。以上の動作をＲＡＭの数分、この実施の形態では３
回繰り返すことでＲＡＭ２７〜２９の各々のテストが完
了する。なお、この実施の形態では最後に選択されるワ
ードラインでアドレス信号発生部２内のカウンタをリセ
ットすると共にデータの書き込みからデータの読み出し
へ切り替えるようにしたが、特定のワードラインの選択
動作を遅延して制御信号とすることでも実現可能であ
る。
【００１７】アドレス信号発生部２は、図２のブロック
図に示すような構成になっている。上述したカウンタは
トグルフリップフロツプ３０から成り、カウンタ動作中
に被測定ＲＡＭ２７〜２９からのＢＩＳＴ制御信号を入
力すると、カウンタ値が”０”にリセットされて再びカ
ウンタ動作を開始する。このとき図１に示すセレクト回
路２２、２４にて従来と同様に一つのＲＡＭに対してテ
ストが行われた後、次のＲＡＭを選択してテストを行
う。以上の回路を用いて順次、各ＲＡＭ２７〜２９の記
憶容量に見合ったアドレス信号の生成だけで済むため、
期待値照合が問題なく実行される。
図に示すような構成になっている。上述したカウンタは
トグルフリップフロツプ３０から成り、カウンタ動作中
に被測定ＲＡＭ２７〜２９からのＢＩＳＴ制御信号を入
力すると、カウンタ値が”０”にリセットされて再びカ
ウンタ動作を開始する。このとき図１に示すセレクト回
路２２、２４にて従来と同様に一つのＲＡＭに対してテ
ストが行われた後、次のＲＡＭを選択してテストを行
う。以上の回路を用いて順次、各ＲＡＭ２７〜２９の記
憶容量に見合ったアドレス信号の生成だけで済むため、
期待値照合が問題なく実行される。
【００１８】セレクト回路２２、２４は、図３及び図４
に示すように、それぞれ三つのＮＯＴ回路とＮＡＮＤ回
路から構成される。また、図１に示すように、各ＲＡＭ
２７〜２９より得られるＢＩＳＴ制御信号はＮＯＲ回路
２３を介してアドレス信号発生部２に入力される。以上
説明したように、極めて簡単な回路（バッファ２０、セ
レクタ回路２２、２４、ＮＯＲ回路２３）の追加だけで
期待値照合の不具合を回避できるだけでなく、不要なア
ドレスの生成を避けることができ、テスト時間の短縮化
に貢献できる。なお、バッファ２０は必ずしも必要とし
ない。
に示すように、それぞれ三つのＮＯＴ回路とＮＡＮＤ回
路から構成される。また、図１に示すように、各ＲＡＭ
２７〜２９より得られるＢＩＳＴ制御信号はＮＯＲ回路
２３を介してアドレス信号発生部２に入力される。以上
説明したように、極めて簡単な回路（バッファ２０、セ
レクタ回路２２、２４、ＮＯＲ回路２３）の追加だけで
期待値照合の不具合を回避できるだけでなく、不要なア
ドレスの生成を避けることができ、テスト時間の短縮化
に貢献できる。なお、バッファ２０は必ずしも必要とし
ない。
【００１９】（II）第２の実施の形態 図５は本発明に係る半導体集積回路の第２の実施の形態
の構成を示すブロック図である。この第２の実施の形態
では、基本動作は上述した第１の実施の形態と同じであ
るが、ＢＩＳＴ制御信号により期待値照合部５の入力信
号を制御し、不一致とならないようにしている点が異な
っている。アドレス信号発生部２のカウンタは動作し続
けるが、被測定ＲＡＭの最大アドレスを超えた場合に期
待値照合が不一致とならないように期待値照合部５の入
力信号を保持する。
の構成を示すブロック図である。この第２の実施の形態
では、基本動作は上述した第１の実施の形態と同じであ
るが、ＢＩＳＴ制御信号により期待値照合部５の入力信
号を制御し、不一致とならないようにしている点が異な
っている。アドレス信号発生部２のカウンタは動作し続
けるが、被測定ＲＡＭの最大アドレスを超えた場合に期
待値照合が不一致とならないように期待値照合部５の入
力信号を保持する。
【００２０】図６はこの第２の実施の形態の特徴部分を
示すブロック図である。ＢＩＳＴ制御信号を受けると、
期待値データ発生部４の出力側のラッチ回路３５によ
り、最後のビットの期待値照合に用いたデータを保持す
る。被測定ＲＡＭも最後にアクセスされたビットのデー
タを出力し続けるため不一致とはならない。ラッチ回路
３５の出力により期待値照合部５のカウンタが”０”に
リセットされ、次のＲＡＭの選択信号への切り替わりと
同時にラッチの保持が解除され、通常の期待値照合が開
始される。この動作を繰り返すことで全てのＲＡＭ２７
〜２９のテストが終了する。
示すブロック図である。ＢＩＳＴ制御信号を受けると、
期待値データ発生部４の出力側のラッチ回路３５によ
り、最後のビットの期待値照合に用いたデータを保持す
る。被測定ＲＡＭも最後にアクセスされたビットのデー
タを出力し続けるため不一致とはならない。ラッチ回路
３５の出力により期待値照合部５のカウンタが”０”に
リセットされ、次のＲＡＭの選択信号への切り替わりと
同時にラッチの保持が解除され、通常の期待値照合が開
始される。この動作を繰り返すことで全てのＲＡＭ２７
〜２９のテストが終了する。
【００２１】（III）第２の実施の形態の応用例 図７は第２の実施の形態の応用例の構成を示すブロック
図である。この応用例では、基本的には第２の実施の形
態と同じであるが、期待値データを保持する代わりにＲ
ＡＭの出カデータおよび期待値データ発生部４の出力信
号を共に同電位へプルダウンする点が異なる。ＢＩＳＴ
制御信号を受けると、プルダウンし、期待値データとＲ
ＡＭの出カデータが同電位になり期待値照合で不一致は
おこらない。この図ではトランジスタ素子３６をスイッ
チ動作させてプルダウンするようにしている。なお、プ
リダウンに限定されるのではなくプルアップでも良い。
図である。この応用例では、基本的には第２の実施の形
態と同じであるが、期待値データを保持する代わりにＲ
ＡＭの出カデータおよび期待値データ発生部４の出力信
号を共に同電位へプルダウンする点が異なる。ＢＩＳＴ
制御信号を受けると、プルダウンし、期待値データとＲ
ＡＭの出カデータが同電位になり期待値照合で不一致は
おこらない。この図ではトランジスタ素子３６をスイッ
チ動作させてプルダウンするようにしている。なお、プ
リダウンに限定されるのではなくプルアップでも良い。
【００２２】（IV）第３の実施の形態 図８は本発明に係る半導体集積回路の第３の実施の形態
の構成を示すブロック図である。この実施の形態は、ア
ドレス信号発生部２とデータ信号発生部３が各ＲＡＭ２
７〜２９に同じ信号を供給し、また期待値照合部５を各
ＲＡＭ２７〜２９毎に設けることでパラレルにテストを
行うようにしたものである。ＲＡＭ２７〜２９の各々か
ら出力されるＢＩＳＴ制御信号により各期待値照合部５
の入力信号を制御し、不一致とならないようにする。基
本的な動作は第２の実施の形態と同じであり、各ＲＡＭ
２７〜２９への入力信号を選択するセレクタ回路は用い
ていない。また、この第３の実施の形態における詳細な
回路は第２の実施の形態と同じもので実現できるため省
略する。
の構成を示すブロック図である。この実施の形態は、ア
ドレス信号発生部２とデータ信号発生部３が各ＲＡＭ２
７〜２９に同じ信号を供給し、また期待値照合部５を各
ＲＡＭ２７〜２９毎に設けることでパラレルにテストを
行うようにしたものである。ＲＡＭ２７〜２９の各々か
ら出力されるＢＩＳＴ制御信号により各期待値照合部５
の入力信号を制御し、不一致とならないようにする。基
本的な動作は第２の実施の形態と同じであり、各ＲＡＭ
２７〜２９への入力信号を選択するセレクタ回路は用い
ていない。また、この第３の実施の形態における詳細な
回路は第２の実施の形態と同じもので実現できるため省
略する。
【００２３】（V）第４の実施の形態 図９は本発明に係る半導体集積回路の第４の実施の形態
の特徴部分の構成を示すブロック図である。この実施の
形態では、基本動作は第２の実施の形態と同じであり、
期待値照合部５の入力を制御する代わりに期待値照合部
５の出力を強制的に一致状態とするところが異なってい
る。
の特徴部分の構成を示すブロック図である。この実施の
形態では、基本動作は第２の実施の形態と同じであり、
期待値照合部５の入力を制御する代わりに期待値照合部
５の出力を強制的に一致状態とするところが異なってい
る。
【００２４】
【発明の効果】本発明によれば、複数の半導体記憶回路
の各々の最大ワード信号を制御信号（ＢＩＳＴ制御信
号）とし、その制御信号がテスト回路内のアドレス信号
発生手段のカウンタをリセットしたり、期待値データ発
生手段からの期待値データを保持したりすることで、複
数の記憶容量の異なる半導体記憶回路に対して期待値照
合で不一致を発生させることなくテストを行うことがで
きる。
の各々の最大ワード信号を制御信号（ＢＩＳＴ制御信
号）とし、その制御信号がテスト回路内のアドレス信号
発生手段のカウンタをリセットしたり、期待値データ発
生手段からの期待値データを保持したりすることで、複
数の記憶容量の異なる半導体記憶回路に対して期待値照
合で不一致を発生させることなくテストを行うことがで
きる。
【００２５】また、各半導体記憶回路のＢＩＳＴ制御信
号の論理をとるためのＮＯＲ回路や、期待値データ発生
手段から発生される期待値データを保持するためのラッ
チ回路、期待値照手段の入力に当たる半導体記憶回路の
出カデータ及び期待値データ発生手段で発生される期待
値信号を同電位にするブルアップ又はプルダウンさせる
ための素子を追加するだけで済み、従来用いていた大規
模な制御回路を簡素化でき、大幅なコストダウンが可能
になる。
号の論理をとるためのＮＯＲ回路や、期待値データ発生
手段から発生される期待値データを保持するためのラッ
チ回路、期待値照手段の入力に当たる半導体記憶回路の
出カデータ及び期待値データ発生手段で発生される期待
値信号を同電位にするブルアップ又はプルダウンさせる
ための素子を追加するだけで済み、従来用いていた大規
模な制御回路を簡素化でき、大幅なコストダウンが可能
になる。
【図１】 本発明に係る半導体集積回路の第１の実施の
形態の構成を示すブロック図である。
形態の構成を示すブロック図である。
【図２】 第１の実施の形態の半導体集積回路のアドレ
ス信号発生部の構成を示すブロック図である。
ス信号発生部の構成を示すブロック図である。
【図３】 第１の実施の形態の半導体集積回路のセレク
ト回路の構成を示すブロック図である。
ト回路の構成を示すブロック図である。
【図４】 第１の実施の形態の半導体集積回路のセレク
ト回路の構成を示すブロック図である。
ト回路の構成を示すブロック図である。
【図５】 本発明に係る半導体集積回路の第２の実施の
形態の構成を示すブロック図である。
形態の構成を示すブロック図である。
【図６】 第２の実施の形態の半導体集積回路の特徴部
分の構成を示すブロック図である。
分の構成を示すブロック図である。
【図７】 第２の実施の形態の半導体集積回路の応用例
の特徴部分の構成を示すブロック図である。
の特徴部分の構成を示すブロック図である。
【図８】 本発明に係る半導体集積回路の第３の実施の
形態の構成を示すブロック図である。
形態の構成を示すブロック図である。
【図９】 本発明に係る半導体集積回路の第４の実施の
形態の特徴部分の構成を示すブロック図である。
形態の特徴部分の構成を示すブロック図である。
【図１０】 従来の半導体集積回路の構成を示すブロッ
ク図である。
ク図である。
【図１１】 従来の半導体集積回路の動作を示すタイム
チャートである。
チャートである。
【図１２】 従来の他の半導体集積回路の構成を示すブ
ロック図である。
ロック図である。
【図１３】 従来の他の半導体集積回路の構成を示すブ
ロック図である。
ロック図である。
２ アドレス信号発生部 ３ データ信号発生部 ４ 期待値データ発生部 ５ 期待値照合部 ２０ バッファ ２２、２４ セレクタ ２３ ＮＯＲ回路 ２７〜２９ ＲＡＭ ３０ トグルフリップフロップ ３５ ラッチ ３６ プルダウン用トランジスタ素子 ３７ ＮＯＴ回路 ３８ ＯＲ回路
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 G06F 12/16
Claims (6)
- 【請求項１】 記憶容量の異なる複数の半導体記憶回路
と、 複数の半導体記憶回路の動作テストを行うテスト回路
と、 を有する半導体集積回路であって、 前記テスト回路は、 前記半導体集積回路に書き込むためのデータを発生する
データ信号発生手段と、 期待値データを発生する期待値データ発生手段と、 データが書き込まれた半導体記憶回路からデータを読み
出し、その読み出したデータが前記期待値データ発生手
段から出力されたデータと同じであるか否かを判定する
期待値照合手段と、 各半導体記憶回路の特定のワードラインの選択状態を検
出する検出手段と、 この検出手段の検出信号に基づいて各半導体記憶回路に
応じたアドレス信号を発生するアドレス信号発生部と、 を備えたことを特徴とする半導体集積回路。 - 【請求項２】 前記アドレス信号発生手段は、前記検出
手段からの検出信号により動作がリセット状態になるこ
とを特徴とする請求項１記載の半導体集積回路。 - 【請求項３】 前記アドレス信号発生手段は、アドレス
信号を発生するためのカウンタ手段を備え、前記検出部
からの検出信号により前記カウンタ手段をリセットする
ことを特徴とする請求項１記載の半導体集積回路。 - 【請求項４】 前記検出手段からの検出信号により前記
期待値照合手段に入力される期待値データを保持するラ
ッチ手段を更に備えたことを特徴とする請求項１記載の
半導体集積回路。 - 【請求項５】 前記検出手段からの検出信号により前記
期待値照合手段に入力される期待値データと前記半導体
集積回路の出力信号とを同電位にするプルダウン又はプ
ルアップ手段を更に備えたことを特徴とする請求項１記
載の半導体集積回路。 - 【請求項６】 前記検出手段からの検出信号により前記
期待値照合手段の照合結果を一致状態に保持する保持手
段を更に備えたことを特徴とする請求項１記載の半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19901397A JP3233270B2 (ja) | 1997-07-24 | 1997-07-24 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19901397A JP3233270B2 (ja) | 1997-07-24 | 1997-07-24 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1145596A JPH1145596A (ja) | 1999-02-16 |
| JP3233270B2 true JP3233270B2 (ja) | 2001-11-26 |
Family
ID=16400667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19901397A Expired - Fee Related JP3233270B2 (ja) | 1997-07-24 | 1997-07-24 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3233270B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010123159A (ja) * | 2008-11-17 | 2010-06-03 | Toshiba Corp | 半導体集積回路 |
-
1997
- 1997-07-24 JP JP19901397A patent/JP3233270B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1145596A (ja) | 1999-02-16 |
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