JPH07230366A - 画像処理装置 - Google Patents

Abstract

(57)【要約】 【目的】画像メモリとしてシンクロナスＤＲＡＭを使用
し、より処理速度を向上させる。 【構成】アクセス要求元であるＣＰＵ１とＳＤＲＡＭ３
との間に中間バッファ４を設ける。ＣＰＵ１からの要求
デ−タとその先のデ−タをＳＤＲＡＭ３から読み出し、
先読みしているデ−タを中間バッファ４のデ−タ保持手
段４５に保持し、ＳＤＲＡＭ３からリ−ドすることなし
にリ−ド要求デ−タを供給する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えばプリンタ，ス
キャナ等の画像処理装置、特に記憶装置としてシンクロ
ナスＤＲＡＭを使用した画像処理装置の処理速度の向上
に関するものである。

【０００２】

【従来の技術】従来、画像処理装置に使用している半導
体記憶装置としては、大容量，低価格を実現するため
に、高速ペ−ジ・モ−ド，スタチック・コラム・モ−ド
あるいはニブル・モ−ドのＤＲＡＭで構成していた。

【０００３】高速ペ−ジ・モ−ドのＤＲＡＭは行アドレ
ス・ストロ−ブ（ＲＡＳ＊、ここで＊印は負論理を示
す）をアサ−トした状態で、列アドレス・ストロ−ブ
（ＣＡＳ＊）およびコラム・アドレスを入力することに
より、同一行アドレスに対して高速にランダムアクセス
を行えるものである。スタチック・コラム・モ−ドのＤ
ＲＡＭはＲＡＳ＊をアサ−トした状態にて、コラム・ア
ドレスを変化させることにより、高速ペ−ジ・モ−ドの
場合と同様に同一行アドレスに対して高速にアクセスを
行えるものである。さらに、ＣＡＳ＊によってコラム・
アドレスをストロ−ブする必要がないので高速化が可能
である。また、ニブル・モ−ドのＤＲＡＭは通常のアク
セス終了後、ＲＡＳ＊をアサ−トした状態のままでＣＡ
Ｓ＊のトグル動作により、下位の２ビット分がインクリ
メントされたアドレスのデ−タがシ−ケンシャルにアク
セスされる。このニブル・モ−ドのＤＲＡＭは４ワ−ド
分しかバ−スト・アクセスできないが、他のモ−ドに比
べて高速である点に特色がある。

【０００４】上記各種モ−ドのＤＲＡＭは近傍空間に対
する連続アクセスのときに高速アクセスが可能であり、
特に高速動作を要求されるプリンタへの画像デ−タ送り
出し時及びスキャナの読取画像デ−タの書き込み時には
シ−ケンシャル・アクセスになるため、この特徴を有効
に活かすことができる。

【０００５】また、ＣＰＵの内部にキャッシュメモリを
有し、キャッシュメモリのミスヒット時のリフィル動作
を複数ワ−ドのブロック単位で行うように構成されてい
るものもある。この場合にもシ−ケンシャルなアクセス
あるいはシ−ケンシャルなアクセスに変換できるものが
多いので高速アクセス可能となるものが多い。

【０００６】しかしながら、各モ−ドのＤＲＡＭを使用
した場合、高速にアクセスが実現できるとはいえ、その
サイクルタイムは40nsec（25ＭＨｚ）程度である。この
ため、さらに高速アクセスを実現するには高価なＳＲＡ
Ｍを使用したり、バンク・インタリ−ブの手法を使用す
る必要があった。バンク・インタリ−ブでは同時に先の
アドレスもアクセスすることでシ−ケンシャル・アクセ
スを高速化するものであるが、バンク分のバス幅が必要
になり、さらに最低構成単位が大きくなってしまうとい
う短所がある。

【０００７】このような短所を解消する方法としてシン
クロナスＤＲＡＭの使用が挙げられる。シンクロナスＤ
ＲＡＭは通常のＤＲＡＭと異なり完全同期型である。し
たがってロ−・アドレスやコラム・アドレスのエント
リ，リフレッシュなどをクロックの立上りエッジに対し
てコマンドとして与える。リ−ドの場合は、最初のデ−
タまでのアクセス時間は通常のＤＲＡＭと変わらない
が、その後のデ−タはクロック毎に出力される。このと
きアクセスの順番はモ−ド設定にて行うので、コラム・
アドレスをクロック毎に入力する必要はない。ライトの
場合は、最初のデ−タからクロック毎に入力できる。そ
して、このクロックの周期が100ＭＨｚと高速のため、
高速アクセスを可能にしている。またバ−スト・アクセ
ス時の順番はシ−ケンシャル・モ−ドとインタリ−ブ・
モ−ドの２種類のモ−ドが設定できる。シ−ケンシャル
・モ−ドはスタ−ト・アドレスからバ−スト長分をイン
クリメントしながらアクセスしていくものである。この
とき、ブロック内の最大アドレスに達したらブロック内
の最小アドレスに戻る。インタリ−ブ・モ−ドはバ−ス
ト長をＬとすると、スタ−ト・アドレスに対し零から
（Ｌ−１）まで順番に排他的論理和演算を行ったのと同
じアドレスの順番でアクセスを行っていく。ここでブロ
ックとはバ−スト長毎の区切りを示すものとする。した
がって例えば２Ｍ×８ビット構成の16Ｍのシンクロナス
ＤＲＡＭでは、バ−スト長を４とすると、１個あたり
（２×1024×1024÷４）＝(512×1024)のブロックがあ
ることになる。

【０００８】そしてプリンタへの画像デ−タ転送のため
にの画像メモリ・アクセスの場合にはシ−ケンシャルに
アクセスしていく割合が非常に高いので、シンクロナス
ＤＲＡＭを使用することにより高速転送が簡単に実現で
きる。また、ＣＰＵがキャッシュ・メモリをリフィルす
るとき、インタリ−ブ，シ−ケンシャル又は１ワ−ド・
アクセスとして行うものが多いが、シンクロナスＤＲＡ
Ｍを使用した場合には、これらに全て対応できるので高
速処理が実現できる。

【０００９】

【発明が解決しようとする課題】上記のようにシンクロ
ナスＤＲＡＭを使用すると大容量で高速の画像メモリを
低価格で実現できるが、シンクロナスＤＲＡＭは最初の
リ−ド・デ−タを得るまでの時間は通常のＤＲＡＭと同
様であり、この時間が遅いという短所があった。さら
に、最初のリ−ド・デ−タを得るまでの時間が遅いこと
が、処理速度をより高めようとしたときの障害になって
しまう。

【００１０】この発明はかかる短所を解消し、画像メモ
リとしてシンクロナスＤＲＡＭを使用し、より処理速度
を向上することができる画像処理装置を得ることを目的
とするものである。

【００１１】

【課題を解決するための手段】この発明に係る画像処理
装置は、中央演算装置とシンクロナスＤＲＡＭからなる
記憶装置とを有する画像処理装置において、中央演算装
置と記憶装置との間に中間バッファを有し、中間バッフ
ァには記憶装置から送られたデ−タを保持するデ−タ保
持手段とデ−タ出力手段とを有し、デ−タ出力手段はデ
−タ保持手段がリ−ド要求の対象アドレスのデ−タを保
持しているときにはデ−タ保持手段に保持しているデ−
タを出力し、デ−タ保持手段がリ−ド要求の対象アドレ
スのデ−タを保持していないときには要求デ−タ長より
多くのデ−タを記憶装置から読み出し、要求されている
デ−タのみを出力し、余剰のデ−タはデ−タ保持手段が
保持することを特徴とする。

【００１２】また、第２の発明に係る画像処理装置は、
中央演算装置とシンクロナスＤＲＡＭからなる記憶装置
とを有する画像処理装置において、中央演算装置と記憶
装置との間に中間バッファを有し、中間バッファには記
憶装置から送られたデ−タを保持する複数のデ−タ保持
手段とデ−タ出力手段とを有し、デ−タ出力手段はデ−
タ保持手段がリ−ド要求の対象アドレスのデ−タを保持
しているときにはデ−タ保持手段に保持しているデ−タ
を出力し、デ−タ保持手段がリ−ド要求の対象アドレス
のデ−タを保持していないときには要求デ−タ長より多
くのデ−タを記憶装置から読み出し、要求されているデ
−タのみを出力し、デ−タ保持手段のうち有効なデ−タ
を保持していないデ−タ保持手段又は既にアクセス要求
元にデ−タを供給しているデ−タ保持手段があるとき
は、そのデ−タ保持手段に余剰のデ−タを保持させ、有
効なデ−タを保持していないデ−タ保持手段と既にアク
セス要求元にデ−タを供給しているデ−タ保持手段がな
いときは最も古いデ−タを保持しているデ−タ保持手段
に余剰のデ−タを保持させることを特徴とする。

【００１３】上記画像形成装置において、デ−タ保持手
段がリ−ド要求の対象アドレスのデ−タを保持していな
く、リ−ド要求がインストラクションであるときに、デ
−タ保持手段に余剰のデ−タを保持させることが好まし
い。

【００１４】また、デ−タ保持手段がリ−ド要求の対象
アドレスのデ−タを保持していなく、リ−ド要求が特定
のデ−タ長であるときに、デ−タ保持手段に余剰のデ−
タを保持させても良い。

【００１５】さらに、デ−タ保持手段がリ−ド要求の対
象アドレスのデ−タを保持していなく、リ−ド要求が対
象アドレス設定レジスタにて示されたアドレスの範囲内
にあるときに、デ−タ保持手段に余剰のデ−タを保持さ
せても良い。

【００１６】また、デ−タ保持手段にライト要求の対象
アドレスのデ−タを保持しているときに、デ−タ保持手
段に保持しているデ−タの供給を禁止したり、デ−タ保
持手段に保持しているデ−タをライトするデ−タに書換
えても良い。

【００１７】

【作用】この発明においては、アクセス要求元である中
央演算装置とシンクロナスＤＲＡＭ（ＳＤＲＡＭ）との
間に中間バッファを設け、中央演算装置からの要求デ−
タとその先のデ−タをＳＤＲＡＭから読み出し、先読み
しているデ−タを中間バッファのデ−タ保持手段に保持
し、ＳＤＲＡＭからリ−ドすることなしにリ−ド要求デ
−タを供給する。

【００１８】また、中間バッファに複数のデ−タ保持手
段を設け、リ−ド要求に応じて最も古いデ−タを保持し
ているデ−タ保持手段に切り換えて使用し、デ−タ保持
手段に保持している新しいデ−タが書き変わることを防
ぐ。

【００１９】また、リ−ド要求がインストラクションの
リ−ドであることを示している場合にデ−タ保持手段に
余剰デ−タを保持させたり、リ−ド要求が特定のデ−タ
長であるときに、デ−タ保持手段に余剰デ−タを保持さ
せ、インストラクション・アクセスの間にデ−タ・リ−
ドが起こってもデ−タ保持手段のデ−タが書き変わるこ
とを防ぐ。

【００２０】また、中間バッファにデ−タを保持する対
象のアドレスを設定するための対象アドレス設定レジス
タを持ち、リ−ド要求が対象アドレス設定レジスタに設
定されたアドレスの範囲内にあるときに、デ−タ保持手
段に余剰デ−タを保持させ、シ−ケンシャルなアクセス
の間に他のリ−ド・アクセスが発生した場合にも、デ−
タ保持手段に保持されながらその後の書換えによりＳＤ
ＲＡＭから読み直さなければならないということを防
ぐ。

【００２１】さらに、ライト要求の対象アドレスがデ−
タ保持手段で保持しているデ−タのアドレスである場合
に、デ−タ保持手段に保持しているデ−タを供給するこ
とを禁止したり、デ−タ保持手段が保持しているにライ
ト要求の対象アドレスのデ−タをライトするデ−タに書
換えて、古いデ−タを供給することを防ぐ。

【００２２】

【実施例】図１はこの発明の一実施例を示すブロック図
である。図に示すように、画像処理装置は装置全体の制
御と画像処理等を行うＣＰＵ１と、ＣＰＵ１のインスト
ラクションや各種パラメ−タを記憶したＲＯＭ２と、シ
ンクロナスＤＲＡＭ（ＳＤＲＡＭ）３と、中間バッファ
４と、プリンタとの信号の授受を行うプリンタインタフ
ェ−ス（プリンタＩ／Ｆ）５と、ホストコンピュ−タ等
との信号の授受を行うホストインタフェ−ス（ホストＩ
／Ｆ）６と、ＣＰＵ１からの要求を解釈し、装置各部の
制御を行うＡＳＩＣ７とを有する。ＣＰＵ１に接続され
た高速デ−タを転送するＣＰＵバス８には高速デ−タ転
送が要求されるプリンタインタフェ−ス５とＡＳＩＣ７
が接続され、このＣＰＵバス８に中間バッファ４を介し
てＳＤＲＡＭ３が接続されている。低速バス９はＡＳＩ
Ｃ７を介してＣＰＵバス８に接続され、この低速バス９
にはＲＯＭ２とホストインタフェ−ス６が接続されてい
る。

【００２３】ＣＰＵ１にはオンチップにキャッシュ・メ
モリを持っており、インストラクション・キャッシュの
ミス・ヒット時には４ワ−ド毎のバ−スト・アクセスで
リフィルを行い、デ−タ・キャッシュのミス・ヒット時
には２ワ−ド毎のバ−スト・アクセスでリフィルを行
う。また、ＣＰＵ１はリ−ド・アクセス時にステ−タス
端子にリ−ド要求はインストラクションとしてリ−ドを
行うのか、デ−タとしてリ−ドを行うのかを示してい
る。ＳＤＲＡＭ３は画像デ−タを記憶するとともにＣＰ
Ｕ１のインストラクションやＣＰＵ１のワ−キングデ−
タ等を記憶する。

【００２４】中間バッファ４は、図２の内部構成図に示
すように、中間バッファ制御部４０と、ＣＰＵバス８側
のデ−タ・バス端子４１と、ＳＤＲＡＭ３側のデ−タ・
バス端子４２と、ライト・レジスタ４３と、ＳＤＲＡＭ
側出力バッファ４４と、例えば４段のＦＩＦＯ構成とな
っているデ−タ保持手段４５と、セレクタ４７とリ−ド
・レジスタ４８とＣＰＵ側出力バッファ４９とからなる
デ−タ出力手段４６とを有する。中間バッファ制御部４
０は中間バッファ４内の各部を制御するものであり、Ａ
ＳＩＣ７により生成したＳＤＲＡＭ３の制御信号である
ＣＬＫ，ＳＳ＊，ＲＤＥ＊，ＷＤＥ＊，ＲＷ＊の各制御
信号が入力されている。なお、各信号の＊印は負論理で
あることを示す。ここでＣＬＫはクロック信号であり、
ＲＤＥ＊，ＷＤＥ＊，ＲＷ＊の各制御信号自体のサンプ
リングやライト・レジスタ４３，リ−ド・レジスタ４８
のサンプリング・クロックとして使用される。またＳＳ
＊はリ−ド要求の対象デ−タがデ−タ保持手段４５にあ
ることを示す信号であり、ＣＬＫでサンプリングされず
にそのままのタイミングで使用される。ＲＤＥ＊はＣＰ
Ｕ側出力バッファ４９のイネ−ブルを制御するための信
号であり、ＷＤＥ＊はデ−タ保持手段４５へのデ−タ書
き込みを制御するための信号、ＲＷ＊はＳＤＲＡＭ側出
力バッファ４４のイネ−ブルを制御するための信号であ
る。

【００２５】この中間バッファ４において、各種デ−タ
のライト時には、ＣＰＵ１から送られたライト・デ−タ
がＣＰＵバス８側のデ−タ・バス端子４１から入力さ
れ、入力したライト・デ−タはライト・レジスタ４３に
一度ラッチされる。このときＳＤＲＡＭ側出力バッファ
４４はイネ−ブルとなっているので、ライト・レジスタ
４３にラッチされているデ−タはＳＤＲＡＭ側出力バッ
ファ４４にバッファリングされＳＤＲＡＭ３側のデ−タ
・バス端子４２に出力される。ここでライト・レジスタ
４３でデ−タを一度ラッチしているのは、ＳＤＲＡＭ３
のセットアップタイム・マ−ジンを改善するためであ
る。

【００２６】また、デ−タ・リ−ド時には、ＳＤＲＡＭ
３に記憶されたデ−タがＳＤＲＡＭ３側のデ−タ・バス
端子４２から入力され、デ−タ保持手段４５とセレクタ
４７に供給される。このときＳＤＲＡＭ側出力バッファ
４４はディセ−ブルとなっている。セレクタ４７はデ−
タ保持手段４５にＣＰＵ１からリ−ド要求されたデ−タ
があるときは、デ−タ保持手段４５にあるリ−ド要求さ
れたデ−タをリ−ド・レジスタ４８に通す。また、デ−
タ保持手段４５にＣＰＵ１からリ−ド要求されたデ−タ
がないとき、セレクタ４７はＳＤＲＡＭ３側のデ−タ・
バス端子４２から入力したデ−タをリ−ド・レジスタ４
８に通す。リ−ド・レジスタ４８に送られたデ−タはリ
−ド・レジスタ４８で一度ラッチされる。このときＣＰ
Ｕ側出力バッファ４９はイネ−ブルとなっているので、
リ−ド・レジスタ４８にラッチされているデ−タはＣＰ
Ｕ側出力バッファ４９にバッファリングされＣＰＵバス
８側のデ−タ・バス端子４１に出力される。ここでＣＰ
Ｕ１がインストラクション・キャッシュ・メモリのリフ
ィルをするときに、４ワ−ド毎のブロック・リフィルが
行われるが、ＳＤＲＡＭ３は８ワ−ドのリ−ドが行われ
る。そこでＣＰＵ側出力バッファ４９はＳＤＲＡＭ３側
のデ−タ・バス端子４２から入力したデ−タのうち４ワ
−ド分のみＣＰＵバス８側のデ−タ・バス端子４１に出
力し、その後はディセ−ブルとなる。一方、デ−タ保持
手段４５はＳＤＲＡＭ３からのバ−スト・リ−ドの最後
の４ワ−ド分のみを記憶する。

【００２７】次ぎに上記のように構成された画像処理装
置でリ−ド時の動作を、図３のタイミングチャ−トを参
照して説明する。図３において、ＣＬＫは装置全体を管
理するクロック信号である。ＡＬＥはＣＰＵ１が出力す
る信号であり、この信号をアサ−トすることにより、Ｃ
ＰＵ１がＣＰＵバス８にアクセス要求の対象アドレスを
出力していることを示す。またＡＤはＣＰＵバス８のア
ドレス／デ−タ・バスであり、アドレスとデ−タの両方
の転送に使用する。ＲＤ＊，Ｂurst＊はＣＰＵ１が出力
する信号であり、ＣＰＵ１のアクセス要求がリ−ドであ
るときにＲＤ＊をアサ−トし、さらにその要求が４ワ−
ド分のリ−ドであるときにＢurst＊をアサ−トする。Ｃ
Ｓ＊，ＲＡＳ＊，ＣＡＳ＊，ＷＥ＊はＳＤＲＡＭ３の制
御信号の一部であり、これらの信号を使用してＳＤＲＡ
Ｍ３にコマンドを与える。すなわちＣＳ＊とＲＡＳ＊を
アサ−トした場合はロ−・アドレスの入力要求であり、
ＣＳ＊とＣＡＳ＊をアサ−トした場合はコラム・アドレ
スの入力要求を示し、ＣＳ＊とＲＡＳ＊とＷＥ＊をアサ
−トした場合はプリチャ−ジ要求を示す。また、ＤＲＡ
Ｍ−ＤはＳＤＲＡＭ３のデ−タ・バスである。

【００２８】まず、ＡＳＩＣ７は１クロック目でＲＤ
＊，Ｂurst＊のアサ−トがサンプリングされるので、Ｃ
ＰＵ１が４ワ−ド分のリ−ドを要求していることを認識
する。また、ＡＳＩＣ７はそのときのアドレスはＡＤバ
スにより（Ａ０）であることを認識する。ＡＳＩＣ７の
内部には中間バッファ４のデ−タ保持手段４５に保持さ
れているデ−タのアドレスを持っており、このアドレス
をＣＰＵ１からのアクセス要求アドレスと比較する。こ
の比較した結果、デ−タ保持手段４５に保持しているデ
−タのアドレスとアクセス要求アドレスが一致していな
い場合は、ＳＤＲＡＭ３からリ−ドするように、４クロ
ック目でロ−・アドレス、６クロック目でコラム・アド
レスの入力要求を送り出し、ＳＤＲＡＭ３にサンプリン
グさせる。ＳＤＲＡＭ３はこの要求を受けると、８クロ
ック目には最初のデ−タをＤＲＡＭ−Ｄ上に出力する。
このとき中間バッファ４ではＲＤＥ＊がアサ−トされて
いるのでＡＤバス上にデ−タを出力するが、ＳＳ＊がア
サ−トされていないので、ＤＲＡＭ−Ｄ上のデ−タをク
ロックの立上りでラッチしてタイミングを取り直してＡ
Ｄバスに出力する。そしてこのデ−タは９クロック目で
ＣＰＵ１にサンプリングされる。

【００２９】一方、ＳＤＲＡＭ３は例えばバ−スト長４
で、シ−ケンシャル・モ−ドに設定されているので、９
クロック，10クロック，11クロックでインクリメントし
たデ−タを出力する。さらにＳＤＲＡＭ３から先のデ−
タを読むために10クロック目でコラム・アドレスをサン
プリングさせる。ＳＤＲＡＭ３はこれを受けて12クロッ
クから４クロック分この先のデ−タを出力する。12クロ
ック目ではＲＤＥ＊がネゲ−トされておりＷＤＥ＊がア
サ−トされているので、ＡＤバスへの出力をディセ−ブ
ルにし、ＤＲＡＭ−Ｄ上のデ−タを中間バッファ４のデ
−タ保持手段４５にライトする。14クロック目ではＡＳ
ＩＣ７はＣＰＵ１からの新しいワ−ドのリ−ド要求が認
識されるが、このアドレスは（Ａ４）であり、中間バッ
ファ４のデ−タ保持手段４５からデ−タが供給できるの
で、中間バッファ４が17クロック目でＳＳ＊とＲＤＥ＊
のアサ−トをサンプリングできるようにする。ＳＤＲＡ
Ｍ３に対しては、次ぎのリ−ド要求に備えて15クロック
目でプリチャ−ジ・コマンドをサンプリングできるよう
にＣＳ＊とＲＡＳ＊とＷＥ＊をアサ−トしたうえで、次
ぎのリ−ド要求に備えて17,19クロック目でロ−・アド
レス，コラム・アドレスをＳＤＲＡＭ３にサンプリング
させ、アクセス要求された先のアドレスをリ−ドし、中
間バッファ４のデ−タ保持手段４５にライトする。

【００３０】デ−タのアクセスはシ−ケンシャルに行わ
れることが多いので、先読みしているデ−タをリ−ド要
求されることが多い。このような場合、上記のようにア
クセス要求元であるＣＰＵ１とＳＤＲＡＭ３との間に中
間バッファ４を設け、ＣＰＵ１からの要求デ−タとその
先のデ−タをＳＤＲＡＭ３から読み出し、先読みしてい
るデ−タを中間バッファ４のデ−タ保持手段４５に保持
しているから、ＳＤＲＡＭ３からリ−ドすることなしに
リ−ド要求デ−タを供給することができる。したがって
高速にデ−タを供給することができる。また、先読みす
ることによる時間の損失は、先読みしたデ−タ量をバス
幅で割ったクロック数のみでできるから極めて小さく、
多くの場合バスのアビトレ−ション・サイクルの影に完
全に隠れてしまい、ペナルテ−を零にすることができ
る。

【００３１】なお、上記実施例は中間バッファ４に１個
のデ−タ保持手段４５を設けた場合について説明した
が、中間バッファ４に複数のデ−タ保持手段を設けても
良い。

【００３２】図４は２個のデ−タ保持手段４５ａ，４５
ｂを設けた中間バッファ４の構成を示す。図に示すよう
に、中間バッファ制御部４０にはＣＬＫ，ＳＳ＊，ＲＤ
Ｅ＊，ＷＤＥ＊，ＲＷ＊の各制御信号以外にデ−タ保持
手段４５ａとデ−タ保持手段４５ｂのどちらを使用する
かを示す制御信号ＦＯが入力されている。この制御信号
ＦＯにより、リ−ド要求時にデ−タ保持手段４５ａとデ
−タ保持手段４５ｂのなかで最も古いデ−タを保持して
いるデ−タ保持手段に切り換えて使用する。このように
リ−ド要求に応じてデ−タ保持手段４５ａとデ−タ保持
手段４５ｂを切り換えることにより、デ−タ保持手段に
保持している新しいデ−タが書き変わってしまっている
という確率を低減することができる。

【００３３】この場合、リ−ド要求がインストラクショ
ンのリ−ドであることを示している場合にデ−タ保持手
段４５に先読みしたデ−タを保持させると、インストラ
クション・アクセスの間にデ−タ・リ−ドが起こっても
デ−タ保持手段４５のデ−タが書き変わってしまってい
るという確率を減少することができる。

【００３４】また、リ−ド要求が特定のデ−タ長である
ときに、デ−タ保持手段４５に先読みしたデ−タを保持
させると、インストラクションと他のリ−ド・アクセス
のデ−タ長が異なるＣＰＵではインストラクションのリ
−ドであることが判断でき、インストラクション・アク
セスの間にデ−タ・リ−ドが起こってもデ−タ保持手段
４５のデ−タが書き変わってしまっているという確率を
減少することができる。

【００３５】また、中間バッファ４にデ−タを保持する
対象のアドレスを設定するための対象アドレス設定レジ
スタを持ち、リ−ド要求が対象アドレス設定レジスタに
設定されたアドレスの範囲内にあるときに、デ−タ保持
手段４５に先読みしたデ−タを保持させると、シ−ケン
シャルなアクセスの間に他のリ−ド・アクセスが発生し
た場合にも、デ−タ保持手段４５に保持されながらその
後の書換えによりＳＤＲＡＭ３から読み直さなければな
らないという確率を低減することができる。

【００３６】さらに、ライト要求の対象アドレスがデ−
タ保持手段４５で保持しているデ−タのアドレスである
場合に、デ−タ保持手段４５に保持しているデ−タをＣ
ＰＵ１に供給することを禁止することにより、古いデ−
タを供給することを防止することができる。また、この
場合、デ−タ保持手段４５が保持しているにライト要求
の対象アドレスのデ−タをライトするデ−タに書換える
と、古いデ−タを供給することを防止することができる
とともに、さらにそのデ−タをリ−ドした場合にＳＤＲ
ＡＭ３からそのデ−タをリ−ドすることなしにデ−タを
供給することができる。

【００３７】

【発明の効果】この発明は以上説明したように、アクセ
ス要求元であるＣＰＵとＳＤＲＡＭとの間に中間バッフ
ァを設け、ＣＰＵからの要求デ−タとその先のデ−タを
ＳＤＲＡＭから読み出し、先読みしているデ−タを中間
バッファのデ−タ保持手段に保持しているから、ＳＤＲ
ＡＭからリ−ドすることなしにリ−ド要求デ−タを供給
することができ、高速にデ−タを供給することができ
る。

【００３８】また、中間バッファに複数のデ−タ保持手
段を設け、リ−ド要求のときに最も古いデ−タを保持し
ているデ−タ保持手段に切り換えて使用すことにより、
デ−タ保持手段に保持している新しいデ−タが書き変わ
ってしまうことを防止することができる。

【００３９】この複数のデ−タ保持手段を切り換える場
合、リ−ド要求がインストラクションのリ−ドであるこ
とを示している場合にデ−タ保持手段に先読みした余剰
デ−タを保持させると、インストラクション・アクセス
の間にデ−タ・リ−ドが起こってもデ−タ保持手段のデ
−タが書き変わってしまっているということを防止する
ことができる。

【００４０】また、リ−ド要求が特定のデ−タ長である
ときに、デ−タ保持手段に先読みした余剰デ−タを保持
させると、インストラクションと他のリ−ド・アクセス
のデ−タ長が異なるＣＰＵでインストラクションのリ−
ドであることが判断でき、インストラクション・アクセ
スの間にデ−タ・リ−ドが起こってもデ−タ保持手段の
デ−タが書き変わってしまっているという確率を減少す
ることができる。

【００４１】また、中間バッファ４にデ−タを保持する
対象のアドレスを設定するための対象アドレス設定レジ
スタを持ち、リ−ド要求が対象アドレス設定レジスタに
設定されたアドレスの範囲内にあるときに、デ−タ保持
手段に先読みした余剰デ−タを保持させると、シ−ケン
シャルなアクセスの間に他のリ−ド・アクセスが発生し
た場合にも、デ−タ保持手段に保持されながらその後の
書換えによりＳＤＲＡＭから読み直さなければならない
という確率を低減することができる。

【００４２】さらに、ライト要求の対象アドレスがデ−
タ保持手段で保持しているデ−タのアドレスである場合
に、デ−タ保持手段に保持しているデ−タを供給するこ
とを禁止することにより、古いデ−タを供給することを
防止することができる。

【００４３】また、デ−タ保持手段が保持しているにラ
イト要求の対象アドレスのデ−タをライトするデ−タに
書換えると、古いデ−タを供給することを防止すること
ができるとともに、さらにそのデ−タをリ−ドした場合
にＳＤＲＡＭからそのデ−タをリ−ドすることなしにデ
−タを供給することができ、迅速にデ−タを供給するこ
とができる。

【図面の簡単な説明】

【図１】この発明の実施例を示すブロック図である。

【図２】上記実施例の中間バッファの構成を示すブロッ
ク図である。

【図３】上記実施例の動作を示すタイムチャ−トであ
る。

【図４】他の実施例の中間バッファの構成を示すブロッ
ク図である。

【符号の説明】

１ ＣＰＵ ２ ＲＯＭ ３ シンクロナスＤＲＡＭ（ＳＤＲＡＭ） ４ 中間バッファ ７ ＡＳＩＣ ４０ 中間バッファ制御部 ４５ デ−タ保持手段 ４６ デ−タ出力手段 ４７ セレクタ ４８ リ−ド・レジスタ ４９ ＣＰＵ側出力バッファ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 石井 智樹 東京都大田区中馬込１丁目３番６号 株式 会社リコ−内

Claims (7)

【特許請求の範囲】
1. 【請求項１】 中央演算装置とシンクロナスＤＲＡＭか
   らなる記憶装置とを有する画像処理装置において、中央
   演算装置と記憶装置との間に中間バッファを有し、中間
   バッファには記憶装置から送られたデ−タを保持するデ
   −タ保持手段とデ−タ出力手段とを有し、デ−タ出力手
   段はデ−タ保持手段がリ−ド要求の対象アドレスのデ−
   タを保持しているときにはデ−タ保持手段に保持してい
   るデ−タを出力し、デ−タ保持手段がリ−ド要求の対象
   アドレスのデ−タを保持していないときには要求デ−タ
   長より多くのデ−タを記憶装置から読み出し、要求され
   ているデ−タのみを出力し、余剰のデ−タはデ−タ保持
   手段が保持することを特徴とする画像処理装置。
2. 【請求項２】 中央演算装置とシンクロナスＤＲＡＭか
   らなる記憶装置とを有する画像処理装置において、中央
   演算装置と記憶装置との間に中間バッファを有し、中間
   バッファには記憶装置から送られたデ−タを保持する複
   数のデ−タ保持手段とデ−タ出力手段とを有し、デ−タ
   出力手段はデ−タ保持手段がリ−ド要求の対象アドレス
   のデ−タを保持しているときにはデ−タ保持手段に保持
   しているデ−タを出力し、デ−タ保持手段がリ−ド要求
   の対象アドレスのデ−タを保持していないときには要求
   デ−タ長より多くのデ−タを記憶装置から読み出し、要
   求されているデ−タのみを出力し、デ−タ保持手段のう
   ち有効なデ−タを保持していないデ−タ保持手段又は既
   にアクセス要求元にデ−タを供給しているデ−タ保持手
   段があるときは、そのデ−タ保持手段に余剰のデ−タを
   保持させ、有効なデ−タを保持していないデ−タ保持手
   段と既にアクセス要求元にデ−タを供給しているデ−タ
   保持手段がないときは最も古いデ−タを保持しているデ
   −タ保持手段に余剰のデ−タを保持させることを特徴と
   する画像処理装置。
3. 【請求項３】 デ−タ保持手段がリ−ド要求の対象アド
   レスのデ−タを保持していなく、リ−ド要求がインスト
   ラクションであるときに、デ−タ保持手段に余剰のデ−
   タを保持させる請求項１又は２記載の画像処理装置。
4. 【請求項４】 デ−タ保持手段がリ−ド要求の対象アド
   レスのデ−タを保持していなく、リ−ド要求が特定のデ
   −タ長であるときに、デ−タ保持手段に余剰のデ−タを
   保持させる請求項１又は２記載の画像処理装置。
5. 【請求項５】 デ−タ保持手段がリ−ド要求の対象アド
   レスのデ−タを保持していなく、リ−ド要求が対象アド
   レス設定レジスタにて示されたアドレスの範囲内にある
   ときに、デ−タ保持手段に余剰のデ−タを保持させる請
   求項１又は２記載の画像処理装置。
6. 【請求項６】 デ−タ保持手段にライト要求の対象アド
   レスのデ−タを保持しているときに、デ−タ保持手段に
   保持しているデ−タの供給を禁止する請求項１乃至５の
   いずれかに記載の画像処理装置。
7. 【請求項７】 デ−タ保持手段にライト要求の対象アド
   レスのデ−タを保持しているときに、デ−タ保持手段に
   保持しているデ−タをライトするデ−タに書換える請求
   項１乃至５のいずれかに記載の画像処理装置。