JPH07105081A - シンクロナスｄｒａｍのアクセス制御方法およびその装置 - Google Patents
シンクロナスｄｒａｍのアクセス制御方法およびその装置Info
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- JPH07105081A JPH07105081A JP5273034A JP27303493A JPH07105081A JP H07105081 A JPH07105081 A JP H07105081A JP 5273034 A JP5273034 A JP 5273034A JP 27303493 A JP27303493 A JP 27303493A JP H07105081 A JPH07105081 A JP H07105081A
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Abstract
(57)【要約】
【目的】 画像メモリとしてシンクロナスＤＲＡＭを使
用した場合に，シンクロナスＤＲＡＭを降順にアクセス
できるようにして，シンクロナスＤＲＡＭのアクセスを
スキャナ，プリンタ等の周辺機器のシステム性能と効率
的に適合させる。 【構成】 画像メモリとしてシンクロナスＤＲＡＭを使
用し，ＤＭＡにて画像データの書き込み・読み出しを行
うシンクロナスＤＲＡＭのアクセス制御方法および装置
において，書込みを行う全画像データの最後の画像デー
タがシンクロナスＤＲＡＭのブロック内の最大アドレス
に書き込まれるように，シーケンシャル・モードで画像
データを書き込み，インターリーブ・モードでシンクロ
ナスＤＲＡＭのブロック内の最大アドレスから画像デー
タを読み出す。
用した場合に，シンクロナスＤＲＡＭを降順にアクセス
できるようにして，シンクロナスＤＲＡＭのアクセスを
スキャナ，プリンタ等の周辺機器のシステム性能と効率
的に適合させる。 【構成】 画像メモリとしてシンクロナスＤＲＡＭを使
用し，ＤＭＡにて画像データの書き込み・読み出しを行
うシンクロナスＤＲＡＭのアクセス制御方法および装置
において，書込みを行う全画像データの最後の画像デー
タがシンクロナスＤＲＡＭのブロック内の最大アドレス
に書き込まれるように，シーケンシャル・モードで画像
データを書き込み，インターリーブ・モードでシンクロ
ナスＤＲＡＭのブロック内の最大アドレスから画像デー
タを読み出す。
Description
【０００１】
【産業上の利用分野】本発明は，画像メモリとしてシン
クロナスＤＲＡＭを使用したプリンタ制御装置の画像メ
モリ制御方法およびスキャナ制御装置の画像メモリ制御
方法に関し，より詳細には，画像メモリとしてシンクロ
ナスＤＲＡＭを使用し，ＤＭＡあるいはシャドウＤＭＡ
にて画像データの書込み・読み出し制御を行うプリンタ
制御装置の画像メモリ制御方法およびスキャナ制御装置
の画像メモリ制御方法に関する。
クロナスＤＲＡＭを使用したプリンタ制御装置の画像メ
モリ制御方法およびスキャナ制御装置の画像メモリ制御
方法に関し，より詳細には，画像メモリとしてシンクロ
ナスＤＲＡＭを使用し，ＤＭＡあるいはシャドウＤＭＡ
にて画像データの書込み・読み出し制御を行うプリンタ
制御装置の画像メモリ制御方法およびスキャナ制御装置
の画像メモリ制御方法に関する。
【０００２】
【従来の技術】従来の画像データの記憶装置は，大容
量，低コストを実現するため，高速ページ・モード，ス
タチック・コラム・モード，ニブル・モードのＤＲＡＭ
を使用して構成するのが一般的ある。
量，低コストを実現するため，高速ページ・モード，ス
タチック・コラム・モード，ニブル・モードのＤＲＡＭ
を使用して構成するのが一般的ある。
【０００３】高速ページ・モードのＤＲＡＭは，／ＲＡ
Ｓをアサートした状態において，／ＣＡＳおよびコラム
・アドレスを入力することにより，同一行アドレスに対
し，高速にランダム・アクセスを行えるようにしたもの
である。
Ｓをアサートした状態において，／ＣＡＳおよびコラム
・アドレスを入力することにより，同一行アドレスに対
し，高速にランダム・アクセスを行えるようにしたもの
である。
【０００４】また，スタチック・コラム・モードのＤＲ
ＡＭは，／ＲＡＳをアサートした状態において，コラム
・アドレスを変化させることで，高速ページ・モードと
同様に，同一行アドレスに対して高速にアクセスが行え
るものであり，さらに，／ＣＡＳによってコラム・アド
レスをストローブする必要が無いので，一段と高速化が
可能である。
ＡＭは，／ＲＡＳをアサートした状態において，コラム
・アドレスを変化させることで，高速ページ・モードと
同様に，同一行アドレスに対して高速にアクセスが行え
るものであり，さらに，／ＣＡＳによってコラム・アド
レスをストローブする必要が無いので，一段と高速化が
可能である。
【０００５】また，ニブル・モードのＤＲＡＭは，通常
のアクセス終了後，／ＲＡＳをアサートしたままの状態
において，／ＣＡＳのトグル動作によって，下位の２ビ
ット分がインクリメントされたアドレスのデータがシー
ケンシャルにアクセスされる。なお，ニブル・モードは
４ワード分しかバースト・アクセスできないが，他のモ
ードに比べて高速であるという特徴がある。
のアクセス終了後，／ＲＡＳをアサートしたままの状態
において，／ＣＡＳのトグル動作によって，下位の２ビ
ット分がインクリメントされたアドレスのデータがシー
ケンシャルにアクセスされる。なお，ニブル・モードは
４ワード分しかバースト・アクセスできないが，他のモ
ードに比べて高速であるという特徴がある。
【０００６】上記，各種モードのＤＲＡＭは，近傍空間
に対する連続アクセスの時にのみ，高速アクセス可能で
あり，特に高速動作を要求されるプリンタへの画像デー
タの送り出し時，および，スキャナにより読み取った画
像データの書き込み時には，シーケンシャル・アクセス
となることから，上記特徴を有効に生かすことができ
る。
に対する連続アクセスの時にのみ，高速アクセス可能で
あり，特に高速動作を要求されるプリンタへの画像デー
タの送り出し時，および，スキャナにより読み取った画
像データの書き込み時には，シーケンシャル・アクセス
となることから，上記特徴を有効に生かすことができ
る。
【０００７】また，画像処理やシステム全体の制御を行
なうＣＰＵのワーク用メモリやインストラクション用メ
モリを画像メモリと共用し，資源を有効に使用すること
が頻繁に行なわれている。このとき，インストラクショ
ンの読み出しは，シーケンシャルに行なわれることが多
いので，高速アクセスが可能となる。また，キャッシュ
・メモリのリフィル動作もブロック単位で行うように構
成することが多いので，この場合にも，高速アクセスが
可能となる。
なうＣＰＵのワーク用メモリやインストラクション用メ
モリを画像メモリと共用し，資源を有効に使用すること
が頻繁に行なわれている。このとき，インストラクショ
ンの読み出しは，シーケンシャルに行なわれることが多
いので，高速アクセスが可能となる。また，キャッシュ
・メモリのリフィル動作もブロック単位で行うように構
成することが多いので，この場合にも，高速アクセスが
可能となる。
【０００８】ところが，高速にアクセスが実現できると
言ってもそのサイクル・タイムは４０ｎｓｅｃ（２５Ｍ
Ｈｚ）程度であり，更に高速にアクセスを実現するため
には，ＳＲＡＭを使用したり，バンク・インターリーブ
の手法を使用する必要があった。ところが，ＳＲＡＭは
高価であるため，ＳＲＡＭを使用するとコストアップを
招くという不都合があり，また，バンク・インターリー
ブでは，同時に先のアドレスもアクセスすることで，シ
ーケンシャル・アクセスを高速にすることができるもの
の，バンク分のバス幅が必要となることから，システム
の最低構成単位が大きくなり，やはり，コストアップを
招くという不都合があった。
言ってもそのサイクル・タイムは４０ｎｓｅｃ（２５Ｍ
Ｈｚ）程度であり，更に高速にアクセスを実現するため
には，ＳＲＡＭを使用したり，バンク・インターリーブ
の手法を使用する必要があった。ところが，ＳＲＡＭは
高価であるため，ＳＲＡＭを使用するとコストアップを
招くという不都合があり，また，バンク・インターリー
ブでは，同時に先のアドレスもアクセスすることで，シ
ーケンシャル・アクセスを高速にすることができるもの
の，バンク分のバス幅が必要となることから，システム
の最低構成単位が大きくなり，やはり，コストアップを
招くという不都合があった。
【０００９】このため，従来，上記不都合を解消するも
のとして，メモリとしてシンクロナスＤＲＡＭを使用
し，データの書き込み・読み出しを行うシンクロナスＤ
ＲＡＭのアクセス制御方法およびその装置が提供されて
いる。シンクロナスＤＲＡＭは，ＤＲＡＭを完全同期型
にしたものであり，最大１００ＭＨｚでデータの入出力
を行なうことができる。同期型にしたため，クロックの
立上りエッジに合わせて，ロー・アドレスやコラム・ア
ドレスのエントリ，リフレッシュなどをコマンドとして
与えることにより，シンクロナスＤＲＡＭへのアクセス
を行なうことができる。
のとして，メモリとしてシンクロナスＤＲＡＭを使用
し，データの書き込み・読み出しを行うシンクロナスＤ
ＲＡＭのアクセス制御方法およびその装置が提供されて
いる。シンクロナスＤＲＡＭは，ＤＲＡＭを完全同期型
にしたものであり，最大１００ＭＨｚでデータの入出力
を行なうことができる。同期型にしたため，クロックの
立上りエッジに合わせて，ロー・アドレスやコラム・ア
ドレスのエントリ，リフレッシュなどをコマンドとして
与えることにより，シンクロナスＤＲＡＭへのアクセス
を行なうことができる。
【００１０】リードに関しては，最初のデータの読み出
しまでに要する時間は，一般的なＤＲＡＭと変わらない
が，その後のデータはクロックの周期に合わせて出力さ
れてくる。なお，この時のアクセスの順番は，モード設
定によって行なうので，コラム・アドレスをクロック毎
に入力する必要は無い。また，ライトに関しては，クロ
ックの周期に合わせて，最初のデータから書き込むこと
ができる。このように，クロックの周期に合わせてシン
クロナスＤＲＡＭへのアクセスを行なうが，このクロッ
クの周期が高速（１００ＭＨｚ）であるため，シンクロ
ナスＤＲＡＭへのアクセスは高速アクセスとなる。
しまでに要する時間は，一般的なＤＲＡＭと変わらない
が，その後のデータはクロックの周期に合わせて出力さ
れてくる。なお，この時のアクセスの順番は，モード設
定によって行なうので，コラム・アドレスをクロック毎
に入力する必要は無い。また，ライトに関しては，クロ
ックの周期に合わせて，最初のデータから書き込むこと
ができる。このように，クロックの周期に合わせてシン
クロナスＤＲＡＭへのアクセスを行なうが，このクロッ
クの周期が高速（１００ＭＨｚ）であるため，シンクロ
ナスＤＲＡＭへのアクセスは高速アクセスとなる。
【００１１】一方，バースト・アクセス時におけるアク
セスの順番としては，シーケンシャル・モードとインタ
ーリーブ・モードの２種類のモードが設定可能である。
ここで，シーケンシャル・モードは，スタート・アドレ
スからバースト長分をインクリメントしながらアクセス
していくものである。なお，ブロック内の最大アドレス
に達したら，ブロック内の最小アドレスに戻る。
セスの順番としては，シーケンシャル・モードとインタ
ーリーブ・モードの２種類のモードが設定可能である。
ここで，シーケンシャル・モードは，スタート・アドレ
スからバースト長分をインクリメントしながらアクセス
していくものである。なお，ブロック内の最大アドレス
に達したら，ブロック内の最小アドレスに戻る。
【００１２】また，インターリーブ・モードは，バース
ト長をＬとすると，０からＬ−１まで順番に，スタート
・アドレスとの排他的論理和演算を行ない，演算結果の
アドレスを用いて，演算順に，アクセスしていくもので
ある。
ト長をＬとすると，０からＬ−１まで順番に，スタート
・アドレスとの排他的論理和演算を行ない，演算結果の
アドレスを用いて，演算順に，アクセスしていくもので
ある。
【００１３】なお，ブロックとは，バースト長ごとの区
切りを指すものである。従って，例えば，２Ｍ×８ビッ
ト構成の１６ＭビットのシンクロナスＤＲＡＭでは，バ
ースト長を４とすると，１個当たり， ２×１０２４×１０２４÷４＝５１２×１０２４個 のブロックがあることになる。
切りを指すものである。従って，例えば，２Ｍ×８ビッ
ト構成の１６ＭビットのシンクロナスＤＲＡＭでは，バ
ースト長を４とすると，１個当たり， ２×１０２４×１０２４÷４＝５１２×１０２４個 のブロックがあることになる。
【００１４】上記のシンクロナスＤＲＡＭを使用するこ
とで，順方向のシーケンシャルなアクセスが極めて高速
に実現できる。また，ＣＰＵがキャッシュ・メモリをリ
フィルする時，インターリーブ，シーケンシャル，また
は１ワード・アクセスとして行なうものが多いが，シン
クロナスＤＲＡＭを使用した場合には，これらの全てに
対応できる。
とで，順方向のシーケンシャルなアクセスが極めて高速
に実現できる。また，ＣＰＵがキャッシュ・メモリをリ
フィルする時，インターリーブ，シーケンシャル，また
は１ワード・アクセスとして行なうものが多いが，シン
クロナスＤＲＡＭを使用した場合には，これらの全てに
対応できる。
【００１５】
【発明が解決しようとする課題】しかしながら，上記従
来のシンクロナスＤＲＡＭのアクセス制御方法およびそ
の装置によれば，シンクロナスＤＲＡＭを使用すること
で，大容量，かつ，高速の画像メモリを低コストで実現
することができるものの，シーケンシャル・モードでシ
ンクロナスＤＲＡＭにアクセスする場合に，アドレスの
小さい方向（すなわち，降順）にアクセスすることがで
きないため，シンクロナスＤＲＡＭを画像メモリとして
使用した場合には，必ずしもシステム性能に効率的に適
合させることができないという問題点があった。
来のシンクロナスＤＲＡＭのアクセス制御方法およびそ
の装置によれば，シンクロナスＤＲＡＭを使用すること
で，大容量，かつ，高速の画像メモリを低コストで実現
することができるものの，シーケンシャル・モードでシ
ンクロナスＤＲＡＭにアクセスする場合に，アドレスの
小さい方向（すなわち，降順）にアクセスすることがで
きないため，シンクロナスＤＲＡＭを画像メモリとして
使用した場合には，必ずしもシステム性能に効率的に適
合させることができないという問題点があった。
【００１６】ここで，シンクロナスＤＲＡＭを画像メモ
リとして使用した場合の問題点を具体的に説明する。例
えば，プリンタでは，両面プリント時の裏面画像データ
等のように，画像メモリのデータを１８０度回転させた
形で送り出す必要を生じる場合がある。また，スキャナ
の読取データを，１８０度回転させた形で画像メモリに
記憶させたい場合もある。この場合，アドレスの小さい
方向（降順）にアクセスしていけば良いのであるが，シ
ーケンシャル・モードでは，アドレスの大きい方向（昇
順）へのアクセスであり，また，インターリーブ・モー
ドはキャッシュ・リフィルを簡単に行なう為のモードで
あるため，シンクロナスＤＲＡＭを使用して，降順にア
クセスを行なうことは困難であった。
リとして使用した場合の問題点を具体的に説明する。例
えば，プリンタでは，両面プリント時の裏面画像データ
等のように，画像メモリのデータを１８０度回転させた
形で送り出す必要を生じる場合がある。また，スキャナ
の読取データを，１８０度回転させた形で画像メモリに
記憶させたい場合もある。この場合，アドレスの小さい
方向（降順）にアクセスしていけば良いのであるが，シ
ーケンシャル・モードでは，アドレスの大きい方向（昇
順）へのアクセスであり，また，インターリーブ・モー
ドはキャッシュ・リフィルを簡単に行なう為のモードで
あるため，シンクロナスＤＲＡＭを使用して，降順にア
クセスを行なうことは困難であった。
【００１７】本発明は上記に鑑みてなされたものであ
り，画像メモリとしてシンクロナスＤＲＡＭを使用した
場合に，シンクロナスＤＲＡＭを降順にアクセスできる
ようにして，シンクロナスＤＲＡＭのアクセスをスキャ
ナ，プリンタ等の周辺機器のシステム性能と効率的に適
合させることを目的とする。
り，画像メモリとしてシンクロナスＤＲＡＭを使用した
場合に，シンクロナスＤＲＡＭを降順にアクセスできる
ようにして，シンクロナスＤＲＡＭのアクセスをスキャ
ナ，プリンタ等の周辺機器のシステム性能と効率的に適
合させることを目的とする。
【００１８】
【課題を解決するための手段】本発明は上記の目的を達
成するために，画像メモリとしてシンクロナスＤＲＡＭ
を使用し，ＤＭＡにて画像データの書き込み・読み出し
を行うシンクロナスＤＲＡＭのアクセス制御方法におい
て，書込みを行う全画像データの最後の画像データがシ
ンクロナスＤＲＡＭのブロック内の最大アドレスに書き
込まれるように，シーケンシャル・モードで画像データ
を書き込み，インターリーブ・モードでシンクロナスＤ
ＲＡＭのブロック内の最大アドレスから画像データを読
み出すシンクロナスＤＲＡＭのアクセス制御方法を提供
するものである。
成するために，画像メモリとしてシンクロナスＤＲＡＭ
を使用し，ＤＭＡにて画像データの書き込み・読み出し
を行うシンクロナスＤＲＡＭのアクセス制御方法におい
て，書込みを行う全画像データの最後の画像データがシ
ンクロナスＤＲＡＭのブロック内の最大アドレスに書き
込まれるように，シーケンシャル・モードで画像データ
を書き込み，インターリーブ・モードでシンクロナスＤ
ＲＡＭのブロック内の最大アドレスから画像データを読
み出すシンクロナスＤＲＡＭのアクセス制御方法を提供
するものである。
【００１９】また，本発明は上記の目的を達成するため
に，画像メモリとしてシンクロナスＤＲＡＭを使用し，
シャドウＤＭＡにて画像データの書き込み・読み出しを
行うシンクロナスＤＲＡＭのアクセス制御方法におい
て，書込みを行う全画像データの最後の画像データがシ
ンクロナスＤＲＡＭのブロック内の最大アドレスに書き
込まれるように，シーケンシャル・モードで画像データ
を書き込み，インターリーブ・モードでシンクロナスＤ
ＲＡＭのブロック内の最大アドレスから画像データを読
み出すシンクロナスＤＲＡＭのアクセス制御方法を提供
するものである。
に，画像メモリとしてシンクロナスＤＲＡＭを使用し，
シャドウＤＭＡにて画像データの書き込み・読み出しを
行うシンクロナスＤＲＡＭのアクセス制御方法におい
て，書込みを行う全画像データの最後の画像データがシ
ンクロナスＤＲＡＭのブロック内の最大アドレスに書き
込まれるように，シーケンシャル・モードで画像データ
を書き込み，インターリーブ・モードでシンクロナスＤ
ＲＡＭのブロック内の最大アドレスから画像データを読
み出すシンクロナスＤＲＡＭのアクセス制御方法を提供
するものである。
【００２０】また，本発明は上記の目的を達成するため
に，画像メモリとしてシンクロナスＤＲＡＭを使用し，
ＤＭＡにて画像データの書き込み・読み出しを行うシン
クロナスＤＲＡＭのアクセス制御方法において，書込み
を行う全画像データの最初の画像データがシンクロナス
ＤＲＡＭのブロック内の最大アドレスに書き込まれるよ
うに，インターリーブ・モードで画像データを書き込
み，シーケンシャル・モードでシンクロナスＤＲＡＭの
ブロック内の最大アドレスから画像データを読み出すシ
ンクロナスＤＲＡＭのアクセス制御方法を提供するもの
である。
に，画像メモリとしてシンクロナスＤＲＡＭを使用し，
ＤＭＡにて画像データの書き込み・読み出しを行うシン
クロナスＤＲＡＭのアクセス制御方法において，書込み
を行う全画像データの最初の画像データがシンクロナス
ＤＲＡＭのブロック内の最大アドレスに書き込まれるよ
うに，インターリーブ・モードで画像データを書き込
み，シーケンシャル・モードでシンクロナスＤＲＡＭの
ブロック内の最大アドレスから画像データを読み出すシ
ンクロナスＤＲＡＭのアクセス制御方法を提供するもの
である。
【００２１】また，本発明は上記の目的を達成するため
に，画像メモリとしてシンクロナスＤＲＡＭを使用し，
シャドウＤＭＡにて画像データの書き込み・読み出しを
行うシンクロナスＤＲＡＭのアクセス制御方法におい
て，書込みを行う全画像データの最初の画像データがシ
ンクロナスＤＲＡＭのブロック内の最大アドレスに書き
込まれるように，インターリーブ・モードで画像データ
を書き込み，シーケンシャル・モードでシンクロナスＤ
ＲＡＭのブロック内の最大アドレスから画像データを読
み出すシンクロナスＤＲＡＭのアクセス制御方法を提供
するものである。
に，画像メモリとしてシンクロナスＤＲＡＭを使用し，
シャドウＤＭＡにて画像データの書き込み・読み出しを
行うシンクロナスＤＲＡＭのアクセス制御方法におい
て，書込みを行う全画像データの最初の画像データがシ
ンクロナスＤＲＡＭのブロック内の最大アドレスに書き
込まれるように，インターリーブ・モードで画像データ
を書き込み，シーケンシャル・モードでシンクロナスＤ
ＲＡＭのブロック内の最大アドレスから画像データを読
み出すシンクロナスＤＲＡＭのアクセス制御方法を提供
するものである。
【００２２】また，本発明は上記の目的を達成するため
に，画像メモリとしてシンクロナスＤＲＡＭを使用し，
ＤＭＡにて画像データの書き込み・読み出しを行うシン
クロナスＤＲＡＭのアクセス制御方法において，書込み
を行う全画像データの最後の画像データがシンクロナス
ＤＲＡＭのブロック内の（２n −１）番目（ｎは整数）
のアドレスに書き込まれるように，シーケンシャル・モ
ードで画像データを書き込み，インターリーブ・モード
でシンクロナスＤＲＡＭのブロック内の（２n−１）番
目のアドレスから画像データを読み出すシンクロナスＤ
ＲＡＭのアクセス制御方法を提供するものである。
に，画像メモリとしてシンクロナスＤＲＡＭを使用し，
ＤＭＡにて画像データの書き込み・読み出しを行うシン
クロナスＤＲＡＭのアクセス制御方法において，書込み
を行う全画像データの最後の画像データがシンクロナス
ＤＲＡＭのブロック内の（２n −１）番目（ｎは整数）
のアドレスに書き込まれるように，シーケンシャル・モ
ードで画像データを書き込み，インターリーブ・モード
でシンクロナスＤＲＡＭのブロック内の（２n−１）番
目のアドレスから画像データを読み出すシンクロナスＤ
ＲＡＭのアクセス制御方法を提供するものである。
【００２３】また，本発明は上記の目的を達成するため
に，画像メモリとしてシンクロナスＤＲＡＭを使用し，
シャドウＤＭＡにて画像データの書き込み・読み出しを
行うシンクロナスＤＲＡＭのアクセス制御方法におい
て，書込みを行う全画像データの最後の画像データがシ
ンクロナスＤＲＡＭのブロック内の（２n −１）番目
（ｎは整数）のアドレスに書き込まれるように，シーケ
ンシャル・モードで画像データを書き込み，インターリ
ーブ・モードでシンクロナスＤＲＡＭのブロック内の
（２n −１）番目のアドレスから画像データを読み出す
シンクロナスＤＲＡＭのアクセス制御方法を提供するも
のである。
に，画像メモリとしてシンクロナスＤＲＡＭを使用し，
シャドウＤＭＡにて画像データの書き込み・読み出しを
行うシンクロナスＤＲＡＭのアクセス制御方法におい
て，書込みを行う全画像データの最後の画像データがシ
ンクロナスＤＲＡＭのブロック内の（２n −１）番目
（ｎは整数）のアドレスに書き込まれるように，シーケ
ンシャル・モードで画像データを書き込み，インターリ
ーブ・モードでシンクロナスＤＲＡＭのブロック内の
（２n −１）番目のアドレスから画像データを読み出す
シンクロナスＤＲＡＭのアクセス制御方法を提供するも
のである。
【００２４】また，本発明は上記の目的を達成するため
に，画像メモリとしてシンクロナスＤＲＡＭを使用し，
ＤＭＡにて画像データの書き込み・読み出しを行うシン
クロナスＤＲＡＭのアクセス制御方法において，書込み
を行う全画像データの最初の画像データがシンクロナス
ＤＲＡＭのブロック内の（２n −１）番目（ｎは整数）
のアドレスに書き込まれるように，インターリーブ・モ
ードで画像データを書き込み，シーケンシャル・モード
で最後に書き込んだ画像データのアドレスから画像デー
タを読み出すシンクロナスＤＲＡＭのアクセス制御方法
を提供するものである。
に，画像メモリとしてシンクロナスＤＲＡＭを使用し，
ＤＭＡにて画像データの書き込み・読み出しを行うシン
クロナスＤＲＡＭのアクセス制御方法において，書込み
を行う全画像データの最初の画像データがシンクロナス
ＤＲＡＭのブロック内の（２n −１）番目（ｎは整数）
のアドレスに書き込まれるように，インターリーブ・モ
ードで画像データを書き込み，シーケンシャル・モード
で最後に書き込んだ画像データのアドレスから画像デー
タを読み出すシンクロナスＤＲＡＭのアクセス制御方法
を提供するものである。
【００２５】また，本発明は上記の目的を達成するため
に，画像メモリとしてシンクロナスＤＲＡＭを使用し，
シャドウＤＭＡにて画像データの書き込み・読み出しを
行うシンクロナスＤＲＡＭのアクセス制御方法におい
て，書込みを行う全画像データの最初の画像データがシ
ンクロナスＤＲＡＭのブロック内の（２n −１）番目
（ｎは整数）のアドレスに書き込まれるように，インタ
ーリーブ・モードで画像データを書き込み，シーケンシ
ャル・モードで最後に書き込んだ画像データのアドレス
から画像データを読み出すシンクロナスＤＲＡＭのアク
セス制御方法を提供するものである。
に，画像メモリとしてシンクロナスＤＲＡＭを使用し，
シャドウＤＭＡにて画像データの書き込み・読み出しを
行うシンクロナスＤＲＡＭのアクセス制御方法におい
て，書込みを行う全画像データの最初の画像データがシ
ンクロナスＤＲＡＭのブロック内の（２n −１）番目
（ｎは整数）のアドレスに書き込まれるように，インタ
ーリーブ・モードで画像データを書き込み，シーケンシ
ャル・モードで最後に書き込んだ画像データのアドレス
から画像データを読み出すシンクロナスＤＲＡＭのアク
セス制御方法を提供するものである。
【００２６】また，本発明は上記の目的を達成するため
に，画像メモリとしてシンクロナスＤＲＡＭを使用し，
ＤＭＡにて画像データの書き込み・読み出しを行うシン
クロナスＤＲＡＭのアクセス制御方法において，シーケ
ンシャル・モードで画像データを書き込み，画像データ
を読み出す際に，読み出しのスタートアドレスをシンク
ロナスＤＲＡＭのブロック内の（２n −１）番目（ｎは
整数）のアドレスに切り上げて，インターリーブ・モー
ドで前記（２n −１）番目のアドレスから画像データを
読み出すシンクロナスＤＲＡＭのアクセス制御方法を提
供するものである。
に，画像メモリとしてシンクロナスＤＲＡＭを使用し，
ＤＭＡにて画像データの書き込み・読み出しを行うシン
クロナスＤＲＡＭのアクセス制御方法において，シーケ
ンシャル・モードで画像データを書き込み，画像データ
を読み出す際に，読み出しのスタートアドレスをシンク
ロナスＤＲＡＭのブロック内の（２n −１）番目（ｎは
整数）のアドレスに切り上げて，インターリーブ・モー
ドで前記（２n −１）番目のアドレスから画像データを
読み出すシンクロナスＤＲＡＭのアクセス制御方法を提
供するものである。
【００２７】また，本発明は上記の目的を達成するため
に，画像メモリとしてシンクロナスＤＲＡＭを使用し，
シャドウＤＭＡにて画像データの書き込み・読み出しを
行うシンクロナスＤＲＡＭのアクセス制御方法におい
て，シーケンシャル・モードで画像データを書き込み，
画像データを読み出す際に，読み出しのスタートアドレ
スをシンクロナスＤＲＡＭのブロック内の（２n −１）
番目（ｎは整数）のアドレスに切り上げて，インターリ
ーブ・モードで前記（２n −１）番目のアドレスから画
像データを読み出すシンクロナスＤＲＡＭのアクセス制
御方法を提供するものである。
に，画像メモリとしてシンクロナスＤＲＡＭを使用し，
シャドウＤＭＡにて画像データの書き込み・読み出しを
行うシンクロナスＤＲＡＭのアクセス制御方法におい
て，シーケンシャル・モードで画像データを書き込み，
画像データを読み出す際に，読み出しのスタートアドレ
スをシンクロナスＤＲＡＭのブロック内の（２n −１）
番目（ｎは整数）のアドレスに切り上げて，インターリ
ーブ・モードで前記（２n −１）番目のアドレスから画
像データを読み出すシンクロナスＤＲＡＭのアクセス制
御方法を提供するものである。
【００２８】また，本発明は上記の目的を達成するため
に，画像メモリとしてシンクロナスＤＲＡＭを使用し，
ＤＭＡにて画像データの書き込み・読み出しを行うシン
クロナスＤＲＡＭのアクセス制御方法において，書込み
を行う全画像データの最初の画像データがシンクロナス
ＤＲＡＭのブロック内の（２n −１）番目（ｎは整数）
のアドレスに書き込まれるように，インターリーブ・モ
ードで画像データを書き込み，シーケンシャル・モード
でシンクロナスＤＲＡＭのブロック内の先頭アドレスか
ら画像データを読み出すシンクロナスＤＲＡＭのアクセ
ス制御方法を提供するものである。
に，画像メモリとしてシンクロナスＤＲＡＭを使用し，
ＤＭＡにて画像データの書き込み・読み出しを行うシン
クロナスＤＲＡＭのアクセス制御方法において，書込み
を行う全画像データの最初の画像データがシンクロナス
ＤＲＡＭのブロック内の（２n −１）番目（ｎは整数）
のアドレスに書き込まれるように，インターリーブ・モ
ードで画像データを書き込み，シーケンシャル・モード
でシンクロナスＤＲＡＭのブロック内の先頭アドレスか
ら画像データを読み出すシンクロナスＤＲＡＭのアクセ
ス制御方法を提供するものである。
【００２９】また，本発明は上記の目的を達成するため
に，画像メモリとしてシンクロナスＤＲＡＭを使用し，
シャドウＤＭＡにて画像データの書き込み・読み出しを
行うシンクロナスＤＲＡＭのアクセス制御方法におい
て，書込みを行う全画像データの最初の画像データがシ
ンクロナスＤＲＡＭのブロック内の（２n −１）番目
（ｎは整数）のアドレスに書き込まれるように，インタ
ーリーブ・モードで画像データを書き込み，シーケンシ
ャル・モードでシンクロナスＤＲＡＭのブロック内の先
頭アドレスから画像データを読み出すシンクロナスＤＲ
ＡＭのアクセス制御方法を提供するものである。
に，画像メモリとしてシンクロナスＤＲＡＭを使用し，
シャドウＤＭＡにて画像データの書き込み・読み出しを
行うシンクロナスＤＲＡＭのアクセス制御方法におい
て，書込みを行う全画像データの最初の画像データがシ
ンクロナスＤＲＡＭのブロック内の（２n −１）番目
（ｎは整数）のアドレスに書き込まれるように，インタ
ーリーブ・モードで画像データを書き込み，シーケンシ
ャル・モードでシンクロナスＤＲＡＭのブロック内の先
頭アドレスから画像データを読み出すシンクロナスＤＲ
ＡＭのアクセス制御方法を提供するものである。
【００３０】また，本発明は上記の目的を達成するため
に，画像メモリとしてシンクロナスＤＲＡＭを使用し，
画像データの書き込み・読み出しを行うシンクロナスＤ
ＲＡＭのアクセス制御装置において，ＣＰＵから出力さ
れたアドレスビットの一部あるいは全部を反転させて，
シンクロナスＤＲＡＭをアクセスする反転アクセス手段
を備えたシンクロナスＤＲＡＭのアクセス制御装置を提
供するものである。なお，前記アドレスビットの一部と
は，少なくともシンクロナスＤＲＡＭのブロックサイズ
分以上のアドレスビットであるものとする。
に，画像メモリとしてシンクロナスＤＲＡＭを使用し，
画像データの書き込み・読み出しを行うシンクロナスＤ
ＲＡＭのアクセス制御装置において，ＣＰＵから出力さ
れたアドレスビットの一部あるいは全部を反転させて，
シンクロナスＤＲＡＭをアクセスする反転アクセス手段
を備えたシンクロナスＤＲＡＭのアクセス制御装置を提
供するものである。なお，前記アドレスビットの一部と
は，少なくともシンクロナスＤＲＡＭのブロックサイズ
分以上のアドレスビットであるものとする。
【００３１】また，本発明は上記の目的を達成するため
に，画像メモリとしてシンクロナスＤＲＡＭを使用し，
画像データの書き込み・読み出しを行うシンクロナスＤ
ＲＡＭのアクセス制御装置において，ＣＰＵから出力さ
れたアドレスビットの一部あるいは全部を反転させて，
シンクロナスＤＲＡＭをアクセスする第１のアクセス手
段と，ＣＰＵから出力されたアドレスビットを反転させ
ないで，シンクロナスＤＲＡＭをアクセスする第２のア
クセス手段とを備えたシンクロナスＤＲＡＭのアクセス
制御装置を提供するものである。なお，前記アドレスビ
ットの一部とは，少なくともシンクロナスＤＲＡＭのブ
ロックサイズ分以上のアドレスビットであるものとす
る。
に，画像メモリとしてシンクロナスＤＲＡＭを使用し，
画像データの書き込み・読み出しを行うシンクロナスＤ
ＲＡＭのアクセス制御装置において，ＣＰＵから出力さ
れたアドレスビットの一部あるいは全部を反転させて，
シンクロナスＤＲＡＭをアクセスする第１のアクセス手
段と，ＣＰＵから出力されたアドレスビットを反転させ
ないで，シンクロナスＤＲＡＭをアクセスする第２のア
クセス手段とを備えたシンクロナスＤＲＡＭのアクセス
制御装置を提供するものである。なお，前記アドレスビ
ットの一部とは，少なくともシンクロナスＤＲＡＭのブ
ロックサイズ分以上のアドレスビットであるものとす
る。
【００３２】また，本発明は上記の目的を達成するため
に，画像メモリとしてシンクロナスＤＲＡＭを使用し，
画像データの書き込み・読み出しを行うシンクロナスＤ
ＲＡＭのアクセス制御装置において，シンクロナスＤＲ
ＡＭからプリンタへ画像データを読み出す際に，ＣＰＵ
から出力されたアドレスビットの一部あるいは全部を反
転させて，インターリーブ・モードでシンクロナスＤＲ
ＡＭから画像データを読み出す第１のアクセス手段と，
ＣＰＵから出力されたアドレスビットを反転させない
で，インターリーブ・モードでシンクロナスＤＲＡＭか
ら画像データを読み出す第２のアクセス手段とを備えた
シンクロナスＤＲＡＭのアクセス制御装置を提供するも
のである。なお，前記アドレスビットの一部とは，少な
くともシンクロナスＤＲＡＭのブロックサイズ分以上の
アドレスビットであるものとする。
に，画像メモリとしてシンクロナスＤＲＡＭを使用し，
画像データの書き込み・読み出しを行うシンクロナスＤ
ＲＡＭのアクセス制御装置において，シンクロナスＤＲ
ＡＭからプリンタへ画像データを読み出す際に，ＣＰＵ
から出力されたアドレスビットの一部あるいは全部を反
転させて，インターリーブ・モードでシンクロナスＤＲ
ＡＭから画像データを読み出す第１のアクセス手段と，
ＣＰＵから出力されたアドレスビットを反転させない
で，インターリーブ・モードでシンクロナスＤＲＡＭか
ら画像データを読み出す第２のアクセス手段とを備えた
シンクロナスＤＲＡＭのアクセス制御装置を提供するも
のである。なお，前記アドレスビットの一部とは，少な
くともシンクロナスＤＲＡＭのブロックサイズ分以上の
アドレスビットであるものとする。
【００３３】また，本発明は上記の目的を達成するため
に，画像メモリとしてシンクロナスＤＲＡＭを使用し，
画像データの書き込み・読み出しを行うシンクロナスＤ
ＲＡＭのアクセス制御装置において，スキャナからシン
クロナスＤＲＡＭへ画像データを書き込む際に，ＣＰＵ
から出力されたアドレスビットの一部あるいは全部を反
転させて，シンクロナスＤＲＡＭに画像データを書き込
む第１のアクセス手段と，ＣＰＵから出力されたアドレ
スビットを反転させないで，シンクロナスＤＲＡＭに画
像データを書き込む第２のアクセス手段とを備えたシン
クロナスＤＲＡＭのアクセス制御装置を提供するもので
ある。なお，前記アドレスビットの一部とは，少なくと
もシンクロナスＤＲＡＭのブロックサイズ分以上のアド
レスビットであるものとする。
に，画像メモリとしてシンクロナスＤＲＡＭを使用し，
画像データの書き込み・読み出しを行うシンクロナスＤ
ＲＡＭのアクセス制御装置において，スキャナからシン
クロナスＤＲＡＭへ画像データを書き込む際に，ＣＰＵ
から出力されたアドレスビットの一部あるいは全部を反
転させて，シンクロナスＤＲＡＭに画像データを書き込
む第１のアクセス手段と，ＣＰＵから出力されたアドレ
スビットを反転させないで，シンクロナスＤＲＡＭに画
像データを書き込む第２のアクセス手段とを備えたシン
クロナスＤＲＡＭのアクセス制御装置を提供するもので
ある。なお，前記アドレスビットの一部とは，少なくと
もシンクロナスＤＲＡＭのブロックサイズ分以上のアド
レスビットであるものとする。
【００３４】また，本発明は上記の目的を達成するため
に，画像メモリとしてシンクロナスＤＲＡＭを使用し，
画像データの書き込み・読み出しを行うシンクロナスＤ
ＲＡＭのアクセス制御装置において，ＣＰＵから出力さ
れたアドレスビットの一部あるいは全部を反転させて，
シンクロナスＤＲＡＭをアクセスする第１のアクセス手
段と，ＣＰＵから出力されたアドレスビットを反転させ
ないで，シンクロナスＤＲＡＭをアクセスする第２のア
クセス手段と，アドレスビットの反転対象領域であるか
否かを判定し，前記第１のアクセス手段および第２のア
クセス手段の切り換え制御を行う領域判定・制御手段と
を備えたシンクロナスＤＲＡＭのアクセス制御装置を提
供するものである。なお，前記アドレスビットの一部と
は，少なくともシンクロナスＤＲＡＭのブロックサイズ
分以上のアドレスビットであるものとする。
に，画像メモリとしてシンクロナスＤＲＡＭを使用し，
画像データの書き込み・読み出しを行うシンクロナスＤ
ＲＡＭのアクセス制御装置において，ＣＰＵから出力さ
れたアドレスビットの一部あるいは全部を反転させて，
シンクロナスＤＲＡＭをアクセスする第１のアクセス手
段と，ＣＰＵから出力されたアドレスビットを反転させ
ないで，シンクロナスＤＲＡＭをアクセスする第２のア
クセス手段と，アドレスビットの反転対象領域であるか
否かを判定し，前記第１のアクセス手段および第２のア
クセス手段の切り換え制御を行う領域判定・制御手段と
を備えたシンクロナスＤＲＡＭのアクセス制御装置を提
供するものである。なお，前記アドレスビットの一部と
は，少なくともシンクロナスＤＲＡＭのブロックサイズ
分以上のアドレスビットであるものとする。
【００３５】また，本発明は上記の目的を達成するため
に，画像メモリとしてシンクロナスＤＲＡＭを使用し，
画像データの書き込み・読み出しを行うシンクロナスＤ
ＲＡＭのアクセス制御装置において，シンクロナスＤＲ
ＡＭからプリンタへ画像データを読み出す際に，ＣＰＵ
から出力されたアドレスビットの一部あるいは全部を反
転させて，インターリーブ・モードでシンクロナスＤＲ
ＡＭから画像データを読み出す第１のアクセス手段と，
ＣＰＵから出力されたアドレスビットを反転させない
で，インターリーブ・モードでシンクロナスＤＲＡＭか
ら画像データを読み出す第２のアクセス手段と，アドレ
スビットの反転対象領域であるか否かを判定し，前記第
１のアクセス手段および第２のアクセス手段の切り換え
制御を行う領域判定・制御手段とを備えたシンクロナス
ＤＲＡＭのアクセス制御装置を提供するものである。な
お，前記アドレスビットの一部とは，少なくともシンク
ロナスＤＲＡＭのブロックサイズ分以上のアドレスビッ
トであるものとする。
に，画像メモリとしてシンクロナスＤＲＡＭを使用し，
画像データの書き込み・読み出しを行うシンクロナスＤ
ＲＡＭのアクセス制御装置において，シンクロナスＤＲ
ＡＭからプリンタへ画像データを読み出す際に，ＣＰＵ
から出力されたアドレスビットの一部あるいは全部を反
転させて，インターリーブ・モードでシンクロナスＤＲ
ＡＭから画像データを読み出す第１のアクセス手段と，
ＣＰＵから出力されたアドレスビットを反転させない
で，インターリーブ・モードでシンクロナスＤＲＡＭか
ら画像データを読み出す第２のアクセス手段と，アドレ
スビットの反転対象領域であるか否かを判定し，前記第
１のアクセス手段および第２のアクセス手段の切り換え
制御を行う領域判定・制御手段とを備えたシンクロナス
ＤＲＡＭのアクセス制御装置を提供するものである。な
お，前記アドレスビットの一部とは，少なくともシンク
ロナスＤＲＡＭのブロックサイズ分以上のアドレスビッ
トであるものとする。
【００３６】また，本発明は上記の目的を達成するため
に，画像メモリとしてシンクロナスＤＲＡＭを使用し，
画像データの書き込み・読み出しを行うシンクロナスＤ
ＲＡＭのアクセス制御装置において，スキャナからシン
クロナスＤＲＡＭへ画像データを書き込む際に，ＣＰＵ
から出力されたアドレスビットの一部あるいは全部を反
転させて，シンクロナスＤＲＡＭに画像データを書き込
む第１のアクセス手段と，ＣＰＵから出力されたアドレ
スビットを反転させないで，シンクロナスＤＲＡＭに画
像データを書き込む第２のアクセス手段と，アドレスビ
ットの反転対象領域であるか否かを判定し，前記第１の
アクセス手段および第２のアクセス手段の切り換え制御
を行う領域判定・制御手段とを備えたシンクロナスＤＲ
ＡＭのアクセス制御装置を提供するものである。なお，
前記アドレスビットの一部とは，少なくともシンクロナ
スＤＲＡＭのブロックサイズ分以上のアドレスビットで
あるものとする。
に，画像メモリとしてシンクロナスＤＲＡＭを使用し，
画像データの書き込み・読み出しを行うシンクロナスＤ
ＲＡＭのアクセス制御装置において，スキャナからシン
クロナスＤＲＡＭへ画像データを書き込む際に，ＣＰＵ
から出力されたアドレスビットの一部あるいは全部を反
転させて，シンクロナスＤＲＡＭに画像データを書き込
む第１のアクセス手段と，ＣＰＵから出力されたアドレ
スビットを反転させないで，シンクロナスＤＲＡＭに画
像データを書き込む第２のアクセス手段と，アドレスビ
ットの反転対象領域であるか否かを判定し，前記第１の
アクセス手段および第２のアクセス手段の切り換え制御
を行う領域判定・制御手段とを備えたシンクロナスＤＲ
ＡＭのアクセス制御装置を提供するものである。なお，
前記アドレスビットの一部とは，少なくともシンクロナ
スＤＲＡＭのブロックサイズ分以上のアドレスビットで
あるものとする。
【００３７】
【作用】本発明のシンクロナスＤＲＡＭのアクセス制御
方法（請求項１および２）は，書込みを行う全画像デー
タの最後の画像データがシンクロナスＤＲＡＭのブロッ
ク内の最大アドレスに書き込まれるように，シーケンシ
ャル・モードで画像データを書き込み，インターリーブ
・モードでシンクロナスＤＲＡＭのブロック内の最大ア
ドレスから画像データを読み出すことにより，降順のア
クセスを行う。
方法（請求項１および２）は，書込みを行う全画像デー
タの最後の画像データがシンクロナスＤＲＡＭのブロッ
ク内の最大アドレスに書き込まれるように，シーケンシ
ャル・モードで画像データを書き込み，インターリーブ
・モードでシンクロナスＤＲＡＭのブロック内の最大ア
ドレスから画像データを読み出すことにより，降順のア
クセスを行う。
【００３８】また，本発明のシンクロナスＤＲＡＭのア
クセス制御方法（請求項３および４）は，書込みを行う
全画像データの最初の画像データがシンクロナスＤＲＡ
Ｍのブロック内の最大アドレスに書き込まれるように，
インターリーブ・モードで画像データを書き込み，シー
ケンシャル・モードでシンクロナスＤＲＡＭのブロック
内の最大アドレスから画像データを読み出すことによ
り，降順のアクセスを行う。
クセス制御方法（請求項３および４）は，書込みを行う
全画像データの最初の画像データがシンクロナスＤＲＡ
Ｍのブロック内の最大アドレスに書き込まれるように，
インターリーブ・モードで画像データを書き込み，シー
ケンシャル・モードでシンクロナスＤＲＡＭのブロック
内の最大アドレスから画像データを読み出すことによ
り，降順のアクセスを行う。
【００３９】また，本発明のシンクロナスＤＲＡＭのア
クセス制御方法（請求項５および６）は，書込みを行う
全画像データの最後の画像データがシンクロナスＤＲＡ
Ｍのブロック内の（２n −１）番目（ｎは整数）のアド
レスに書き込まれるように，シーケンシャル・モードで
画像データを書き込み，インターリーブ・モードでシン
クロナスＤＲＡＭのブロック内の（２n −１）番目のア
ドレスから画像データを読み出すことにより，降順のア
クセスを行う。
クセス制御方法（請求項５および６）は，書込みを行う
全画像データの最後の画像データがシンクロナスＤＲＡ
Ｍのブロック内の（２n −１）番目（ｎは整数）のアド
レスに書き込まれるように，シーケンシャル・モードで
画像データを書き込み，インターリーブ・モードでシン
クロナスＤＲＡＭのブロック内の（２n −１）番目のア
ドレスから画像データを読み出すことにより，降順のア
クセスを行う。
【００４０】また，本発明のシンクロナスＤＲＡＭのア
クセス制御方法（請求項７および８）は，書込みを行う
全画像データの最初の画像データがシンクロナスＤＲＡ
Ｍのブロック内の（２n −１）番目（ｎは整数）のアド
レスに書き込まれるように，インターリーブ・モードで
画像データを書き込み，シーケンシャル・モードで最後
に書き込んだ画像データのアドレスから画像データを読
み出すことにより，降順のアクセスを行う。
クセス制御方法（請求項７および８）は，書込みを行う
全画像データの最初の画像データがシンクロナスＤＲＡ
Ｍのブロック内の（２n −１）番目（ｎは整数）のアド
レスに書き込まれるように，インターリーブ・モードで
画像データを書き込み，シーケンシャル・モードで最後
に書き込んだ画像データのアドレスから画像データを読
み出すことにより，降順のアクセスを行う。
【００４１】また，本発明のシンクロナスＤＲＡＭのア
クセス制御方法（請求項９および１０）は，シーケンシ
ャル・モードで画像データを書き込み，画像データを読
み出す際に，読み出しのスタートアドレスをシンクロナ
スＤＲＡＭのブロック内の（２n −１）番目（ｎは整
数）のアドレスに切り上げて，インターリーブ・モード
で（２n −１）番目のアドレスから画像データを読み出
すことにより，降順のアクセスを行う。
クセス制御方法（請求項９および１０）は，シーケンシ
ャル・モードで画像データを書き込み，画像データを読
み出す際に，読み出しのスタートアドレスをシンクロナ
スＤＲＡＭのブロック内の（２n −１）番目（ｎは整
数）のアドレスに切り上げて，インターリーブ・モード
で（２n −１）番目のアドレスから画像データを読み出
すことにより，降順のアクセスを行う。
【００４２】また，本発明のシンクロナスＤＲＡＭのア
クセス制御方法（請求項１１および１２）は，書込みを
行う全画像データの最初の画像データがシンクロナスＤ
ＲＡＭのブロック内の（２n −１）番目（ｎは整数）の
アドレスに書き込まれるように，インターリーブ・モー
ドで画像データを書き込み，シーケンシャル・モードで
シンクロナスＤＲＡＭのブロック内の先頭アドレスから
画像データを読み出すことにより，降順のアクセスを行
う。
クセス制御方法（請求項１１および１２）は，書込みを
行う全画像データの最初の画像データがシンクロナスＤ
ＲＡＭのブロック内の（２n −１）番目（ｎは整数）の
アドレスに書き込まれるように，インターリーブ・モー
ドで画像データを書き込み，シーケンシャル・モードで
シンクロナスＤＲＡＭのブロック内の先頭アドレスから
画像データを読み出すことにより，降順のアクセスを行
う。
【００４３】また，本発明のシンクロナスＤＲＡＭのア
クセス制御装置（請求項１４〜１６）は，ＣＰＵから出
力されたアドレスビットの一部あるいは全部を反転させ
て，シンクロナスＤＲＡＭをアクセスすることにより，
降順のアクセスを行う。
クセス制御装置（請求項１４〜１６）は，ＣＰＵから出
力されたアドレスビットの一部あるいは全部を反転させ
て，シンクロナスＤＲＡＭをアクセスすることにより，
降順のアクセスを行う。
【００４４】また，本発明のシンクロナスＤＲＡＭのア
クセス制御装置（請求項１７〜１９）は，アドレスビッ
トの反転対象領域であるか否かを判定し，第１のアクセ
ス手段および第２のアクセス手段の切り換え制御を行う
ことにより，効率的に降順のアクセスを行う。
クセス制御装置（請求項１７〜１９）は，アドレスビッ
トの反転対象領域であるか否かを判定し，第１のアクセ
ス手段および第２のアクセス手段の切り換え制御を行う
ことにより，効率的に降順のアクセスを行う。
【００４５】
【実施例】以下，本発明のシンクロナスＤＲＡＭのアク
セス制御方法およびその装置を複写機の制御装置に適用
した場合を例として，〔実施例１〕，〔実施例２〕，
〔実施例３〕，〔実施例４〕の順に図面を参照して詳細
に説明する。
セス制御方法およびその装置を複写機の制御装置に適用
した場合を例として，〔実施例１〕，〔実施例２〕，
〔実施例３〕，〔実施例４〕の順に図面を参照して詳細
に説明する。
【００４６】〔実施例１〕図１は，実施例１の複写機の
制御装置のブロック構成図を示す。図において，１０１
はＣＰＵであり，全体のシステム制御および画像処理等
を行う。このＣＰＵ１０１はオンチップにキャッシュ・
メモリ１０１ａを持っている。１０２はＲＯＭであり，
ＣＰＵ１０１が実行する制御プログラムや，各種パラメ
ータ等が記憶されている。１０３はＡＳＩＣ（特定用途
向けＩＣ）であり，ＣＰＵ１０１の外部アクセスはＡＳ
ＩＣを経由して行われる。１０４はスキャナＩ／Ｆであ
り，スキャナ（図示せず）とのインタフェースを行う。
１０５はホストＩ／Ｆであり，パーソナルコンピュータ
等のホストとのインタフェースを行う。
制御装置のブロック構成図を示す。図において，１０１
はＣＰＵであり，全体のシステム制御および画像処理等
を行う。このＣＰＵ１０１はオンチップにキャッシュ・
メモリ１０１ａを持っている。１０２はＲＯＭであり，
ＣＰＵ１０１が実行する制御プログラムや，各種パラメ
ータ等が記憶されている。１０３はＡＳＩＣ（特定用途
向けＩＣ）であり，ＣＰＵ１０１の外部アクセスはＡＳ
ＩＣを経由して行われる。１０４はスキャナＩ／Ｆであ
り，スキャナ（図示せず）とのインタフェースを行う。
１０５はホストＩ／Ｆであり，パーソナルコンピュータ
等のホストとのインタフェースを行う。
【００４７】１０７はプリンタＩ／Ｆであり，プリンタ
（図示せず）とのインタフェースを行う。画像メモリ１
０６に記憶されている画像データは，プリンタＩ／Ｆ１
０７を介してプリンタに出力される。
（図示せず）とのインタフェースを行う。画像メモリ１
０６に記憶されている画像データは，プリンタＩ／Ｆ１
０７を介してプリンタに出力される。
【００４８】１０６はシンクロナスＤＲＡＭ（以下，図
面中では省略してＳＤＲＡＭと記載する場合もある）で
構成された画像メモリであり，スキャナＩ／Ｆ１０４を
介して受け取ったスキャナ・データや，ホストＩ／Ｆ１
０５を介して受け取ったプリント・データ等に対してＣ
ＰＵ１０１が画像処理を施して作成した画像データ等を
記憶する。また，この画像メモリ１０６は，ＣＰＵ１０
１がワーキング用に使用したり，インストラクションを
ここにダウン・ロードして，ここでプログラムを実行す
る場合もある。
面中では省略してＳＤＲＡＭと記載する場合もある）で
構成された画像メモリであり，スキャナＩ／Ｆ１０４を
介して受け取ったスキャナ・データや，ホストＩ／Ｆ１
０５を介して受け取ったプリント・データ等に対してＣ
ＰＵ１０１が画像処理を施して作成した画像データ等を
記憶する。また，この画像メモリ１０６は，ＣＰＵ１０
１がワーキング用に使用したり，インストラクションを
ここにダウン・ロードして，ここでプログラムを実行す
る場合もある。
【００４９】画像メモリ１０６はシンクロナスＤＲＡＭ
から構成されている。従って，シンクロナスＤＲＡＭが
サポートしている，シーケンシャル・モードおよびイン
ターリーブ・モードの２つのアドレス・タイプでのアク
セスが可能である。シーケンシャル・モードは，図２
（ａ）に示すように，アダー２０１に転送ブロックのス
タート・アドレスと，バイナリ・カウンタの値を入力
し，バースト長分をインクリメントしながらシーケンシ
ャル・アドレスを生成し，シーケンシャル・アドレスに
従ってアクセスしていくものである。なお，ブロック内
の最大アドレスに達したら，ブロック内の最小アドレス
に戻る。
から構成されている。従って，シンクロナスＤＲＡＭが
サポートしている，シーケンシャル・モードおよびイン
ターリーブ・モードの２つのアドレス・タイプでのアク
セスが可能である。シーケンシャル・モードは，図２
（ａ）に示すように，アダー２０１に転送ブロックのス
タート・アドレスと，バイナリ・カウンタの値を入力
し，バースト長分をインクリメントしながらシーケンシ
ャル・アドレスを生成し，シーケンシャル・アドレスに
従ってアクセスしていくものである。なお，ブロック内
の最大アドレスに達したら，ブロック内の最小アドレス
に戻る。
【００５０】また，インターリーブ・モードは，バース
ト長をＬとすると，図２（ｂ）に示すように，０からＬ
−１まで順番にバイナリ・カウンタで生成し，ＥＸＯＲ
回路２０２でバイナリ・カウンタのカウント値と転送ブ
ロックのスタート・アドレスとの排他的論理和演算を行
ない，演算結果をインターリーブ・アドレスとして生成
し，インターリーブ・アドレスに従ってアクセスしてい
くものである。
ト長をＬとすると，図２（ｂ）に示すように，０からＬ
−１まで順番にバイナリ・カウンタで生成し，ＥＸＯＲ
回路２０２でバイナリ・カウンタのカウント値と転送ブ
ロックのスタート・アドレスとの排他的論理和演算を行
ない，演算結果をインターリーブ・アドレスとして生成
し，インターリーブ・アドレスに従ってアクセスしてい
くものである。
【００５１】また，図３は，バンク・インターリーブ方
式を実現するために画像メモリ１０６内に組み込まれて
いる２バンク式セル・アレイ機構３００を示し，図示の
如く，１チップ内に２つのバンク３０１（バンク０）お
よびバンク３０２（バンク１）のメモリ・セル・アレイ
を持つことで，１チップでのインターリーブ動作を可能
としている。バンク３０１およびバンク３０２を交互に
アクセスすることにより，一方のバンクのアクセス中に
他のバンクに対してコマンド入力を行うことができ，ロ
ウ・アドレスからのアクセス，プリチャージ，ＣＡＳレ
イシテンシ等の時間の短縮を可能としている。これによ
り，間断なく画像データの書き込み・読み出しを行うこ
とができる。
式を実現するために画像メモリ１０６内に組み込まれて
いる２バンク式セル・アレイ機構３００を示し，図示の
如く，１チップ内に２つのバンク３０１（バンク０）お
よびバンク３０２（バンク１）のメモリ・セル・アレイ
を持つことで，１チップでのインターリーブ動作を可能
としている。バンク３０１およびバンク３０２を交互に
アクセスすることにより，一方のバンクのアクセス中に
他のバンクに対してコマンド入力を行うことができ，ロ
ウ・アドレスからのアクセス，プリチャージ，ＣＡＳレ
イシテンシ等の時間の短縮を可能としている。これによ
り，間断なく画像データの書き込み・読み出しを行うこ
とができる。
【００５２】図４は，ＡＳＩＣ１０３の内部ブロック図
を示し，４０１はＣＰＵＩ／Ｆ＆ＤＭＡコントロール部
を示し，ＣＰＵ１０１とＤＭＡの調整，アドレス生成等
を行う。また，ＡＳＩＣ１０３のモード設定のための各
種レジスタもここに含まれている。さらに，このＣＰＵ
Ｉ／Ｆ＆ＤＭＡコントロール部４０１は，シャドウＤＭ
Ａにも対応できるものとする。
を示し，４０１はＣＰＵＩ／Ｆ＆ＤＭＡコントロール部
を示し，ＣＰＵ１０１とＤＭＡの調整，アドレス生成等
を行う。また，ＡＳＩＣ１０３のモード設定のための各
種レジスタもここに含まれている。さらに，このＣＰＵ
Ｉ／Ｆ＆ＤＭＡコントロール部４０１は，シャドウＤＭ
Ａにも対応できるものとする。
【００５３】４０２は，アドレス・デコード部であり，
アドレス・デコードの結果，対応するチップ・セレクト
（ＣＳ）信号のみをアクティブにする。図において，Ｓ
ＣＳはシンクロナスＤＲＡＭ（画像メモリ１０６）のＣ
Ｓ信号，ＥＣＳはそれ以外のＣＳ信号である。
アドレス・デコードの結果，対応するチップ・セレクト
（ＣＳ）信号のみをアクティブにする。図において，Ｓ
ＣＳはシンクロナスＤＲＡＭ（画像メモリ１０６）のＣ
Ｓ信号，ＥＣＳはそれ以外のＣＳ信号である。
【００５４】また，４０３は，シンクロナスＤＲＡＭを
制御するためのＳＤＲＡＭコントロール部であり，ＳＲ
ＡＡ（アドレス），ＲＡＳ，ＣＡＳ，ＷＥ等の制御信号
を生成する。
制御するためのＳＤＲＡＭコントロール部であり，ＳＲ
ＡＡ（アドレス），ＲＡＳ，ＣＡＳ，ＷＥ等の制御信号
を生成する。
【００５５】以上の構成において， 実施例１のシンクロナスＤＲＡＭのアクセス制御の原
理 第１の動作例 （ＤＭＡにて，画像メモリ１０６から画像データを１８
０度回転させ，読み出す動作） 第２の動作例 （ＤＭＡにて，画像データを１８０度回転させて画像メ
モリ１０６へ，書き込む動作） 第３の動作例 （シャドウＤＭＡにて，画像メモリ１０６から画像デー
タを１８０度回転させて読み出す動作） 第４の動作例 （シャドウＤＭＡにて，画像データを１８０度回転させ
て画像メモリ１０６へ書き込む動作） 実施例１の効果 の順序で説明する。
理 第１の動作例 （ＤＭＡにて，画像メモリ１０６から画像データを１８
０度回転させ，読み出す動作） 第２の動作例 （ＤＭＡにて，画像データを１８０度回転させて画像メ
モリ１０６へ，書き込む動作） 第３の動作例 （シャドウＤＭＡにて，画像メモリ１０６から画像デー
タを１８０度回転させて読み出す動作） 第４の動作例 （シャドウＤＭＡにて，画像データを１８０度回転させ
て画像メモリ１０６へ書き込む動作） 実施例１の効果 の順序で説明する。
【００５６】実施例１のシンクロナスＤＲＡＭのアク
セス制御の原理 画像メモリ１０６であるシンクロナスＤＲＡＭは，バー
スト・リード時に最初にアドレスを入力したら，そのバ
ースト・アクセス中は，シンクロナスＤＲＡＭ内で生成
される２種類のアドレス生成方式（シーケンシャル・モ
ードおよびインターリーブ・モードの２つのアドレス・
タイプ）のどちらかにより，アクセスを行う。シーケン
シャル・モードは，図２（ａ）で示したように，スター
ト・アドレスからインクリメントして行き，バースト長
分をインクリメントしながらアクセスして行くものであ
る。なお，このときブロック内の最大アドレスに達した
ら，ブロック内の最小アドレスに戻る。
セス制御の原理 画像メモリ１０６であるシンクロナスＤＲＡＭは，バー
スト・リード時に最初にアドレスを入力したら，そのバ
ースト・アクセス中は，シンクロナスＤＲＡＭ内で生成
される２種類のアドレス生成方式（シーケンシャル・モ
ードおよびインターリーブ・モードの２つのアドレス・
タイプ）のどちらかにより，アクセスを行う。シーケン
シャル・モードは，図２（ａ）で示したように，スター
ト・アドレスからインクリメントして行き，バースト長
分をインクリメントしながらアクセスして行くものであ
る。なお，このときブロック内の最大アドレスに達した
ら，ブロック内の最小アドレスに戻る。
【００５７】一方，インターリーブ・モードは，０から
インクリメントしていくバイナリ・カウンタとスタート
・アドレスとの排他的論理和演算を行った結果のアドレ
スで，ブロック長分アクセスする。図５は，バースト長
（以降，Ｂ．Ｌ．と記載する場合もある）を８とした
時，インターリーブ・モードで各スタート・アドレスか
ら開始した場合の，アクセス順を示したものである。図
中の５０１で示すように，スタート・アドレスがブロッ
ク内最大アドレスから開始された場合には，ブロック内
を降順にアクセスすることになるが，それ以外の場合
は，必ずしも降順のアクセスとならない。従って，イン
ターリーブ・モードにおいて，任意のアドレスからスタ
ートさせて，降順にアクセスしていくことはできない。
インクリメントしていくバイナリ・カウンタとスタート
・アドレスとの排他的論理和演算を行った結果のアドレ
スで，ブロック長分アクセスする。図５は，バースト長
（以降，Ｂ．Ｌ．と記載する場合もある）を８とした
時，インターリーブ・モードで各スタート・アドレスか
ら開始した場合の，アクセス順を示したものである。図
中の５０１で示すように，スタート・アドレスがブロッ
ク内最大アドレスから開始された場合には，ブロック内
を降順にアクセスすることになるが，それ以外の場合
は，必ずしも降順のアクセスとならない。従って，イン
ターリーブ・モードにおいて，任意のアドレスからスタ
ートさせて，降順にアクセスしていくことはできない。
【００５８】ところが，前述したようにインターリーブ
・モードでは，０から始まるカウンタとの排他的論理和
演算の結果により，インターリーブ・アドレスが決まる
ので，（２n −１）をスタート・アドレスとすれば，そ
こから，ブロック内の最小アドレスまでは，１毎にデク
リメントしながらアクセスされることになる。このこと
は，図５の網点部分で示すように明らかである。
・モードでは，０から始まるカウンタとの排他的論理和
演算の結果により，インターリーブ・アドレスが決まる
ので，（２n −１）をスタート・アドレスとすれば，そ
こから，ブロック内の最小アドレスまでは，１毎にデク
リメントしながらアクセスされることになる。このこと
は，図５の網点部分で示すように明らかである。
【００５９】本発明は，上記インターリーブ・モードで
のアドレス生成の特性を利用して，シンクロナスＤＲＡ
Ｍを逆方向（降順）にアクセスするものである。
のアドレス生成の特性を利用して，シンクロナスＤＲＡ
Ｍを逆方向（降順）にアクセスするものである。
【００６０】第１の動作例 第１の動作例は，ＤＭＡにて，画像メモリ１０６から画
像データを１８０度回転させ，読み出す動作を示す。
像データを１８０度回転させ，読み出す動作を示す。
【００６１】具体的には，シンクロナスＤＲＡＭに記憶
されている画像データを１８０度回転させたイメージで
プリンタＩ／Ｆ１０７に送り出す動作である。ただし，
この場合には，シンクロナスＤＲＡＭに記憶されている
画像データは，シーケンシャル・モードで昇順に書き込
まれたものとする。
されている画像データを１８０度回転させたイメージで
プリンタＩ／Ｆ１０７に送り出す動作である。ただし，
この場合には，シンクロナスＤＲＡＭに記憶されている
画像データは，シーケンシャル・モードで昇順に書き込
まれたものとする。
【００６２】図６は，シンクロナスＤＲＡＭに記憶され
ている画像データの状態を示し，画像データＤ（ｎ−
７）〜Ｄ（ｎ−１）がシンクロナスＤＲＡＭ内の物理ア
ドレスｍ〜ｍ＋６に昇順に記憶されている。この画像デ
ータを１８０度回転させて読み出すには，読み出し順番
で示すように物理アドレスｍ＋６から降順に読み出せば
良い。
ている画像データの状態を示し，画像データＤ（ｎ−
７）〜Ｄ（ｎ−１）がシンクロナスＤＲＡＭ内の物理ア
ドレスｍ〜ｍ＋６に昇順に記憶されている。この画像デ
ータを１８０度回転させて読み出すには，読み出し順番
で示すように物理アドレスｍ＋６から降順に読み出せば
良い。
【００６３】図７は，図６の読み出し順番で読み出して
くる時のタイミング・チャートを示す。なお，実施例１
ではＬａｔｅｎｃｙ＝１に設定し，２バンク構成のシン
クロナスＤＲＡＭからインターリーブ・モードで読み出
す。
くる時のタイミング・チャートを示す。なお，実施例１
ではＬａｔｅｎｃｙ＝１に設定し，２バンク構成のシン
クロナスＤＲＡＭからインターリーブ・モードで読み出
す。
【００６４】また，図７において，／ＣＳ，／ＲＡＳ，
／ＣＡＳはシンクロナスＤＲＡＭへの制御信号，／ＷＣ
ＥＮはプリンタＩ／Ｆ１０７に対するライト・クロック
・イネーブル信号で，プリンタＩ／Ｆ１０７がＣＬＫ
（クロック）の立上りエッジで，これを“Ｌ”としてサ
ンプリングした場合には，有効なデータがデータ・バス
上に存在することを示す。また，ＤＡＴＡはデータ・バ
ス上のデータ，Ａはマルチプレックスされたアドレス，
ＢＳはバンクセレクトを示す。
／ＣＡＳはシンクロナスＤＲＡＭへの制御信号，／ＷＣ
ＥＮはプリンタＩ／Ｆ１０７に対するライト・クロック
・イネーブル信号で，プリンタＩ／Ｆ１０７がＣＬＫ
（クロック）の立上りエッジで，これを“Ｌ”としてサ
ンプリングした場合には，有効なデータがデータ・バス
上に存在することを示す。また，ＤＡＴＡはデータ・バ
ス上のデータ，Ａはマルチプレックスされたアドレス，
ＢＳはバンクセレクトを示す。
【００６５】今，画像読み出しのスタート・アドレスが
ｍ＋６のアドレスで，ブロック内の３番目のアドレスで
ある。換言すれば，ブロック内の最大アドレスでもな
く，ブロック内の（２n −１）番目のアドレスでもな
い。そこで，図５で示したようにシンクロナスＤＲＡＭ
を降順にアクセスするために，スタート・アドレスを
（２n −１）番目のアドレスに変更する必要がある。従
って，シンクロナスＤＲＡＭに対しては，ｍ＋７をスタ
ート・アドレスとしてアクセスをスタートさせる。
ｍ＋６のアドレスで，ブロック内の３番目のアドレスで
ある。換言すれば，ブロック内の最大アドレスでもな
く，ブロック内の（２n −１）番目のアドレスでもな
い。そこで，図５で示したようにシンクロナスＤＲＡＭ
を降順にアクセスするために，スタート・アドレスを
（２n −１）番目のアドレスに変更する必要がある。従
って，シンクロナスＤＲＡＭに対しては，ｍ＋７をスタ
ート・アドレスとしてアクセスをスタートさせる。
【００６６】図７のタイミング・チャートでこの流れを
説明すると，先ず，２クロック目の立上りエッジで，ｍ
＋７のアドレスに対応するＲｏｗ Ａｄｄｒｅｓｓを入
力する。３クロック目の立上りエッジで，ｍ＋７のアド
レスに対応するＣｏｌｕｍｎＡｄｄｒｅｓｓを入力す
る。ここで，Ｌａｔｅｎｃｙ＝１であるので，４クロッ
ク目の立上りエッジでは，ｍ＋７のアドレスのデータが
確定状態になっているが，このデータは空読みデータで
あるため，プリンタＩ／Ｆ１０７には送らない。すなわ
ち，４クロック目の立上りエッジで，／ＷＣＥＮを
“Ｈ”レベルとしてサンプリングさせないことで，プリ
ンタＩ／Ｆ１０７はこれを有効なデータでないと判断
し，受け入れない。
説明すると，先ず，２クロック目の立上りエッジで，ｍ
＋７のアドレスに対応するＲｏｗ Ａｄｄｒｅｓｓを入
力する。３クロック目の立上りエッジで，ｍ＋７のアド
レスに対応するＣｏｌｕｍｎＡｄｄｒｅｓｓを入力す
る。ここで，Ｌａｔｅｎｃｙ＝１であるので，４クロッ
ク目の立上りエッジでは，ｍ＋７のアドレスのデータが
確定状態になっているが，このデータは空読みデータで
あるため，プリンタＩ／Ｆ１０７には送らない。すなわ
ち，４クロック目の立上りエッジで，／ＷＣＥＮを
“Ｈ”レベルとしてサンプリングさせないことで，プリ
ンタＩ／Ｆ１０７はこれを有効なデータでないと判断
し，受け入れない。
【００６７】有効なデータが出力される５クロック目の
立上りエッジから，１１クロック目の立上りエッジまで
は，／ＷＣＥＮを“Ｌ”レベルとして，該当するデータ
をプリンタＩ／Ｆ１０７にサンプリングさせる。
立上りエッジから，１１クロック目の立上りエッジまで
は，／ＷＣＥＮを“Ｌ”レベルとして，該当するデータ
をプリンタＩ／Ｆ１０７にサンプリングさせる。
【００６８】一方，図６に示すように，Ｄ（ｎ−４）か
らは違うブロックになるので，Ｄ（ｎ−４）を読み出し
たい８クロック目の立上りエッジからＬａｔｅｎｃｙ＝
１クロック前の７クロック目の立上りエッジにｍ＋３の
アドレスに対応するＣｏｌｕｍｎ Ａｄｄｒｅｓｓを入
力している。また，その１クロック前の６クロック目の
立上りエッジにｍ＋３のアドレスに対応するＲｏｗ Ａ
ｄｄｒｅｓｓを入力している。なお，図３の２バンク式
セル・アレイ機構３００で示したように，最初のブロッ
クのアドレスをバンク３０１に対応させ，後のブロック
のアドレスをバンク３０２に対応させることにより，間
断なく画像データの書き込み・読み出しを行うことがで
きる。
らは違うブロックになるので，Ｄ（ｎ−４）を読み出し
たい８クロック目の立上りエッジからＬａｔｅｎｃｙ＝
１クロック前の７クロック目の立上りエッジにｍ＋３の
アドレスに対応するＣｏｌｕｍｎ Ａｄｄｒｅｓｓを入
力している。また，その１クロック前の６クロック目の
立上りエッジにｍ＋３のアドレスに対応するＲｏｗ Ａ
ｄｄｒｅｓｓを入力している。なお，図３の２バンク式
セル・アレイ機構３００で示したように，最初のブロッ
クのアドレスをバンク３０１に対応させ，後のブロック
のアドレスをバンク３０２に対応させることにより，間
断なく画像データの書き込み・読み出しを行うことがで
きる。
【００６９】上記の処理によって，１８０度回転したイ
メージの画像データをプリンタＩ／Ｆ１０７に送り出す
ことができる。
メージの画像データをプリンタＩ／Ｆ１０７に送り出す
ことができる。
【００７０】なお，第１の動作例では，シンクロナスＤ
ＲＡＭに記憶されている画像データの最後の画像データ
が，ブロック内の最大アドレスでもなく，ブロック内の
（２n −１）番目のアドレスでもない場合を示したが，
シンクロナスＤＲＡＭに画像データを書き込む際に，あ
らかじめ書込みを行う全画像データのデータ量に基づい
て，ＣＰＵ１０１で最後の画像データがシンクロナスＤ
ＲＡＭのブロック内の最大アドレスあるいはブロック内
の（２n −１）番目のアドレスになるようにスタート・
アドレスを求め，該スタート・アドレスに基づいて，シ
ーケンシャル・モードで画像データを書き込み，インタ
ーリーブ・モードでシンクロナスＤＲＡＭのブロック内
の最大アドレスから画像データを読み出すことにより，
同様に１８０度回転したイメージの画像データをプリン
タＩ／Ｆ１０７に送り出すことができる。
ＲＡＭに記憶されている画像データの最後の画像データ
が，ブロック内の最大アドレスでもなく，ブロック内の
（２n −１）番目のアドレスでもない場合を示したが，
シンクロナスＤＲＡＭに画像データを書き込む際に，あ
らかじめ書込みを行う全画像データのデータ量に基づい
て，ＣＰＵ１０１で最後の画像データがシンクロナスＤ
ＲＡＭのブロック内の最大アドレスあるいはブロック内
の（２n −１）番目のアドレスになるようにスタート・
アドレスを求め，該スタート・アドレスに基づいて，シ
ーケンシャル・モードで画像データを書き込み，インタ
ーリーブ・モードでシンクロナスＤＲＡＭのブロック内
の最大アドレスから画像データを読み出すことにより，
同様に１８０度回転したイメージの画像データをプリン
タＩ／Ｆ１０７に送り出すことができる。
【００７１】また，シンクロナスＤＲＡＭに記憶されて
いる画像データの最後の画像データが，ブロック内の最
大アドレスあるいはブロック内の（２n −１）番目のア
ドレスでない場合には，いずれかに達するまで，ＣＰＵ
１０１の制御によってダミーデータ（空の画像データ）
を書き込み，読み出し時にプリンタＩ／Ｆ１０７側でダ
ミーデータを識別して，取り込まないように構成するこ
ともできる。
いる画像データの最後の画像データが，ブロック内の最
大アドレスあるいはブロック内の（２n −１）番目のア
ドレスでない場合には，いずれかに達するまで，ＣＰＵ
１０１の制御によってダミーデータ（空の画像データ）
を書き込み，読み出し時にプリンタＩ／Ｆ１０７側でダ
ミーデータを識別して，取り込まないように構成するこ
ともできる。
【００７２】第２の動作例 第２の動作例は，ＤＭＡにて，画像データを１８０度回
転させて画像メモリ１０６へ，書き込む動作を示す。具
体的には，スキャナの読み取りデータを１８０度回転さ
せたイメージでシンクロナスＤＲＡＭに記憶させる動作
である。
転させて画像メモリ１０６へ，書き込む動作を示す。具
体的には，スキャナの読み取りデータを１８０度回転さ
せたイメージでシンクロナスＤＲＡＭに記憶させる動作
である。
【００７３】図８は，シンクロナスＤＲＡＭに記憶する
際の画像データの書き込み順番を示す。図９は，図８の
書き込み順番で画像データを書き込む時のタイミング・
チャートを示す。
際の画像データの書き込み順番を示す。図９は，図８の
書き込み順番で画像データを書き込む時のタイミング・
チャートを示す。
【００７４】図９において，／ＣＳ，／ＲＡＳ，／ＣＡ
Ｓ，ＢＳ，／ＷＥ，ＤＱＭはシンクロナスＤＲＡＭへの
制御信号，Ａはマルチプレックスされたアドレス，ＤＡ
ＴＡはデータ・バス上のデータを示す。また，／ＲＣＥ
Ｎは，スタート・アドレスへの制御信号で，スタート・
アドレスはクロックの立上りエッジで／ＲＣＥＮを
“Ｌ”レベルとしてサンプリングした時には，次に画素
の画像データをデータ・バス上に出力する。
Ｓ，ＢＳ，／ＷＥ，ＤＱＭはシンクロナスＤＲＡＭへの
制御信号，Ａはマルチプレックスされたアドレス，ＤＡ
ＴＡはデータ・バス上のデータを示す。また，／ＲＣＥ
Ｎは，スタート・アドレスへの制御信号で，スタート・
アドレスはクロックの立上りエッジで／ＲＣＥＮを
“Ｌ”レベルとしてサンプリングした時には，次に画素
の画像データをデータ・バス上に出力する。
【００７５】今，画像書き込みのスタート・アドレスが
ｍ＋６のアドレスで，ブロック内の３番目のアドレスで
ある。換言すれば，ブロック内の最大アドレスでもな
く，ブロック内の（２n −１）番目のアドレスでもな
い。そこで，図５で示したようにシンクロナスＤＲＡＭ
を降順にアクセスするために，スタート・アドレスを
（２n −１）番目のアドレスに変更する必要がある。従
って，シンクロナスＤＲＡＭに対しては，ｍ＋７をスタ
ート・アドレスとしてアクセスをスタートさせる。
ｍ＋６のアドレスで，ブロック内の３番目のアドレスで
ある。換言すれば，ブロック内の最大アドレスでもな
く，ブロック内の（２n −１）番目のアドレスでもな
い。そこで，図５で示したようにシンクロナスＤＲＡＭ
を降順にアクセスするために，スタート・アドレスを
（２n −１）番目のアドレスに変更する必要がある。従
って，シンクロナスＤＲＡＭに対しては，ｍ＋７をスタ
ート・アドレスとしてアクセスをスタートさせる。
【００７６】図９のタイミング・チャートでこの流れを
説明すると，先ず，２クロック目の立上りエッジで，ｍ
＋７のアドレスに対応するＲｏｗ Ａｄｄｒｅｓｓを入
力する。３クロック目の立上りエッジで，ｍ＋７のアド
レスに対応するＣｏｌｕｍｎＡｄｄｒｅｓｓを入力す
る。ここで，４クロック目の立上りエッジでは，ＤＱＭ
は“Ｈ”レベルとしてサンプリングされるようにしてい
るので，このクロックでのライトはマスクされ，ｍ＋７
のアドレスに対しては書き込みを行わない。
説明すると，先ず，２クロック目の立上りエッジで，ｍ
＋７のアドレスに対応するＲｏｗ Ａｄｄｒｅｓｓを入
力する。３クロック目の立上りエッジで，ｍ＋７のアド
レスに対応するＣｏｌｕｍｎＡｄｄｒｅｓｓを入力す
る。ここで，４クロック目の立上りエッジでは，ＤＱＭ
は“Ｈ”レベルとしてサンプリングされるようにしてい
るので，このクロックでのライトはマスクされ，ｍ＋７
のアドレスに対しては書き込みを行わない。
【００７７】一方，有効なデータが出力される５クロッ
ク目の立上りエッジから，１１クロック目の立上りエッ
ジまでは，該当するデータがシンクロナスＤＲＡＭに書
き込まれる。ただし，図８に示すように，Ｄ（ｎ−４）
からは別のブロックへの書き込みとなるので，８クロッ
ク目の立上りエッジにｍ＋３のアドレスに対応する対応
するＣｏｌｕｍｎ Ａｄｄｒｅｓｓを入力し，また，そ
の１クロック前の７クロック目の立上りエッジにｍ＋３
のアドレスに対応するＲｏｗ Ａｄｄｒｅｓｓを入力し
ている。
ク目の立上りエッジから，１１クロック目の立上りエッ
ジまでは，該当するデータがシンクロナスＤＲＡＭに書
き込まれる。ただし，図８に示すように，Ｄ（ｎ−４）
からは別のブロックへの書き込みとなるので，８クロッ
ク目の立上りエッジにｍ＋３のアドレスに対応する対応
するＣｏｌｕｍｎ Ａｄｄｒｅｓｓを入力し，また，そ
の１クロック前の７クロック目の立上りエッジにｍ＋３
のアドレスに対応するＲｏｗ Ａｄｄｒｅｓｓを入力し
ている。
【００７８】上記の処理によって，スキャナの読み取り
データを１８０度回転させたイメージで画像データを画
像メモリ１０６に記憶させることができる。
データを１８０度回転させたイメージで画像データを画
像メモリ１０６に記憶させることができる。
【００７９】なお，第２の動作例では，実際にシンクロ
ナスＤＲＡＭに書き込む際の最初の画像データが，ブロ
ック内の最大アドレスでもなく，ブロック内の（２n −
１）番目のアドレスでもない場合を示したが，シンクロ
ナスＤＲＡＭに画像データを書き込む際に，ＣＰＵ１０
１においてあらかじめスタート・アドレスそのものをブ
ロック内の最大アドレスあるいはブロック内の（２n −
１）番目のアドレスになるように変更するようにしても
良く，同様にスキャナの読み取りデータを１８０度回転
させたイメージで画像データを画像メモリ１０６に記憶
させることができる。
ナスＤＲＡＭに書き込む際の最初の画像データが，ブロ
ック内の最大アドレスでもなく，ブロック内の（２n −
１）番目のアドレスでもない場合を示したが，シンクロ
ナスＤＲＡＭに画像データを書き込む際に，ＣＰＵ１０
１においてあらかじめスタート・アドレスそのものをブ
ロック内の最大アドレスあるいはブロック内の（２n −
１）番目のアドレスになるように変更するようにしても
良く，同様にスキャナの読み取りデータを１８０度回転
させたイメージで画像データを画像メモリ１０６に記憶
させることができる。
【００８０】第３の動作例 第３の動作例では，シャドウＤＭＡにて，画像メモリ１
０６から画像データを１８０度回転させて読み出す動作
を説明する。具体的には，シンクロナスＤＲＡＭに記憶
されている画像データを１８０度回転させたイメージで
プリンタＩ／Ｆ１０７に送り出す動作である。ただし，
この場合には，シンクロナスＤＲＡＭに記憶されている
画像データは，シーケンシャル・モードで昇順に書き込
まれたものとする。
０６から画像データを１８０度回転させて読み出す動作
を説明する。具体的には，シンクロナスＤＲＡＭに記憶
されている画像データを１８０度回転させたイメージで
プリンタＩ／Ｆ１０７に送り出す動作である。ただし，
この場合には，シンクロナスＤＲＡＭに記憶されている
画像データは，シーケンシャル・モードで昇順に書き込
まれたものとする。
【００８１】図１０は，シンクロナスＤＲＡＭに記憶さ
れている画像データの状態を示し，図１１は，図１０の
読み出し順番で読み出してくる時のタイミング・チャー
トを示す。
れている画像データの状態を示し，図１１は，図１０の
読み出し順番で読み出してくる時のタイミング・チャー
トを示す。
【００８２】図１１において，／ＲＤはＣＰＵ１０１か
らの外部リード・リクエストを示す信号，Ａｄｄｒｅｓ
ｓはＣＰＵ１０１の外部バス・サイクルの対象アドレス
を示す信号，／ＡＣＫはＣＰＵ１０１に外部バス・サイ
クルを終了しても良いことを示す信号，／ＥＣＳ０は画
像メモリ空間以外の空間に対するチップ・セレクト信
号，／ＣＳ，／ＲＡＳ，／ＣＡＳはシンクロナスＤＲＡ
Ｍへの制御信号，Ａはマルチプレックスされたアドレ
ス，ＢＳはバンク・セレクト，ＤＡＴＡはデータ・バス
上のデータを示す。
らの外部リード・リクエストを示す信号，Ａｄｄｒｅｓ
ｓはＣＰＵ１０１の外部バス・サイクルの対象アドレス
を示す信号，／ＡＣＫはＣＰＵ１０１に外部バス・サイ
クルを終了しても良いことを示す信号，／ＥＣＳ０は画
像メモリ空間以外の空間に対するチップ・セレクト信
号，／ＣＳ，／ＲＡＳ，／ＣＡＳはシンクロナスＤＲＡ
Ｍへの制御信号，Ａはマルチプレックスされたアドレ
ス，ＢＳはバンク・セレクト，ＤＡＴＡはデータ・バス
上のデータを示す。
【００８３】図１１のタイミング・チャートの流れは，
基本的に図７に示す第１の動作例のタイミング・チャー
トと同様であるが，ここではＤＭＡの代わりにシャドウ
ＤＭＡを使用しているので，通常の画像メモリ空間にオ
フセットを加えたアドレスとしてマッピングされている
シャドウ・アクセス空間へ，ＣＰＵ１０１がリードを行
うことで，ＤＭＡ動作が行われる。
基本的に図７に示す第１の動作例のタイミング・チャー
トと同様であるが，ここではＤＭＡの代わりにシャドウ
ＤＭＡを使用しているので，通常の画像メモリ空間にオ
フセットを加えたアドレスとしてマッピングされている
シャドウ・アクセス空間へ，ＣＰＵ１０１がリードを行
うことで，ＤＭＡ動作が行われる。
【００８４】この動作を図１１で説明すると，０クロッ
ク目から画像メモリ１０６のシャドウ空間のアドレスを
出力しながら，／ＲＤをアサートすることで，ＣＰＵ１
０１はシャドウ空間に対するリード動作を開始する。Ａ
ＳＩＣ１０３はこれを認識したらすぐに／ＡＣＫをアサ
ートし，ＣＰＵ１０１を解放させる。ＣＰＵ１０１は２
クロック目の立上りエッジで／ＡＣＫを認識し，データ
・バス上のデータを読み込んで次に処理に移る。ただ
し，ここで読み込んだデータは無効なデータであるた
め，ＣＰＵ１０１内部では，このデータを使用しない。
この後，ＣＰＵ１０１内部のキャッシュ・メモリ１０１
ａのみを使用している場合には，外部バス・サイクルを
使用しないが，この例では，ＥＣＳ０の空間へリードを
行いため，ＥＣＳ０に対するリード・リクエストを出力
している。しかし，データ・バスが画像データのプリン
タＩ／Ｆ１０７への送り出しに使用されているので，こ
れが終了した後，１２クロック目からＥＣＳ０空間への
リードがスタートする。
ク目から画像メモリ１０６のシャドウ空間のアドレスを
出力しながら，／ＲＤをアサートすることで，ＣＰＵ１
０１はシャドウ空間に対するリード動作を開始する。Ａ
ＳＩＣ１０３はこれを認識したらすぐに／ＡＣＫをアサ
ートし，ＣＰＵ１０１を解放させる。ＣＰＵ１０１は２
クロック目の立上りエッジで／ＡＣＫを認識し，データ
・バス上のデータを読み込んで次に処理に移る。ただ
し，ここで読み込んだデータは無効なデータであるた
め，ＣＰＵ１０１内部では，このデータを使用しない。
この後，ＣＰＵ１０１内部のキャッシュ・メモリ１０１
ａのみを使用している場合には，外部バス・サイクルを
使用しないが，この例では，ＥＣＳ０の空間へリードを
行いため，ＥＣＳ０に対するリード・リクエストを出力
している。しかし，データ・バスが画像データのプリン
タＩ／Ｆ１０７への送り出しに使用されているので，こ
れが終了した後，１２クロック目からＥＣＳ０空間への
リードがスタートする。
【００８５】上記の処理によって，１８０度回転したイ
メージの画像データをプリンタＩ／Ｆ１０７に送り出す
ことができる。
メージの画像データをプリンタＩ／Ｆ１０７に送り出す
ことができる。
【００８６】なお，第３の動作例では，シンクロナスＤ
ＲＡＭに記憶されている画像データの最後の画像データ
が，ブロック内の最大アドレスでもなく，ブロック内の
（２n −１）番目のアドレスでもない場合を示したが，
シンクロナスＤＲＡＭに画像データを書き込む際に，あ
らかじめ書込みを行う全画像データのデータ量に基づい
て，ＣＰＵ１０１で最後の画像データがシンクロナスＤ
ＲＡＭのブロック内の最大アドレスあるいはブロック内
の（２n −１）番目のアドレスになるようにスタート・
アドレスを求め，該スタート・アドレスに基づいて，シ
ーケンシャル・モードで画像データを書き込み，インタ
ーリーブ・モードでシンクロナスＤＲＡＭのブロック内
の最大アドレスから画像データを読み出すことにより，
同様に１８０度回転したイメージの画像データをプリン
タＩ／Ｆ１０７に送り出すことができる。
ＲＡＭに記憶されている画像データの最後の画像データ
が，ブロック内の最大アドレスでもなく，ブロック内の
（２n −１）番目のアドレスでもない場合を示したが，
シンクロナスＤＲＡＭに画像データを書き込む際に，あ
らかじめ書込みを行う全画像データのデータ量に基づい
て，ＣＰＵ１０１で最後の画像データがシンクロナスＤ
ＲＡＭのブロック内の最大アドレスあるいはブロック内
の（２n −１）番目のアドレスになるようにスタート・
アドレスを求め，該スタート・アドレスに基づいて，シ
ーケンシャル・モードで画像データを書き込み，インタ
ーリーブ・モードでシンクロナスＤＲＡＭのブロック内
の最大アドレスから画像データを読み出すことにより，
同様に１８０度回転したイメージの画像データをプリン
タＩ／Ｆ１０７に送り出すことができる。
【００８７】また，シンクロナスＤＲＡＭに記憶されて
いる画像データの最後の画像データが，ブロック内の最
大アドレスあるいはブロック内の（２n −１）番目のア
ドレスでない場合には，いずれかに達するまで，ＣＰＵ
１０１の制御によってダミーデータ（空の画像データ）
を書き込み，読み出し時にプリンタＩ／Ｆ１０７側でダ
ミーデータを識別して，取り込まないように構成するこ
ともできる。
いる画像データの最後の画像データが，ブロック内の最
大アドレスあるいはブロック内の（２n −１）番目のア
ドレスでない場合には，いずれかに達するまで，ＣＰＵ
１０１の制御によってダミーデータ（空の画像データ）
を書き込み，読み出し時にプリンタＩ／Ｆ１０７側でダ
ミーデータを識別して，取り込まないように構成するこ
ともできる。
【００８８】第４の動作例 第４の動作例は，シャドウＤＭＡにて，画像データを１
８０度回転させて画像メモリ１０６へ書き込む動作例で
ある。具体的には，スキャナの読み取りデータを１８０
度回転させたイメージでシンクロナスＤＲＡＭに記憶さ
せる動作である。
８０度回転させて画像メモリ１０６へ書き込む動作例で
ある。具体的には，スキャナの読み取りデータを１８０
度回転させたイメージでシンクロナスＤＲＡＭに記憶さ
せる動作である。
【００８９】図１２は，シンクロナスＤＲＡＭに記憶す
る際の画像データの書き込み順番を示す。図１３は，図
１２の書き込み順番で画像データを書き込む時のタイミ
ング・チャートを示す。
る際の画像データの書き込み順番を示す。図１３は，図
１２の書き込み順番で画像データを書き込む時のタイミ
ング・チャートを示す。
【００９０】図１３において，／ＷＥはＣＰＵ１０１か
らの外部ライト・リクエストを示す信号，Ａｄｄｒｅｓ
ｓはＣＰＵ１０１の外部バス・サイクルの対象アドレス
を示す信号，／ＡＣＫはＣＰＵ１０１に外部バス・サイ
クルを終了しても良いことを示す信号，／ＥＣＳ０は画
像メモリ空間以外の空間に対するチップ・セレクト信
号，／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ，ＤＱＭはシ
ンクロナスＤＲＡＭへの制御信号，Ａはマルチプレック
スされたアドレス，ＢＳはバンク・セレクト，ＤＡＴＡ
はデータ・バス上のデータを示す。
らの外部ライト・リクエストを示す信号，Ａｄｄｒｅｓ
ｓはＣＰＵ１０１の外部バス・サイクルの対象アドレス
を示す信号，／ＡＣＫはＣＰＵ１０１に外部バス・サイ
クルを終了しても良いことを示す信号，／ＥＣＳ０は画
像メモリ空間以外の空間に対するチップ・セレクト信
号，／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ，ＤＱＭはシ
ンクロナスＤＲＡＭへの制御信号，Ａはマルチプレック
スされたアドレス，ＢＳはバンク・セレクト，ＤＡＴＡ
はデータ・バス上のデータを示す。
【００９１】図１３のタイミング・チャートの流れは，
基本的に図９に示す第２の動作例のタイミング・チャー
トと同様であるが，ここではＤＭＡの代わりにシャドウ
ＤＭＡを使用しているので，通常の画像メモリ空間にオ
フセットを加えたアドレスとしてマッピングされている
シャドウ・アクセス空間へ，ＣＰＵ１０１がリードを行
うことで，ＤＭＡ動作が行われる。
基本的に図９に示す第２の動作例のタイミング・チャー
トと同様であるが，ここではＤＭＡの代わりにシャドウ
ＤＭＡを使用しているので，通常の画像メモリ空間にオ
フセットを加えたアドレスとしてマッピングされている
シャドウ・アクセス空間へ，ＣＰＵ１０１がリードを行
うことで，ＤＭＡ動作が行われる。
【００９２】この動作を図１３で説明すると，画像メモ
リ１０６のシャドウ空間のアドレスを出力しながら，／
ＷＥをアサートすることで，ＣＰＵ１０１はシャドウ空
間に対するライト動作を開始する。ＡＳＩＣ１０３はこ
れを認識したらすぐに／ＡＣＫをアサートし，ＣＰＵ１
０１を解放させる。ＣＰＵ１０１は３クロック目の立上
りエッジで／ＡＣＫを認識し，この外部バス・サイクル
を終了して次に処理に移る。この後，ＣＰＵ１０１内部
のキャッシュ・メモリ１０１ａのみを使用している場合
には，外部バス・サイクルを使用しないが，この例で
は，ＥＣＳ０の空間へライトを行いため，ＥＣＳ０に対
するライト・リクエストを出力している。しかし，デー
タ・バスがスキャナ読み取りデータの画像データへの書
き込みに使用されているので，これが終了した後，１２
クロック目からＥＣＳ０空間へのライトがスタートす
る。
リ１０６のシャドウ空間のアドレスを出力しながら，／
ＷＥをアサートすることで，ＣＰＵ１０１はシャドウ空
間に対するライト動作を開始する。ＡＳＩＣ１０３はこ
れを認識したらすぐに／ＡＣＫをアサートし，ＣＰＵ１
０１を解放させる。ＣＰＵ１０１は３クロック目の立上
りエッジで／ＡＣＫを認識し，この外部バス・サイクル
を終了して次に処理に移る。この後，ＣＰＵ１０１内部
のキャッシュ・メモリ１０１ａのみを使用している場合
には，外部バス・サイクルを使用しないが，この例で
は，ＥＣＳ０の空間へライトを行いため，ＥＣＳ０に対
するライト・リクエストを出力している。しかし，デー
タ・バスがスキャナ読み取りデータの画像データへの書
き込みに使用されているので，これが終了した後，１２
クロック目からＥＣＳ０空間へのライトがスタートす
る。
【００９３】上記の処理によって，スキャナの読み取り
データを１８０度回転させたイメージで画像データを画
像メモリ１０６に記憶させることができる。
データを１８０度回転させたイメージで画像データを画
像メモリ１０６に記憶させることができる。
【００９４】なお，第４の動作例では，実際にシンクロ
ナスＤＲＡＭに書き込む際の最初の画像データが，ブロ
ック内の最大アドレスでもなく，ブロック内の（２n −
１）番目のアドレスでもない場合を示したが，シンクロ
ナスＤＲＡＭに画像データを書き込む際に，ＣＰＵ１０
１においてあらかじめスタート・アドレスそのものをブ
ロック内の最大アドレスあるいはブロック内の（２n −
１）番目のアドレスになるように変更するようにしても
良く，同様にスキャナの読み取りデータを１８０度回転
させたイメージで画像データを画像メモリ１０６に記憶
させることができる。
ナスＤＲＡＭに書き込む際の最初の画像データが，ブロ
ック内の最大アドレスでもなく，ブロック内の（２n −
１）番目のアドレスでもない場合を示したが，シンクロ
ナスＤＲＡＭに画像データを書き込む際に，ＣＰＵ１０
１においてあらかじめスタート・アドレスそのものをブ
ロック内の最大アドレスあるいはブロック内の（２n −
１）番目のアドレスになるように変更するようにしても
良く，同様にスキャナの読み取りデータを１８０度回転
させたイメージで画像データを画像メモリ１０６に記憶
させることができる。
【００９５】実施例１の効果 （効果１）前述したように実施例１では，ＤＭＡにて，
書込みを行う全画像データの最後の画像データをシンク
ロナスＤＲＡＭのブロック内の最大アドレスに記憶し，
インターリーブ・モードでシンクロナスＤＲＡＭのブロ
ック内の最大アドレスから画像データを読み出すことに
より，１８０度画像データを回転させたイメージとし
て，プリンタＩ／Ｆ１０７に送り出す時に，データの読
み飛ばしによる待ち時間が発生せず，高速に読み出しが
できる。また，常に単位長ごとの読み出しとなるので，
制御のハードウェアが複雑化しない。さらに，回転なし
で画像データを読み出す時には，シーケンシャル・モー
ドを使用できるので，この場合にも，データの読み飛ば
しによる待ち時間が発生しないので高速に読み出しがで
きる。
書込みを行う全画像データの最後の画像データをシンク
ロナスＤＲＡＭのブロック内の最大アドレスに記憶し，
インターリーブ・モードでシンクロナスＤＲＡＭのブロ
ック内の最大アドレスから画像データを読み出すことに
より，１８０度画像データを回転させたイメージとし
て，プリンタＩ／Ｆ１０７に送り出す時に，データの読
み飛ばしによる待ち時間が発生せず，高速に読み出しが
できる。また，常に単位長ごとの読み出しとなるので，
制御のハードウェアが複雑化しない。さらに，回転なし
で画像データを読み出す時には，シーケンシャル・モー
ドを使用できるので，この場合にも，データの読み飛ば
しによる待ち時間が発生しないので高速に読み出しがで
きる。
【００９６】（効果２）また，前述したように実施例１
では，ＤＭＡにて，インターリーブ・モードでスキャナ
読み取りデータの最初の画像データをシンクロナスＤＲ
ＡＭのブロック内の最大アドレスに記憶することによ
り，スキャナ読み取りデータを１８０度回転させたイメ
ージとして，シンクロナスＤＲＡＭに書き込む時にも，
書き込みアドレスに到達しないための待ち時間が発生せ
ず，高速に書き込みができる。また，常に単位長ごとの
書き込みとなるので，制御のハードウェアが複雑化しな
い。
では，ＤＭＡにて，インターリーブ・モードでスキャナ
読み取りデータの最初の画像データをシンクロナスＤＲ
ＡＭのブロック内の最大アドレスに記憶することによ
り，スキャナ読み取りデータを１８０度回転させたイメ
ージとして，シンクロナスＤＲＡＭに書き込む時にも，
書き込みアドレスに到達しないための待ち時間が発生せ
ず，高速に書き込みができる。また，常に単位長ごとの
書き込みとなるので，制御のハードウェアが複雑化しな
い。
【００９７】（効果３）ＤＭＡにて，書込みを行う全画
像データの最後の画像データをシンクロナスＤＲＡＭの
ブロック内の（２n −１）番目（ｎは整数）のアドレス
に記憶し，インターリーブ・モードでシンクロナスＤＲ
ＡＭのブロック内の（２n −１）番目から画像データを
読み出すことにより，１８０度画像データを回転させた
イメージとして，プリンタＩ／Ｆ１０７に送り出す時
に，データの読み飛ばしによる待ち時間が発生せず，高
速に読み出しができる。また，常に単位長ごとの読み出
しとなるので，制御のハードウェアが複雑化しない。さ
らに，回転なしで画像データを読み出す時には，シーケ
ンシャル・モードを使用できるので，この場合にも，デ
ータの読み飛ばしによる待ち時間が発生しないので高速
に読み出しができる。
像データの最後の画像データをシンクロナスＤＲＡＭの
ブロック内の（２n −１）番目（ｎは整数）のアドレス
に記憶し，インターリーブ・モードでシンクロナスＤＲ
ＡＭのブロック内の（２n −１）番目から画像データを
読み出すことにより，１８０度画像データを回転させた
イメージとして，プリンタＩ／Ｆ１０７に送り出す時
に，データの読み飛ばしによる待ち時間が発生せず，高
速に読み出しができる。また，常に単位長ごとの読み出
しとなるので，制御のハードウェアが複雑化しない。さ
らに，回転なしで画像データを読み出す時には，シーケ
ンシャル・モードを使用できるので，この場合にも，デ
ータの読み飛ばしによる待ち時間が発生しないので高速
に読み出しができる。
【００９８】（効果４）また，前述したように実施例１
では，ＤＭＡにて，インターリーブ・モードでスキャナ
読み取りデータの最初の画像データをシンクロナスＤＲ
ＡＭのブロック内の（２n −１）番目のアドレスに記憶
することにより，スキャナ読み取りデータを１８０度回
転させたイメージとして，シンクロナスＤＲＡＭに書き
込む時にも，書き込みアドレスに到達しないための待ち
時間が発生せず，高速に書き込みができる。また，常に
単位長ごとの書き込みとなるので，制御のハードウェア
が複雑化しない。
では，ＤＭＡにて，インターリーブ・モードでスキャナ
読み取りデータの最初の画像データをシンクロナスＤＲ
ＡＭのブロック内の（２n −１）番目のアドレスに記憶
することにより，スキャナ読み取りデータを１８０度回
転させたイメージとして，シンクロナスＤＲＡＭに書き
込む時にも，書き込みアドレスに到達しないための待ち
時間が発生せず，高速に書き込みができる。また，常に
単位長ごとの書き込みとなるので，制御のハードウェア
が複雑化しない。
【００９９】（効果５）ＤＭＡにて，画像読み出しのス
タート・アドレスが（２n −１）番目のアドレスにない
時，（２n −１）番目のアドレスに切り上げて，そこか
らインターリーブ・モードで画像データを読み出すこと
により，１８０度画像データを回転させたイメージと，
回転させないイメージの両方で，プリンタＩ／Ｆ１０７
に送り出すことができる。さらに，スタート・アドレス
の制限がないため，メモリを無駄にすることがない。
タート・アドレスが（２n −１）番目のアドレスにない
時，（２n −１）番目のアドレスに切り上げて，そこか
らインターリーブ・モードで画像データを読み出すこと
により，１８０度画像データを回転させたイメージと，
回転させないイメージの両方で，プリンタＩ／Ｆ１０７
に送り出すことができる。さらに，スタート・アドレス
の制限がないため，メモリを無駄にすることがない。
【０１００】（効果６）ＤＭＡにて，スキャナ読み取り
データを記憶する画像メモリ１０６の書き込みスタート
・アドレスがシンクロナスＤＲＡＭのブロック内の（２
n −１）番目のアドレスにない時，（２n −１）番目の
アドレスに切り上げて，そこからインターリーブ・モー
ドで画像データを書き込むことにより，スキャナ読み取
りデータを１８０度回転あるいは回転なしで，画像メモ
リ１０６に書き込むことができる。さらに，スタート・
アドレスの制限がないため，メモリを無駄にすることが
ない。
データを記憶する画像メモリ１０６の書き込みスタート
・アドレスがシンクロナスＤＲＡＭのブロック内の（２
n −１）番目のアドレスにない時，（２n −１）番目の
アドレスに切り上げて，そこからインターリーブ・モー
ドで画像データを書き込むことにより，スキャナ読み取
りデータを１８０度回転あるいは回転なしで，画像メモ
リ１０６に書き込むことができる。さらに，スタート・
アドレスの制限がないため，メモリを無駄にすることが
ない。
【０１０１】（効果７）また，上記の効果に加えて，シ
ャドウＤＭＡにてＤＭＡを行う場合には，常にＣＰＵを
バスのマスタとすることが可能で，バス・マスタ権の調
停のためのオーバー・ヘッドが発生しないという利点が
ある。
ャドウＤＭＡにてＤＭＡを行う場合には，常にＣＰＵを
バスのマスタとすることが可能で，バス・マスタ権の調
停のためのオーバー・ヘッドが発生しないという利点が
ある。
【０１０２】〔実施例２〕図１４は，本発明のシンクロ
ナスＤＲＡＭのアクセス制御方法およびその装置を適用
した実施例２の複写機の制御装置のブロック構成図を示
す。なお，実施例１と共通の符号は同一の構成を示すた
め，ここでは，異なる部分のみを説明する。
ナスＤＲＡＭのアクセス制御方法およびその装置を適用
した実施例２の複写機の制御装置のブロック構成図を示
す。なお，実施例１と共通の符号は同一の構成を示すた
め，ここでは，異なる部分のみを説明する。
【０１０３】図において，１４０１は，ＤＲＡＭで構成
されるＲＡＭを示し，１４０２は，ＡＳＩＣ（特定用途
向けＩＣ）であり，ＣＰＵ１０１の外部アクセスはＡＳ
ＩＣを経由して行われる。
されるＲＡＭを示し，１４０２は，ＡＳＩＣ（特定用途
向けＩＣ）であり，ＣＰＵ１０１の外部アクセスはＡＳ
ＩＣを経由して行われる。
【０１０４】図１５は，ＡＳＩＣ１４０２の内部ブロッ
ク図を示し，１５０１はＣＰＵＩ／Ｆ＆ＤＭＡコントロ
ール部を示し，ＣＰＵ１０１とＤＭＡの調整，アドレス
生成等を行う。また，ＡＳＩＣ１４０２のモード設定の
ための各種レジスタもここに含まれている。
ク図を示し，１５０１はＣＰＵＩ／Ｆ＆ＤＭＡコントロ
ール部を示し，ＣＰＵ１０１とＤＭＡの調整，アドレス
生成等を行う。また，ＡＳＩＣ１４０２のモード設定の
ための各種レジスタもここに含まれている。
【０１０５】１５０２は，アドレス・デコード部であ
り，アドレス・デコードの結果，対応するチップ・セレ
クト（ＣＳ）信号のみをアクティブにする。図におい
て，ＳＣＳはシンクロナスＤＲＡＭ（画像メモリ１０
６）のＣＳ信号，ＲＣＳはＤＲＡＭ（ＲＡＭ１４０１）
のＣＳ信号，ＥＣＳはそれ以外のＣＳ信号である。
り，アドレス・デコードの結果，対応するチップ・セレ
クト（ＣＳ）信号のみをアクティブにする。図におい
て，ＳＣＳはシンクロナスＤＲＡＭ（画像メモリ１０
６）のＣＳ信号，ＲＣＳはＤＲＡＭ（ＲＡＭ１４０１）
のＣＳ信号，ＥＣＳはそれ以外のＣＳ信号である。
【０１０６】また，１５０３は，ビット反転部であり，
入力アドレスに対し，下位のビットを反転するもので，
実施例２では，下位の３ビット分を反転している。そし
て，ＣＰＵＩ／Ｆ＆ＤＭＡコントロール部１５０１の制
御によってビット反転を行わないようにすることも可能
である。
入力アドレスに対し，下位のビットを反転するもので，
実施例２では，下位の３ビット分を反転している。そし
て，ＣＰＵＩ／Ｆ＆ＤＭＡコントロール部１５０１の制
御によってビット反転を行わないようにすることも可能
である。
【０１０７】１５０４は，シンクロナスＤＲＡＭを制御
するためのＳＤＲＡＭコントロール部であり，ＳＲＡＡ
（アドレス），ＲＡＳ，ＣＡＳ，ＷＥ等の制御信号を生
成する。
するためのＳＤＲＡＭコントロール部であり，ＳＲＡＡ
（アドレス），ＲＡＳ，ＣＡＳ，ＷＥ等の制御信号を生
成する。
【０１０８】図１６は，ビット反転部１５０３の内部構
成を示し，ＥＡＤ〔３１：０〕はビット反転部１５０３
に入力される３２ビットのアドレス信号，ＳＥＬはビッ
ト反転をコントロールする信号で，“Ｈ”の場合にビッ
ト反転が行われる。ＩＡＤ〔３１：０〕はビット反転部
１５０３から出力される３２ビットのアドレス信号であ
る。１６０１はバッファであり，論理の反転を行わな
い。また，１６０２〜１６０４は排他的論理和回路であ
り，ＳＥＬ入力が“Ｈ”の時，入力を反転したもの，
“Ｌ”の時，反転しないものを出力する。
成を示し，ＥＡＤ〔３１：０〕はビット反転部１５０３
に入力される３２ビットのアドレス信号，ＳＥＬはビッ
ト反転をコントロールする信号で，“Ｈ”の場合にビッ
ト反転が行われる。ＩＡＤ〔３１：０〕はビット反転部
１５０３から出力される３２ビットのアドレス信号であ
る。１６０１はバッファであり，論理の反転を行わな
い。また，１６０２〜１６０４は排他的論理和回路であ
り，ＳＥＬ入力が“Ｈ”の時，入力を反転したもの，
“Ｌ”の時，反転しないものを出力する。
【０１０９】以上の構成において， 実施例２のシンクロナスＤＲＡＭのアクセス制御の原
理 第１の動作例 （シンクロナスＤＲＡＭに与えるアドレスの下位３ビッ
トを反転した場合のアクセス制御例） 第２の動作例 （シンクロナスＤＲＡＭ内のデータをプリンタに出力す
る場合のアクセス制御例） 第３の動作例 （ブロック単位でアドレスの大小関係を逆転している画
像データを画像の回転なしにプリンタに送り出すアクセ
ス制御例） 第４の動作例 （Ｂ．Ｌ．＝８とした場合に，ブロック単位でアドレス
の大小関係を逆転させて，スキャナデータをシンクロナ
スＤＲＡＭに記憶するアクセス制御例） 実施例２の効果の順序で説明する。
理 第１の動作例 （シンクロナスＤＲＡＭに与えるアドレスの下位３ビッ
トを反転した場合のアクセス制御例） 第２の動作例 （シンクロナスＤＲＡＭ内のデータをプリンタに出力す
る場合のアクセス制御例） 第３の動作例 （ブロック単位でアドレスの大小関係を逆転している画
像データを画像の回転なしにプリンタに送り出すアクセ
ス制御例） 第４の動作例 （Ｂ．Ｌ．＝８とした場合に，ブロック単位でアドレス
の大小関係を逆転させて，スキャナデータをシンクロナ
スＤＲＡＭに記憶するアクセス制御例） 実施例２の効果の順序で説明する。
【０１１０】実施例２のシンクロナスＤＲＡＭのアク
セス制御の原理 画像メモリ１０６であるシンクロナスＤＲＡＭは，バー
スト・リード時に最初にアドレスを入力したら，そのバ
ースト・アクセス中は，シンクロナスＤＲＡＭ内で生成
される２種類のアドレス生成方式（シーケンシャル・モ
ードおよびインターリーブ・モードの２つのアドレス・
タイプ）のどちらかにより，アクセスを行う。シーケン
シャル・モードは，図２（ａ）で示したように，スター
ト・アドレスからインクリメントして行き，バースト長
分をインクリメントしながらアクセスして行くものであ
る。なお，このときブロック内の最大アドレスに達した
ら，ブロック内の最小アドレスに戻る。
セス制御の原理 画像メモリ１０６であるシンクロナスＤＲＡＭは，バー
スト・リード時に最初にアドレスを入力したら，そのバ
ースト・アクセス中は，シンクロナスＤＲＡＭ内で生成
される２種類のアドレス生成方式（シーケンシャル・モ
ードおよびインターリーブ・モードの２つのアドレス・
タイプ）のどちらかにより，アクセスを行う。シーケン
シャル・モードは，図２（ａ）で示したように，スター
ト・アドレスからインクリメントして行き，バースト長
分をインクリメントしながらアクセスして行くものであ
る。なお，このときブロック内の最大アドレスに達した
ら，ブロック内の最小アドレスに戻る。
【０１１１】一方，インターリーブ・モードは，０から
インクリメントしていくバイナリ・カウンタとスタート
・アドレスとの排他的論理和演算を行った結果のアドレ
スで，ブロック長分アクセスする。図１７は，バースト
長（以降，Ｂ．Ｌ．と記載する場合もある）を８とした
時，インターリーブ・モードで各スタート・アドレスか
ら開始した場合の，アクセス順を示したものである。図
中の１７０１で示すように，スタート・アドレスがブロ
ック内最大アドレスから開始された場合には，ブロック
内を降順にアクセスすることになるが，それ以外の場合
は，必ずしも降順のアクセスとならない。従って，イン
ターリーブ・モードにおいて，任意のアドレスからスタ
ートさせて，降順にアクセスしていくことはできない。
インクリメントしていくバイナリ・カウンタとスタート
・アドレスとの排他的論理和演算を行った結果のアドレ
スで，ブロック長分アクセスする。図１７は，バースト
長（以降，Ｂ．Ｌ．と記載する場合もある）を８とした
時，インターリーブ・モードで各スタート・アドレスか
ら開始した場合の，アクセス順を示したものである。図
中の１７０１で示すように，スタート・アドレスがブロ
ック内最大アドレスから開始された場合には，ブロック
内を降順にアクセスすることになるが，それ以外の場合
は，必ずしも降順のアクセスとならない。従って，イン
ターリーブ・モードにおいて，任意のアドレスからスタ
ートさせて，降順にアクセスしていくことはできない。
【０１１２】ここで，排他的論理和演算は，入力データ
の一方を反転させた場合，出力結果は反転するという特
性を持つ。このため，シンクロナスＤＲＡＭをインター
リーブ・モードでアクセスしている場合には，スタート
・アドレスを反転していても，その反転方法の規則を変
えなければ，外部からは，スタート・アドレスを反転し
ていないものとなんら変わらない。このとき，例えば，
アドレスの最下位ビットから，Ｂ．Ｌ．を示すビット分
（Ｂ．Ｌ．＝８ワードなら３ビット分）を反転していれ
ば，シンクロナスＤＲＡＭ内部では，ブロック単位ごと
にアドレスの大小関係が逆転した形でアクセスされるこ
とになる。このため，アドレスの反転を止めれば，ブロ
ックごとにアドレスの反転したデータとしてアクセスす
ることができる。このことより，降順のアクセスがシー
ケンシャル・モードにて可能となる。
の一方を反転させた場合，出力結果は反転するという特
性を持つ。このため，シンクロナスＤＲＡＭをインター
リーブ・モードでアクセスしている場合には，スタート
・アドレスを反転していても，その反転方法の規則を変
えなければ，外部からは，スタート・アドレスを反転し
ていないものとなんら変わらない。このとき，例えば，
アドレスの最下位ビットから，Ｂ．Ｌ．を示すビット分
（Ｂ．Ｌ．＝８ワードなら３ビット分）を反転していれ
ば，シンクロナスＤＲＡＭ内部では，ブロック単位ごと
にアドレスの大小関係が逆転した形でアクセスされるこ
とになる。このため，アドレスの反転を止めれば，ブロ
ックごとにアドレスの反転したデータとしてアクセスす
ることができる。このことより，降順のアクセスがシー
ケンシャル・モードにて可能となる。
【０１１３】本発明は，上記インターリーブ・モードで
のアドレス生成の特性を利用して，シンクロナスＤＲＡ
Ｍを逆方向（降順）にアクセスするものである。
のアドレス生成の特性を利用して，シンクロナスＤＲＡ
Ｍを逆方向（降順）にアクセスするものである。
【０１１４】第１の動作例 第１の動作例は，シンクロナスＤＲＡＭに与えるアドレ
スの下位３ビットを反転した場合のアクセス制御であ
る。
スの下位３ビットを反転した場合のアクセス制御であ
る。
【０１１５】図１８は，シンクロナスＤＲＡＭに与える
アドレスの下位３ビットを反転した場合，シンクロナス
ＤＲＡＭがＣＰＵ１０１からどのようなアドレスとして
アクセスされるかを示したものである。実施例２では，
ＣＰＵ１０１のＢ．Ｌ．＝４ワードであるが，８ワード
単位でシンクロナスＤＲＡＭ内のアドレスの大小関係を
逆転させたいため，３ビット分のアドレス反転を行って
いるものである。シンクロナスＤＲＡＭはインターリー
ブ・モードで行うので，ＣＰＵ１０１が１ワードのアク
セス，インターリーブ・モードのアクセス，ブロックの
最小アドレスから始まるシーケンシャルなアクセスを行
うものであっても，アドレスの不整合は発生しない。
アドレスの下位３ビットを反転した場合，シンクロナス
ＤＲＡＭがＣＰＵ１０１からどのようなアドレスとして
アクセスされるかを示したものである。実施例２では，
ＣＰＵ１０１のＢ．Ｌ．＝４ワードであるが，８ワード
単位でシンクロナスＤＲＡＭ内のアドレスの大小関係を
逆転させたいため，３ビット分のアドレス反転を行って
いるものである。シンクロナスＤＲＡＭはインターリー
ブ・モードで行うので，ＣＰＵ１０１が１ワードのアク
セス，インターリーブ・モードのアクセス，ブロックの
最小アドレスから始まるシーケンシャルなアクセスを行
うものであっても，アドレスの不整合は発生しない。
【０１１６】図１９は，図１８のＣＰＵアクセスによる
シンクロナスＤＲＡＭのタイミング・チャートである。
実施例２では，Ｌａｔｅｎｃｙ＝２に設定している。Ｃ
ＰＵ１０１は，１クロック目の立上りエッジからリード
・アドレスを出力し，２クロック目の立上りエッジで／
ＲＤをアサートするとこで，シンクロナスＤＲＡＭのリ
ードをリクエストする。
シンクロナスＤＲＡＭのタイミング・チャートである。
実施例２では，Ｌａｔｅｎｃｙ＝２に設定している。Ｃ
ＰＵ１０１は，１クロック目の立上りエッジからリード
・アドレスを出力し，２クロック目の立上りエッジで／
ＲＤをアサートするとこで，シンクロナスＤＲＡＭのリ
ードをリクエストする。
【０１１７】ＡＳＩＣ１４０２は，／ＲＤのアサートを
受けて，シンクロナスＤＲＡＭに４クロック目の立上り
エッジでＲｏｗ Ａｄｄｒｅｓｓを入力し，６クロック
目の立上りエッジでＣｏｌｕｍｎ Ａｄｄｒｅｓｓを入
力する。
受けて，シンクロナスＤＲＡＭに４クロック目の立上り
エッジでＲｏｗ Ａｄｄｒｅｓｓを入力し，６クロック
目の立上りエッジでＣｏｌｕｍｎ Ａｄｄｒｅｓｓを入
力する。
【０１１８】シンクロナスＤＲＡＭは，８クロック目の
立上りエッジで最初のデータを受け取れるように出力
し，ＡＳＩＣ１４０２は，８〜１１クロックの立上りエ
ッジでＣＰＵ１０１がデータを受け取るように，／ＡＣ
Ｋをアサートする。
立上りエッジで最初のデータを受け取れるように出力
し，ＡＳＩＣ１４０２は，８〜１１クロックの立上りエ
ッジでＣＰＵ１０１がデータを受け取るように，／ＡＣ
Ｋをアサートする。
【０１１９】上記の処理によって，ＣＰＵ１０１から出
力されたアドレスビットの一部あるいは全部を反転させ
て，シンクロナスＤＲＡＭをアクセスすることができる
ので，反転したビット数で決まるブロック単位でアドレ
スの大小関係が逆転した画像データをソフトウェアが意
識することなく，シンクロナスＤＲＡＭ内に生成でき，
また，アドレスの大小関係が逆転していない画像データ
を生成することもできるので，１８０度回転した画像デ
ータあるいは回転していない画像データをシーケンシャ
ル・モードで読み出すことができる。どちらの場合に
も，シーケンシャル・モードで読み出し可能なため，任
意のアドレスから始まる場合にも，読み飛ばしなしに，
高速に読み出すことができる。
力されたアドレスビットの一部あるいは全部を反転させ
て，シンクロナスＤＲＡＭをアクセスすることができる
ので，反転したビット数で決まるブロック単位でアドレ
スの大小関係が逆転した画像データをソフトウェアが意
識することなく，シンクロナスＤＲＡＭ内に生成でき，
また，アドレスの大小関係が逆転していない画像データ
を生成することもできるので，１８０度回転した画像デ
ータあるいは回転していない画像データをシーケンシャ
ル・モードで読み出すことができる。どちらの場合に
も，シーケンシャル・モードで読み出し可能なため，任
意のアドレスから始まる場合にも，読み飛ばしなしに，
高速に読み出すことができる。
【０１２０】第２の動作例 第２の動作例は，シンクロナスＤＲＡＭ内のデータをプ
リンタに出力する場合のアクセス制御例である。
リンタに出力する場合のアクセス制御例である。
【０１２１】図２０は，シンクロナスＤＲＡＭ内のデー
タをプリンタに出力する時の，シンクロナスＤＲＡＭ内
の物理アドレスと，読み出し順番を示したものである。
ここで，シンクロナスＤＲＡＭは，Ｂ．Ｌ．＝８ワー
ド，シーケンシャル・モードに設定しており，画像デー
タのｍ−１のアドレスに最初のデータが記憶されてい
る。
タをプリンタに出力する時の，シンクロナスＤＲＡＭ内
の物理アドレスと，読み出し順番を示したものである。
ここで，シンクロナスＤＲＡＭは，Ｂ．Ｌ．＝８ワー
ド，シーケンシャル・モードに設定しており，画像デー
タのｍ−１のアドレスに最初のデータが記憶されてい
る。
【０１２２】図２１は，図２０の画像データを読み出す
時のタイミング・チャートを示し，ここでは，Ｌａｔｅ
ｎｃｙ＝２に設定している。また，図３で示したよう
に，シンクロナスＤＲＡＭは，１チップ内に２バンク内
蔵されているタイプである。
時のタイミング・チャートを示し，ここでは，Ｌａｔｅ
ｎｃｙ＝２に設定している。また，図３で示したよう
に，シンクロナスＤＲＡＭは，１チップ内に２バンク内
蔵されているタイプである。
【０１２３】また，第２の動作例では，アドレスの反転
は行わず，シーケンシャル・モードにてシンクロナスＤ
ＲＡＭへのアクセスを行っている（なお，インターリー
ブ・モードで行うことも可能である）。
は行わず，シーケンシャル・モードにてシンクロナスＤ
ＲＡＭへのアクセスを行っている（なお，インターリー
ブ・モードで行うことも可能である）。
【０１２４】シンクロナスＤＲＡＭは，１クロック目の
立上りエッジで，バンク１（３０２）に対するＲｏｗ
Ａｄｄｒｅｓｓを入力し，２クロック目の立上りエッジ
でバンク０（３０１）に対するＲｏｗ Ａｄｄｒｅｓｓ
を入力する。そして，３クロック目の立上りエッジでバ
ンク１（３０２）に対するＣｏｌｕｍｎ Ａｄｄｒｅｓ
ｓを入力している。第２の動作例では，シーケンシャル
・モードを使用しているので，任意のアドレスからアク
セスをスタートさせることができる。また，第２の動作
例では，ここで，シンクロナスＤＲＡＭのｍ−１のアド
レスに対応するＣｏｌｕｍｎ Ａｄｄｒｅｓｓを入力し
ている。
立上りエッジで，バンク１（３０２）に対するＲｏｗ
Ａｄｄｒｅｓｓを入力し，２クロック目の立上りエッジ
でバンク０（３０１）に対するＲｏｗ Ａｄｄｒｅｓｓ
を入力する。そして，３クロック目の立上りエッジでバ
ンク１（３０２）に対するＣｏｌｕｍｎ Ａｄｄｒｅｓ
ｓを入力している。第２の動作例では，シーケンシャル
・モードを使用しているので，任意のアドレスからアク
セスをスタートさせることができる。また，第２の動作
例では，ここで，シンクロナスＤＲＡＭのｍ−１のアド
レスに対応するＣｏｌｕｍｎ Ａｄｄｒｅｓｓを入力し
ている。
【０１２５】５クロック目の立上りエッジでバンク０
（３０１）に対するＣｏｌｕｍｎ Ａｄｄｒｅｓｓを入
力している。また，シンクロナスＤＲＡＭのｍ−８に対
応するＣｏｌｕｍｎ Ａｄｄｒｅｓｓを入力している。
ここから，Ｌａｔｅｎｃｙ＝２クロック後にこのアドレ
スに対応するデータが出力されるので，前のＣｏｌｕｍ
ｎ Ａｄｄｒｅｓｓに対応するデータは２ワード分のみ
が読み出される。
（３０１）に対するＣｏｌｕｍｎ Ａｄｄｒｅｓｓを入
力している。また，シンクロナスＤＲＡＭのｍ−８に対
応するＣｏｌｕｍｎ Ａｄｄｒｅｓｓを入力している。
ここから，Ｌａｔｅｎｃｙ＝２クロック後にこのアドレ
スに対応するデータが出力されるので，前のＣｏｌｕｍ
ｎ Ａｄｄｒｅｓｓに対応するデータは２ワード分のみ
が読み出される。
【０１２６】このようにして処理して行くことで，５ク
ロック目の立上りエッジからクロックごとに１８０度回
転した画像データを読み出すことができる。
ロック目の立上りエッジからクロックごとに１８０度回
転した画像データを読み出すことができる。
【０１２７】第３の動作例 第３の動作例は，ブロック単位でアドレスの大小関係を
逆転している画像データを画像の回転なしにプリンタに
送り出すアクセス制御例である。
逆転している画像データを画像の回転なしにプリンタに
送り出すアクセス制御例である。
【０１２８】図２２は，ブロック単位で大小関係が逆転
している画像データを画像の回転なしにプリンタに送り
出す時に，３ビット分のアドレスを反転させてシンクロ
ナスＤＲＡＭをアクセスすることで，連続したアドレス
として見なせるようにした時の反転前のアドレスとシン
クロナスＤＲＡＭ内のアドレスの関係を示したものであ
る。
している画像データを画像の回転なしにプリンタに送り
出す時に，３ビット分のアドレスを反転させてシンクロ
ナスＤＲＡＭをアクセスすることで，連続したアドレス
として見なせるようにした時の反転前のアドレスとシン
クロナスＤＲＡＭ内のアドレスの関係を示したものであ
る。
【０１２９】図２３は，図２２の画像データを読み出す
時のタイミング・チャートを示し，ここでは，シンクロ
ナスＤＲＡＭは，インターリーブ・モードに設定されて
いる。
時のタイミング・チャートを示し，ここでは，シンクロ
ナスＤＲＡＭは，インターリーブ・モードに設定されて
いる。
【０１３０】シンクロナスＤＲＡＭは，１クロック目の
立上りエッジで，バンク１（３０２）に対するＲｏｗ
Ａｄｄｒｅｓｓを入力し，２クロック目の立上りエッジ
でバンク０（３０１）に対するＲｏｗ Ａｄｄｒｅｓｓ
を入力する。そして，３クロック目の立上りエッジでバ
ンク１（３０２）に対するＣｏｌｕｍｎ Ａｄｄｒｅｓ
ｓを入力している。
立上りエッジで，バンク１（３０２）に対するＲｏｗ
Ａｄｄｒｅｓｓを入力し，２クロック目の立上りエッジ
でバンク０（３０１）に対するＲｏｗ Ａｄｄｒｅｓｓ
を入力する。そして，３クロック目の立上りエッジでバ
ンク１（３０２）に対するＣｏｌｕｍｎ Ａｄｄｒｅｓ
ｓを入力している。
【０１３１】ここでは，スタート・アドレスが（２n −
１）となっているので，そのまま，ｎ＋４に対応するＣ
ｏｌｕｍｎ Ａｄｄｒｅｓｓを入力している。そして，
Ｄ（３）の次のクロックで，Ｄ（４）からのデータを読
み出せるように，７クロック目の立上りエッジにｎ＋８
に対応するＣｏｌｕｍｎ Ａｄｄｒｅｓｓを入力してい
る。
１）となっているので，そのまま，ｎ＋４に対応するＣ
ｏｌｕｍｎ Ａｄｄｒｅｓｓを入力している。そして，
Ｄ（３）の次のクロックで，Ｄ（４）からのデータを読
み出せるように，７クロック目の立上りエッジにｎ＋８
に対応するＣｏｌｕｍｎ Ａｄｄｒｅｓｓを入力してい
る。
【０１３２】このようにして処理して行くことで，５ク
ロック目の立上りエッジから順番に画像の回転なしの画
像データを読み出すことができる。
ロック目の立上りエッジから順番に画像の回転なしの画
像データを読み出すことができる。
【０１３３】第４の動作例 第４の動作例は，Ｂ．Ｌ．＝８とした場合に，ブロック
単位でアドレスの大小関係を逆転させて，スキャナデー
タをシンクロナスＤＲＡＭに記憶するアクセス制御例で
ある。
単位でアドレスの大小関係を逆転させて，スキャナデー
タをシンクロナスＤＲＡＭに記憶するアクセス制御例で
ある。
【０１３４】図２４は，Ｂ．Ｌ．＝８とした場合に，ブ
ロック単位でアドレスの大小関係を逆転させて，スキャ
ナデータをシンクロナスＤＲＡＭに記憶する時の，シン
クロナスＤＲＡＭのアドレスとデータの関係，および書
き込み順番を示したものである。実施例２では，アドレ
スの３ビット分を反転させるビット反転部１５０３を使
用しているので，アドレスｍをアクセスすることで，シ
ンクロナスＤＲＡＭには，ｍ＋７のアドレスとしてアク
セスされる。
ロック単位でアドレスの大小関係を逆転させて，スキャ
ナデータをシンクロナスＤＲＡＭに記憶する時の，シン
クロナスＤＲＡＭのアドレスとデータの関係，および書
き込み順番を示したものである。実施例２では，アドレ
スの３ビット分を反転させるビット反転部１５０３を使
用しているので，アドレスｍをアクセスすることで，シ
ンクロナスＤＲＡＭには，ｍ＋７のアドレスとしてアク
セスされる。
【０１３５】図２５は，図２４の画像データを書き込む
時のタイミング・チャートを示し，ここでは，シンクロ
ナスＤＲＡＭは，インターリーブ・モードに設定されて
いる。
時のタイミング・チャートを示し，ここでは，シンクロ
ナスＤＲＡＭは，インターリーブ・モードに設定されて
いる。
【０１３６】シンクロナスＤＲＡＭは，１クロック目の
立上りエッジで，バンク１（３０２）に対するＲｏｗ
Ａｄｄｒｅｓｓを入力し，３クロック目の立上りエッジ
でバンク１（３０２）に対するＣｏｌｕｍｎ Ａｄｄｒ
ｅｓｓを入力している。
立上りエッジで，バンク１（３０２）に対するＲｏｗ
Ａｄｄｒｅｓｓを入力し，３クロック目の立上りエッジ
でバンク１（３０２）に対するＣｏｌｕｍｎ Ａｄｄｒ
ｅｓｓを入力している。
【０１３７】実施例２では，ビット反転部１５０３に渡
すスタート・アドレスがｍであり，ｍが（２n −１）と
なっているので，そのまま，ｍに対応するＣｏｌｕｍｎ
Ａｄｄｒｅｓｓを入力している。そして，Ｄ（７）の
データを書き込んだ後，連続してＤ（８）からのデータ
を書き込むように，９クロック目の立上りエッジにバン
ク１（３０２）のＲｏｗ Ａｄｄｒｅｓｓを入力し，１
１クロック目の立上りエッジにバンク１（３０２）のＣ
ｏｌｕｍｎ Ａｄｄｒｅｓｓ（ｍ＋８に対応するＣｏｌ
ｕｍｎ Ａｄｄｒｅｓｓ）を入力している。
すスタート・アドレスがｍであり，ｍが（２n −１）と
なっているので，そのまま，ｍに対応するＣｏｌｕｍｎ
Ａｄｄｒｅｓｓを入力している。そして，Ｄ（７）の
データを書き込んだ後，連続してＤ（８）からのデータ
を書き込むように，９クロック目の立上りエッジにバン
ク１（３０２）のＲｏｗ Ａｄｄｒｅｓｓを入力し，１
１クロック目の立上りエッジにバンク１（３０２）のＣ
ｏｌｕｍｎ Ａｄｄｒｅｓｓ（ｍ＋８に対応するＣｏｌ
ｕｍｎ Ａｄｄｒｅｓｓ）を入力している。
【０１３８】このようにして処理して行くことで，ブロ
ック単位でアドレスの大小関係を逆転させて，スキャナ
データをシンクロナスＤＲＡＭに記憶することができ
る。
ック単位でアドレスの大小関係を逆転させて，スキャナ
データをシンクロナスＤＲＡＭに記憶することができ
る。
【０１３９】実施例２の効果 （効果１）前述したように実施例２では，ＣＰＵから出
力されたアドレスビットの一部あるいは全部を反転させ
て，シンクロナスＤＲＡＭをアクセスする反転アクセス
手段（ビット反転部１５０３）を備えて，一部あるいは
全部を反転させたアドレスにて，ＣＰＵ１０１から画像
メモリ１０６をアクセスできるので，反転したビット数
で決まるブロック単位でアドレスの大小関係が逆転した
画像データを，ソフトウェアを意識することなく，シン
クロナスＤＲＡＭ内に生成でき，１８０度回転した画像
データをシーケンシャル・モードで読み出すことができ
る。このため，任意のアドレスから始まる場合にも，読
み飛ばしなしに高速に読み出すことができる。
力されたアドレスビットの一部あるいは全部を反転させ
て，シンクロナスＤＲＡＭをアクセスする反転アクセス
手段（ビット反転部１５０３）を備えて，一部あるいは
全部を反転させたアドレスにて，ＣＰＵ１０１から画像
メモリ１０６をアクセスできるので，反転したビット数
で決まるブロック単位でアドレスの大小関係が逆転した
画像データを，ソフトウェアを意識することなく，シン
クロナスＤＲＡＭ内に生成でき，１８０度回転した画像
データをシーケンシャル・モードで読み出すことができ
る。このため，任意のアドレスから始まる場合にも，読
み飛ばしなしに高速に読み出すことができる。
【０１４０】（効果２）また，ＣＰＵから出力されたア
ドレスビットの一部あるいは全部を反転させて，シンク
ロナスＤＲＡＭをアクセスする反転アクセス手段（ビッ
ト反転部１５０３）を備えて，一部あるいは全部を反転
させたアドレスでＣＰＵ１０１から画像メモリ１０６を
アクセスする方法と，アドレスの反転なしでＣＰＵ１０
１から画像メモリ１０６をアクセスする方法との両方を
選択可能であるので，反転したビット数で決まるブロッ
ク単位でアドレスの大小関係が逆転した画像データを，
ソフトウェアを意識することなくシンクロナスＤＲＡＭ
内に生成でき，また，アドレスの大小関係の逆転してい
ない画像データを生成することができるので，１８０度
回転した画像データと回転していない画像データをシー
ケンシャル・モードで読み出すことができる。このた
め，任意のアドレスから始まる場合にも，読み飛ばしな
しに高速に読み出すことができる。
ドレスビットの一部あるいは全部を反転させて，シンク
ロナスＤＲＡＭをアクセスする反転アクセス手段（ビッ
ト反転部１５０３）を備えて，一部あるいは全部を反転
させたアドレスでＣＰＵ１０１から画像メモリ１０６を
アクセスする方法と，アドレスの反転なしでＣＰＵ１０
１から画像メモリ１０６をアクセスする方法との両方を
選択可能であるので，反転したビット数で決まるブロッ
ク単位でアドレスの大小関係が逆転した画像データを，
ソフトウェアを意識することなくシンクロナスＤＲＡＭ
内に生成でき，また，アドレスの大小関係の逆転してい
ない画像データを生成することができるので，１８０度
回転した画像データと回転していない画像データをシー
ケンシャル・モードで読み出すことができる。このた
め，任意のアドレスから始まる場合にも，読み飛ばしな
しに高速に読み出すことができる。
【０１４１】また，このときにシンクロナスＤＲＡＭの
ブロック・サイズ分以上のアドレスを反転させているの
で，ＣＰＵ１０１がキャッシュ・メモリ１０１ａを使用
し，キャッシュ・メモリ１０１ａのミス・ヒット時のリ
フィルをインターリーブ・モードでアクセスするもので
あっても，シーケンシャルな順番でアクセスするもので
あっても，あるいは１ワード分ごとにアクセスして行く
ものであっも，アドレスの不整合を発生させることな
く，１８０度回転させた画像データあるいは回転させな
い画像データとしてＣＰＵ１０１が処理することができ
る。
ブロック・サイズ分以上のアドレスを反転させているの
で，ＣＰＵ１０１がキャッシュ・メモリ１０１ａを使用
し，キャッシュ・メモリ１０１ａのミス・ヒット時のリ
フィルをインターリーブ・モードでアクセスするもので
あっても，シーケンシャルな順番でアクセスするもので
あっても，あるいは１ワード分ごとにアクセスして行く
ものであっも，アドレスの不整合を発生させることな
く，１８０度回転させた画像データあるいは回転させな
い画像データとしてＣＰＵ１０１が処理することができ
る。
【０１４２】（効果３）また，一部あるいは全部を反転
させたアドレスでＣＰＵ１０１から画像メモリ１０６を
アクセスする方法と，アドレスの反転なしでＣＰＵ１０
１から画像メモリ１０６をアクセスする方法との両方を
選択可能であるので，反転したビット数で決まるブロッ
ク単位でアドレスの大小関係が逆転した画像データを，
ソフトウェアを意識することなくシンクロナスＤＲＡＭ
内に生成でき，また，アドレスの大小関係の逆転してい
ない画像データを生成することができるので，スキャナ
読み取りデータを画像メモリ１０６にブロック単位でア
ドレスの大小関係を逆転させて記憶させることができ，
また，アドレスの大小関係の逆転なしで記憶させること
ができる。
させたアドレスでＣＰＵ１０１から画像メモリ１０６を
アクセスする方法と，アドレスの反転なしでＣＰＵ１０
１から画像メモリ１０６をアクセスする方法との両方を
選択可能であるので，反転したビット数で決まるブロッ
ク単位でアドレスの大小関係が逆転した画像データを，
ソフトウェアを意識することなくシンクロナスＤＲＡＭ
内に生成でき，また，アドレスの大小関係の逆転してい
ない画像データを生成することができるので，スキャナ
読み取りデータを画像メモリ１０６にブロック単位でア
ドレスの大小関係を逆転させて記憶させることができ，
また，アドレスの大小関係の逆転なしで記憶させること
ができる。
【０１４３】（効果４）また，一部あるいは全部を反転
させたアドレスでＣＰＵ１０１から画像メモリ１０６を
アクセスする方法と，アドレスの反転なしでＣＰＵ１０
１から画像メモリ１０６をアクセスする方法との両方を
選択可能であるので，反転したビット数で決まるブロッ
ク単位でアドレスの大小関係が逆転した画像データを，
ソフトウェアを意識することなくシンクロナスＤＲＡＭ
内に生成でき，また，アドレスの大小関係の逆転してい
ない画像データを生成することができるので，ブロック
単位でアドレスの大小関係を逆転させて記憶した画像デ
ータおよび大小関係の逆転なしで記憶した画像データに
対して，画像の１８０度回転ありと回転なしの両方で読
み出して，プリント・アウトすることができる。
させたアドレスでＣＰＵ１０１から画像メモリ１０６を
アクセスする方法と，アドレスの反転なしでＣＰＵ１０
１から画像メモリ１０６をアクセスする方法との両方を
選択可能であるので，反転したビット数で決まるブロッ
ク単位でアドレスの大小関係が逆転した画像データを，
ソフトウェアを意識することなくシンクロナスＤＲＡＭ
内に生成でき，また，アドレスの大小関係の逆転してい
ない画像データを生成することができるので，ブロック
単位でアドレスの大小関係を逆転させて記憶した画像デ
ータおよび大小関係の逆転なしで記憶した画像データに
対して，画像の１８０度回転ありと回転なしの両方で読
み出して，プリント・アウトすることができる。
【０１４４】〔実施例３〕図２６は，本発明のシンクロ
ナスＤＲＡＭのアクセス制御方法およびその装置を適用
した実施例３の複写機の制御装置のブロック構成図を示
す。なお，実施例１と共通の符号は同一の構成を示すた
め，ここでは，異なる部分のみを説明する。
ナスＤＲＡＭのアクセス制御方法およびその装置を適用
した実施例３の複写機の制御装置のブロック構成図を示
す。なお，実施例１と共通の符号は同一の構成を示すた
め，ここでは，異なる部分のみを説明する。
【０１４５】図において，２６０１は，ＡＳＩＣ（特定
用途向けＩＣ）であり，ＣＰＵ１０１の外部アクセスは
ＡＳＩＣを経由して行われる。
用途向けＩＣ）であり，ＣＰＵ１０１の外部アクセスは
ＡＳＩＣを経由して行われる。
【０１４６】図２７は，ＡＳＩＣ２６０１の内部ブロッ
ク図を示し，２７０１はＣＰＵＩ／Ｆ＆ＤＭＡコントロ
ール部を示し，ＣＰＵ１０１とＤＭＡの調整，アドレス
生成等を行う。また，ＡＳＩＣ２６０１のモード設定の
ための各種レジスタもここに含まれている。
ク図を示し，２７０１はＣＰＵＩ／Ｆ＆ＤＭＡコントロ
ール部を示し，ＣＰＵ１０１とＤＭＡの調整，アドレス
生成等を行う。また，ＡＳＩＣ２６０１のモード設定の
ための各種レジスタもここに含まれている。
【０１４７】２７０２は，アドレス・デコード部であ
り，アドレス・デコードの結果，対応するチップ・セレ
クト（ＣＳ）信号のみをアクティブにする。図におい
て，ＳＣＳはシンクロナスＤＲＡＭ（画像メモリ１０
６）のＣＳ信号，ＥＣＳはそれ以外のＣＳ信号である。
り，アドレス・デコードの結果，対応するチップ・セレ
クト（ＣＳ）信号のみをアクティブにする。図におい
て，ＳＣＳはシンクロナスＤＲＡＭ（画像メモリ１０
６）のＣＳ信号，ＥＣＳはそれ以外のＣＳ信号である。
【０１４８】２７０３は，アドレス比較部であり，アド
レス・ビットの反転対象領域であるか否かを判定し，後
述するビット反転部２７０４における反転・非反転のの
切り換え制御を行う。
レス・ビットの反転対象領域であるか否かを判定し，後
述するビット反転部２７０４における反転・非反転のの
切り換え制御を行う。
【０１４９】また，２７０４は，ビット反転部であり，
入力アドレスに対し，下位のビットを反転するもので，
実施例３では，下位の３ビット分を反転している。そし
て，前記アドレス比較部２７０３の制御によってビット
反転を行わないようにすることも可能である。
入力アドレスに対し，下位のビットを反転するもので，
実施例３では，下位の３ビット分を反転している。そし
て，前記アドレス比較部２７０３の制御によってビット
反転を行わないようにすることも可能である。
【０１５０】２７０５は，シンクロナスＤＲＡＭを制御
するためのＳＤＲＡＭコントロール部であり，ＳＲＡＡ
（アドレス），ＲＡＳ，ＣＡＳ，ＷＥ等の制御信号を生
成する。
するためのＳＤＲＡＭコントロール部であり，ＳＲＡＡ
（アドレス），ＲＡＳ，ＣＡＳ，ＷＥ等の制御信号を生
成する。
【０１５１】図２８は，アドレス比較部２７０３および
ビット反転部２７０４の内部構成を示し，ＥＡＤ〔３
１：０〕はアドレス比較部２７０３およびビット反転部
２７０４に入力される３２ビットのアドレス信号，ＩＡ
Ｄ〔３１：０〕はビット反転部２７０４から出力される
３２ビットのアドレス信号である。ＳＥＬはビット反転
をコントロールする信号で，“Ｈ”の場合にビット反転
が行われる。
ビット反転部２７０４の内部構成を示し，ＥＡＤ〔３
１：０〕はアドレス比較部２７０３およびビット反転部
２７０４に入力される３２ビットのアドレス信号，ＩＡ
Ｄ〔３１：０〕はビット反転部２７０４から出力される
３２ビットのアドレス信号である。ＳＥＬはビット反転
をコントロールする信号で，“Ｈ”の場合にビット反転
が行われる。
【０１５２】アドレス比較部２７０３は，画像領域開始
アドレス設定レジスタ２８０１と，画像領域終了アドレ
ス設定レジスタ２８０２と，ビット反転を行うか否かを
指定するモードを設定するモード設定レジスタ２８０３
と，比較器２８０４および２８０５と，ＡＮＤ回路２８
０６とから構成される。
アドレス設定レジスタ２８０１と，画像領域終了アドレ
ス設定レジスタ２８０２と，ビット反転を行うか否かを
指定するモードを設定するモード設定レジスタ２８０３
と，比較器２８０４および２８０５と，ＡＮＤ回路２８
０６とから構成される。
【０１５３】ＣＰＵＩ／Ｆ＆ＤＭＡコントロール部２７
０１の制御によって，画像領域開始アドレス設定レジス
タ２８０１および画像領域終了アドレス設定レジスタ２
８０２に，ビット反転の対象となる画像領域が含まれる
ようにアドレスが設定される。なお，このアドレスは固
定アドレスとしてあらかじめ設定しておいても良い。ま
た，モード設定レジスタ２８０３に入力されるＳＥＬが
“Ｈ”の場合にビット反転のモードとなる。また，
“Ｌ”が入力された場合には，どのアドレス空間に対し
てもビット反転は行わない。
０１の制御によって，画像領域開始アドレス設定レジス
タ２８０１および画像領域終了アドレス設定レジスタ２
８０２に，ビット反転の対象となる画像領域が含まれる
ようにアドレスが設定される。なお，このアドレスは固
定アドレスとしてあらかじめ設定しておいても良い。ま
た，モード設定レジスタ２８０３に入力されるＳＥＬが
“Ｈ”の場合にビット反転のモードとなる。また，
“Ｌ”が入力された場合には，どのアドレス空間に対し
てもビット反転は行わない。
【０１５４】比較器２８０４および２８０５は，それぞ
れ画像領域開始アドレス設定レジスタ２８０１および画
像領域終了アドレス設定レジスタ２８０２に設定されて
いるアドレスと，ＥＡＤ〔３１：０〕とを比較し，ＥＡ
Ｄ〔３１：０〕がビット反転の対象となるアドレス空間
内（領域内）であるか否かを判定する。対象領域内であ
る場合には，この２つの比較器２８０４および２８０５
はそれぞれ，“Ｈ”を出力するので，ＡＮＤ回路２８０
６により，対象領域内であり，かつ，モード設定レジス
タ２８０３に“Ｈ”が設定されている場合にのみ，次段
のビット反転部２７０４へ“Ｈ”が出力される。
れ画像領域開始アドレス設定レジスタ２８０１および画
像領域終了アドレス設定レジスタ２８０２に設定されて
いるアドレスと，ＥＡＤ〔３１：０〕とを比較し，ＥＡ
Ｄ〔３１：０〕がビット反転の対象となるアドレス空間
内（領域内）であるか否かを判定する。対象領域内であ
る場合には，この２つの比較器２８０４および２８０５
はそれぞれ，“Ｈ”を出力するので，ＡＮＤ回路２８０
６により，対象領域内であり，かつ，モード設定レジス
タ２８０３に“Ｈ”が設定されている場合にのみ，次段
のビット反転部２７０４へ“Ｈ”が出力される。
【０１５５】ビット反転部２７０４は，バッファ２８０
７と，３つの排他的論理和回路２８０８，２８０９，２
８１０とから構成され，バッファ２８０７は論理の反転
を行わない。排他的論理和回路２８０８，２８０９，２
８１０は，アドレス比較部２７０３からの入力が“Ｈ”
の時に，ＥＡＤ〔２：０〕のビットを反転し，ＩＡＤ
〔２：０〕として出力し，“Ｌ”の時，反転しないもの
を出力する。
７と，３つの排他的論理和回路２８０８，２８０９，２
８１０とから構成され，バッファ２８０７は論理の反転
を行わない。排他的論理和回路２８０８，２８０９，２
８１０は，アドレス比較部２７０３からの入力が“Ｈ”
の時に，ＥＡＤ〔２：０〕のビットを反転し，ＩＡＤ
〔２：０〕として出力し，“Ｌ”の時，反転しないもの
を出力する。
【０１５６】以上の構成において，実施例３は，実施例
２で示した実施例２のシンクロナスＤＲＡＭのアクセ
ス制御の原理と同様の原理で，実施例２の第１の動作
例，第２の動作例，第３の動作例，および第４の
動作例と同様の動作を実行することができる。従って，
実施例２と同様の効果を奏することができる。
２で示した実施例２のシンクロナスＤＲＡＭのアクセ
ス制御の原理と同様の原理で，実施例２の第１の動作
例，第２の動作例，第３の動作例，および第４の
動作例と同様の動作を実行することができる。従って，
実施例２と同様の効果を奏することができる。
【０１５７】ただし，実施例３では，アドレス比較部２
７０３において，ビット反転の対象領域であるか否かを
判定することができるので，実施例２の効果に加えて，
画像メモリ１０６に対するビット反転のモードを途中で
変えても，ＣＰＵ１０１のワーク用の空間に影響を与え
ることがないという効果を奏する。
７０３において，ビット反転の対象領域であるか否かを
判定することができるので，実施例２の効果に加えて，
画像メモリ１０６に対するビット反転のモードを途中で
変えても，ＣＰＵ１０１のワーク用の空間に影響を与え
ることがないという効果を奏する。
【０１５８】
【発明の効果】以上説明したように，本発明のシンクロ
ナスＤＲＡＭのアクセス制御方法は，画像メモリとして
シンクロナスＤＲＡＭを使用し，ＤＭＡにて画像データ
の書き込み・読み出しを行うシンクロナスＤＲＡＭのア
クセス制御方法において，書込みを行う全画像データの
最後の画像データがシンクロナスＤＲＡＭのブロック内
の最大アドレスに書き込まれるように，シーケンシャル
・モードで画像データを書き込み，インターリーブ・モ
ードでシンクロナスＤＲＡＭのブロック内の最大アドレ
スから画像データを読み出すため，画像メモリとしてシ
ンクロナスＤＲＡＭを使用した場合に，シンクロナスＤ
ＲＡＭを降順にアクセスできるようにして，シンクロナ
スＤＲＡＭのアクセスをスキャナ，プリンタ等の周辺機
器のシステム性能と効率的に適合させることができる。
ナスＤＲＡＭのアクセス制御方法は，画像メモリとして
シンクロナスＤＲＡＭを使用し，ＤＭＡにて画像データ
の書き込み・読み出しを行うシンクロナスＤＲＡＭのア
クセス制御方法において，書込みを行う全画像データの
最後の画像データがシンクロナスＤＲＡＭのブロック内
の最大アドレスに書き込まれるように，シーケンシャル
・モードで画像データを書き込み，インターリーブ・モ
ードでシンクロナスＤＲＡＭのブロック内の最大アドレ
スから画像データを読み出すため，画像メモリとしてシ
ンクロナスＤＲＡＭを使用した場合に，シンクロナスＤ
ＲＡＭを降順にアクセスできるようにして，シンクロナ
スＤＲＡＭのアクセスをスキャナ，プリンタ等の周辺機
器のシステム性能と効率的に適合させることができる。
【０１５９】本発明のシンクロナスＤＲＡＭのアクセス
制御方法は，画像メモリとしてシンクロナスＤＲＡＭを
使用し，シャドウＤＭＡにて画像データの書き込み・読
み出しを行うシンクロナスＤＲＡＭのアクセス制御方法
において，書込みを行う全画像データの最後の画像デー
タがシンクロナスＤＲＡＭのブロック内の最大アドレス
に書き込まれるように，シーケンシャル・モードで画像
データを書き込み，インターリーブ・モードでシンクロ
ナスＤＲＡＭのブロック内の最大アドレスから画像デー
タを読み出すため，画像メモリとしてシンクロナスＤＲ
ＡＭを使用した場合に，シンクロナスＤＲＡＭを降順に
アクセスできるようにして，シンクロナスＤＲＡＭのア
クセスをスキャナ，プリンタ等の周辺機器のシステム性
能と効率的に適合させることができる。
制御方法は，画像メモリとしてシンクロナスＤＲＡＭを
使用し，シャドウＤＭＡにて画像データの書き込み・読
み出しを行うシンクロナスＤＲＡＭのアクセス制御方法
において，書込みを行う全画像データの最後の画像デー
タがシンクロナスＤＲＡＭのブロック内の最大アドレス
に書き込まれるように，シーケンシャル・モードで画像
データを書き込み，インターリーブ・モードでシンクロ
ナスＤＲＡＭのブロック内の最大アドレスから画像デー
タを読み出すため，画像メモリとしてシンクロナスＤＲ
ＡＭを使用した場合に，シンクロナスＤＲＡＭを降順に
アクセスできるようにして，シンクロナスＤＲＡＭのア
クセスをスキャナ，プリンタ等の周辺機器のシステム性
能と効率的に適合させることができる。
【０１６０】また，本発明のシンクロナスＤＲＡＭのア
クセス制御方法は，画像メモリとしてシンクロナスＤＲ
ＡＭを使用し，ＤＭＡにて画像データの書き込み・読み
出しを行うシンクロナスＤＲＡＭのアクセス制御方法に
おいて，書込みを行う全画像データの最初の画像データ
がシンクロナスＤＲＡＭのブロック内の最大アドレスに
書き込まれるように，インターリーブ・モードで画像デ
ータを書き込み，シーケンシャル・モードでシンクロナ
スＤＲＡＭのブロック内の最大アドレスから画像データ
を読み出すため，画像メモリとしてシンクロナスＤＲＡ
Ｍを使用した場合に，シンクロナスＤＲＡＭを降順にア
クセスできるようにして，シンクロナスＤＲＡＭのアク
セスをスキャナ，プリンタ等の周辺機器のシステム性能
と効率的に適合させることができる。
クセス制御方法は，画像メモリとしてシンクロナスＤＲ
ＡＭを使用し，ＤＭＡにて画像データの書き込み・読み
出しを行うシンクロナスＤＲＡＭのアクセス制御方法に
おいて，書込みを行う全画像データの最初の画像データ
がシンクロナスＤＲＡＭのブロック内の最大アドレスに
書き込まれるように，インターリーブ・モードで画像デ
ータを書き込み，シーケンシャル・モードでシンクロナ
スＤＲＡＭのブロック内の最大アドレスから画像データ
を読み出すため，画像メモリとしてシンクロナスＤＲＡ
Ｍを使用した場合に，シンクロナスＤＲＡＭを降順にア
クセスできるようにして，シンクロナスＤＲＡＭのアク
セスをスキャナ，プリンタ等の周辺機器のシステム性能
と効率的に適合させることができる。
【０１６１】また，本発明のシンクロナスＤＲＡＭのア
クセス制御方法は，画像メモリとしてシンクロナスＤＲ
ＡＭを使用し，シャドウＤＭＡにて画像データの書き込
み・読み出しを行うシンクロナスＤＲＡＭのアクセス制
御方法において，書込みを行う全画像データの最初の画
像データがシンクロナスＤＲＡＭのブロック内の最大ア
ドレスに書き込まれるように，インターリーブ・モード
で画像データを書き込み，シーケンシャル・モードでシ
ンクロナスＤＲＡＭのブロック内の最大アドレスから画
像データを読み出すため，画像メモリとしてシンクロナ
スＤＲＡＭを使用した場合に，シンクロナスＤＲＡＭを
降順にアクセスできるようにして，シンクロナスＤＲＡ
Ｍのアクセスをスキャナ，プリンタ等の周辺機器のシス
テム性能と効率的に適合させることができる。
クセス制御方法は，画像メモリとしてシンクロナスＤＲ
ＡＭを使用し，シャドウＤＭＡにて画像データの書き込
み・読み出しを行うシンクロナスＤＲＡＭのアクセス制
御方法において，書込みを行う全画像データの最初の画
像データがシンクロナスＤＲＡＭのブロック内の最大ア
ドレスに書き込まれるように，インターリーブ・モード
で画像データを書き込み，シーケンシャル・モードでシ
ンクロナスＤＲＡＭのブロック内の最大アドレスから画
像データを読み出すため，画像メモリとしてシンクロナ
スＤＲＡＭを使用した場合に，シンクロナスＤＲＡＭを
降順にアクセスできるようにして，シンクロナスＤＲＡ
Ｍのアクセスをスキャナ，プリンタ等の周辺機器のシス
テム性能と効率的に適合させることができる。
【０１６２】また，本発明のシンクロナスＤＲＡＭのア
クセス制御方法は，画像メモリとしてシンクロナスＤＲ
ＡＭを使用し，ＤＭＡにて画像データの書き込み・読み
出しを行うシンクロナスＤＲＡＭのアクセス制御方法に
おいて，書込みを行う全画像データの最後の画像データ
がシンクロナスＤＲＡＭのブロック内の（２n −１）番
目（ｎは整数）のアドレスに書き込まれるように，シー
ケンシャル・モードで画像データを書き込み，インター
リーブ・モードでシンクロナスＤＲＡＭのブロック内の
（２n −１）番目のアドレスから画像データを読み出す
ため，画像メモリとしてシンクロナスＤＲＡＭを使用し
た場合に，シンクロナスＤＲＡＭを降順にアクセスでき
るようにして，シンクロナスＤＲＡＭのアクセスをスキ
ャナ，プリンタ等の周辺機器のシステム性能と効率的に
適合させることができる。
クセス制御方法は，画像メモリとしてシンクロナスＤＲ
ＡＭを使用し，ＤＭＡにて画像データの書き込み・読み
出しを行うシンクロナスＤＲＡＭのアクセス制御方法に
おいて，書込みを行う全画像データの最後の画像データ
がシンクロナスＤＲＡＭのブロック内の（２n −１）番
目（ｎは整数）のアドレスに書き込まれるように，シー
ケンシャル・モードで画像データを書き込み，インター
リーブ・モードでシンクロナスＤＲＡＭのブロック内の
（２n −１）番目のアドレスから画像データを読み出す
ため，画像メモリとしてシンクロナスＤＲＡＭを使用し
た場合に，シンクロナスＤＲＡＭを降順にアクセスでき
るようにして，シンクロナスＤＲＡＭのアクセスをスキ
ャナ，プリンタ等の周辺機器のシステム性能と効率的に
適合させることができる。
【０１６３】また，本発明のシンクロナスＤＲＡＭのア
クセス制御方法は，画像メモリとしてシンクロナスＤＲ
ＡＭを使用し，シャドウＤＭＡにて画像データの書き込
み・読み出しを行うシンクロナスＤＲＡＭのアクセス制
御方法において，書込みを行う全画像データの最後の画
像データがシンクロナスＤＲＡＭのブロック内の（２n
−１）番目（ｎは整数）のアドレスに書き込まれるよう
に，シーケンシャル・モードで画像データを書き込み，
インターリーブ・モードでシンクロナスＤＲＡＭのブロ
ック内の（２n −１）番目のアドレスから画像データを
読み出すため，画像メモリとしてシンクロナスＤＲＡＭ
を使用した場合に，シンクロナスＤＲＡＭを降順にアク
セスできるようにして，シンクロナスＤＲＡＭのアクセ
スをスキャナ，プリンタ等の周辺機器のシステム性能と
効率的に適合させることができる。
クセス制御方法は，画像メモリとしてシンクロナスＤＲ
ＡＭを使用し，シャドウＤＭＡにて画像データの書き込
み・読み出しを行うシンクロナスＤＲＡＭのアクセス制
御方法において，書込みを行う全画像データの最後の画
像データがシンクロナスＤＲＡＭのブロック内の（２n
−１）番目（ｎは整数）のアドレスに書き込まれるよう
に，シーケンシャル・モードで画像データを書き込み，
インターリーブ・モードでシンクロナスＤＲＡＭのブロ
ック内の（２n −１）番目のアドレスから画像データを
読み出すため，画像メモリとしてシンクロナスＤＲＡＭ
を使用した場合に，シンクロナスＤＲＡＭを降順にアク
セスできるようにして，シンクロナスＤＲＡＭのアクセ
スをスキャナ，プリンタ等の周辺機器のシステム性能と
効率的に適合させることができる。
【０１６４】また，本発明のシンクロナスＤＲＡＭのア
クセス制御方法は，画像メモリとしてシンクロナスＤＲ
ＡＭを使用し，ＤＭＡにて画像データの書き込み・読み
出しを行うシンクロナスＤＲＡＭのアクセス制御方法に
おいて，書込みを行う全画像データの最初の画像データ
がシンクロナスＤＲＡＭのブロック内の（２n −１）番
目（ｎは整数）のアドレスに書き込まれるように，イン
ターリーブ・モードで画像データを書き込み，シーケン
シャル・モードで最後に書き込んだ画像データのアドレ
スから画像データを読み出すため，画像メモリとしてシ
ンクロナスＤＲＡＭを使用した場合に，シンクロナスＤ
ＲＡＭを降順にアクセスできるようにして，シンクロナ
スＤＲＡＭのアクセスをスキャナ，プリンタ等の周辺機
器のシステム性能と効率的に適合させることができる。
クセス制御方法は，画像メモリとしてシンクロナスＤＲ
ＡＭを使用し，ＤＭＡにて画像データの書き込み・読み
出しを行うシンクロナスＤＲＡＭのアクセス制御方法に
おいて，書込みを行う全画像データの最初の画像データ
がシンクロナスＤＲＡＭのブロック内の（２n −１）番
目（ｎは整数）のアドレスに書き込まれるように，イン
ターリーブ・モードで画像データを書き込み，シーケン
シャル・モードで最後に書き込んだ画像データのアドレ
スから画像データを読み出すため，画像メモリとしてシ
ンクロナスＤＲＡＭを使用した場合に，シンクロナスＤ
ＲＡＭを降順にアクセスできるようにして，シンクロナ
スＤＲＡＭのアクセスをスキャナ，プリンタ等の周辺機
器のシステム性能と効率的に適合させることができる。
【０１６５】また，本発明のシンクロナスＤＲＡＭのア
クセス制御方法は，画像メモリとしてシンクロナスＤＲ
ＡＭを使用し，シャドウＤＭＡにて画像データの書き込
み・読み出しを行うシンクロナスＤＲＡＭのアクセス制
御方法において，書込みを行う全画像データの最初の画
像データがシンクロナスＤＲＡＭのブロック内の（２n
−１）番目（ｎは整数）のアドレスに書き込まれるよう
に，インターリーブ・モードで画像データを書き込み，
シーケンシャル・モードで最後に書き込んだ画像データ
のアドレスから画像データを読み出すため，画像メモリ
としてシンクロナスＤＲＡＭを使用した場合に，シンク
ロナスＤＲＡＭを降順にアクセスできるようにして，シ
ンクロナスＤＲＡＭのアクセスをスキャナ，プリンタ等
の周辺機器のシステム性能と効率的に適合させることが
できる。
クセス制御方法は，画像メモリとしてシンクロナスＤＲ
ＡＭを使用し，シャドウＤＭＡにて画像データの書き込
み・読み出しを行うシンクロナスＤＲＡＭのアクセス制
御方法において，書込みを行う全画像データの最初の画
像データがシンクロナスＤＲＡＭのブロック内の（２n
−１）番目（ｎは整数）のアドレスに書き込まれるよう
に，インターリーブ・モードで画像データを書き込み，
シーケンシャル・モードで最後に書き込んだ画像データ
のアドレスから画像データを読み出すため，画像メモリ
としてシンクロナスＤＲＡＭを使用した場合に，シンク
ロナスＤＲＡＭを降順にアクセスできるようにして，シ
ンクロナスＤＲＡＭのアクセスをスキャナ，プリンタ等
の周辺機器のシステム性能と効率的に適合させることが
できる。
【０１６６】また，本発明のシンクロナスＤＲＡＭのア
クセス制御方法は，画像メモリとしてシンクロナスＤＲ
ＡＭを使用し，ＤＭＡにて画像データの書き込み・読み
出しを行うシンクロナスＤＲＡＭのアクセス制御方法に
おいて，シーケンシャル・モードで画像データを書き込
み，画像データを読み出す際に，読み出しのスタートア
ドレスをシンクロナスＤＲＡＭのブロック内の（２n −
１）番目（ｎは整数）のアドレスに切り上げて，インタ
ーリーブ・モードで前記（２n −１）番目のアドレスか
ら画像データを読み出すため，画像メモリとしてシンク
ロナスＤＲＡＭを使用した場合に，シンクロナスＤＲＡ
Ｍを降順にアクセスできるようにして，シンクロナスＤ
ＲＡＭのアクセスをスキャナ，プリンタ等の周辺機器の
システム性能と効率的に適合させることができる。
クセス制御方法は，画像メモリとしてシンクロナスＤＲ
ＡＭを使用し，ＤＭＡにて画像データの書き込み・読み
出しを行うシンクロナスＤＲＡＭのアクセス制御方法に
おいて，シーケンシャル・モードで画像データを書き込
み，画像データを読み出す際に，読み出しのスタートア
ドレスをシンクロナスＤＲＡＭのブロック内の（２n −
１）番目（ｎは整数）のアドレスに切り上げて，インタ
ーリーブ・モードで前記（２n −１）番目のアドレスか
ら画像データを読み出すため，画像メモリとしてシンク
ロナスＤＲＡＭを使用した場合に，シンクロナスＤＲＡ
Ｍを降順にアクセスできるようにして，シンクロナスＤ
ＲＡＭのアクセスをスキャナ，プリンタ等の周辺機器の
システム性能と効率的に適合させることができる。
【０１６７】また，本発明のシンクロナスＤＲＡＭのア
クセス制御方法は，画像メモリとしてシンクロナスＤＲ
ＡＭを使用し，シャドウＤＭＡにて画像データの書き込
み・読み出しを行うシンクロナスＤＲＡＭのアクセス制
御方法において，シーケンシャル・モードで画像データ
を書き込み，画像データを読み出す際に，読み出しのス
タートアドレスをシンクロナスＤＲＡＭのブロック内の
（２n −１）番目（ｎは整数）のアドレスに切り上げ
て，インターリーブ・モードで前記（２n −１）番目の
アドレスから画像データを読み出すため，画像メモリと
してシンクロナスＤＲＡＭを使用した場合に，シンクロ
ナスＤＲＡＭを降順にアクセスできるようにして，シン
クロナスＤＲＡＭのアクセスをスキャナ，プリンタ等の
周辺機器のシステム性能と効率的に適合させることがで
きる。
クセス制御方法は，画像メモリとしてシンクロナスＤＲ
ＡＭを使用し，シャドウＤＭＡにて画像データの書き込
み・読み出しを行うシンクロナスＤＲＡＭのアクセス制
御方法において，シーケンシャル・モードで画像データ
を書き込み，画像データを読み出す際に，読み出しのス
タートアドレスをシンクロナスＤＲＡＭのブロック内の
（２n −１）番目（ｎは整数）のアドレスに切り上げ
て，インターリーブ・モードで前記（２n −１）番目の
アドレスから画像データを読み出すため，画像メモリと
してシンクロナスＤＲＡＭを使用した場合に，シンクロ
ナスＤＲＡＭを降順にアクセスできるようにして，シン
クロナスＤＲＡＭのアクセスをスキャナ，プリンタ等の
周辺機器のシステム性能と効率的に適合させることがで
きる。
【０１６８】また，本発明のシンクロナスＤＲＡＭのア
クセス制御方法は，画像メモリとしてシンクロナスＤＲ
ＡＭを使用し，ＤＭＡにて画像データの書き込み・読み
出しを行うシンクロナスＤＲＡＭのアクセス制御方法に
おいて，書込みを行う全画像データの最初の画像データ
がシンクロナスＤＲＡＭのブロック内の（２n −１）番
目（ｎは整数）のアドレスに書き込まれるように，イン
ターリーブ・モードで画像データを書き込み，シーケン
シャル・モードでシンクロナスＤＲＡＭのブロック内の
先頭アドレスから画像データを読み出すため，画像メモ
リとしてシンクロナスＤＲＡＭを使用した場合に，シン
クロナスＤＲＡＭを降順にアクセスできるようにして，
シンクロナスＤＲＡＭのアクセスをスキャナ，プリンタ
等の周辺機器のシステム性能と効率的に適合させること
ができる。
クセス制御方法は，画像メモリとしてシンクロナスＤＲ
ＡＭを使用し，ＤＭＡにて画像データの書き込み・読み
出しを行うシンクロナスＤＲＡＭのアクセス制御方法に
おいて，書込みを行う全画像データの最初の画像データ
がシンクロナスＤＲＡＭのブロック内の（２n −１）番
目（ｎは整数）のアドレスに書き込まれるように，イン
ターリーブ・モードで画像データを書き込み，シーケン
シャル・モードでシンクロナスＤＲＡＭのブロック内の
先頭アドレスから画像データを読み出すため，画像メモ
リとしてシンクロナスＤＲＡＭを使用した場合に，シン
クロナスＤＲＡＭを降順にアクセスできるようにして，
シンクロナスＤＲＡＭのアクセスをスキャナ，プリンタ
等の周辺機器のシステム性能と効率的に適合させること
ができる。
【０１６９】また，本発明のシンクロナスＤＲＡＭのア
クセス制御方法は，画像メモリとしてシンクロナスＤＲ
ＡＭを使用し，シャドウＤＭＡにて画像データの書き込
み・読み出しを行うシンクロナスＤＲＡＭのアクセス制
御方法において，書込みを行う全画像データの最初の画
像データがシンクロナスＤＲＡＭのブロック内の（２n
−１）番目（ｎは整数）のアドレスに書き込まれるよう
に，インターリーブ・モードで画像データを書き込み，
シーケンシャル・モードでシンクロナスＤＲＡＭのブロ
ック内の先頭アドレスから画像データを読み出すため，
画像メモリとしてシンクロナスＤＲＡＭを使用した場合
に，シンクロナスＤＲＡＭを降順にアクセスできるよう
にして，シンクロナスＤＲＡＭのアクセスをスキャナ，
プリンタ等の周辺機器のシステム性能と効率的に適合さ
せることができる。
クセス制御方法は，画像メモリとしてシンクロナスＤＲ
ＡＭを使用し，シャドウＤＭＡにて画像データの書き込
み・読み出しを行うシンクロナスＤＲＡＭのアクセス制
御方法において，書込みを行う全画像データの最初の画
像データがシンクロナスＤＲＡＭのブロック内の（２n
−１）番目（ｎは整数）のアドレスに書き込まれるよう
に，インターリーブ・モードで画像データを書き込み，
シーケンシャル・モードでシンクロナスＤＲＡＭのブロ
ック内の先頭アドレスから画像データを読み出すため，
画像メモリとしてシンクロナスＤＲＡＭを使用した場合
に，シンクロナスＤＲＡＭを降順にアクセスできるよう
にして，シンクロナスＤＲＡＭのアクセスをスキャナ，
プリンタ等の周辺機器のシステム性能と効率的に適合さ
せることができる。
【０１７０】また，本発明のシンクロナスＤＲＡＭのア
クセス制御装置は，画像メモリとしてシンクロナスＤＲ
ＡＭを使用し，画像データの書き込み・読み出しを行う
シンクロナスＤＲＡＭのアクセス制御装置において，Ｃ
ＰＵから出力されたアドレスビットの一部あるいは全部
を反転させて，シンクロナスＤＲＡＭをアクセスする反
転アクセス手段を備えたため，画像メモリとしてシンク
ロナスＤＲＡＭを使用した場合に，シンクロナスＤＲＡ
Ｍを降順にアクセスできるようにして，シンクロナスＤ
ＲＡＭのアクセスをスキャナ，プリンタ等の周辺機器の
システム性能と効率的に適合させることができる。
クセス制御装置は，画像メモリとしてシンクロナスＤＲ
ＡＭを使用し，画像データの書き込み・読み出しを行う
シンクロナスＤＲＡＭのアクセス制御装置において，Ｃ
ＰＵから出力されたアドレスビットの一部あるいは全部
を反転させて，シンクロナスＤＲＡＭをアクセスする反
転アクセス手段を備えたため，画像メモリとしてシンク
ロナスＤＲＡＭを使用した場合に，シンクロナスＤＲＡ
Ｍを降順にアクセスできるようにして，シンクロナスＤ
ＲＡＭのアクセスをスキャナ，プリンタ等の周辺機器の
システム性能と効率的に適合させることができる。
【０１７１】また，本発明のシンクロナスＤＲＡＭのア
クセス制御装置は，画像メモリとしてシンクロナスＤＲ
ＡＭを使用し，画像データの書き込み・読み出しを行う
シンクロナスＤＲＡＭのアクセス制御装置において，Ｃ
ＰＵから出力されたアドレスビットの一部あるいは全部
を反転させて，シンクロナスＤＲＡＭをアクセスする第
１のアクセス手段と，ＣＰＵから出力されたアドレスビ
ットを反転させないで，シンクロナスＤＲＡＭをアクセ
スする第２のアクセス手段とを備えたため，画像メモリ
としてシンクロナスＤＲＡＭを使用した場合に，シンク
ロナスＤＲＡＭを降順にアクセスできるようにして，シ
ンクロナスＤＲＡＭのアクセスをスキャナ，プリンタ等
の周辺機器のシステム性能と効率的に適合させることが
できる。
クセス制御装置は，画像メモリとしてシンクロナスＤＲ
ＡＭを使用し，画像データの書き込み・読み出しを行う
シンクロナスＤＲＡＭのアクセス制御装置において，Ｃ
ＰＵから出力されたアドレスビットの一部あるいは全部
を反転させて，シンクロナスＤＲＡＭをアクセスする第
１のアクセス手段と，ＣＰＵから出力されたアドレスビ
ットを反転させないで，シンクロナスＤＲＡＭをアクセ
スする第２のアクセス手段とを備えたため，画像メモリ
としてシンクロナスＤＲＡＭを使用した場合に，シンク
ロナスＤＲＡＭを降順にアクセスできるようにして，シ
ンクロナスＤＲＡＭのアクセスをスキャナ，プリンタ等
の周辺機器のシステム性能と効率的に適合させることが
できる。
【０１７２】また，本発明のシンクロナスＤＲＡＭのア
クセス制御装置は，画像メモリとしてシンクロナスＤＲ
ＡＭを使用し，画像データの書き込み・読み出しを行う
シンクロナスＤＲＡＭのアクセス制御装置において，シ
ンクロナスＤＲＡＭからプリンタへ画像データを読み出
す際に，ＣＰＵから出力されたアドレスビットの一部あ
るいは全部を反転させて，インターリーブ・モードでシ
ンクロナスＤＲＡＭから画像データを読み出す第１のア
クセス手段と，ＣＰＵから出力されたアドレスビットを
反転させないで，インターリーブ・モードでシンクロナ
スＤＲＡＭから画像データを読み出す第２のアクセス手
段とを備えたため，画像メモリとしてシンクロナスＤＲ
ＡＭを使用した場合に，シンクロナスＤＲＡＭを降順に
アクセスできるようにして，シンクロナスＤＲＡＭのア
クセスをスキャナ，プリンタ等の周辺機器のシステム性
能と効率的に適合させることができる。
クセス制御装置は，画像メモリとしてシンクロナスＤＲ
ＡＭを使用し，画像データの書き込み・読み出しを行う
シンクロナスＤＲＡＭのアクセス制御装置において，シ
ンクロナスＤＲＡＭからプリンタへ画像データを読み出
す際に，ＣＰＵから出力されたアドレスビットの一部あ
るいは全部を反転させて，インターリーブ・モードでシ
ンクロナスＤＲＡＭから画像データを読み出す第１のア
クセス手段と，ＣＰＵから出力されたアドレスビットを
反転させないで，インターリーブ・モードでシンクロナ
スＤＲＡＭから画像データを読み出す第２のアクセス手
段とを備えたため，画像メモリとしてシンクロナスＤＲ
ＡＭを使用した場合に，シンクロナスＤＲＡＭを降順に
アクセスできるようにして，シンクロナスＤＲＡＭのア
クセスをスキャナ，プリンタ等の周辺機器のシステム性
能と効率的に適合させることができる。
【０１７３】また，本発明のシンクロナスＤＲＡＭのア
クセス制御装置は，画像メモリとしてシンクロナスＤＲ
ＡＭを使用し，画像データの書き込み・読み出しを行う
シンクロナスＤＲＡＭのアクセス制御装置において，ス
キャナからシンクロナスＤＲＡＭへ画像データを書き込
む際に，ＣＰＵから出力されたアドレスビットの一部あ
るいは全部を反転させて，シンクロナスＤＲＡＭに画像
データを書き込む第１のアクセス手段と，ＣＰＵから出
力されたアドレスビットを反転させないで，シンクロナ
スＤＲＡＭに画像データを書き込む第２のアクセス手段
とを備えたため，画像メモリとしてシンクロナスＤＲＡ
Ｍを使用した場合に，シンクロナスＤＲＡＭを降順にア
クセスできるようにして，シンクロナスＤＲＡＭのアク
セスをスキャナ，プリンタ等の周辺機器のシステム性能
と効率的に適合させることができる。
クセス制御装置は，画像メモリとしてシンクロナスＤＲ
ＡＭを使用し，画像データの書き込み・読み出しを行う
シンクロナスＤＲＡＭのアクセス制御装置において，ス
キャナからシンクロナスＤＲＡＭへ画像データを書き込
む際に，ＣＰＵから出力されたアドレスビットの一部あ
るいは全部を反転させて，シンクロナスＤＲＡＭに画像
データを書き込む第１のアクセス手段と，ＣＰＵから出
力されたアドレスビットを反転させないで，シンクロナ
スＤＲＡＭに画像データを書き込む第２のアクセス手段
とを備えたため，画像メモリとしてシンクロナスＤＲＡ
Ｍを使用した場合に，シンクロナスＤＲＡＭを降順にア
クセスできるようにして，シンクロナスＤＲＡＭのアク
セスをスキャナ，プリンタ等の周辺機器のシステム性能
と効率的に適合させることができる。
【０１７４】また，本発明のシンクロナスＤＲＡＭのア
クセス制御装置は，画像メモリとしてシンクロナスＤＲ
ＡＭを使用し，画像データの書き込み・読み出しを行う
シンクロナスＤＲＡＭのアクセス制御装置において，Ｃ
ＰＵから出力されたアドレスビットの一部あるいは全部
を反転させて，シンクロナスＤＲＡＭをアクセスする第
１のアクセス手段と，ＣＰＵから出力されたアドレスビ
ットを反転させないで，シンクロナスＤＲＡＭをアクセ
スする第２のアクセス手段と，アドレスビットの反転対
象領域であるか否かを判定し，前記第１のアクセス手段
および第２のアクセス手段の切り換え制御を行う領域判
定・制御手段とを備えたため，画像メモリとしてシンク
ロナスＤＲＡＭを使用した場合に，シンクロナスＤＲＡ
Ｍを降順にアクセスできるようにして，シンクロナスＤ
ＲＡＭのアクセスをスキャナ，プリンタ等の周辺機器の
システム性能と効率的に適合させることができる。
クセス制御装置は，画像メモリとしてシンクロナスＤＲ
ＡＭを使用し，画像データの書き込み・読み出しを行う
シンクロナスＤＲＡＭのアクセス制御装置において，Ｃ
ＰＵから出力されたアドレスビットの一部あるいは全部
を反転させて，シンクロナスＤＲＡＭをアクセスする第
１のアクセス手段と，ＣＰＵから出力されたアドレスビ
ットを反転させないで，シンクロナスＤＲＡＭをアクセ
スする第２のアクセス手段と，アドレスビットの反転対
象領域であるか否かを判定し，前記第１のアクセス手段
および第２のアクセス手段の切り換え制御を行う領域判
定・制御手段とを備えたため，画像メモリとしてシンク
ロナスＤＲＡＭを使用した場合に，シンクロナスＤＲＡ
Ｍを降順にアクセスできるようにして，シンクロナスＤ
ＲＡＭのアクセスをスキャナ，プリンタ等の周辺機器の
システム性能と効率的に適合させることができる。
【０１７５】また，本発明のシンクロナスＤＲＡＭのア
クセス制御装置は，画像メモリとしてシンクロナスＤＲ
ＡＭを使用し，画像データの書き込み・読み出しを行う
シンクロナスＤＲＡＭのアクセス制御装置において，シ
ンクロナスＤＲＡＭからプリンタへ画像データを読み出
す際に，ＣＰＵから出力されたアドレスビットの一部あ
るいは全部を反転させて，インターリーブ・モードでシ
ンクロナスＤＲＡＭから画像データを読み出す第１のア
クセス手段と，ＣＰＵから出力されたアドレスビットを
反転させないで，インターリーブ・モードでシンクロナ
スＤＲＡＭから画像データを読み出す第２のアクセス手
段と，アドレスビットの反転対象領域であるか否かを判
定し，前記第１のアクセス手段および第２のアクセス手
段の切り換え制御を行う領域判定・制御手段とを備えた
ため，画像メモリとしてシンクロナスＤＲＡＭを使用し
た場合に，シンクロナスＤＲＡＭを降順にアクセスでき
るようにして，シンクロナスＤＲＡＭのアクセスをスキ
ャナ，プリンタ等の周辺機器のシステム性能と効率的に
適合させることができる。
クセス制御装置は，画像メモリとしてシンクロナスＤＲ
ＡＭを使用し，画像データの書き込み・読み出しを行う
シンクロナスＤＲＡＭのアクセス制御装置において，シ
ンクロナスＤＲＡＭからプリンタへ画像データを読み出
す際に，ＣＰＵから出力されたアドレスビットの一部あ
るいは全部を反転させて，インターリーブ・モードでシ
ンクロナスＤＲＡＭから画像データを読み出す第１のア
クセス手段と，ＣＰＵから出力されたアドレスビットを
反転させないで，インターリーブ・モードでシンクロナ
スＤＲＡＭから画像データを読み出す第２のアクセス手
段と，アドレスビットの反転対象領域であるか否かを判
定し，前記第１のアクセス手段および第２のアクセス手
段の切り換え制御を行う領域判定・制御手段とを備えた
ため，画像メモリとしてシンクロナスＤＲＡＭを使用し
た場合に，シンクロナスＤＲＡＭを降順にアクセスでき
るようにして，シンクロナスＤＲＡＭのアクセスをスキ
ャナ，プリンタ等の周辺機器のシステム性能と効率的に
適合させることができる。
【０１７６】また，本発明のシンクロナスＤＲＡＭのア
クセス制御装置は，画像メモリとしてシンクロナスＤＲ
ＡＭを使用し，画像データの書き込み・読み出しを行う
シンクロナスＤＲＡＭのアクセス制御装置において，ス
キャナからシンクロナスＤＲＡＭへ画像データを書き込
む際に，ＣＰＵから出力されたアドレスビットの一部あ
るいは全部を反転させて，シンクロナスＤＲＡＭに画像
データを書き込む第１のアクセス手段と，ＣＰＵから出
力されたアドレスビットを反転させないで，シンクロナ
スＤＲＡＭに画像データを書き込む第２のアクセス手段
と，アドレスビットの反転対象領域であるか否かを判定
し，前記第１のアクセス手段および第２のアクセス手段
の切り換え制御を行う領域判定・制御手段とを備えたた
め，画像メモリとしてシンクロナスＤＲＡＭを使用した
場合に，シンクロナスＤＲＡＭを降順にアクセスできる
ようにして，シンクロナスＤＲＡＭのアクセスをスキャ
ナ，プリンタ等の周辺機器のシステム性能と効率的に適
合させることができる。
クセス制御装置は，画像メモリとしてシンクロナスＤＲ
ＡＭを使用し，画像データの書き込み・読み出しを行う
シンクロナスＤＲＡＭのアクセス制御装置において，ス
キャナからシンクロナスＤＲＡＭへ画像データを書き込
む際に，ＣＰＵから出力されたアドレスビットの一部あ
るいは全部を反転させて，シンクロナスＤＲＡＭに画像
データを書き込む第１のアクセス手段と，ＣＰＵから出
力されたアドレスビットを反転させないで，シンクロナ
スＤＲＡＭに画像データを書き込む第２のアクセス手段
と，アドレスビットの反転対象領域であるか否かを判定
し，前記第１のアクセス手段および第２のアクセス手段
の切り換え制御を行う領域判定・制御手段とを備えたた
め，画像メモリとしてシンクロナスＤＲＡＭを使用した
場合に，シンクロナスＤＲＡＭを降順にアクセスできる
ようにして，シンクロナスＤＲＡＭのアクセスをスキャ
ナ，プリンタ等の周辺機器のシステム性能と効率的に適
合させることができる。
【図１】実施例１のブロック構成図である。
【図２】シンクロナスＤＲＡＭの２つのアドレス・タイ
プでのアクセスを示す説明図である。
プでのアクセスを示す説明図である。
【図３】バンク・インターリーブ方式を実現するために
画像メモリ内に組み込まれている２バンク式セル・アレ
イ機構を示す説明図である。
画像メモリ内に組み込まれている２バンク式セル・アレ
イ機構を示す説明図である。
【図４】実施例１のＡＳＩＣの内部ブロック図である。
【図５】バースト長を８とした時，インターリーブ・モ
ードで各スタート・アドレスから開始した場合の，アク
セス順を示した説明図である。
ードで各スタート・アドレスから開始した場合の，アク
セス順を示した説明図である。
【図６】実施例１の第１の動作例を示す説明図である。
【図７】実施例１の第１の動作例のタイミング・チャー
トである。
トである。
【図８】実施例１の第２の動作例を示す説明図である。
【図９】実施例１の第２の動作例のタイミング・チャー
トである。
トである。
【図１０】実施例１の第３の動作例を示す説明図であ
る。
る。
【図１１】実施例１の第３の動作例のタイミング・チャ
ートである。
ートである。
【図１２】実施例１の第４の動作例を示す説明図であ
る。
る。
【図１３】実施例１の第４の動作例のタイミング・チャ
ートである。
ートである。
【図１４】実施例２のブロック構成図である。
【図１５】実施例２のＡＳＩＣの内部ブロック図であ
る。
る。
【図１６】実施例２のビット反転部の内部構成図であ
る。
る。
【図１７】バースト長を８とした時，インターリーブ・
モードで各スタート・アドレスから開始した場合の，ア
クセス順を示した説明図である。
モードで各スタート・アドレスから開始した場合の，ア
クセス順を示した説明図である。
【図１８】実施例２の第１の動作例を示す説明図であ
る。
る。
【図１９】実施例２の第１の動作例のタイミング・チャ
ートである。
ートである。
【図２０】実施例２の第２の動作例を示す説明図であ
る。
る。
【図２１】実施例２の第２の動作例のタイミング・チャ
ートである。
ートである。
【図２２】実施例２の第３の動作例を示す説明図であ
る。
る。
【図２３】実施例２の第３の動作例のタイミング・チャ
ートである。
ートである。
【図２４】実施例２の第４の動作例を示す説明図であ
る。
る。
【図２５】実施例２の第４の動作例のタイミング・チャ
ートである。
ートである。
【図２６】実施例３のブロック構成図である。
【図２７】実施例３のＡＳＩＣの内部ブロック図であ
る。
る。
【図２８】実施例３のアドレス比較部およびビット反転
部の内部構成図である。
部の内部構成図である。
１０１ ＣＰＵ １０１ キャッシュ・メモリ １０２ ＲＯＭ １０３ ＡＳＩＣ（特定用途向けＩＣ） １０４ スキャナＩ／Ｆ １０５ ホストＩ／Ｆ １０６ 画像メモリ １０７ プリンタＩ／Ｆ ４０１ ＣＰＵＩ／Ｆ＆ＤＭＡコントロール部 ４０２ アドレス・デコード部 ４０３ ＳＤＲＡＭコントロール部 １４０１ ＲＡＭ（ＤＲＡＭ） １４０２ ＡＳＩＣ １５０１ ＣＰＵＩ／Ｆ＆ＤＭＡコントロール部 １５０２ アドレス・デコード部 １５０３ ビット反転部 １５０４ ＳＤＲＡＭコントロール部 ２６０１ ＡＳＩＣ ２７０１ ＣＰＵＩ／Ｆ＆ＤＭＡコントロール部 ２７０２ アドレス・デコード部 ２７０３ アドレス比較部 ２７０４ ビット反転部 ２７０５ ＳＤＲＡＭコントロール部
Claims (20)
- 【請求項１】 画像メモリとしてシンクロナスＤＲＡＭ
を使用し，ＤＭＡにて画像データの書き込み・読み出し
を行うシンクロナスＤＲＡＭのアクセス制御方法におい
て，書込みを行う全画像データの最後の画像データがシ
ンクロナスＤＲＡＭのブロック内の最大アドレスに書き
込まれるように，シーケンシャル・モードで画像データ
を書き込み，インターリーブ・モードでシンクロナスＤ
ＲＡＭのブロック内の最大アドレスから画像データを読
み出すことを特徴とするシンクロナスＤＲＡＭのアクセ
ス制御方法。 - 【請求項２】 画像メモリとしてシンクロナスＤＲＡＭ
を使用し，シャドウＤＭＡにて画像データの書き込み・
読み出しを行うシンクロナスＤＲＡＭのアクセス制御方
法において，書込みを行う全画像データの最後の画像デ
ータがシンクロナスＤＲＡＭのブロック内の最大アドレ
スに書き込まれるように，シーケンシャル・モードで画
像データを書き込み，インターリーブ・モードでシンク
ロナスＤＲＡＭのブロック内の最大アドレスから画像デ
ータを読み出すことを特徴とするシンクロナスＤＲＡＭ
のアクセス制御方法。 - 【請求項３】 画像メモリとしてシンクロナスＤＲＡＭ
を使用し，ＤＭＡにて画像データの書き込み・読み出し
を行うシンクロナスＤＲＡＭのアクセス制御方法におい
て，書込みを行う全画像データの最初の画像データがシ
ンクロナスＤＲＡＭのブロック内の最大アドレスに書き
込まれるように，インターリーブ・モードで画像データ
を書き込み，シーケンシャル・モードでシンクロナスＤ
ＲＡＭのブロック内の最大アドレスから画像データを読
み出すことを特徴とするシンクロナスＤＲＡＭのアクセ
ス制御方法。 - 【請求項４】 画像メモリとしてシンクロナスＤＲＡＭ
を使用し，シャドウＤＭＡにて画像データの書き込み・
読み出しを行うシンクロナスＤＲＡＭのアクセス制御方
法において，書込みを行う全画像データの最初の画像デ
ータがシンクロナスＤＲＡＭのブロック内の最大アドレ
スに書き込まれるように，インターリーブ・モードで画
像データを書き込み，シーケンシャル・モードでシンク
ロナスＤＲＡＭのブロック内の最大アドレスから画像デ
ータを読み出すことを特徴とするシンクロナスＤＲＡＭ
のアクセス制御方法。 - 【請求項５】 画像メモリとしてシンクロナスＤＲＡＭ
を使用し，ＤＭＡにて画像データの書き込み・読み出し
を行うシンクロナスＤＲＡＭのアクセス制御方法におい
て，書込みを行う全画像データの最後の画像データがシ
ンクロナスＤＲＡＭのブロック内の（２n −１）番目
（ｎは整数）のアドレスに書き込まれるように，シーケ
ンシャル・モードで画像データを書き込み，インターリ
ーブ・モードでシンクロナスＤＲＡＭのブロック内の
（２n −１）番目のアドレスから画像データを読み出す
ことを特徴とするシンクロナスＤＲＡＭのアクセス制御
方法。 - 【請求項６】 画像メモリとしてシンクロナスＤＲＡＭ
を使用し，シャドウＤＭＡにて画像データの書き込み・
読み出しを行うシンクロナスＤＲＡＭのアクセス制御方
法において，書込みを行う全画像データの最後の画像デ
ータがシンクロナスＤＲＡＭのブロック内の（２n −
１）番目（ｎは整数）のアドレスに書き込まれるよう
に，シーケンシャル・モードで画像データを書き込み，
インターリーブ・モードでシンクロナスＤＲＡＭのブロ
ック内の（２n −１）番目のアドレスから画像データを
読み出すことを特徴とするシンクロナスＤＲＡＭのアク
セス制御方法。 - 【請求項７】 画像メモリとしてシンクロナスＤＲＡＭ
を使用し，ＤＭＡにて画像データの書き込み・読み出し
を行うシンクロナスＤＲＡＭのアクセス制御方法におい
て，書込みを行う全画像データの最初の画像データがシ
ンクロナスＤＲＡＭのブロック内の（２n −１）番目
（ｎは整数）のアドレスに書き込まれるように，インタ
ーリーブ・モードで画像データを書き込み，シーケンシ
ャル・モードで最後に書き込んだ画像データのアドレス
から画像データを読み出すことを特徴とするシンクロナ
スＤＲＡＭのアクセス制御方法。 - 【請求項８】 画像メモリとしてシンクロナスＤＲＡＭ
を使用し，シャドウＤＭＡにて画像データの書き込み・
読み出しを行うシンクロナスＤＲＡＭのアクセス制御方
法において，書込みを行う全画像データの最初の画像デ
ータがシンクロナスＤＲＡＭのブロック内の（２n −
１）番目（ｎは整数）のアドレスに書き込まれるよう
に，インターリーブ・モードで画像データを書き込み，
シーケンシャル・モードで最後に書き込んだ画像データ
のアドレスから画像データを読み出すことを特徴とする
シンクロナスＤＲＡＭのアクセス制御方法。 - 【請求項９】 画像メモリとしてシンクロナスＤＲＡＭ
を使用し，ＤＭＡにて画像データの書き込み・読み出し
を行うシンクロナスＤＲＡＭのアクセス制御方法におい
て，シーケンシャル・モードで画像データを書き込み，
画像データを読み出す際に，読み出しのスタートアドレ
スをシンクロナスＤＲＡＭのブロック内の（２n −１）
番目（ｎは整数）のアドレスに切り上げて，インターリ
ーブ・モードで前記（２n −１）番目のアドレスから画
像データを読み出すことを特徴とするシンクロナスＤＲ
ＡＭのアクセス制御方法。 - 【請求項１０】 画像メモリとしてシンクロナスＤＲＡ
Ｍを使用し，シャドウＤＭＡにて画像データの書き込み
・読み出しを行うシンクロナスＤＲＡＭのアクセス制御
方法において，シーケンシャル・モードで画像データを
書き込み，画像データを読み出す際に，読み出しのスタ
ートアドレスをシンクロナスＤＲＡＭのブロック内の
（２n −１）番目（ｎは整数）のアドレスに切り上げ
て，インターリーブ・モードで前記（２n −１）番目の
アドレスから画像データを読み出すことを特徴とするシ
ンクロナスＤＲＡＭのアクセス制御方法。 - 【請求項１１】 画像メモリとしてシンクロナスＤＲＡ
Ｍを使用し，ＤＭＡにて画像データの書き込み・読み出
しを行うシンクロナスＤＲＡＭのアクセス制御方法にお
いて，書込みを行う全画像データの最初の画像データが
シンクロナスＤＲＡＭのブロック内の（２n −１）番目
（ｎは整数）のアドレスに書き込まれるように，インタ
ーリーブ・モードで画像データを書き込み，シーケンシ
ャル・モードでシンクロナスＤＲＡＭのブロック内の先
頭アドレスから画像データを読み出すことを特徴とする
シンクロナスＤＲＡＭのアクセス制御方法。 - 【請求項１２】 画像メモリとしてシンクロナスＤＲＡ
Ｍを使用し，シャドウＤＭＡにて画像データの書き込み
・読み出しを行うシンクロナスＤＲＡＭのアクセス制御
方法において，書込みを行う全画像データの最初の画像
データがシンクロナスＤＲＡＭのブロック内の（２n −
１）番目（ｎは整数）のアドレスに書き込まれるよう
に，インターリーブ・モードで画像データを書き込み，
シーケンシャル・モードでシンクロナスＤＲＡＭのブロ
ック内の先頭アドレスから画像データを読み出すことを
特徴とするシンクロナスＤＲＡＭのアクセス制御方法。 - 【請求項１３】 画像メモリとしてシンクロナスＤＲＡ
Ｍを使用し，画像データの書き込み・読み出しを行うシ
ンクロナスＤＲＡＭのアクセス制御装置において，ＣＰ
Ｕから出力されたアドレスビットの一部あるいは全部を
反転させて，シンクロナスＤＲＡＭをアクセスする反転
アクセス手段を備えたことを特徴とするシンクロナスＤ
ＲＡＭのアクセス制御装置。 - 【請求項１４】 画像メモリとしてシンクロナスＤＲＡ
Ｍを使用し，画像データの書き込み・読み出しを行うシ
ンクロナスＤＲＡＭのアクセス制御装置において，ＣＰ
Ｕから出力されたアドレスビットの一部あるいは全部を
反転させて，シンクロナスＤＲＡＭをアクセスする第１
のアクセス手段と，ＣＰＵから出力されたアドレスビッ
トを反転させないで，シンクロナスＤＲＡＭをアクセス
する第２のアクセス手段とを備えたことを特徴とするシ
ンクロナスＤＲＡＭのアクセス制御装置。 - 【請求項１５】 画像メモリとしてシンクロナスＤＲＡ
Ｍを使用し，画像データの書き込み・読み出しを行うシ
ンクロナスＤＲＡＭのアクセス制御装置において，シン
クロナスＤＲＡＭからプリンタへ画像データを読み出す
際に，ＣＰＵから出力されたアドレスビットの一部ある
いは全部を反転させて，インターリーブ・モードでシン
クロナスＤＲＡＭから画像データを読み出す第１のアク
セス手段と，ＣＰＵから出力されたアドレスビットを反
転させないで，インターリーブ・モードでシンクロナス
ＤＲＡＭから画像データを読み出す第２のアクセス手段
とを備えたことを特徴とするシンクロナスＤＲＡＭのア
クセス制御装置。 - 【請求項１６】 画像メモリとしてシンクロナスＤＲＡ
Ｍを使用し，画像データの書き込み・読み出しを行うシ
ンクロナスＤＲＡＭのアクセス制御装置において，スキ
ャナからシンクロナスＤＲＡＭへ画像データを書き込む
際に，ＣＰＵから出力されたアドレスビットの一部ある
いは全部を反転させて，シンクロナスＤＲＡＭに画像デ
ータを書き込む第１のアクセス手段と，ＣＰＵから出力
されたアドレスビットを反転させないで，シンクロナス
ＤＲＡＭに画像データを書き込む第２のアクセス手段と
を備えたことを特徴とするシンクロナスＤＲＡＭのアク
セス制御装置。 - 【請求項１７】 画像メモリとしてシンクロナスＤＲＡ
Ｍを使用し，画像データの書き込み・読み出しを行うシ
ンクロナスＤＲＡＭのアクセス制御装置において，ＣＰ
Ｕから出力されたアドレスビットの一部あるいは全部を
反転させて，シンクロナスＤＲＡＭをアクセスする第１
のアクセス手段と，ＣＰＵから出力されたアドレスビッ
トを反転させないで，シンクロナスＤＲＡＭをアクセス
する第２のアクセス手段と，アドレスビットの反転対象
領域であるか否かを判定し，前記第１のアクセス手段お
よび第２のアクセス手段の切り換え制御を行う領域判定
・制御手段とを備えたことを特徴とするシンクロナスＤ
ＲＡＭのアクセス制御装置。 - 【請求項１８】 画像メモリとしてシンクロナスＤＲＡ
Ｍを使用し，画像データの書き込み・読み出しを行うシ
ンクロナスＤＲＡＭのアクセス制御装置において，シン
クロナスＤＲＡＭからプリンタへ画像データを読み出す
際に，ＣＰＵから出力されたアドレスビットの一部ある
いは全部を反転させて，インターリーブ・モードでシン
クロナスＤＲＡＭから画像データを読み出す第１のアク
セス手段と，ＣＰＵから出力されたアドレスビットを反
転させないで，インターリーブ・モードでシンクロナス
ＤＲＡＭから画像データを読み出す第２のアクセス手段
と，アドレスビットの反転対象領域であるか否かを判定
し，前記第１のアクセス手段および第２のアクセス手段
の切り換え制御を行う領域判定・制御手段とを備えたこ
とを特徴とするシンクロナスＤＲＡＭのアクセス制御装
置。 - 【請求項１９】 画像メモリとしてシンクロナスＤＲＡ
Ｍを使用し，画像データの書き込み・読み出しを行うシ
ンクロナスＤＲＡＭのアクセス制御装置において，スキ
ャナからシンクロナスＤＲＡＭへ画像データを書き込む
際に，ＣＰＵから出力されたアドレスビットの一部ある
いは全部を反転させて，シンクロナスＤＲＡＭに画像デ
ータを書き込む第１のアクセス手段と，ＣＰＵから出力
されたアドレスビットを反転させないで，シンクロナス
ＤＲＡＭに画像データを書き込む第２のアクセス手段
と，アドレスビットの反転対象領域であるか否かを判定
し，前記第１のアクセス手段および第２のアクセス手段
の切り換え制御を行う領域判定・制御手段とを備えたこ
とを特徴とするシンクロナスＤＲＡＭのアクセス制御装
置。 - 【請求項２０】 前記アドレスビットの一部とは，少な
くともシンクロナスＤＲＡＭのブロックサイズ分以上の
アドレスビットであることを特徴とする請求項１３，１
４，１５，１６，１７，１８または１９記載のシンクロ
ナスＤＲＡＭのアクセス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5273034A JPH07105081A (ja) | 1993-10-05 | 1993-10-05 | シンクロナスｄｒａｍのアクセス制御方法およびその装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5273034A JPH07105081A (ja) | 1993-10-05 | 1993-10-05 | シンクロナスｄｒａｍのアクセス制御方法およびその装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07105081A true JPH07105081A (ja) | 1995-04-21 |
Family
ID=17522251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5273034A Pending JPH07105081A (ja) | 1993-10-05 | 1993-10-05 | シンクロナスｄｒａｍのアクセス制御方法およびその装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105081A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6785833B2 (en) | 1993-10-15 | 2004-08-31 | Renesas Technology Corp. | Data processing system and image processing system |
| JP2008041142A (ja) * | 2006-08-03 | 2008-02-21 | Nikon Corp | メモリアクセス方法 |
| US7340583B2 (en) | 2004-03-09 | 2008-03-04 | Oki Electric Industry Co., Ltd. | Method and apparatus of controlling memory device |
-
1993
- 1993-10-05 JP JP5273034A patent/JPH07105081A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6785833B2 (en) | 1993-10-15 | 2004-08-31 | Renesas Technology Corp. | Data processing system and image processing system |
| US6789210B2 (en) | 1993-10-15 | 2004-09-07 | Renesas Technology Corp. | Data processing system having memory including mode register |
| US7254737B2 (en) | 1993-10-15 | 2007-08-07 | Renesas Technology Corp. | Data processing system and image processing system |
| US7711976B2 (en) | 1993-10-15 | 2010-05-04 | Renesas Technology Corp. | Data processing system and image processing system |
| US8332683B2 (en) | 1993-10-15 | 2012-12-11 | Renesas Electronics Corporation | Data processing system and image processing system |
| US7340583B2 (en) | 2004-03-09 | 2008-03-04 | Oki Electric Industry Co., Ltd. | Method and apparatus of controlling memory device |
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