JPH0722460A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH0722460A
JPH0722460A JP5166600A JP16660093A JPH0722460A JP H0722460 A JPH0722460 A JP H0722460A JP 5166600 A JP5166600 A JP 5166600A JP 16660093 A JP16660093 A JP 16660093A JP H0722460 A JPH0722460 A JP H0722460A
Authority
JP
Japan
Prior art keywords
bonding
bonding pads
bonding pad
semiconductor chip
pads
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5166600A
Other languages
English (en)
Inventor
Hiroki Yunoki
弘樹 柚木
Masami Echigoya
正見 越後谷
Hajime Takasaki
一 高崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Akita Electronics Systems Co Ltd
Original Assignee
Hitachi Ltd
Akita Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Akita Electronics Co Ltd filed Critical Hitachi Ltd
Priority to JP5166600A priority Critical patent/JPH0722460A/ja
Publication of JPH0722460A publication Critical patent/JPH0722460A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0605—Shape
    • H01L2224/06051—Bonding areas having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/06153—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry with a staggered arrangement, e.g. depopulated array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/06154—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry covering only portions of the surface to be connected
    • H01L2224/06155—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49431—Connecting portions the connecting portions being staggered on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【目的】 半導体チップのボンディングパッド形成領域
を減少させる。ボンディングパッド形成領域を増加させ
ずにより多くのボンディングパッドを形成する。ボンデ
ィングパッドからのボンディングを容易に行うことを可
能にする。 【構成】 各ボンディングパッドが、隣接する他の列の
ボンディングパッドと互いに斜めに対面するように配置
する。また、各ボンディングパットの適宜の角部を切除
した、多角形状にボンディングパッドを形成する。 【効果】 ボンディングパッドの間隔が広くなり、か
つ、重ならないので、ボンディングが容易になる。ま
た、角部を切除することにより、ボンディングパッド形
成に要する面積が減少し、外側のボンディングパッドへ
の配線を幅広に形成することができ、ピッチを小さくし
てボンディングパッド形成に要する面積を減少させるこ
とができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に、ピン数の多い半導体装置に適用して有効な技術に関
するものである。
【０００２】
【従来の技術】半導体装置の製造では、先ずウェハプロ
セスにおいて、半導体ウェハの主面上に各素子を形成
し、各素子を配線層によって接続して所定の回路を形成
する。回路形成後に半導体ウェハが個々の半導体チップ
にダイシングされ、各半導体チップは、プリント基板等
に実装する際に接続端子となるリードと半導体チップと
を接続した後に、パッケージに収容されて半導体装置が
できあがる。
【０００３】このリードとの接続のために半導体チップ
の表面にはボンディングパッドが形成されている。ボン
ディングパッドには、ボンディングワイヤ或いはＴＡＢ
テープ等のボンディング部材の一端が接続され、ボンデ
ィング部材の他端がリードの内部端子に接続される。
【０００４】こうしたボンディングパッドは、前記配線
層の最上層に形成される導体層であり、通常は半導体チ
ップの素子・回路形成領域とは別に周辺部に設けたボン
ディングパッド形成領域に形成される。
【０００５】
【発明が解決しようとする課題】近年の半導体装置の高
集積化に伴い、１つの半導体チップに形成されるトラン
ジスタ等の素子の数が増加し、種々の機能を１つの半導
体チップに搭載することが可能となった。このような機
能の増加によって、入出力・電源など外部の回路と接続
される配線数も増加し、また、回路が複雑になるにつれ
て回路試験用に外部と接続する配線も増加している。配
線数の増加に応じて半導体装置の接続端子であるピンの
数も増加し、ピンと接続するために半導体チップに設け
るボンディングパッドの数も同様に増加している。ボン
ディングパッドの増加によって、半導体チップにおける
ボンディングパッド形成領域も拡大し、そのため、半導
体チップ全体のサイズがボンディングパッド形成領域の
面積即ちパッドの数によって大きな影響を受けることと
なっている。
【０００６】微細化技術の進歩によって半導体チップの
素子・回路形成領域を縮小することが可能となっても、
ボンディングパッドのサイズを同様に縮小することはで
きない。このため、ボンディングパッド形成領域のサイ
ズによって制約され、半導体チップ全体のサイズが小さ
くならない、或いは、必要な数のボンディングパッドを
形成することができない等の問題が生じることとなる。
【０００７】また、ボンディングパッドを多数形成する
ためにボンディングパッドを複数の列に形成する場合が
あるが、この際に、内側のボンディングパッドからのボ
ンディングワイヤが外側のボンディングパッドからのボ
ンディングワイヤを跨ぐ形になり、ボンディングワイヤ
が互いに接触して短絡するなどのボンディング不良が生
じやすいという問題もある。
【０００８】本発明の目的は、このような問題を解決
し、半導体チップのボンディングパッド形成領域を減少
させることが可能な技術を提供することにある。
【０００９】また、本発明の他の目的は、半導体チップ
のボンディングパッド形成領域を増加させずにより多く
のボンディングパッドを形成することが可能な技術を提
供することにある。
【００１０】さらに、本発明の他の目的は、半導体チッ
プのボンディングパッドからのボンディングを容易に行
うことが可能となる技術を提供することにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１３】外部接続端子となるリードとの接続のため
に半導体チップの表面に設けるボンディングパッドを複
数列形成し、各ボンディングパッドが、隣接する他の列
を構成する２つのボンディングパッドの中間に位置し、
該２つのボンディングパッドの内一方のボンディングパ
ッドと一辺を対面させ、他方のボンディングパッドと他
辺を対面させて配置する。
【００１４】即ち、各ボンディングパッドが、隣接する
他の列のボンディングパッドと互いに斜めに対面するよ
うに配置されている。
【００１５】また、各ボンディングパットの適宜の角部
を切除した、多角形状にボンディングパッドを形成す
る。
【００１６】
【作用】上述した手段によれば、半導体チップの周縁に
沿った方向のボンディングパッドの間隔が広くなり、か
つ、各ボンディングパッドが重ならないので、内側のボ
ンディングパッドからのボンディングワイヤと外側のボ
ンディングパッドからのボンディングワイヤが重なら
ず、ワイヤボンディングを容易に行うことができる。ま
た、ボンディングパッドの隣接する列と列との間隔が短
縮されるので、ボンディングパッド形成領域が増加する
こともない。
【００１７】角部を切除することにより、ボンディング
パッド形成領域の幅が減少し、ボンディングパッド形成
に要する面積が減少する。
【００１８】角部を切除することにより、内側の列を構
成する各ボンディングパッド間の隙間を広くすることが
できるので外側のボンディングパッドへの配線を、ボン
ディングパッドと同じ層に幅広に形成することができ
る。
【００１９】角部を切除することにより、ボンディング
パッドのピッチを小さくできるので、ボンディングパッ
ド形成領域の幅が減少し、ボンディングパッド形成に要
する面積が減少する。
【００２０】以下、本発明の構成について、実施例とと
もに説明する。
【００２１】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００２２】
【実施例】
（実施例１）図１は、本発明の一実施例である半導体装
置の半導体チップを、パッケージ封止前の状態で示す部
分平面図である。
【００２３】図中、１は半導体チップ、２ａは内側のボ
ンディングパッド、２ｂは外側のボンディングパッド、
３はボンディングワイヤである。
【００２４】半導体チップ１は、半導体基板の素子形成
面に複数の半導体素子（図示せず）を形成し、パターン
形成した配線層（図示せず）によってこれらの半導体素
子を接続し、所定の回路システムを構成している。
【００２５】ボンディングパッド２ａ，２ｂは、半導体
チップ１の周辺部に形成し、その内側に素子・回路形成
領域を形成する。
【００２６】ボンディングパッド２ａ，２ｂは、前記配
線層の最上層に形成される導体層であり、該配線層によ
って前記各素子或いは回路に接続されている。所定の回
路を形成する配線層の形成後に、主面上を絶縁性の材料
による保護膜（パッシベーション）で被覆して半導体装
置の回路及び各素子を気密封止した後に、この保護膜を
開口してボンディングパッド２ａ，２ｂを形成する。
【００２７】半導体チップ１のボンディングパッド２
ａ，２ｂと、リード（図示せず）の内部端子とをボンデ
ィングワイヤ３によって接続し、リードの外部端子が半
導体装置の実装時に他の装置・配線と接続される。
【００２８】各リードは半導体チップ１を固着するタブ
４とタブ吊りリード４ａを介して一体になったリードフ
レーム（図示せず）となっており、ボンディングの終了
後にリードの内部端子及び半導体チップ１をパッケージ
（図示せず）に収容し、各リードとタブ４とを切り離
す。その後、パッケージの表面に所定のマーキングを行
って半導体装置が完成する。
【００２９】本実施例では、半導体チップ１の主面上に
ボンディングパッド２ａ，２ｂを２列に配置する。各ボ
ンディングパッド２ａ，２ｂは、矩形形状をなし、隣接
する他の列を構成する２つのボンディングパッド２ｂ・
２ｂ，２ａ・２ａの中間に位置し、該２つのボンディン
グパッド２ｂ・２ｂ，２ａ・２ａの内一方のボンディン
グパッド２ｂ，２ａと一辺を対面させ、他方のボンディ
ングパッド２ｂ，２ａと他辺を対面させて配置され、同
一の列では、各ボンディングパッド２ａ・２ａ，２ｂ・
２ｂが互いに角部を対面させて隣接している。
【００３０】即ち、各ボンディングパッド２ａ，２ｂ
が、隣接する他の列のボンディングパッド２ｂ・２ｂ，
２ａ・２ａと互いに斜めに対面するように配置されてい
る。
【００３１】半導体チップ１では多層配線を使用し、内
側のボンディングパッド２ａは配線５によって前記各素
子或いは回路に接続されるが、外側の列のボンディング
パッド２ｂはボンディングパッド２ｂの下に設けたスル
ーホール（図示せず）によってボンディングパッド２
ａ，２ｂパッドの形成される層よりも下層の配線層（図
示せず）によって半導体チップ１の各素子・回路と接続
する。
【００３２】なお、本実施例の半導体装置ではパッケー
ジにＱＦＰ（Quad Flat Package）型を採用しており、
図１には半導体チップ１の左下部のみを図示したが、半
導体チップ１の上辺及び右辺にも同様のボンディングパ
ッド２ａ，２ｂを形成してある。
【００３３】本実施例のボンディングパッド２ａ，２ｂ
の配置によれば、半導体チップ１の周縁１ａに沿った方
向のボンディングパッド２ａ・２ａ，２ｂ・２ｂの間隔
が広くなり、かつ、各ボンディングパッド２ａ，２ｂが
重ならないので、内側のボンディングパッド２ａからの
ボンディングワイヤ３と外側のボンディングパッド２ｂ
からのボンディングワイヤ３が重ならず、ワイヤボンデ
ィングを容易に行うことができる。なお、従来の配置と
比較して、同じ列のボンディングパッド２ａ・２ａ，２
ｂ・２ｂの間隔は広くなるが、隣接する列と列との間隔
が短縮されるので、ボンディングパッド２ａ，２ｂ形成
領域が増加することもない。
【００３４】（実施例２）図２は、本発明の他の実施例
である半導体装置の半導体チップを、パッケージ封止前
の状態で示す部分平面図である。なお、図２では半導体
チップの下辺部分のみを示し、ボンディングパッドの配
置を判り易くするために、ボンディングワイヤを省略し
ている。
【００３５】図中、１は半導体チップ、２ｃは内側のボ
ンディングパッド、２ｄは外側のボンディングパッドで
ある。
【００３６】本実施例では、半導体チップ１の主面上に
ボンディングパッド２を２列に配置する。各ボンディン
グパッド２ｃ，２ｄは、隣接する他の列を構成する２つ
のボンディングパッド２ｄ・２ｄ，２ｃ・２ｃの中間に
位置し、該２つのボンディングパッド２ｄ・２ｄ，２ｃ
・２ｃの内一方のボンディングパッド２ｄ，２ｃと一辺
を対面させ、他方のボンディングパッド２ｄ，２ｃと他
辺を対面させて配置され、同一の列では、各ボンディン
グパッド２ｃ・２ｃ，２ｄ・２ｄが角部を互いに対面さ
せて隣接している。
【００３７】即ち、各ボンディングパッド２ｃ，２ｄ
が、隣接する他の列のボンディングパッド２ｄ・２ｄ，
２ｃ・２ｃと互いに斜めに対面するように配置されてい
る。
【００３８】また、本実施例では、素子形成領域に面し
た内側の列を構成する各ボンディングパッド２ｃの形状
を、素子形成領域に面した内側に位置する角部を切除し
た、五角形の平面形状に形成する。また、半導体チップ
１の周辺に面した外側の列を構成する各ボンディングパ
ッド２ｄの形状を、周縁に面した外側に位置する角部を
切除した、五角形の平面形状に形成する。角部の切除
は、該切除によって生じる辺からボンディングパッド２
ｃ，２ｄの中心までの距離が、他の辺からボンディング
パッド２ｃ，２ｄの中心までの距離と同一になるように
行う。
【００３９】本実施例のボンディングパッド２ｃ，２ｄ
の配置によれば、半導体チップ１の周縁１ａに沿った方
向のボンディングパッド２ｃ・２ｃ，２ｄ・２ｄの間隔
が広くなり、かつ、各ボンディングパッド２ｃ，２ｄが
重ならないので、内側のボンディングパッド２ｃからの
ボンディングワイヤ３と外側のボンディングパッド２ｄ
からのボンディングワイヤ３とが重ならず、ワイヤボン
ディングを容易に行うことができる。また、隣接するボ
ンディングパッド２ｃ，２ｄが各々形成する列と列との
間隔が短縮され、両側に突出していた角部を切除するこ
とにより、ボンディングパッド２ｃ，２ｄ形成領域の幅
が減少し、ボンディングパッド２ｃ，２ｄ形成に要する
面積が減少する。
【００４０】（実施例３）図３は、本発明の他の実施例
である半導体装置の半導体チップを、パッケージ封止前
の状態で示す部分平面図である。なお、図３では半導体
チップの下辺部分のみを示し、ボンディングパッドの配
置を判り易くするために、ボンディングワイヤを省略し
ている。
【００４１】図中、１は半導体チップ、２ｅは内側のボ
ンディングパッド、２ｆは外側のボンディングパッドで
ある。
【００４２】本実施例では、半導体チップ１の主面上に
ボンディングパッド２を２列に配置する。各ボンディン
グパッド２ｅ，２ｆは、隣接する他の列を構成する２つ
のボンディングパッド２ｆ・２ｆ，２ｅ・２ｅの中間に
位置し、該２つのボンディングパッド２ｆ・２ｆ，２ｅ
・２ｅの内一方のボンディングパッド２ｆ，２ｅと一辺
を対面させ、他方のボンディングパッド２ｆ，２ｅと他
辺を対面させて配置され、同一の列では、各ボンディン
グパッド２ｅ・２ｅ，２ｆ・２ｆが角部を互いに対面さ
せて隣接している。
【００４３】即ち、各ボンディングパッド２ｅ，２ｆ
が、隣接する他の列のボンディングパッド２ｆ・２ｆ，
２ｅ・２ｅと互いに斜めに対面するように配置されてい
る。
【００４４】また、本実施例では、素子形成領域に面し
た内側の列を構成する各ボンディングパッド２ｅの形状
を、各列を構成するボンディングパッドの隣接する同じ
列の他のボンディングパッドと対面する角部を切除し
た、六角形の平面形状に形成する。この切除によって内
側のボンディングパッド２ｅ・２ｅの間隔を広くするこ
とが可能になる。
【００４５】角部の切除は、該切除によって生じる辺か
らボンディングパッド２ｅの中心までの距離が、他の辺
からボンディングパッド２ｅの中心までの距離と同一に
なるように行う。
【００４６】５ａは、半導体基板の素子形成面に形成さ
れた半導体素子（図示せず）或いは内部の配線層（図示
せず）と外側のボンディングパッド２ｆとを接続する配
線である。
【００４７】本実施例のボンディングパッド２ｅ，２ｆ
の配置によれば、半導体チップ１の周縁１ａに沿った方
向のボンディングパッド２ｅ・２ｅ，２ｆ・２ｆの間隔
が広くなり、かつ、各ボンディングパッド２ｅ，２ｆが
重ならないので、内側のボンディングパッド２ｅからの
ボンディングワイヤ３と外側のボンディングパッド２ｆ
からのボンディングワイヤ３とが重ならず、ワイヤボン
ディングを容易に行うことができる。また、隣接するボ
ンディングパッド２ｅ，２ｆが各々形成する列と列との
間隔が短縮され、ボンディングパッド２ｅ，２ｆ形成領
域が増加することもない。
【００４８】また、内側の列を構成する各ボンディング
パッド２ｅ・２ｅ間の隙間を広くすることができるので
外側のボンディングパッド２ｆ，２ｆへの配線５ａを、
ボンディングパッド２ｅ，２ｆと同じ層に幅広に形成す
ることができる。
【００４９】（実施例４）図４は、本発明の他の実施例
である半導体装置の半導体チップを、パッケージ封止前
の状態で示す部分平面図である。なお、図４では半導体
チップの下辺部分のみを示し、ボンディングパッドの配
置を判り易くするために、ボンディングワイヤを省略し
ている。
【００５０】図中、１は半導体チップ、２ｇは内側のボ
ンディングパッド、２ｈは外側のボンディングパッドで
ある。
【００５１】本実施例では、半導体チップ１の主面上に
ボンディングパッド２ｇ，２ｈを２列に配置する。各ボ
ンディングパッド２ｇ，２ｈは、隣接する他の列を構成
する２つのボンディングパッド２ｈ・２ｈ，２ｇ・２ｇ
の中間に位置し、該２つのボンディングパッド２ｈ・２
ｈ，２ｇ・２ｇの内一方のボンディングパッド２ｈ，２
ｇと一辺を対面させ、他方のボンディングパッド２ｈ，
２ｇと他辺を対面させて配置され、同一の列では、各ボ
ンディングパッド２ｇ・２ｇ，２ｈ・２ｈが角部を互い
に対面させて隣接している。
【００５２】即ち、各ボンディングパッド２ｇ，２ｈ
が、隣接する他の列のボンディングパッド２ｈ・２ｈ，
２ｇ・２ｇと互いに斜めに対面するように配置されてい
る。
【００５３】また、本実施例では、各列を構成するボン
ディングパッド２ｇ，２ｈの隣接する同じ列の他のボン
ディングパッド２ｇ，２ｈと対面する角部を切除した、
六角形の平面形状に形成する。この切除によってボンデ
ィングパッド２ｇ・２ｇ，２ｈ・２ｈの間隔を詰めて、
ボンディングパッド２ｇ，２ｈ間の隙間を変えずにピッ
チを小さくすることが可能になる。
【００５４】角部の切除は、該切除によって生じる辺か
らボンディングパッド２ｇ，２ｈの中心までの距離が、
他の辺からボンディングパッド２ｇ，２ｈの中心までの
距離と同一になるように行う。
【００５５】本実施例のボンディングパッド２ｇ，２ｈ
の配置によれば、隣接するボンディングパッド２ｇ，２
ｈが各々形成する列と列との間隔が短縮され、角部を切
除することにより、ボンディングパッド２ｇ，２ｈの周
縁１ａに沿った方向のピッチを小さくできるので、ボン
ディングパッド２ｇ，２ｈ形成領域の幅が減少し、ボン
ディングパッド２ｇ，２ｈ形成に要する面積が減少す
る。或いは同じ形成領域により多くのボンディングパッ
ド２ｇ，２ｈを配置することができる。
【００５６】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
【００５７】前述の実施例ではボンディングワイヤによ
るボンディングを行った半導体装置について述べたが、
ＴＡＢ（tape automated bonding）テープを用いたボン
ディング或いはワイヤレスボンディング等の他のボンデ
ィング方法を行う場合にも本発明は適用が可能である。
【００５８】また、ボンディングパッドの形状について
も、前述の実施例では特定の角部を必要に応じて切除し
たが、それ以外の角部を切除した形状、例えば予め４つ
の角部をすべて切除した形状のボンディングパッドを、
各実施例に用いても本発明は実施可能である。
【００５９】さらに、前述の実施例ではボンディンパッ
ドは２列に配置されているが、３列或いは４列等、より
多くの列にボンディングパットを配置する場合にも本願
発明は適用が可能である。３列以上の配置を行う場合に
はボンディングワイヤが重なることも考えられるが、こ
の問題はボンディングワイヤに被覆ワイヤを用いること
によって解決することができる。
【００６０】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００６１】（１）本発明によれば、半導体チップのボ
ンディングパッド形成領域を減少することが可能になる
という効果がある。
【００６２】（２）本発明によれば、半導体チップのボ
ンディングパッド形成領域を増加させずにより、より多
くのボンディングパッドを形成することが可能になると
いう効果がある。
【００６３】（３）本発明によれば、内側のボンディン
グパッドからのボンディングワイヤが、外側のボンディ
ングワイヤの間から引出すことができるのでボンディン
グが容易に行い得るという効果がある。
【００６４】（４）本発明によれば、ボンディングパッ
ド間を通る配線パターンの幅を拡大することが可能にな
るという効果がある。
【図面の簡単な説明】
【図１】 本発明の第１の実施例である半導体装置の半
導体チップを、パッケージ封止前の状態で示す部分平面
図、
【図２】 本発明の第２の実施例である半導体装置の半
導体チップを、パッケージ封止前の状態で示す部分平面
図、
【図３】 本発明の第３の実施例である半導体装置の半
導体チップを、パッケージ封止前の状態で示す部分平面
図、
【図４】 本発明の第４の実施例である半導体装置の半
導体チップを、パッケージ封止前の状態で示す部分平面
図である。
【符号の説明】
１…半導体チップ、１ａ…周縁、２ａ，２ｃ，２ｅ，２
ｇ…内側のボンディングパッド、２ｂ，２ｄ，２ｆ，２
ｈ…外側のボンディングパッド、３…ボンディングワイ
ヤ、４…タブ、４ａ…タブ吊りリード、５，５ａ…配
線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高崎 一 秋田県南秋田郡天王町天王字長沼64 アキ タ電子株式会社内

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 外部接続端子となるリードとの接続のた
    めに半導体チップの表面に設けるボンディングパッドを
    複数列形成する半導体装置において、各ボンディングパ
    ッドが、隣接する他の列を構成する２つのボンディング
    パッドの中間に位置し、該２つのボンディングパッドの
    内一方のボンディングパッドと一辺を対面させ、他方の
    ボンディングパッドと他辺を対面させて配置されたこと
    を特徴とする半導体装置。
  2. 【請求項２】 内側の列を構成するボンディングパッド
    の内側に位置する角部、或いは外側の列を構成するボン
    ディングパッドの外側に位置する角部の、少なくとも何
    れか一方の角部を切除したことを特徴とする請求項１に
    記載の半導体装置。
  3. 【請求項３】 各ボンディングパッドを、同一の列を構
    成しかつ隣接する、他のボンディングパッドと対面する
    角部を切除した形状に形成したことを特徴とする請求項
    １又は請求項２に記載の半導体装置。
  4. 【請求項４】 外周に位置するボンディングパッドの列
    を除く各列において、各ボンディングパッドを、同一の
    列を構成しかつ隣接する他のボンディングパッドと対面
    する角部を切除した形状に形成することを特徴とする請
    求項３に記載の半導体装置。
JP5166600A 1993-07-06 1993-07-06 半導体装置 Pending JPH0722460A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP5166600A JPH0722460A (ja) 1993-07-06 1993-07-06 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5166600A JPH0722460A (ja) 1993-07-06 1993-07-06 半導体装置

Publications (1)

Publication Number Publication Date
JPH0722460A true JPH0722460A (ja) 1995-01-24

Family

ID=15834304

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5166600A Pending JPH0722460A (ja) 1993-07-06 1993-07-06 半導体装置

Country Status (1)

Country Link
JP (1) JPH0722460A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7358702B2 (en) 2002-05-15 2008-04-15 Gs Yuasa Corporation Storage battery with auxiliary terminals

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7358702B2 (en) 2002-05-15 2008-04-15 Gs Yuasa Corporation Storage battery with auxiliary terminals

Similar Documents

Publication Publication Date Title
US3959579A (en) Apertured semi-conductor device mounted on a substrate
KR100477020B1 (ko) 멀티 칩 패키지
US20140252613A1 (en) Semiconductor device
JP4799385B2 (ja) 樹脂封止型半導体装置の製造方法およびそのための配線基板
JP2005026680A (ja) 積層型ボールグリッドアレイパッケージ及びその製造方法
US7049687B2 (en) Tape carrier package having stacked semiconductor elements, and short and long leads
KR20020078931A (ko) 반도체패키지용 캐리어프레임 및 이를 이용한반도체패키지와 그 제조 방법
US6677219B2 (en) Method of forming a ball grid array package
US20100140801A1 (en) Device
JP2003168758A (ja) 半導体装置
US20090108471A1 (en) Wiring board of semiconductor device, semiconductor device, electronic apparatus, mother board, method of manufacturing wiring board of semiconductor device, method of manufacturing mother board and method of manufacturing electronic apparatus
US20110074003A1 (en) Foil based semiconductor package
US8508032B2 (en) Chip packaging
JPH0722460A (ja) 半導体装置
KR20050024017A (ko) 에지 본딩용 메탈 패턴이 형성된 반도체 칩을 구비한ｂｇａ 패키지 및 그 제조 방법
JP2007149809A (ja) 半導体装置およびその製造方法
KR100246360B1 (ko) 마이크로 비지에이 패키지
JP2885786B1 (ja) 半導体装置の製法および半導体装置
KR100190928B1 (ko) 스크라이브 라인폭이 감소된 탭(tab)제품의 반도체 칩
JP2760627B2 (ja) 半導体装置
JP3386028B2 (ja) 半導体装置
JP3271500B2 (ja) 半導体装置
JPH09219419A (ja) 半導体装置およびその製造方法
JP2002373909A (ja) 半導体回路装置及びその製造方法
JP4229086B2 (ja) 半導体装置