JPH0722312A - 歪半導体膜の製造方法 - Google Patents
歪半導体膜の製造方法Info
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- JPH0722312A JPH0722312A JP15048793A JP15048793A JPH0722312A JP H0722312 A JPH0722312 A JP H0722312A JP 15048793 A JP15048793 A JP 15048793A JP 15048793 A JP15048793 A JP 15048793A JP H0722312 A JPH0722312 A JP H0722312A
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Abstract
(57)【要約】
【目的】 歪半導体膜を成長する場合に問題となる臨界
膜厚による制約を緩和し、高品質で高信頼性のある歪半
導体膜を提供する。 【構成】 第１の半導体１１から成る基板上に、第１の
半導体とは異なる格子定数を有する第２の半導体２１を
ダブルヘテロ構造における臨界膜厚程度以内で積層し、
引続き第１の半導体１１と格子整合した半導体層あるい
は第２の半導体２１と反対方向の歪を有する第３の半導
体３１を積層する。第２の半導体２１を積層する工程の
成長温度が結晶性を損わない程度の低温成長であるか、
サーファクタントを利用した成長であることにその特徴
がある。 【効果】 成長中の歪半導体層は高品質であり、またそ
の層厚をダブルヘテロ構造における臨界膜厚程度以内に
押えているので素子製造プロセスにおいても安定で信頼
性に優れている。
膜厚による制約を緩和し、高品質で高信頼性のある歪半
導体膜を提供する。 【構成】 第１の半導体１１から成る基板上に、第１の
半導体とは異なる格子定数を有する第２の半導体２１を
ダブルヘテロ構造における臨界膜厚程度以内で積層し、
引続き第１の半導体１１と格子整合した半導体層あるい
は第２の半導体２１と反対方向の歪を有する第３の半導
体３１を積層する。第２の半導体２１を積層する工程の
成長温度が結晶性を損わない程度の低温成長であるか、
サーファクタントを利用した成長であることにその特徴
がある。 【効果】 成長中の歪半導体層は高品質であり、またそ
の層厚をダブルヘテロ構造における臨界膜厚程度以内に
押えているので素子製造プロセスにおいても安定で信頼
性に優れている。
Description
【０００１】
【産業上の利用分野】本発明は、高性能半導体レーザや
高性能電子デバイスに用いられる歪半導体膜の製造方法
に関する。
高性能電子デバイスに用いられる歪半導体膜の製造方法
に関する。
【０００２】
【従来の技術】基板と異なる格子定数を有する半導体層
を基板上に積層させると、半導体層は２軸性応力により
変形し、歪半導体層が形成される。この歪半導体層中で
は、歪の大きさ、層厚に応じて、主に価電子帯のエネル
ギーバンド構造を変化させることが出来るため、この歪
半導体層を例えば半導体レーザの活性層に用いることに
より、低発振閾値化や高速応答化等の高性能化が可能と
なる。しかし、歪半導体層を積層する場合、歪によるエ
ネルギーが膜内に蓄えられ、ある層厚に達すると膜内に
転位が発生したり成長が３次元に島状成長に変化したり
する。この臨界の膜厚は臨界膜厚と呼ばれ、歪半導体を
用いる際の大きな制約条件となる。臨界膜厚は本来、歪
半導体層の歪量や弾性定数で定まる量であるが、低温成
長やＴｅ，Ｓｂ等のサーファクタントを用いた成長を行
うことにより、臨界膜厚以上の歪半導体層が準安定状態
として形成されることが知られている（G.J.Whaley et
al.Appl. Phys. Lett. 57, 144(1990)，N.Gramdjean et
al.Phys. Rev.Lett. 69, 796(1992))。
を基板上に積層させると、半導体層は２軸性応力により
変形し、歪半導体層が形成される。この歪半導体層中で
は、歪の大きさ、層厚に応じて、主に価電子帯のエネル
ギーバンド構造を変化させることが出来るため、この歪
半導体層を例えば半導体レーザの活性層に用いることに
より、低発振閾値化や高速応答化等の高性能化が可能と
なる。しかし、歪半導体層を積層する場合、歪によるエ
ネルギーが膜内に蓄えられ、ある層厚に達すると膜内に
転位が発生したり成長が３次元に島状成長に変化したり
する。この臨界の膜厚は臨界膜厚と呼ばれ、歪半導体を
用いる際の大きな制約条件となる。臨界膜厚は本来、歪
半導体層の歪量や弾性定数で定まる量であるが、低温成
長やＴｅ，Ｓｂ等のサーファクタントを用いた成長を行
うことにより、臨界膜厚以上の歪半導体層が準安定状態
として形成されることが知られている（G.J.Whaley et
al.Appl. Phys. Lett. 57, 144(1990)，N.Gramdjean et
al.Phys. Rev.Lett. 69, 796(1992))。
【０００３】
【発明が解決しようとする課題】上に説明した低温成長
やサーファクタントを用いた歪半導体成長では、ミスフ
ィット転位の少ない平坦なエピタキシャル膜がある程度
の層厚まで積層出来るが、デバイスを作製するアニール
等のプロセスによって、準安定状態にある歪半導体層に
転位や欠陥の導入による歪緩和が生じ、初期に意図した
歪効果が消失する。またデバイス駆動中にも歪緩和が生
じ、特性劣化を生じる。本発明の目的は、エネルギー的
に安定で信頼性の高い歪半導体膜の製造方法を提供する
ことにある。
やサーファクタントを用いた歪半導体成長では、ミスフ
ィット転位の少ない平坦なエピタキシャル膜がある程度
の層厚まで積層出来るが、デバイスを作製するアニール
等のプロセスによって、準安定状態にある歪半導体層に
転位や欠陥の導入による歪緩和が生じ、初期に意図した
歪効果が消失する。またデバイス駆動中にも歪緩和が生
じ、特性劣化を生じる。本発明の目的は、エネルギー的
に安定で信頼性の高い歪半導体膜の製造方法を提供する
ことにある。
【０００４】
【課題を解決するための手段】本発明の歪半導体膜の製
造方法では、第１の半導体からなる基板上に第１の半導
体とは異なる格子定数を有する第２の半導体を結晶性を
損わない程度の低温成長、又はサーファクタントのうち
の一方の結晶成長法を利用した成長を用いてダブルヘテ
ロ構造における臨界膜厚程度以内で積層し、引続き第１
の半導体と格子整合している構造か又は第２の半導体と
反対方向に歪んでいる構造かのうちのいずれか一方の構
造の第３の半導体層を積層することに特徴がある。
造方法では、第１の半導体からなる基板上に第１の半導
体とは異なる格子定数を有する第２の半導体を結晶性を
損わない程度の低温成長、又はサーファクタントのうち
の一方の結晶成長法を利用した成長を用いてダブルヘテ
ロ構造における臨界膜厚程度以内で積層し、引続き第１
の半導体と格子整合している構造か又は第２の半導体と
反対方向に歪んでいる構造かのうちのいずれか一方の構
造の第３の半導体層を積層することに特徴がある。
【０００５】
【作用】本発明の作用を図を用いて説明する。図２は、
歪量ｆと膜厚の関係を示したものである。図２の点線
は、単一ヘテロ構造の臨界膜厚を示した線であり、実線
はダブルヘテロ構造の臨界膜厚を示したものである。歪
量ｆ1 の歪半導体膜を成長すると、この膜は、通常の成
長条件下では、膜厚ｈC1で臨界膜厚に達しミスフィット
転位が膜内に導入され始めるが、低温成長やサーファク
タントを用いることによりｈC1を越えても歪半導体層内
にミスフィット転位が生じさせないで積層することが出
来る。歪半導体層厚をダブルヘテロ構造の臨界膜厚Ｎ2
（これは単一ヘテロ構造の臨界膜厚より大きい）以下に
して、その上に基板と同じ格子定数あるいは、歪半導体
層と反対方向の歪を有する半導体層を引き続き積層する
と、この歪半導体膜はエネルギー的に安定となりプロセ
ス中あるいはデバイス駆動中にミスフィット転位が発生
することが極めて少なくなる。このように本発明では、
高信頼性の歪半導体で同一歪量ではより厚い歪半導体層
を、同一膜厚ではより大きな歪量の歪半導体層の成長が
可能となる。
歪量ｆと膜厚の関係を示したものである。図２の点線
は、単一ヘテロ構造の臨界膜厚を示した線であり、実線
はダブルヘテロ構造の臨界膜厚を示したものである。歪
量ｆ1 の歪半導体膜を成長すると、この膜は、通常の成
長条件下では、膜厚ｈC1で臨界膜厚に達しミスフィット
転位が膜内に導入され始めるが、低温成長やサーファク
タントを用いることによりｈC1を越えても歪半導体層内
にミスフィット転位が生じさせないで積層することが出
来る。歪半導体層厚をダブルヘテロ構造の臨界膜厚Ｎ2
（これは単一ヘテロ構造の臨界膜厚より大きい）以下に
して、その上に基板と同じ格子定数あるいは、歪半導体
層と反対方向の歪を有する半導体層を引き続き積層する
と、この歪半導体膜はエネルギー的に安定となりプロセ
ス中あるいはデバイス駆動中にミスフィット転位が発生
することが極めて少なくなる。このように本発明では、
高信頼性の歪半導体で同一歪量ではより厚い歪半導体層
を、同一膜厚ではより大きな歪量の歪半導体層の成長が
可能となる。
【０００６】
【実施例】以下、図面を用いて本発明の実施例を説明す
る。図１は、本発明により作製される歪半導体膜の断面
図である。第１の半導体１１からなる基板上に、格子定
数の異なる第２の半導体１２を低温成長もしくはサーフ
ァクタントを利用した成長を用いて、ダブルヘテロ構造
の臨界膜厚以内の層厚で積層する。引き続き第１の半導
体１１と同じ格子定数あるいは第２の半導体１２と反対
方向の歪を有する第３の半導体１３を積層する。本発明
の歪半導体膜の製造方法では、歪半導体成長中の転位が
少なくまた最終的な歪半導体層がエネルギー的に安定で
あるので、プロセス中あるいはデバイス駆動中の歪半導
体層の劣化は少ない。また臨界膜厚によるデバイス設計
の制約も大幅に改善されている。
る。図１は、本発明により作製される歪半導体膜の断面
図である。第１の半導体１１からなる基板上に、格子定
数の異なる第２の半導体１２を低温成長もしくはサーフ
ァクタントを利用した成長を用いて、ダブルヘテロ構造
の臨界膜厚以内の層厚で積層する。引き続き第１の半導
体１１と同じ格子定数あるいは第２の半導体１２と反対
方向の歪を有する第３の半導体１３を積層する。本発明
の歪半導体膜の製造方法では、歪半導体成長中の転位が
少なくまた最終的な歪半導体層がエネルギー的に安定で
あるので、プロセス中あるいはデバイス駆動中の歪半導
体層の劣化は少ない。また臨界膜厚によるデバイス設計
の制約も大幅に改善されている。
【０００７】以下に具体的な例を用いて本発明の実施例
を説明する。
を説明する。
【０００８】図３は、歪半導体である第２の半導体層を
低温で成長した場合の工程図である。（１００）面方位
のＧａＡｓ基板３１上に分子線エピタキシャル法を用い
てＧａＡｓ層３２を１０００Å積層する。このときの成
長温度は６００℃であり、成長速度は０．７μｍ／ｈ、
Ａｓ圧は１×１０-6Ｔｏｒｒとした。続いてＩｎ組成
０．３の歪半導体層を成長する際に、成長温度が５５０
℃程度であると単一ヘテロ構造の臨界膜厚は約３０Åで
ある。ここで、成長温度を４６０℃まで下げ、ダブルヘ
テロ構造の臨界膜厚である約６０Åの低温成長ＩｎＧａ
Ａｓ層３３を積層する。この際３０Åを越えてもミスフ
ィット転位や三次元島状成長はＲＨＥＥＤ観察からは観
測されず、平坦性の高いコヒーレントな歪半導体層が形
成されている。引き続き成長温度を６００℃まで上げな
がらＧａＡｓキャップ層３４を１０００Å積層する。表
面には、クロスハッチやスリップライン等のモホロジー
は観測されず、また、フォトルミネスセンススペクトル
からこの低温成長ＩｎＧａＡｓ層３３は完全に歪んだ状
態にあり、またその半値全幅、強度共に良好であり欠陥
の少ない歪半導体層が形成されている。またこの歪半導
体膜を６５０℃１時間Ａｓ雰囲気中でアニールしても、
表面モホロジーは変化せずまたフォトルミネスセンスス
ペクトルもアニール前と変化せずこの歪半導体膜が熱的
に安定であることがわかる。
低温で成長した場合の工程図である。（１００）面方位
のＧａＡｓ基板３１上に分子線エピタキシャル法を用い
てＧａＡｓ層３２を１０００Å積層する。このときの成
長温度は６００℃であり、成長速度は０．７μｍ／ｈ、
Ａｓ圧は１×１０-6Ｔｏｒｒとした。続いてＩｎ組成
０．３の歪半導体層を成長する際に、成長温度が５５０
℃程度であると単一ヘテロ構造の臨界膜厚は約３０Åで
ある。ここで、成長温度を４６０℃まで下げ、ダブルヘ
テロ構造の臨界膜厚である約６０Åの低温成長ＩｎＧａ
Ａｓ層３３を積層する。この際３０Åを越えてもミスフ
ィット転位や三次元島状成長はＲＨＥＥＤ観察からは観
測されず、平坦性の高いコヒーレントな歪半導体層が形
成されている。引き続き成長温度を６００℃まで上げな
がらＧａＡｓキャップ層３４を１０００Å積層する。表
面には、クロスハッチやスリップライン等のモホロジー
は観測されず、また、フォトルミネスセンススペクトル
からこの低温成長ＩｎＧａＡｓ層３３は完全に歪んだ状
態にあり、またその半値全幅、強度共に良好であり欠陥
の少ない歪半導体層が形成されている。またこの歪半導
体膜を６５０℃１時間Ａｓ雰囲気中でアニールしても、
表面モホロジーは変化せずまたフォトルミネスセンスス
ペクトルもアニール前と変化せずこの歪半導体膜が熱的
に安定であることがわかる。
【０００９】図４は歪半導体である第２の半導体層をサ
ーファクタントを利用して成長した場合の工程図であ
る。（１００）面ＧａＡｓ基板４１上に分子線エピタキ
シャル法を用いてＧａＡｓ層４２を１０００Å積層す
る。この時の成長温度は６００℃、成長速度は０．７μ
ｍ／ｈ、Ａｓ圧は１×１０-6Ｔｏｒｒとした。次にＴｅ
原子を一原子層分だけＧａＡｓ層４２上に照射してＴｅ
原子層４３を形成する。成長温度を５５０℃と少し下げ
た後、Ｉｎ組成０．３のＩｎＧａＡｓ層４４を６０Å積
層する。この場合でも６０ÅのＩｎＧａＡｓ層４４成長
後もＲＨＥＥＤはストリークであり転位や三次元島状化
することなしに平坦性の高い歪半導体層が得られる。引
き続き成長温度５００℃で、Ｉｎ組成０．４、ＩｎＧａ
Ｐ層４５を３００Å積層する。このＩｎＧａＰ層４５は
ＧａＡｓよりも小さな格子定数を有し、ＩｎＧａＡｓ層
４４とは反対方向の歪を有する。このようにして作製さ
れた歪半導体膜も前記実施例同様良好な表面モホロジ
ー、フォトルミネスセンススペクトルを有し、また熱的
安定性にも優れている。
ーファクタントを利用して成長した場合の工程図であ
る。（１００）面ＧａＡｓ基板４１上に分子線エピタキ
シャル法を用いてＧａＡｓ層４２を１０００Å積層す
る。この時の成長温度は６００℃、成長速度は０．７μ
ｍ／ｈ、Ａｓ圧は１×１０-6Ｔｏｒｒとした。次にＴｅ
原子を一原子層分だけＧａＡｓ層４２上に照射してＴｅ
原子層４３を形成する。成長温度を５５０℃と少し下げ
た後、Ｉｎ組成０．３のＩｎＧａＡｓ層４４を６０Å積
層する。この場合でも６０ÅのＩｎＧａＡｓ層４４成長
後もＲＨＥＥＤはストリークであり転位や三次元島状化
することなしに平坦性の高い歪半導体層が得られる。引
き続き成長温度５００℃で、Ｉｎ組成０．４、ＩｎＧａ
Ｐ層４５を３００Å積層する。このＩｎＧａＰ層４５は
ＧａＡｓよりも小さな格子定数を有し、ＩｎＧａＡｓ層
４４とは反対方向の歪を有する。このようにして作製さ
れた歪半導体膜も前記実施例同様良好な表面モホロジ
ー、フォトルミネスセンススペクトルを有し、また熱的
安定性にも優れている。
【００１０】以上の実施例では、ＩｎＧａＡｓ／ＧａＡ
ｓ系を例にとって説明したが、これがＩｎＧａＡｓＰ／
ＩｎＰ系であっても、ＩｎＧａＰ／ＧａＡｓ，ＳｉＧｅ
／Ｓｉ系であっても構わない。また用いるサーファクタ
ントもＳｂ，Ａｓ，Ｓｎであってもよい。
ｓ系を例にとって説明したが、これがＩｎＧａＡｓＰ／
ＩｎＰ系であっても、ＩｎＧａＰ／ＧａＡｓ，ＳｉＧｅ
／Ｓｉ系であっても構わない。また用いるサーファクタ
ントもＳｂ，Ａｓ，Ｓｎであってもよい。
【００１１】本実施例では歪半導体層としてＩｎＧａＡ
ｓよりなる単一の層を用いて説明したが、本発明では、
この歪半導体層が複数の層から構成されていても同様の
効果が有る。この場合には、歪半導体層の格子定数とし
てはそれを構成する複数の層の層厚を加味した平均格子
定数に基づく歪量を用いればよい。
ｓよりなる単一の層を用いて説明したが、本発明では、
この歪半導体層が複数の層から構成されていても同様の
効果が有る。この場合には、歪半導体層の格子定数とし
てはそれを構成する複数の層の層厚を加味した平均格子
定数に基づく歪量を用いればよい。
【００１２】
【発明の効果】本発明を用いると、歪半導体膜を利用す
る際の成長上の制約条件である臨界膜厚を大幅に緩和し
かつ高品質性、高信頼性を有する歪半導体膜を形成する
ことが可能であり、これを用いた歪半導体量子井戸レー
ザやヘテロバイポーラトランジスタ等の高性能化が可能
となる。
る際の成長上の制約条件である臨界膜厚を大幅に緩和し
かつ高品質性、高信頼性を有する歪半導体膜を形成する
ことが可能であり、これを用いた歪半導体量子井戸レー
ザやヘテロバイポーラトランジスタ等の高性能化が可能
となる。
【図１】本発明の一実施例による歪半導体膜の断面図。
【図２】本発明の作用を説明するための説明図。
【図３】第２の半導体層を低温で成長する本発明の第１
の実施例の工程図。
の実施例の工程図。
【図４】第２の半導体層をサーファクタントを利用して
成長する本発明の第２の実施例の工程図。
成長する本発明の第２の実施例の工程図。
１１ 第１の半導体 １２ 第２の半導体 １３ 第３の半導体 ３１ ＧａＡｓ基板 ３２ ＧａＡｓ基板 ３３ 低温成長ＩｎＧａＡｓ層 ３４ ＧａＡｓキャップ層 ４１ ＧａＡｓ基板 ４２ ＧａＡｓ層 ４３ Ｔｅ原子層 ４４ ＩｎＧａＡｓ層 ４５ ＩｎＧａＰ層
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年９月２１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73
Claims (1)
- 【請求項１】 第１の半導体からなる基板上に、第１の
半導体とは異なる格子定数を有する第２の半導体を結晶
性を損わない程度の低温成長又はサーファクタントを利
用した成長のうちの一方の結晶成長法を用いて、ダブル
ヘテロ構造における臨界膜厚程度以内で積層し、引続き
第１の半導体と格子整合している構造か又は第２の半導
体と反対方向に歪んでいる構造かのうちのいずれか一方
の構造の第３の半導体層を積層することを特徴とする歪
半導体膜の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15048793A JPH0722312A (ja) | 1993-06-22 | 1993-06-22 | 歪半導体膜の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15048793A JPH0722312A (ja) | 1993-06-22 | 1993-06-22 | 歪半導体膜の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0722312A true JPH0722312A (ja) | 1995-01-24 |
Family
ID=15497952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15048793A Pending JPH0722312A (ja) | 1993-06-22 | 1993-06-22 | 歪半導体膜の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722312A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002305354A (ja) * | 2001-04-05 | 2002-10-18 | Furukawa Electric Co Ltd:The | 面発光型半導体レーザ素子 |
| JP2003051644A (ja) * | 2001-08-02 | 2003-02-21 | Furukawa Electric Co Ltd:The | 半導体装置、半導体受光装置、半導体発光装置、半導体レーザ装置および面発光型半導体レーザ装置 |
| JP2007329191A (ja) * | 2006-06-06 | 2007-12-20 | Sumitomo Electric Ind Ltd | 半導体レーザを作製する方法 |
| US7698096B2 (en) | 2008-01-21 | 2010-04-13 | Nintendo Co., Ltd. | Information processing apparatus, storage medium, and methodology for calculating an output value based on a tilt angle of an input device |
| JP2011054787A (ja) * | 2009-09-02 | 2011-03-17 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置、半導体装置の製造方法 |
| US9700806B2 (en) | 2005-08-22 | 2017-07-11 | Nintendo Co., Ltd. | Game operating device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0393221A (ja) * | 1989-09-05 | 1991-04-18 | Fujitsu Ltd | 半導体基板 |
-
1993
- 1993-06-22 JP JP15048793A patent/JPH0722312A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0393221A (ja) * | 1989-09-05 | 1991-04-18 | Fujitsu Ltd | 半導体基板 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990406 |