JPH07221014A - 複合型半導体装置 - Google Patents
複合型半導体装置Info
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- JPH07221014A JPH07221014A JP795594A JP795594A JPH07221014A JP H07221014 A JPH07221014 A JP H07221014A JP 795594 A JP795594 A JP 795594A JP 795594 A JP795594 A JP 795594A JP H07221014 A JPH07221014 A JP H07221014A
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Abstract
(57)【要約】
【目的】 静電誘導サイリスタと電界効果トランジスタ
を一体に組み込むことにより、構成が簡単にして高性能
な複合型半導体装置を得る。 【構成】 アノード層１１，ベース層１２，カソード層
１３およびゲート層１４からなる半導体素子に半導体層
１６と半導体層１７，絶縁膜２１および電極２２を設け
て同一半導体基板内に静電誘導サイリスタ部１０と電界
効果トランジスタ部２０を集積する。
を一体に組み込むことにより、構成が簡単にして高性能
な複合型半導体装置を得る。 【構成】 アノード層１１，ベース層１２，カソード層
１３およびゲート層１４からなる半導体素子に半導体層
１６と半導体層１７，絶縁膜２１および電極２２を設け
て同一半導体基板内に静電誘導サイリスタ部１０と電界
効果トランジスタ部２０を集積する。
Description
【０００１】
【産業上の利用分野】本発明は複合型半導体装置に係
り、特にガスコード接続した電界効果トランジスタと静
電誘導サイリスタを一体化構成とした複合型半導体装置
に関する。
り、特にガスコード接続した電界効果トランジスタと静
電誘導サイリスタを一体化構成とした複合型半導体装置
に関する。
【０００２】
【従来の技術】静電誘導サイリスタ（以下ＳＩサイリス
タと称する）は高耐圧大電流でかつ高周波動作のできる
唯一の自己消弧型素子であるが、オン，オフ制御させる
ための制御回路が複雑になる欠点がある。特に、ターン
オフ時にはゲート回路に短時間ではあるが主電流の１／
３〜１／５の比較的大きいパルス電流を流す必要があ
り、これが大電流ＳＩサイリスタの制御回路を複雑、大
形化している。これらの欠点を改良するものとして図４
に示すものが実用化されている。
タと称する）は高耐圧大電流でかつ高周波動作のできる
唯一の自己消弧型素子であるが、オン，オフ制御させる
ための制御回路が複雑になる欠点がある。特に、ターン
オフ時にはゲート回路に短時間ではあるが主電流の１／
３〜１／５の比較的大きいパルス電流を流す必要があ
り、これが大電流ＳＩサイリスタの制御回路を複雑、大
形化している。これらの欠点を改良するものとして図４
に示すものが実用化されている。
【０００３】すなわち、図４に示すように、ＳＩサイリ
スタ１０のカソードＫに電界効果トランジスタ（ＭＯＳ
ＦＥＴ）２０のドレインＤを接続し、ＳＩサイリスタ１
０のゲートＧ1とＭＯＳＦＥＴ２０のソースＳ間にはＭ
ＯＳＦＥＴ２０と逆方向になるようにツェナーダイオー
ド３０を接続する。ＡはＳＩサイリスタ１０のアノー
ド、Ｇ2はＭＯＳＦＥＴ２０のゲートである。図４にお
いて、１１は高不純物濃度のＰ型半導体層（Ｐ+）から
なる第１のエミッタ層であってＳＩサイリスタ１０のア
ノード層を構成し、１２はＮ型半導体層（Ｎ）からなる
第１のベース層、１３は第１のベース層１２の表面部に
形成された高不純物濃度のＮ型半導体層（Ｎ+）からな
る第２のエミッタ層であって、ＳＩサイリスタ１０のカ
ソード層を形成する。１４は第１のベース層１２の表面
部に、第２のエミッタ層１３とは離間して形成され高不
純物濃度のＰ型半導体層（Ｐ+）からなる第２のベース
層でゲート層を構成する。また、図４において、１５Ａ
はアノード層１１の表面に設けられた金属層でアノード
電極Ａを構成し、１５Ｋはカソード層１３の表面に設け
られた金属層でカソード電極Ｋを構成し、１５Ｇはゲー
ト層１４の表面に設けられた金属層でゲート電極Ｇ1を
構成する。また、Ｐ+ＮＰ+はトランジスタを形成し、Ｎ
Ｐ+Ｎ+は静電誘導トランジスタを形成する。
スタ１０のカソードＫに電界効果トランジスタ（ＭＯＳ
ＦＥＴ）２０のドレインＤを接続し、ＳＩサイリスタ１
０のゲートＧ1とＭＯＳＦＥＴ２０のソースＳ間にはＭ
ＯＳＦＥＴ２０と逆方向になるようにツェナーダイオー
ド３０を接続する。ＡはＳＩサイリスタ１０のアノー
ド、Ｇ2はＭＯＳＦＥＴ２０のゲートである。図４にお
いて、１１は高不純物濃度のＰ型半導体層（Ｐ+）から
なる第１のエミッタ層であってＳＩサイリスタ１０のア
ノード層を構成し、１２はＮ型半導体層（Ｎ）からなる
第１のベース層、１３は第１のベース層１２の表面部に
形成された高不純物濃度のＮ型半導体層（Ｎ+）からな
る第２のエミッタ層であって、ＳＩサイリスタ１０のカ
ソード層を形成する。１４は第１のベース層１２の表面
部に、第２のエミッタ層１３とは離間して形成され高不
純物濃度のＰ型半導体層（Ｐ+）からなる第２のベース
層でゲート層を構成する。また、図４において、１５Ａ
はアノード層１１の表面に設けられた金属層でアノード
電極Ａを構成し、１５Ｋはカソード層１３の表面に設け
られた金属層でカソード電極Ｋを構成し、１５Ｇはゲー
ト層１４の表面に設けられた金属層でゲート電極Ｇ1を
構成する。また、Ｐ+ＮＰ+はトランジスタを形成し、Ｎ
Ｐ+Ｎ+は静電誘導トランジスタを形成する。
【０００４】
【発明が解決しようとする課題】図４に示す複合型半導
体装置において、アノード電極Ａとカソード電極Ｋ間に
Ａ側を正とした電圧が印加された状態でＭＯＳＦＥＴ２
０のゲートＧ2を逆バイアス（オフバイアス）し、ＭＯ
ＳＦ２０をオフさせておくと、ＳＩサイリスタ１０のＮ
ベース１２→ゲートＰ+層１４→ツェナーダイオード３
０を通してＳＩサイリスタ１０に電圧が印加され、ＮＰ
+接合周辺に空間電流荷層が形成される。これにより、
殆どの電圧はＳＩサイリスタ１０で阻止する。ＭＯＳＦ
ＥＴ２０に印加される電圧は、ＳＩサイリスタ１０の電
圧阻止利得で決まるものであり、ＡＫ間電圧が１２００
Ｖ、阻止利得が１２０のＳＩサイリスタではＭＯＳＦＥ
Ｔに印加される電圧は１０Ｖとなる。すなわち、ＳＩサ
イリスタ１０の阻止利得を大きくする事によって、ＭＯ
ＳＦＥＴ２０の耐圧を低く抑える事が、この回路構成で
は重要である。
体装置において、アノード電極Ａとカソード電極Ｋ間に
Ａ側を正とした電圧が印加された状態でＭＯＳＦＥＴ２
０のゲートＧ2を逆バイアス（オフバイアス）し、ＭＯ
ＳＦ２０をオフさせておくと、ＳＩサイリスタ１０のＮ
ベース１２→ゲートＰ+層１４→ツェナーダイオード３
０を通してＳＩサイリスタ１０に電圧が印加され、ＮＰ
+接合周辺に空間電流荷層が形成される。これにより、
殆どの電圧はＳＩサイリスタ１０で阻止する。ＭＯＳＦ
ＥＴ２０に印加される電圧は、ＳＩサイリスタ１０の電
圧阻止利得で決まるものであり、ＡＫ間電圧が１２００
Ｖ、阻止利得が１２０のＳＩサイリスタではＭＯＳＦＥ
Ｔに印加される電圧は１０Ｖとなる。すなわち、ＳＩサ
イリスタ１０の阻止利得を大きくする事によって、ＭＯ
ＳＦＥＴ２０の耐圧を低く抑える事が、この回路構成で
は重要である。
【０００５】次に、阻止状態からオン状態に移行させる
には、ＭＯＳＦＥＴ２０のゲート信号をオン信号として
ＭＯＳＦＥＴ２０を導通させると、ＭＯＳＦＥＴ２０→
ツェナーダイオード３０→ゲートＰ+層１４→Ｎ層１２
→カソード層Ｎ+１３のルートでＰ+Ｎ接合に充電されて
いた電荷が放電され、ＳＩサイリスタ１０のターンオン
動作を加速させる。更に、ターンオン後の導通状態にお
いてＭＯＳＦＥＴ２０の端子間に発生する電圧がＮＰ+
接合を逆バイアスしないように、ツェナーダイオード３
０を接続することによってＭＯＳＦＥＴ２０の電圧利得
を補償している。従って、ツェナーダイオードのツェナ
ー電圧は１Ｖ程度あればよいことが分かる。
には、ＭＯＳＦＥＴ２０のゲート信号をオン信号として
ＭＯＳＦＥＴ２０を導通させると、ＭＯＳＦＥＴ２０→
ツェナーダイオード３０→ゲートＰ+層１４→Ｎ層１２
→カソード層Ｎ+１３のルートでＰ+Ｎ接合に充電されて
いた電荷が放電され、ＳＩサイリスタ１０のターンオン
動作を加速させる。更に、ターンオン後の導通状態にお
いてＭＯＳＦＥＴ２０の端子間に発生する電圧がＮＰ+
接合を逆バイアスしないように、ツェナーダイオード３
０を接続することによってＭＯＳＦＥＴ２０の電圧利得
を補償している。従って、ツェナーダイオードのツェナ
ー電圧は１Ｖ程度あればよいことが分かる。
【０００６】図４の構成で外部回路的にはＭＯＳＦＥＴ
２０を電圧制御することによってＳＩサイリスタ１０を
オン，オフ動作させる事ができることとなり、ＳＩサイ
リスタの応用が一段と容易になったが、ＳＩサイリスタ
とＭＯＳＦＥＴ及びツェナーダイオードが個別部品であ
るため、構成が複雑となり、かつ信頼性にも問題があっ
た。
２０を電圧制御することによってＳＩサイリスタ１０を
オン，オフ動作させる事ができることとなり、ＳＩサイ
リスタの応用が一段と容易になったが、ＳＩサイリスタ
とＭＯＳＦＥＴ及びツェナーダイオードが個別部品であ
るため、構成が複雑となり、かつ信頼性にも問題があっ
た。
【０００７】本発明は上述の問題点に鑑みてなされたも
ので、その目的は静電誘導サイリスタと電界効果トラン
ジスタを一体に組み込むことにより、構成が簡単にして
高性能な複合型半導体装置を提供することである。
ので、その目的は静電誘導サイリスタと電界効果トラン
ジスタを一体に組み込むことにより、構成が簡単にして
高性能な複合型半導体装置を提供することである。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の複合型半導体装置は、所定極性の第１の半
導体層の一方の面に該第１の半導体層とは異極性の第２
の半導体層を形成してアノード層となし、前記第１の半
導体層の他方の面に該第１の半導体層とは異極性の第３
の半導体層を設けてゲート層となし、この第３の半導体
層とは離間して前記第１の半導体層の表面部に該第１の
半導体層とは異極性の第４の半導体層を所定間隔を置い
て複数個設け、これらの第４の半導体層の表面部に該第
４の半導体層とは異極性の第５の半導体層をそれぞれ設
けてカソード層となすとともに、前記各第４の半導体層
および第１の半導体層をまたがって第４の半導体とは異
極性の第６半導体層を前記第５の半導体層とは所定間隔
を置いて設け、該第６の半導体層と第４の半導体層およ
び第５の半導体層の各表面部をまたがって絶縁膜を設け
て構成したことを特徴とする。
に、本発明の複合型半導体装置は、所定極性の第１の半
導体層の一方の面に該第１の半導体層とは異極性の第２
の半導体層を形成してアノード層となし、前記第１の半
導体層の他方の面に該第１の半導体層とは異極性の第３
の半導体層を設けてゲート層となし、この第３の半導体
層とは離間して前記第１の半導体層の表面部に該第１の
半導体層とは異極性の第４の半導体層を所定間隔を置い
て複数個設け、これらの第４の半導体層の表面部に該第
４の半導体層とは異極性の第５の半導体層をそれぞれ設
けてカソード層となすとともに、前記各第４の半導体層
および第１の半導体層をまたがって第４の半導体とは異
極性の第６半導体層を前記第５の半導体層とは所定間隔
を置いて設け、該第６の半導体層と第４の半導体層およ
び第５の半導体層の各表面部をまたがって絶縁膜を設け
て構成したことを特徴とする。
【０００９】
【作用】ゲート電極端子Ｇとカソード電極端子Ｋ間にゲ
ート電極端子Ｇ側を負とする制御電源（図示せず）から
のバイアスを印加した状態で、アノード電極端子Ａとカ
ソード電極端子間に、主電流を、Ａ側を正とする電源を
接続するとｄ部で構成されるＭＯＳＦＥＴはオフ状態に
あり、静電誘導部口（チャンネル部）には絶縁層が形成
され、続いてＮＰ+接合が全域に渡って逆バイアスの阻
止状態になって、ＡＫ間は阻止状態、即ちオフ状態を維
持する。
ート電極端子Ｇ側を負とする制御電源（図示せず）から
のバイアスを印加した状態で、アノード電極端子Ａとカ
ソード電極端子間に、主電流を、Ａ側を正とする電源を
接続するとｄ部で構成されるＭＯＳＦＥＴはオフ状態に
あり、静電誘導部口（チャンネル部）には絶縁層が形成
され、続いてＮＰ+接合が全域に渡って逆バイアスの阻
止状態になって、ＡＫ間は阻止状態、即ちオフ状態を維
持する。
【００１０】次に、ゲート電極端子Ｇに正電圧を印加す
るとｄ部は反転してＭＯＳＦＥＴ部はターンオンし、ツ
ェナーダイオード３０→Ｐ+層１４→Ｎ層１２→Ｎ+層２
３→ＭＯＳＦＥＴ部２０（ｄ）→Ｎ+層１３→ツェナー
ダイオード３０のループでＮＰ+接合の充電電流が放電
され、これが静電誘導部口のターンオンを加速させ、Ａ
Ｋ間はオン状態に移行する。ターンオン後、負荷電流は
Ａ→Ｐ+→Ｎ→Ｄ部→Ｎ+２３→ＭＯＳＦＥＴ２０（ｄ）
→Ｎ+１３→Ｋを通して流れ続ける。
るとｄ部は反転してＭＯＳＦＥＴ部はターンオンし、ツ
ェナーダイオード３０→Ｐ+層１４→Ｎ層１２→Ｎ+層２
３→ＭＯＳＦＥＴ部２０（ｄ）→Ｎ+層１３→ツェナー
ダイオード３０のループでＮＰ+接合の充電電流が放電
され、これが静電誘導部口のターンオンを加速させ、Ａ
Ｋ間はオン状態に移行する。ターンオン後、負荷電流は
Ａ→Ｐ+→Ｎ→Ｄ部→Ｎ+２３→ＭＯＳＦＥＴ２０（ｄ）
→Ｎ+１３→Ｋを通して流れ続ける。
【００１１】次に、ターンオンさせるためにＭＯＳＦＥ
Ｔ部ｄをオフ（Ｇを負にバイアス）すると、今迄流れて
いた電流はＰ+１１→Ｎ１２→Ｐ+１６→Ｎ+１３を流れ
る通路とＰ+１１→Ｎ１２→Ｐ+１４→ツェナーダイオー
ド３０→Ｋを流れる通路を通って流れ、ＮＰ+接合は阻
止状態に移行する。
Ｔ部ｄをオフ（Ｇを負にバイアス）すると、今迄流れて
いた電流はＰ+１１→Ｎ１２→Ｐ+１６→Ｎ+１３を流れ
る通路とＰ+１１→Ｎ１２→Ｐ+１４→ツェナーダイオー
ド３０→Ｋを流れる通路を通って流れ、ＮＰ+接合は阻
止状態に移行する。
【００１２】
【実施例】以下に本発明の実施例を図１〜図３を参照し
ながら説明する。
ながら説明する。
【００１３】図１は本発明の実施例による複合型半導体
装置を示し、図４のものと同一又は相当部分には同一符
号が付されている。
装置を示し、図４のものと同一又は相当部分には同一符
号が付されている。
【００１４】図１に示すようにＮ型シリコン基板（第１
のベース層）１２の一方の側にＰ+アノード層１１を全
面に形成するのは従来法と同じであるが、反対側表面に
所定拡散深さのＰ+層１６を所定間隔（チャンネル幅）
Ｄをおいて形成し、更にチャンネル部を介して両側Ｐ+
層１６にまたがってＮ+層１７を所定深さ拡散する。ま
た、このときＮ+層１７のチャンネル部とは反対側に所
定間隔ｄを設けてＮ+層１３を形成する。さらに、Ｐ+層
１６のチャンネルとは反対側位置に、Ｐ+層１６よりも
拡散深さの浅いＰ+層１４を形成する。次に、Ｎ+層１３
と１７の表面およびこれらのＮ+層１３と１７に挟まれ
たＰ+層１６の表面に酸化膜２１を所定厚さに形成し、
この酸化膜２１の表面部に集電極２２を設けてこの部分
にＮ+Ｐ+Ｎ+型電界効果トランジスタ２０を構成する。
また、Ｐ+層１４の表面部にはカソード電極１５Ｋを設
ける。アノードＰ+層１１の表面にはアノード電極１５
Ａが接着され、かつ互いに分離したゲート電極１５Ｇと
図示しない別の手段で相互に接続され外部ゲー電極Ｇと
し、またカソード電極１５Ｋも互いに接続して外部電極
Ｋに接続する。更に別のＰ+層１４の表面には、ゲート
電極１５Ｇを通してゼナーダイオード３０を接続し、そ
の一端は外部電極Ｋ（又はゲート電極１５Ｋ）に接続す
る。
のベース層）１２の一方の側にＰ+アノード層１１を全
面に形成するのは従来法と同じであるが、反対側表面に
所定拡散深さのＰ+層１６を所定間隔（チャンネル幅）
Ｄをおいて形成し、更にチャンネル部を介して両側Ｐ+
層１６にまたがってＮ+層１７を所定深さ拡散する。ま
た、このときＮ+層１７のチャンネル部とは反対側に所
定間隔ｄを設けてＮ+層１３を形成する。さらに、Ｐ+層
１６のチャンネルとは反対側位置に、Ｐ+層１６よりも
拡散深さの浅いＰ+層１４を形成する。次に、Ｎ+層１３
と１７の表面およびこれらのＮ+層１３と１７に挟まれ
たＰ+層１６の表面に酸化膜２１を所定厚さに形成し、
この酸化膜２１の表面部に集電極２２を設けてこの部分
にＮ+Ｐ+Ｎ+型電界効果トランジスタ２０を構成する。
また、Ｐ+層１４の表面部にはカソード電極１５Ｋを設
ける。アノードＰ+層１１の表面にはアノード電極１５
Ａが接着され、かつ互いに分離したゲート電極１５Ｇと
図示しない別の手段で相互に接続され外部ゲー電極Ｇと
し、またカソード電極１５Ｋも互いに接続して外部電極
Ｋに接続する。更に別のＰ+層１４の表面には、ゲート
電極１５Ｇを通してゼナーダイオード３０を接続し、そ
の一端は外部電極Ｋ（又はゲート電極１５Ｋ）に接続す
る。
【００１５】図１の複合型半導体装置において、ゲート
電極端子Ｇとカソード電極端子Ｋ間にゲート電極端子Ｇ
側を負とする制御電源（図示せず）からのバイアスを印
加した状態で、アノード電極端子Ａをカソード電極端子
間に、主電流を、Ａ側を正とする電源を接続すると、ｄ
部で構成されるＭＯＳＦＥＴはオフ状態にあり、静電誘
導部口（チャンネル部）には絶縁層が形成され、続いて
ＮＰ+接合が全域に渡って逆バイアスの阻止状態になっ
て、ＡＫ間は阻止状態、即ちオフ状態を維持する。
電極端子Ｇとカソード電極端子Ｋ間にゲート電極端子Ｇ
側を負とする制御電源（図示せず）からのバイアスを印
加した状態で、アノード電極端子Ａをカソード電極端子
間に、主電流を、Ａ側を正とする電源を接続すると、ｄ
部で構成されるＭＯＳＦＥＴはオフ状態にあり、静電誘
導部口（チャンネル部）には絶縁層が形成され、続いて
ＮＰ+接合が全域に渡って逆バイアスの阻止状態になっ
て、ＡＫ間は阻止状態、即ちオフ状態を維持する。
【００１６】次に、ゲート電極端子Ｇに正電圧を印加す
るとｄ部は反転してＭＯＳＦＥＴ部はターンオンし、ツ
ェナーダイオード３０→Ｐ+層１４→Ｎ層１２→Ｎ+層２
３→ＭＯＳＦＥＴ部２０（ｄ）→Ｎ+層１３→ツェナー
ダイオード３０のループでＮＰ+接合の充電電流が放電
され、これが静電誘導部口のターンオンを加速させ、Ａ
Ｋ間はオン状態に移行する。ターンオン後、負荷電流は
Ａ→Ｐ+→Ｎ→Ｄ部→Ｎ+２３→ＭＯＳＦＥＴ２０（ｄ）
→Ｎ+１３→Ｋを通して流れ続ける。
るとｄ部は反転してＭＯＳＦＥＴ部はターンオンし、ツ
ェナーダイオード３０→Ｐ+層１４→Ｎ層１２→Ｎ+層２
３→ＭＯＳＦＥＴ部２０（ｄ）→Ｎ+層１３→ツェナー
ダイオード３０のループでＮＰ+接合の充電電流が放電
され、これが静電誘導部口のターンオンを加速させ、Ａ
Ｋ間はオン状態に移行する。ターンオン後、負荷電流は
Ａ→Ｐ+→Ｎ→Ｄ部→Ｎ+２３→ＭＯＳＦＥＴ２０（ｄ）
→Ｎ+１３→Ｋを通して流れ続ける。
【００１７】次に、ターンオフさせるためにＭＯＳＦＥ
Ｔ部ｄをオフ（Ｇを負にバイアス）すると、今迄流れて
いた電流はＰ+１１→Ｎ１２→Ｐ+１６→Ｎ+１３を流れ
る通路とＰ+１１→Ｎ１２→Ｐ+１４→ツェナーダイオー
ド３０→Ｋを流れる通路を通って流れ、ＮＰ+接合は阻
止状態に移行する。この時、Ｐ+ＮＰ+Ｎ+（上記初のル
ート）がサイリスタ動作を起こさないようにＰ+層１６
の厚さを大きくしておく事が重要である。
Ｔ部ｄをオフ（Ｇを負にバイアス）すると、今迄流れて
いた電流はＰ+１１→Ｎ１２→Ｐ+１６→Ｎ+１３を流れ
る通路とＰ+１１→Ｎ１２→Ｐ+１４→ツェナーダイオー
ド３０→Ｋを流れる通路を通って流れ、ＮＰ+接合は阻
止状態に移行する。この時、Ｐ+ＮＰ+Ｎ+（上記初のル
ート）がサイリスタ動作を起こさないようにＰ+層１６
の厚さを大きくしておく事が重要である。
【００１８】好ましくは、図３に示すように、Ｐ+層１
６の形成にあたって、高濃度Ｐ++層１６ａを制定のパタ
ーンで拡散した後、Ｎ層１２も含むその表面全体にＮ型
エピタホシャル層を結晶成長させ、この表面からＰ++層
１６ａと同一パターンで１０17〜１０18程度の表面濃度
でＰ+層１３ａをＰ++層１６ａに達するまで拡散し、同
時にＰ+ゲート層１４ａも形成すれば、ＰＮＰＮのサイ
リスタ動作による誤動作は防止できる。
６の形成にあたって、高濃度Ｐ++層１６ａを制定のパタ
ーンで拡散した後、Ｎ層１２も含むその表面全体にＮ型
エピタホシャル層を結晶成長させ、この表面からＰ++層
１６ａと同一パターンで１０17〜１０18程度の表面濃度
でＰ+層１３ａをＰ++層１６ａに達するまで拡散し、同
時にＰ+ゲート層１４ａも形成すれば、ＰＮＰＮのサイ
リスタ動作による誤動作は防止できる。
【００１９】上記実施例の複合型半導体装置によれば、
従来別々の部品を配置していたもののうち、少なくとも
主回路部を一体化構成できるので、複雑な配線が不要と
なり、従って配線の漂遊イングクタンス等で発生する過
電圧やノイズの発生が少なく、信頼性の高い半導体装置
を実現できる。
従来別々の部品を配置していたもののうち、少なくとも
主回路部を一体化構成できるので、複雑な配線が不要と
なり、従って配線の漂遊イングクタンス等で発生する過
電圧やノイズの発生が少なく、信頼性の高い半導体装置
を実現できる。
【００２０】図２は本発明他の実施例による複合型半導
体装置を示すもので、図１のものとの相異点はＰ+層１
６とＮ+層１３の表面にまたがってカソード電極１５Ｋ
を設けたことである。
体装置を示すもので、図１のものとの相異点はＰ+層１
６とＮ+層１３の表面にまたがってカソード電極１５Ｋ
を設けたことである。
【００２１】図２に示す構成とすることにより、ターン
オフ過程の電流は電極１５Ｋの短絡部を通って流すこと
ができるのでツェナーダイオード３０を通して積極的に
ターンオフ電流を流さなくてもよい事がわかる。この事
はツェナーダイオード３０のツェナー電圧を図１のもの
に比較して高くでき、従ってツェナーダイオード３０の
電流容量を大幅に小さくできる。また、図１と図２の説
明ではＰ+層１４の配置はＦＥＴ部（ｄ）を含む夫々の
ＳＩサイリスタ部（Ｄ）に対応して、その周辺に夫々配
置した構成となっているが、図２の短絡構造とする事で
Ｐ+層１４及びツェナーダイオード３０で構成される点
弧用回路は、例えばウエハ全体の中央部に１ケ所設ける
ことによって、ターンオンを加速させる事ができる。従
って、図２の複合型半導体装置によれば、ターンオン加
速用のツェナーダイオード３０の容量が小形のもので済
み、場合によっては、ツェナーダイオード３０は１ケ所
のみでよくなる。
オフ過程の電流は電極１５Ｋの短絡部を通って流すこと
ができるのでツェナーダイオード３０を通して積極的に
ターンオフ電流を流さなくてもよい事がわかる。この事
はツェナーダイオード３０のツェナー電圧を図１のもの
に比較して高くでき、従ってツェナーダイオード３０の
電流容量を大幅に小さくできる。また、図１と図２の説
明ではＰ+層１４の配置はＦＥＴ部（ｄ）を含む夫々の
ＳＩサイリスタ部（Ｄ）に対応して、その周辺に夫々配
置した構成となっているが、図２の短絡構造とする事で
Ｐ+層１４及びツェナーダイオード３０で構成される点
弧用回路は、例えばウエハ全体の中央部に１ケ所設ける
ことによって、ターンオンを加速させる事ができる。従
って、図２の複合型半導体装置によれば、ターンオン加
速用のツェナーダイオード３０の容量が小形のもので済
み、場合によっては、ツェナーダイオード３０は１ケ所
のみでよくなる。
【００２２】
【発明の効果】本発明は上述の如くであって、ＳＩサイ
リスタの素子構造の中にＦＥＴを一体に集積して外部接
続端子を少なくし、配線数が少なくして漂遊インピーダ
ンスの影響を少なくしたものであり、回路構成が簡単に
して高性能な複合型半導体装置が得られる。
リスタの素子構造の中にＦＥＴを一体に集積して外部接
続端子を少なくし、配線数が少なくして漂遊インピーダ
ンスの影響を少なくしたものであり、回路構成が簡単に
して高性能な複合型半導体装置が得られる。
【図１】本発明の実施例による複合型半導体装置の要部
断面図。
断面図。
【図２】本発明の実施例による複合型半導体装置の要部
断面図。
断面図。
【図３】本発明の実施例による複合型半導体装置の製作
例を示す断面図。
例を示す断面図。
【図４】従来の複合型半導体装置の回路図。
１０…静電誘導サイリスタ部 １１…アノード層 １２…ベース層 １３…カソード層 １４…ゲート層 １５Ａ，１５Ｋ，１５Ｇ，１８…金属層 １６…Ｐ型半導体層 １７…Ｎ型半導体層 ２０…電界効果トランジスタ部 ２１…酸化膜 ２２…金属層 ３０…ツェナーダイオード
Claims (6)
- 【請求項１】 所定極性の第１の半導体層１２の一方の
面に該第１の半導体層とは異極性の第２の半導体層１１
を形成してアノード層となし、前記第１の半導体層の他
方の面に該第１の半導体層とは異極性の第３の半導体層
１４を設けてゲート層となし、この第３の半導体層とは
離間して前記第１の半導体層の表面部に該第１の半導体
層とは異極性の第４の半導体層１６を所定間隔を置いて
複数個設け、これらの第４の半導体層の表面部に該第４
の半導体層とは異極性の第５の半導体層１３をそれぞれ
設けてカソード層となすとともに、前記各第４の半導体
層および第１の半導体層をまたがって第４の半導体とは
異極性の第６半導体層１７を前記第５の半導体層１３と
は所定間隔を置いて設け、該第６の半導体層と第４の半
導体層および第５の半導体層の各表面部をまたがって絶
縁膜を設けて構成したことを特徴とする複合型半導体装
置。 - 【請求項２】 請求項１の複合型半導体装置において、
前記第４の半導体層１６と第５の半導体層１３にまたが
って電極を設けたことを特徴とする複合型半導体装置。 - 【請求項３】 請求項１又は２の複合型半導体装置にお
いて、前記第４の半導体層を高濃度層と低濃度層によっ
て構成したことを特徴とする複合型半導体装置。 - 【請求項４】 Ｎ型半導体基板の一方の表面にＰ+層を
形成してアノード層とし、他方の表面にＰ+層を必要チ
ャンネル幅（Ｄ）を介して形成して静電誘導サイリスタ
部を構成し、隣合う２つの層にまたがってＮ+層を形成
し、さらに別のＮ+層を必要チャンネル幅（ｄ）を置い
て同一Ｐ+層内に形成して電界効果トランジスタ部を構
成し、この電界効果トランジスタ部と前記静電誘導サイ
リスタ部を接続する電極を設けるとともに、静電誘導サ
イリスタ部を形成するＰ+層とは別の点弧用Ｐ+層を 立
して設け、前記電界効果トランジスタの出力電極と点弧
用Ｐ+層との間にツェナーダイオードを接続して構成し
たことを特徴とする複合型半導体装置。 - 【請求項５】 請求項４の複合型半導体装置において、
前記電界効果トランジスタ部の出力電極がベースＰ+層
と短絡されていることを特徴とする複合型半導体装置。 - 【請求項６】 請求項５の複合型半導体装置において、
Ｐ+層１４とツェナーダイオード３０からなる少なくと
も１個の点弧用回路部が静電誘導サイリスタ部で取り囲
まれていることを特徴とする複合型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP795594A JPH07221014A (ja) | 1994-01-28 | 1994-01-28 | 複合型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP795594A JPH07221014A (ja) | 1994-01-28 | 1994-01-28 | 複合型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07221014A true JPH07221014A (ja) | 1995-08-18 |
Family
ID=11679922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP795594A Pending JPH07221014A (ja) | 1994-01-28 | 1994-01-28 | 複合型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07221014A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011029386A (ja) * | 2009-07-24 | 2011-02-10 | Sharp Corp | 半導体装置および電子機器 |
-
1994
- 1994-01-28 JP JP795594A patent/JPH07221014A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011029386A (ja) * | 2009-07-24 | 2011-02-10 | Sharp Corp | 半導体装置および電子機器 |
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