JPH07218601A - High rate pattern address generating circuit - Google Patents

Abstract

PURPOSE:To attain a continuous pattern address by providing a plurality of sets of pattern address generating circuit and buffer circuit and generating a pattern address at low rate from individual circuit while at the same time reading out each buffer at high rate. CONSTITUTION:Pattern address generating circuits (PAG) 10a-10d have control memories-of identical content and connected with a CPU 18 through a bus 21. Buffer circuits (BUF) 11a-11d receive outputs from the PAGs 10a-10d and deliver the outputs to a selector 15. A clock 17 is obtained from a system clock 16 through a frequency divider 14. The PAGs 10a-10d deliver pattern addresses to the BUFa 11a-11d at the timing of the clock 17. The BUFa 11a-11d read out the data at the timing of system clock 16 and deliver the data to the selector 15. A selection signal for the selector 15 is produced from the clock 16 through a frequency divider 19. The selector 15 outputs a high rate pattern address 20.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】この発明は、ＩＣテスタのパター
ンアドレスを高速に発生する回路についてのものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit for generating a pattern address of an IC tester at high speed.

【０００２】[0002]

【従来の技術】はじめに、図３に従来ＩＣテスタで使わ
れているパターンアドレス発生回路を示す。１はコント
ロールメモリ、２はデコーダ、３はポインタ、４はクロ
ック、５はパターンアドレスであり外部に出力されると
ともに、コントロールメモリ１のアドレス入力に加わ
る。コントロールメモリ１には、パターンアドレスの発
生順序を決定するための情報であるパターンオブジェク
トが書き込まれる。コントロールメモリ１、デコーダ
２、ポインタ３はフィードバック系を構成する。出力さ
れたパターンアドレス５の利用については、特開平１ー
１２５０１３号公報の図１の１１にも例示されている。2. Description of the Related Art First, FIG. 3 shows a pattern address generating circuit used in a conventional IC tester. Reference numeral 1 is a control memory, 2 is a decoder, 3 is a pointer, 4 is a clock, and 5 is a pattern address, which is output to the outside and added to the address input of the control memory 1. A pattern object, which is information for determining the generation order of pattern addresses, is written in the control memory 1. The control memory 1, the decoder 2 and the pointer 3 constitute a feedback system. Utilization of the output pattern address 5 is also illustrated in FIG. 1 of Japanese Patent Laid-Open No. 1-125013.

【０００３】まず、初期値としてポインタ３にパターン
アドレス発生される先頭アドレスが設定されると、その
アドレスによりコントロールメモリ１がアクセスされ
る。コントロールメモリ１の出力はデコーダ２に入力さ
れ、デコーダ２によりその内容が解読され、次のパター
ンアドレス５を用意し、クロック４のタイミングでポイ
ンタ３に対して用意された値を入力し保持する。このよ
うに、クロック４が入力されるたびにコントロールメモ
リ1の内容をデコードしたアドレス情報がポインタ３に
現われる。First, when a leading address for generating a pattern address is set in the pointer 3 as an initial value, the control memory 1 is accessed by the address. The output of the control memory 1 is input to the decoder 2, the content of which is decoded by the decoder 2, the next pattern address 5 is prepared, and the prepared value is input and held for the pointer 3 at the timing of the clock 4. Thus, every time the clock 4 is input, the address information obtained by decoding the contents of the control memory 1 appears in the pointer 3.

【０００４】次に、図２、図３を参照して種々のアドレ
スが決定される様子を説明する。図３のコントロールメ
モリ１は、アドレスが決定される情報が記憶されている
インストラクション部１ａとデータ部１ｂから構成され
る。また、デコーダ２は、インストラクションデコーダ
２ａ、インデックスレジスタ２ｂ、ループアドレススタ
ック２ｃ、（＋１）加算器２ｄ、サブルーチンスタック
２ｅ、セレクタ２ｆから構成される。Next, how various addresses are determined will be described with reference to FIGS. The control memory 1 of FIG. 3 is composed of an instruction section 1a in which information for determining an address is stored and a data section 1b. The decoder 2 is composed of an instruction decoder 2a, an index register 2b, a loop address stack 2c, a (+1) adder 2d, a subroutine stack 2e and a selector 2f.

【０００５】インストラクション１ａの出力はインスト
ラクションデコーダ２ａに入力され、データ１ｂの出力
はインデックスレジスタ２ｂに入力されるとともにセレ
クタ２ｆの入力となる。そのほか、セレクタ２ｆには、
インデックスレジスタ２ｂの出力、ループアドレススタ
ック２ｃ、（＋１）加算器２ｄ、サブルーチンスタック
２ｅ出力および、ポインタ３の出力であるパターンアド
レス５が接続される。インストラクションデコーダ２ａ
の出力はセレクタ２ｆの選択端子と接続され、セレクタ
２ｆの入力信号はインストラクションデコーダ２ａの出
力によって決定される。また、パターンアドレス５はル
ープアドレススタック２ｃ、（＋１）加算器２ｄにも入
力される。（＋１）加算器２ｄの出力はサブルーチンス
タック２ｅにも入力される。インデックスレジスタ２
ｂ、ループアドレススタック２ｃ、サブルーチンスタッ
ク２ｅ、ポインタ３は情報を保持できるレジスタであ
る。The output of the instruction 1a is input to the instruction decoder 2a, and the output of the data 1b is input to the index register 2b and the input of the selector 2f. In addition, the selector 2f has
The output of the index register 2b, the loop address stack 2c, the (+1) adder 2d, the output of the subroutine stack 2e, and the pattern address 5, which is the output of the pointer 3, are connected. Instruction decoder 2a
Is connected to the selection terminal of the selector 2f, and the input signal of the selector 2f is determined by the output of the instruction decoder 2a. The pattern address 5 is also input to the loop address stack 2c and the (+1) adder 2d. The output of the (+1) adder 2d is also input to the subroutine stack 2e. Index register 2
b, the loop address stack 2c, the subroutine stack 2e, and the pointer 3 are registers that can hold information.

【０００６】図２のイはポインタ３の出力であり、アの
クロック４のタイミングでデータが切り替わるところを
示す。ウはポインタ３によりアクセスされるコントロー
ルメモリ１のインストラクション部１ａの出力である。
エはポインタ３によりアクセスされるコントロールメモ
リ１のデータ部１ｂの出力である。オはセレクタ２ｆの
出力であり、インストラクション部１ａの出力ウをイン
ストラクションデコーダ２ａで解読した結果により、セ
レクタ２ｆが信号を選択するところを示す。FIG. 2A shows the output of the pointer 3, and shows the data switching at the timing of the clock 4 of FIG. C is an output of the instruction section 1a of the control memory 1 accessed by the pointer 3.
D is the output of the data section 1b of the control memory 1 accessed by the pointer 3. (E) is the output of the selector 2f, and shows that the selector 2f selects a signal according to the result of decoding the output c of the instruction section 1a by the instruction decoder 2a.

【０００７】たとえば、コントロールメモリ１のＸアド
レスに「ＧＯＴＯ Ｙ」というインストラクションが記
述されているとき（ＧＯＴＯはインストラクション部１
ａに記述されていてアドレス制御情報として使われ、Ｙ
はデータ部１ｂに記述されていてアドレス飛び先情報と
して使われる。）、ｍ番目のクロック４でポインタ３か
らＸアドレスが出力されると、インストラクション１ａ
の「ＧＯＴＯ」がインストラクションデコーダ２ａによ
り同じアドレスのデータ部１ｂの値を次のアドレスとす
るように解読され、そのインストラクションデコーダ２
ａの出力により、セレクタ２ｆはデータ部１ｂの出力
「Ｙ」を入力とする信号を選択する。そのためにＸアド
レスの次のｍ＋１番目のクロック４でオのセレクタ２ｆ
の出力「Ｙ」をポインタ３に入力し保持する。For example, when the instruction "GOTO Y" is written in the X address of the control memory 1 (GOTO is the instruction unit 1
Described in a and used as address control information, Y
Is described in the data section 1b and is used as address jump destination information. ), When the X address is output from the pointer 3 at the m-th clock 4, the instruction 1a
"GOTO" is decoded by the instruction decoder 2a so that the value of the data portion 1b at the same address becomes the next address, and the instruction decoder 2
By the output of a, the selector 2f selects a signal to which the output "Y" of the data section 1b is input. Therefore, the selector 2f is turned off at the (m + 1) th clock 4 next to the X address.
The output “Y” of is input to the pointer 3 and held.

【０００８】また、図３に示すパターンアドレス発生回
路の例では、インストラクション部１ａの内容によりイ
ンデックスレジスタ２ｂ、特定アドレス間を指定回繰り
返すループ動作をするときのループの先頭アドレスを記
憶するループアドレススタック２ｃ、サブルーチンの戻
りアドレスを記憶するサブルーチンスタック２ｅ、現在
のポインタ３が示すアドレス５、および（＋１）加算器
２ｄの出力が示す現在のアドレス＋１番地をセレクタ２
ｆにより選択することができる。このようにコントロー
ルメモリ１の内容によりパターンアドレス発生回路内の
各種アドレス情報を保持するレジスタが選択され、クロ
ック４が入力されるたびに様々なパターンアドレスを発
生することができる。Further, in the example of the pattern address generating circuit shown in FIG. 3, the loop address stack for storing the top address of the loop when the loop operation is repeated for a specified number of times between the index register 2b and the specific address according to the contents of the instruction section 1a. 2c, the subroutine stack 2e for storing the return address of the subroutine, the address 5 indicated by the current pointer 3, and the current address +1 indicated by the output of the (+1) adder 2d are selected by the selector 2
It can be selected by f. In this way, a register holding various address information in the pattern address generation circuit is selected according to the contents of the control memory 1, and various pattern addresses can be generated every time the clock 4 is input.

【０００９】[0009]

【発明が解決しようとする課題】近年の半導体の微細加
工技術の進歩にともないＬＳＩの動作周波数は飛躍的に
高速化している。このように高速化したＬＳＩの機能を
測定するＩＣテスタも高速に動作する必要がある。図３
に示した従来の技術による構成では、図２に示す様にポ
インタ３の値がクロック４によって保持されてからコン
トロールメモリ１のアクセスタイム後にセレクタ２ｆの
入力が決定される。そのために、パターンアドレス発生
回路の動作周波数、すなわちクロック４の周期はコント
ロールメモリ１のアクセス時間とデコーダ２およびポイ
ンタ３からなるフィードバック系の合計遅延時間より短
くすることはできない。With the recent advances in semiconductor microfabrication technology, the operating frequency of LSIs has dramatically increased. The IC tester for measuring the function of the LSI thus accelerated needs to operate at high speed. Figure 3
In the conventional configuration shown in FIG. 2, the input of the selector 2f is determined after the access time of the control memory 1 after the value of the pointer 3 is held by the clock 4 as shown in FIG. Therefore, the operating frequency of the pattern address generating circuit, that is, the cycle of the clock 4 cannot be shorter than the access time of the control memory 1 and the total delay time of the feedback system including the decoder 2 and the pointer 3.

【００１０】このため、たとえば新規開発された高速デ
バイスを測定するとき、より高速に動作することが可能
なデバイスを用いなければＩＣテスタを製作出来ないと
いう矛盾が生じる。この発明は従来のコントロールメモ
リの内容と互換性を持ち、高速に動作する部分に、速度
を制限するフィードバック系を持たないで高速にパター
ンアドレスを出力する、パターンアドレス発生回路の提
供を目的とする。Therefore, when measuring, for example, a newly developed high speed device, there is a contradiction that an IC tester cannot be manufactured unless a device capable of operating at a higher speed is used. An object of the present invention is to provide a pattern address generation circuit which is compatible with the contents of a conventional control memory and outputs a pattern address at a high speed without a feedback system for limiting the speed in a portion which operates at a high speed. .

【００１１】[0011]

【課題を解決するための手段】この目的を達成するため
に、この発明では、従来のパターンアドレス発生回路
と、そのパターンアドレス出力を入力とするバッファ回
路を一組とし、かつその組み合わせを複数個持つ。個々
のパターンアドレス発生回路では同時に低速パターンア
ドレスを発生し、そのデータを一対一にバッファに書き
込む。このとき同時に、各々のバッファを高速に読みだ
すことにより、従来と互換性のあるランダムパターンア
ドレスを発生する。In order to achieve this object, according to the present invention, a conventional pattern address generating circuit and a buffer circuit which receives the pattern address output as one set are provided, and a plurality of combinations are provided. To have. The individual pattern address generation circuits simultaneously generate low speed pattern addresses and write the data to the buffer one-to-one. At this time, at the same time, each buffer is read at high speed to generate a random pattern address compatible with the conventional one.

【００１２】[0012]

【実施例】次に、図１を参照してこの発明による高速パ
ターンアドレス発生回路を説明する。１０ａ〜１０ｄ
は、それぞれ図３で表したパターンアドレス発生回路
（以下、ＰＡＧという。）である。パターンアドレス発
生回路１０ａ〜１０ｄは、おのおの同一内容のコントロ
ールメモリを持ち、バス２１を介してＣＰＵ１８と接続
される。DESCRIPTION OF THE PREFERRED EMBODIMENTS A high speed pattern address generating circuit according to the present invention will be described with reference to FIG. 10a-10d
Are the pattern address generation circuits (hereinafter referred to as PAGs) shown in FIG. Each of the pattern address generation circuits 10a to 10d has a control memory having the same content, and is connected to the CPU 18 via the bus 21.

【００１３】１１ａ〜１１ｄはバッファ回路（以下、Ｂ
ＵＦという。）であり、ＰＡＧ１０ａ〜１０ｄの出力を
それぞれ入力し、各出力をセレクタ１５に入力する。ま
たＢＵＦ１１ａ〜１１ｄの読みだしクロック端子５１に
はシステムクロック１６が入力される。１４は分周器で
あり、システムクロック１６を入力し、その分周比によ
り、クロック１７を得る。クロック１７はＰＡＧ１０ａ
〜１０ｄに入力されるとともにＢＵＦ１１ａ〜１１ｄの
書き込みクロック端子５０に入力される。Reference numerals 11a to 11d denote buffer circuits (hereinafter, referred to as B
It is called UF. ), The outputs of the PAGs 10a to 10d are input, and the outputs are input to the selector 15. The system clock 16 is input to the read clock terminal 51 of each of the BUFs 11a to 11d. Reference numeral 14 is a frequency divider, which inputs a system clock 16 and obtains a clock 17 by the frequency division ratio. Clock 17 is PAG10a
10d to 10d and the write clock terminals 50 of the BUFs 11a to 11d.

【００１４】ＰＡＧ１０ａ〜１０ｄのそれぞれは、クロ
ック１７のタイミングでパターンアドレスを出力し、そ
のＰＡＧ出力をＢＵＦへ書き込む。ＢＵＦはシステムク
ロック１６のタイミングでデータを読みだしセレクタ１
５に入力する。１９は分周器であり、システムクロック
１６からセレクタ１５の選択信号を作る。セレクタ１５
の出力２０からは高速パターンアドレスが出力される。Each of the PAGs 10a to 10d outputs the pattern address at the timing of the clock 17 and writes the PAG output to the BUF. The BUF reads out the data at the timing of the system clock 16 and the selector 1
Enter in 5. Reference numeral 19 denotes a frequency divider, which produces a selection signal for the selector 15 from the system clock 16. Selector 15
The high-speed pattern address is output from the output 20.

【００１５】すなわち、ＰＡＧ１０ａ〜１０ｄの各ＰＡ
Ｇはシステムクロック１６よりも低速なクロック１７で
パターンアドレスを発生し、ＢＵＦ１１ａ〜１１ｄにそ
のパターンアドレスを書き込み、ＢＵＦ１１ａ〜１１ｄ
をシステムクロック１６で読み出すことにより、低速で
発生したパターンアドレスを高速に取り出すことができ
る。That is, each PA of the PAGs 10a to 10d
The G generates a pattern address with the clock 17 which is slower than the system clock 16, writes the pattern address in the BUFs 11a to 11d, and outputs the BUFs 11a to 11d.
The pattern address generated at a low speed can be taken out at a high speed by reading out with the system clock 16.

【００１６】以下に、個々のＰＡＧで発生したパターン
アドレスを高速パターンアドレスとしてセレクタ１５か
ら取りだす様子を図１を参照して説明する。ここでは例
として、ＰＡＧ、ＢＵＦはそれぞれ４回路、ＢＵＦの深
さは１ＫＷとし、ＰＡＧ１０ａは１〜１０００パターン
アドレス（１０００パターンアドレスとは各ＰＡＧで１
０００番目のクロックで発生するパターンアドレスを意
味する。）、ＰＡＧ１０ｂは１００１〜２０００パター
ンアドレス、ＰＡＧ１０ｃは２００１〜３０００、ＰＡ
Ｇ１０ｄは３００１〜４０００パターンアドレスを発生
すると同時に、それぞれ対応するＢＵＦ１１ａ〜１１ｄ
にそのデータを書き込むものとする。The manner in which the pattern address generated in each PAG is taken out from the selector 15 as a high speed pattern address will be described below with reference to FIG. Here, as an example, PAG and BUF each have four circuits, the depth of BUF is 1 kW, and PAG 10a has 1 to 1000 pattern addresses (1000 pattern addresses means 1 for each PAG).
It means a pattern address generated at the 000th clock. ), PAG10b has 1001-2000 pattern addresses, PAG10c has 2001-3000, PA
The G10d generates 3001-4000 pattern addresses, and at the same time, the corresponding BUF11a-11d.
The data shall be written to.

【００１７】次に、図１の動作を図４を参照して説明す
る。図４のアは、図１のＢＵＦ１１ａがシステムクロッ
ク１６によりＡでは１〜１０００パターンアドレス読み
だされるところを示す。図４のイは、図１のＰＡＧ１０
ａの出力をＢＵＦ１１ａに書き込むところを示す。以下
同じ様に図４のウ・オ・キはそれぞれＢＵＦ１１ｂ，Ｂ
ＵＦ１１ｃ，ＢＵＦ１１ｄが読みだされるところを示
し、エ・カ・クはＢＵＦ１１ｂ，ＢＵＦ１１ｃ，ＢＵＦ
１１ｄにそれぞれ対応するＰＡＧの出力を書き込むとこ
ろを示す。ケは、セレクタ１５の入力を切り換えてＡ・
Ｂ・Ｃ・Ｄを順番にセレクタ１５の出力２０として得る
ところを表す。Next, the operation of FIG. 1 will be described with reference to FIG. 4A shows that the BUF 11a shown in FIG. 1 is read by the system clock 16 in the A range of 1 to 1000 pattern addresses. 4A is the PAG10 of FIG.
The output of a is written to the BUF 11a. In the same manner, wookis in FIG. 4 are BUF11b and B, respectively.
It shows that UF11c and BUF11d are read out, and E-ka-ku shows BUF11b, BUF11c, and BUF.
11d shows that the output of the PAG corresponding to 11d is written. K switches the input of selector 15 to A
B, C, and D are obtained in order as the output 20 of the selector 15.

【００１８】また、連続した長大パターンアドレス（本
例では４０００パターンアドレス以上）を発生するため
には、図１のＰＡＧ１０ａが１〜１０００パターンアド
レスの次に４００１〜５０００パターンアドレスを発生
するように、それぞれのＰＡＧは４０００パターンアド
レス毎に連続する１０００パターンアドレスを発生す
る。In order to generate continuous long and large pattern addresses (4000 pattern addresses or more in this example), the PAG 10a of FIG. 1 generates 4001 to 5000 pattern addresses after 1 to 1000 pattern addresses. Each PAG generates 1000 consecutive pattern addresses for every 4000 pattern addresses.

【００１９】次に、図４の１００で示す部分のＢＵＦと
ＰＡＧの詳細な関係を図５を参照して説明する。図５の
エはＢＵＦ１１ａに書き込まれるＰＡＧ１０ａの出力で
あり、図５のウはＢＵＦ１１ａの出力であり、アのシス
テムクロック１６で一番目のパターンアドレスが読みだ
されるところを示す。ＰＡＧ１０ａは図５のイのクロッ
ク１７により４００１パターンアドレスを発生し、その
アドレスデータがＢＵＦ１１ａに書き込まれる様子を表
す。Next, the detailed relationship between BUF and PAG in the portion indicated by 100 in FIG. 4 will be described with reference to FIG. 5E shows the output of the PAG 10a written in the BUF 11a, and FIG. 5C shows the output of the BUF 11a, showing that the first pattern address is read by the system clock 16 of FIG. The PAG 10a shows a state in which a 4001 pattern address is generated by the clock 17 in FIG. 5B and the address data is written in the BUF 11a.

【００２０】このバッファ回路の様に読みだし書き込み
が非同期に実行できるメモリとして、ＶＲＡＭ（ビデオ
ラム）、ＦＩＦＯ（ファーストイン・ファーストアウト
・メモリ）が知られている。VRAM (video RAM) and FIFO (first-in first-out memory) are known as memories such as the buffer circuit which can perform reading and writing asynchronously.

【００２１】次に、この発明を実施するときの各々のＰ
ＡＧ内のレジスタ情報について説明する。従来の技術に
よるＰＡＧは内部レジスタ類をリセットしてコントロー
ルメモリのポインタをプリセットし単にコントロールメ
モリの内容をつぎつぎにデコードすることにより、連続
して長大パターンアドレスを発生していた。ここで、リ
セットとはレジスタの内容を初期状態に戻すこと、また
プリセットとは特定な数値設定をする事を意味する。Next, each P when implementing the present invention
The register information in the AG will be described. In the PAG according to the conventional technique, a large pattern address is continuously generated by resetting the internal registers, presetting the pointer of the control memory and simply decoding the contents of the control memory one after another. Here, the reset means to return the contents of the register to the initial state, and the preset means to set a specific numerical value.

【００２２】すなわち、従来の技術によるパターンアド
レス発生では、パターンのスタート点ではＰＡＧ内部の
レジスタ類は初期状態でなければならない。しかし、こ
の発明によるパターンアドレス発生回路では、個々のＰ
ＡＧは、ＰＡＧ１０ａが１〜１０００パターンアドレス
の次に４００１〜５０００、８００１〜９０００パター
ンアドレスと間欠的に連続アドレスを発生する必要があ
り、おのおののパターンスタート点でのＰＡＧ内部レジ
スタは初期状態にあるとは限らない。That is, in the conventional pattern address generation, the registers inside the PAG must be in the initial state at the start point of the pattern. However, in the pattern address generation circuit according to the present invention, each P
In the AG, the PAG 10a is required to intermittently generate a continuous address of 4001 to 5000 and 8001 to 9000 pattern addresses after the 1 to 1000 pattern addresses, and the PAG internal register at each pattern start point is in the initial state. Not necessarily.

【００２３】このことは、この発明によるパターンアド
レス発生によって従来のパターンアドレスと互換性のあ
るパターンアドレス発生を行うときに、次の問題を解決
しなければならない。This means that the following problems must be solved when the pattern address generation according to the present invention generates a pattern address compatible with the conventional pattern address.

【００２４】たとえばＰＡＧ１０ａで４００１パターン
アドレスからパターン発生をするとき、４００１パター
ンアドレスは４０００パターンアドレス以前のアドレス
をループ先頭アドレスとするループ動作途中であると仮
定すると、ＰＡＧ１０ａが正常にループ先頭アドレスを
発生するためには、４０００パターンアドレス以前のル
ープスタック等の内部レジスタ情報を必要とし、単にレ
ジスタ類をリセットし、ポインタをプリセットするだけ
では４００１番目以降のパターンアドレスを得ることは
できない。For example, when a pattern is generated from the 4001 pattern address in the PAG 10a, assuming that the 4001 pattern address is a loop starting address before the 4000 pattern address, the PAG 10a normally generates the loop starting address. In order to do so, internal register information such as the loop stack before 4000 pattern addresses is required, and it is not possible to obtain the 4001th and subsequent pattern addresses by simply resetting the registers and presetting the pointers.

【００２５】次に、この問題を解決するためのＰＡＧの
内部レジスタの構造を図６を参照して説明する。レジス
タ３３は従来の技術によるＰＡＧ内部のレジスタと同じ
ものである。３２はセレクタであり、その出力はレジス
タ３３の入力となる。また一方の入力（Ａ）は端子３４
を持ち他方の入力（Ｂ）にはレジスタ３１が接続され、
レジスタ３１の入力端子３５は双方向性構造を持ちレジ
スタ３１にデータを設定できるとともに、レジスタ３３
の内容を読み取ることができる。図６では省略したが、
端子３５は図１に示すＣＰＵ１８とバス２１を経由し
て、たがいに接続されている。Next, the structure of the internal register of the PAG for solving this problem will be described with reference to FIG. The register 33 is the same as the register inside the PAG according to the conventional technique. Reference numeral 32 is a selector, the output of which is an input to the register 33. One input (A) is the terminal 34
And a register 31 is connected to the other input (B),
The input terminal 35 of the register 31 has a bidirectional structure and can set data in the register 31.
The contents of can be read. Although omitted in FIG. 6,
The terminal 35 is connected to each other via the CPU 18 and the bus 21 shown in FIG.

【００２６】通常のパターン発生中は端子３４を経由し
てレジスタ３３にデータが与えられる。またレジスタ３
１には次に間欠的に発生する先頭のパターンアドレスを
決定するレジスタ情報が用意される。図５のエ・オでは
ＰＡＧ１０ａが４００１〜５０００パターンアドレス発
生している間、ＰＡＧ１０ａ内の全てのレジスタには次
に発生する８００１番目以降のパターンアドレスのため
のレジスタ情報が図６のレジスタ３１に用意され、８０
０１番目のパターンアドレスのクロック１７のタイミン
グで図６のレジスタ３３に読み込まれて、８００１パタ
ーンアドレス以降のデータも連続して発生することがで
きる。このとき、各レジスタに与える情報をレジスタプ
リセットデータという。During normal pattern generation, data is given to the register 33 via the terminal 34. Also register 3
Register information for determining the first pattern address to be generated next intermittently is prepared in 1. 5A and 5B, while the PAG 10a generates 4001 to 5000 pattern addresses, all the registers in the PAG 10a have register information for the next 8001th and subsequent pattern addresses stored in the register 31 of FIG. Prepared, 80
The data after the 8001 pattern address can be continuously generated by being read into the register 33 of FIG. 6 at the timing of the clock 17 of the 01th pattern address. At this time, the information given to each register is called register preset data.

【００２７】こうして、それぞれのＰＡＧをプリセット
することにより、長大パターンでも途中で不連続となる
ことなく発生することができる。次に、それぞれのＰＡ
Ｇが間欠的にパターンアドレス発生をするためのレジス
タプリセットデータを得る手段を図１・図３・図６を参
照して説明する。By presetting each PAG in this way, even a long pattern can be generated without discontinuity on the way. Next, each PA
Means for obtaining register preset data for G to intermittently generate pattern addresses will be described with reference to FIGS. 1, 3 and 6.

【００２８】ここで、図１に示す各々のＰＡＧは図３の
構成であるとき、２ｂ・２ｃ・２ｅ・３はそれぞれ図６
の構造を持つレジスタとし、この発明による複数個のＰ
ＡＧの１回路を用いて、先頭アドレスから従来の技術に
よるパターンアドレス発生をこの発明によるＰＡＧのバ
ッファの深さ単位、すなわち１０００パターンアドレス
単位に区切って全パターンアドレスを発生する。このと
き、おのおの発生した単位で停止している図６のレジス
タ３３で代表される全てのレジスタ出力を図１のＣＰＵ
１８に取り込み１０００パターンアドレスごとのプリセ
ットデータとして記憶し管理する。このときのＰＡＧの
パターンアドレス発生は単にレジスタ情報を集めレジス
タプリセットデータを得ることを目的とするのでＰＡＧ
を動作させるクロック１７の周期は通常のパターン発生
時に比べて充分長い間隔でよい。Here, when the respective PAGs shown in FIG. 1 have the configuration shown in FIG. 3, 2b, 2c, 2e, and 3 are respectively shown in FIG.
And a plurality of Ps according to the present invention.
Using one circuit of AG, the pattern address generation according to the conventional technique is divided from the head address into the depth units of the PAG buffer according to the present invention, that is, 1000 pattern address units to generate all pattern addresses. At this time, all the register outputs represented by the register 33 of FIG.
It is taken in 18 and stored and managed as preset data for every 1000 pattern addresses. The pattern address generation of the PAG at this time is simply to collect the register information and obtain the register preset data.
The period of the clock 17 for operating the s may be a sufficiently long interval as compared with the time of normal pattern generation.

【００２９】また、実際のＰＡＧを使用しないで、コン
ピュータ上でＰＡＧの動作を模擬実行し、レジスタプリ
セットデータを得ることも可能である。たとえば、従来
の技術で説明した、コントロールメモリ１、レジスタ類
２ｂ・２ｃ・２ｅ・３、インストラクションデコーダ２
ａ、（＋１）加算器２ｄの機能をコンピュータのメモリ
上にコンピュータプログラムの形で記述するとともに、
コントロールメモリの内容をデコードするたびに、パタ
ーンアドレスが決定されるアルゴリズムをコンピュータ
プログラムに記述しておき、実際のＰＡＧが１０００パ
ターンアドレス単位でパターンアドレス発生するよう
に、そのプログラムを模擬実行し、前記コンピュータメ
モリ上にレジスタとして割り付けたメモリの内容を読み
出して、レジスタプリセットデータを得ることも出来
る。It is also possible to obtain the register preset data by simulating the operation of the PAG on the computer without using the actual PAG. For example, the control memory 1, the registers 2b, 2c, 2e, 3 and the instruction decoder 2 described in the conventional technique are described.
a, the function of the (+1) adder 2d is described in the form of a computer program on the memory of the computer, and
An algorithm for determining a pattern address each time the content of the control memory is decoded is described in a computer program, and the program is simulated and executed so that an actual PAG generates a pattern address in units of 1000 pattern addresses. The register preset data can be obtained by reading the contents of the memory allocated as a register on the computer memory.

【００３０】このように異機種のコンピュータの動作を
模擬実行する手法はエミュレーション技術と知られてい
て、電子情報通信ハンドブック（電子情報通信学会）第
１版・２１編・１５８４ページにも説明されている。The method of simulating the operation of a computer of a different model in this way is known as emulation technology, and is also described in the Electronic Information and Communication Handbook (Institute of Electronics, Information and Communication Engineers) First Edition, 21st Edition, page 1584. There is.

【００３１】次に、実際にこの発明によって高速パター
ンアドレスを発生するときは、前記説明の１０００パタ
ーンアドレス単位での停止状態のレジスタデータをレジ
スタプリセットデータとして図１のＣＰＵ１８からバス
２１を経由して１０００パターンアドレスごとにＰＡＧ
１０ａ→１０ｂ→１０ｃ→１０ｄ→１０ａ→・・・の順
序で、各ＰＡＧのレジスタに対してプリセットすること
により長大パターンも不連続となることなく高速パター
ンアドレスを発生することが可能となる。Next, when actually generating a high-speed pattern address according to the present invention, the register data in the stopped state in units of 1000 pattern addresses described above is used as register preset data from the CPU 18 of FIG. 1 via the bus 21. PAG every 1000 pattern addresses
By presetting the registers of each PAG in the order of 10a->10b->10c->10d->10a->, it becomes possible to generate a high-speed pattern address without discontinuing long patterns.

【００３２】また、一般的に新しいアーキテクチャに基
ずいて設計されたＩＣテスタでは、パターンオブジェク
ト構造の違いにより従来のパターンオブジェクトが使え
なかったり、従来のＩＣテスタでは新しいアーキテクチ
ャによって作られたパターンオブジェクトが使えないと
いう互換性上の問題がしばしば発生していた。しかし、
前記いずれかの方法によって得られた、レジスタプリセ
ットデータを従来のパターンオブジェクトと結合して一
つのパターンオブジェクトとして管理したとき、この発
明によるパターンアドレス発生回路で使用できるのは勿
論、従来のパターンアドレス発生回路でもパターンアド
レスを決定するデコーダ回路にこの発明によるレジスタ
プリセットデータを必要としないので、パターンオブジ
ェクトにプリセットデータが付いていてもその部分を無
視すれば、従来のパターンアドレス発生は問題なくでき
る。In general, an IC tester designed based on a new architecture cannot use a conventional pattern object due to a difference in pattern object structure, or a conventional IC tester may have a pattern object created by a new architecture. There was often a compatibility issue of being unusable. But,
When the register preset data obtained by any of the above methods is combined with a conventional pattern object and managed as one pattern object, it can be used in the pattern address generation circuit according to the present invention and of course, the conventional pattern address generation. Since the circuit does not require the register preset data according to the present invention in the decoder circuit that determines the pattern address, even if the preset data is attached to the pattern object, if the portion is ignored, the conventional pattern address generation can be performed without any problem.

【００３３】[0033]

【発明の効果】この発明によればパターンアドレス発生
回路の高速動作部分にコントロールメモリ、デコーダ、
ポインタからなるフィードバック系を構成しないため
に、従来の技術では発生できない高速パターン発生が可
能になる。また高速パターン発生用のパターンオブジェ
クトも単に従来のパターンオブジェクトにレジスタプリ
セットデータを付加しただけのものなので、そのパター
ンオブジェクトを従来のパターン発生回路でも互換性上
問題なく使うことができる。According to the present invention, the control memory, decoder, and
Since the feedback system made up of pointers is not configured, high-speed pattern generation that cannot be generated by the conventional technique becomes possible. Since the pattern object for high-speed pattern generation is simply the conventional pattern object to which the register preset data is added, the pattern object can be used in the conventional pattern generation circuit without any problem in terms of compatibility.

【００３４】このことは、従来のパターン発生のアルゴ
リズムを用いたパターンシミュレータ等の資産が使用で
き、開発環境における莫大な投資を抑制することができ
る。かつ新規デバイスの開発段階でも、その製品の高速
性という性能を損なわないで、新製品の評価が出来るた
め、デバイスの評価、生産の効率化に寄与することが出
来る。This makes it possible to use an asset such as a pattern simulator using a conventional pattern generation algorithm, and suppress a huge investment in the development environment. In addition, even at the development stage of a new device, a new product can be evaluated without impairing the high speed performance of the product, which can contribute to the efficiency of device evaluation and production.

【図面の簡単な説明】[Brief description of drawings]

【図１】この発明による高速パターンアドレス発生回路
の構成図である。FIG. 1 is a configuration diagram of a high-speed pattern address generation circuit according to the present invention.

【図２】インストラクションのデコード説明図である。FIG. 2 is a diagram illustrating instruction decoding.

【図３】従来技術によるパターンアドレス発生回路であ
る。FIG. 3 is a pattern address generation circuit according to a conventional technique.

【図４】バッファ回路の読み書き状態説明図である。FIG. 4 is an explanatory diagram of a read / write state of a buffer circuit.

【図５】図４の１００部分の拡大図である。5 is an enlarged view of a portion 100 in FIG. 4. FIG.

【図６】図１のパターンアドレス発生回路内のレジスタ
である。FIG. 6 is a register in the pattern address generation circuit of FIG.

【符号の説明】[Explanation of symbols]

１ コントロールメモリ ２ デコーダ ３ ポインタ ４ クロック ５ パターンアドレス １０ パターンアドレス発生回路 １１ バッファ回路 １４ 分周器 １５ セレクタ １６ システムクロック １７ クロック １８ ＣＰＵ １９ 分周器 ３１ レジスタ ３２ セレクタ ３３ レジスタ ５０ 書き込みクロック端子 ５１ 読みだしクロック端子 1 Control Memory 2 Decoder 3 Pointer 4 Clock 5 Pattern Address 10 Pattern Address Generation Circuit 11 Buffer Circuit 14 Divider 15 Selector 16 System Clock 17 Clock 18 CPU 19 Divider 31 Register 32 Selector 33 Register 50 Write Clock Terminal 51 Read Clock terminal

Claims (8)

【特許請求の範囲】[Claims] 【請求項１】 ランダムパターンアドレスを発生する複
数個のパターンアドレス発生回路(10)と、 おのおののランダムパターンアドレス発生回路(10)の出
力を書き込むランダムパターン発生回路(10)と同数のバ
ッファ回路(11)と、 それぞれのバッファ回路(11)から読みだした出力を入力
とするセレクタ(15)と、 システムクロック(16)を入力し、セレクタ(15)の選択信
号および、パターンアドレス発生回路(10)の出力タイミ
ングを作る分周器とを備え、 システムクロック(16)により一つのバッファ回路(11)の
内容を読み出すごとにセレクタ(15)入力を切り換えセレ
クタ(15)から高速パターンアドレスを出力することを特
徴とする高速パターンアドレス発生回路。1. A plurality of pattern address generation circuits (10) for generating random pattern addresses, and the same number of buffer circuits (10) as the random pattern generation circuits (10) for writing the output of each random pattern address generation circuit (10). 11), the selector (15) that receives the output read from each buffer circuit (11), and the system clock (16) as input, and the selection signal of the selector (15) and the pattern address generation circuit (10 ) Output frequency is provided, and the selector (15) input is switched every time the content of one buffer circuit (11) is read by the system clock (16), and the high-speed pattern address is output from the selector (15). A high-speed pattern address generation circuit characterized by the above. 【請求項２】 前記バッファ回路(11)をＶＲＡＭで構成
することを特徴とする請求項１に記載の高速パターンア
ドレス発生回路。2. The high-speed pattern address generation circuit according to claim 1, wherein the buffer circuit (11) is composed of a VRAM. 【請求項３】 前記バッファ回路(11)をＦＩＦＯで構成
することを特徴とする請求項１に記載の高速パターンア
ドレス発生回路。3. The high-speed pattern address generation circuit according to claim 1, wherein the buffer circuit (11) is composed of a FIFO. 【請求項４】 レジスタプリセットデータを保持するレ
ジスタ(31)と、 高速パターンアドレス発生中のアドレス情報を保持する
レジスタ(33)と、 レジスタ(31)の出力を一方の入力に接続し、高速パター
ンアドレス発生中は他方の入力からのアドレス情報をレ
ジスタ(33)に入力するセレクタ(32)を備え、 次に発生するアドレス情報をレジスタ(31)に保持するこ
とを特徴とする請求項１に記載のパターンアドレス発生
回路(10)内で用いられるレジスタ。4. A high speed pattern by connecting a register (31) for holding register preset data, a register (33) for holding address information during generation of a high speed pattern address, and an output of the register (31) to one input. The selector (32) for inputting address information from the other input to the register (33) during address generation, and holding the address information to be generated next in the register (31). Register used in the pattern address generation circuit (10) of. 【請求項５】 前記アドレス情報を保持するレジスタ(3
3)の出力をレジスタ(31)の入力と接続し、レジスタ(33)
の内容を読みだすことを特徴とする請求項４に記載のレ
ジスタ。5. A register (3) for holding the address information.
Connect the output of 3) to the input of register (31) and register (33)
5. The register according to claim 4, wherein the contents of the register are read. 【請求項６】 前記パターンアドレス発生回路(10)で先
頭アドレスからバッファ回路(11)の深さ単位にパターン
アドレス発生し、請求項５に記載のレジスタ(33)情報を
読みだし、プリセットデータを得る方法。6. The pattern address generation circuit (10) generates a pattern address from the top address in the depth unit of the buffer circuit (11), reads out the register (33) information according to claim 5, and outputs preset data. How to get. 【請求項７】 前記パターンアドレス発生回路(10)の機
能をコンピュータプログラムに記述し、エミュレーショ
ンにより請求項６に記載のレジスタプリセットデータを
得る方法。7. A method for obtaining the register preset data according to claim 6, by describing the function of the pattern address generation circuit (10) in a computer program and performing emulation. 【請求項８】 前記パターンアドレス発生回路(10)で用
いられる、インストラクションを記述してあるパターン
オブジェクトと、請求項６または請求項７に記載のプリ
セットデータを結合し、パターンオブジェクトを得る方
法。8. A method of obtaining a pattern object by combining a pattern object used in the pattern address generation circuit (10) and describing an instruction with the preset data according to claim 6 or 7.