JPH0535814A - Actual tip simulator - Google Patents

Abstract

PURPOSE:To confirm the state of the internal element of a circuit modeled by means of an actual tip simulator. CONSTITUTION:After a simulation pattern 1 stored in a pattern storage part is inputted in an actual tip mounting par 12, a special pattern 3 for confirming the state of the internal element stored in a special pattern storage part 16 is additionally inputted in the actual tip mounting part 12. An output control part 15 discriminatingly outputs a case where a sampling output of a sampling part 13 is not added as a simulation result 2 and the case where the sampling output is added as a special pattern execution result 4.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、マイクロコンピュータ
応用システムの設計に用いる論理シミュレータに利用さ
れ、特に、実際のＬＳＩチップを使用して論理シミュレ
ーションを行う実チップシミュレータに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention is used in a logic simulator used for designing a microcomputer application system, and more particularly to a real chip simulator for performing logic simulation using an actual LSI chip.

【０００２】[0002]

【従来の技術】従来、マイクロコンピュータ応用システ
ムは、標準ＬＳＩ（大規模集積回路）製品とゲートアレ
イ設計によるユーザ独自のＬＳＩを使用し、ボード上に
構成されていたが、半導体製造技術の向上に伴い、これ
らのシステムの一つのＬＳＩチップ上に構成する、いわ
ゆるシステムオンチップが実現可能となってきている。
システムオンチップによれば、高性能化、高信頼性に加
えて低コスト化、他製品との差別化が可能となるため、
こうしたＬＳＩ開発に対する市場の要求は強い。一方、
マイクロコンピュータ応用システムの１チップ化が可能
となるにつれて、ＬＳＩの回路規模は増加する一途であ
り、論理シミュレータにとって、ＬＳＩ全体のシステム
シミュレーションは年々負荷が重くなってきている。2. Description of the Related Art Conventionally, microcomputer application systems have been constructed on a board using standard LSI (large-scale integrated circuit) products and user-designed LSIs by gate array design. Accordingly, a so-called system-on-chip, which is configured on one LSI chip of these systems, can be realized.
System-on-chip enables high performance, high reliability, low cost, and differentiation from other products.
Market demand for such LSI development is strong. on the other hand,
As the microcomputer application system can be integrated into one chip, the circuit scale of the LSI is increasing, and the system simulation of the entire LSI is becoming a heavy load for the logic simulator year by year.

【０００３】こうした背景から、近年ではＬＳＩ全体の
システムシミュレーションに実チップシミュレータが使
用されてきている。これは、システムが標準ＬＳＩとユ
ーザ独自の固有回路とから構成されているという特性を
利用したものであり、従来、システムの回路全体をコン
ピュータによる仮想論理回路によりモデル化していたも
のを、システムの標準ＬＳＩを使用している部分につい
ては、その論理回路モデルとして、実際の標準ＬＳＩを
使用するというものである。実チップシミュレータを使
用する理由は、論理シミュレータの負荷を軽くするほか
に、実際のＬＳＩを使用するという特性から、「コンピ
ュータによる仮想論理回路よりもモデル化が簡単であり
かつ正確である」、「コンピュータによる仮想論理回路
よりも一般に演算スピードが早い（実チップシミュレー
タは、登載しているＬＳＩの動作周波数で結果を演算さ
せることが可能であるため）」等の利点があるためであ
る。From such a background, in recent years, an actual chip simulator has been used for system simulation of the entire LSI. This utilizes the characteristic that the system is composed of a standard LSI and a unique circuit unique to the user. Conventionally, the entire circuit of the system was modeled by a virtual logic circuit by a computer, As for the part using the standard LSI, an actual standard LSI is used as its logic circuit model. The reason for using a real chip simulator is that it is simpler and more accurate to model than a virtual logic circuit by a computer because of the light load on the logic simulator and the fact that an actual LSI is used. This is because the calculation speed is generally faster than that of a virtual logic circuit by a computer (because the actual chip simulator can calculate the result at the operating frequency of the mounted LSI).

【０００４】図５は、こうした標準ＬＳＩと固有回路か
らなるマイクロコンピュータ応用システムの論理シミュ
レーションモデルに実チップシミュレータを使用した論
理シミュレータ例である。この論理シミュレータ３０
は、実チップシミュレータ１０と仮想シミュレータ２０
とを含んでいる。システムの内で標準ＬＳＩを使用して
いる部分は、実チップシミュレータ１０によりモデル化
されており（実チップシミュレータ内部には、該当する
実際の標準ＬＳＩが登載されている）、ユーザ独自の固
有回路部分は、通常のコンピュータによる仮想論理回路
によりモデル化されているところの仮想シミュレータ３
０によりモデル化されている。FIG. 5 shows an example of a logic simulator in which an actual chip simulator is used as a logic simulation model of a microcomputer application system including such a standard LSI and a specific circuit. This logic simulator 30
Is a real chip simulator 10 and a virtual simulator 20.
Includes and. The part using the standard LSI in the system is modeled by the real chip simulator 10 (the corresponding real standard LSI is registered inside the real chip simulator), and the user's own unique circuit The part is a virtual simulator 3 which is modeled by a virtual logic circuit by an ordinary computer.
Modeled by 0.

【０００５】図６は、実チップシミュレータ１０の内部
構成を示したものであり、入力されたシミュレーション
パターン１を記憶するパターン記憶部１１と、実際のＬ
ＳＩチップが登載される実チップ登載部１２と、実チッ
プ登載部１２からの出力パターンをサンプリングしシミ
ュレーション結果２を出力するサンプリング部１３と、
全体の動作を制御するＣＰＵ１４とを含んでいる。FIG. 6 shows the internal structure of the real chip simulator 10, which includes a pattern storage unit 11 for storing the input simulation pattern 1 and an actual L memory.
An actual chip mounting unit 12 on which SI chips are mounted; a sampling unit 13 which samples an output pattern from the actual chip mounting unit 12 and outputs a simulation result 2;
It also includes a CPU 14 for controlling the entire operation.

【０００６】次に、図５、図６および図７の実チップシ
ミュレータ１０の動作を示す流れ図を参照して論理シミ
ュレータ３０の動作を説明する。図５および図６中の矢
印は、パターンの流れを示しており、入力されたシミュ
レーションパターン１は、回路接続に従い、実チップシ
ミュレータ１０での演算、仮想シミュレータ２０での演
算、または、その両方での演算を経てシミュレーション
結果２となる。仮想シミュレータ２０での演算は、シミ
ュレーションパターン１の入力によりコンピュータが内
部の仮想論理回路とその接続情報によって演算するもの
である。Next, the operation of the logic simulator 30 will be described with reference to the flowcharts showing the operation of the real chip simulator 10 of FIGS. 5, 6 and 7. Arrows in FIGS. 5 and 6 show the flow of patterns, and the input simulation pattern 1 is calculated by the real chip simulator 10, calculated by the virtual simulator 20, or both according to the circuit connection. Simulation result 2 is obtained through the calculation of. The calculation in the virtual simulator 20 is performed by the computer according to the input of the simulation pattern 1 based on the internal virtual logic circuit and its connection information.

【０００７】これに対し、実チップシミュレータ１０で
の演算は、入力されたシミュレーションパターン１をＣ
ＰＵ１４が、パターン記憶部１１に記憶する（ステップ
Ｓ１１）。シミュレーション開始時から、この入力パタ
ーンまでに実チップシミュレータ１０に入力されたシミ
ュレーションパターン１は、順次パターン記憶部１１に
記憶されており、次に、これらの記憶されているパター
ンすべてが、実チップ登載部１２に登載されている実際
のＬＳＩ（実チップ）に与えられ（ステップＳ１２）、
そのＬＳＩの出力結果がサンプリング部１３でサンプリ
ングされ、実チップシミュレータ１０のシミュレーショ
ン結果２として出力される（ステップＳ１３）。On the other hand, the actual chip simulator 10 calculates the input simulation pattern 1 by C
The PU 14 stores it in the pattern storage unit 11 (step S11). The simulation pattern 1 input to the real chip simulator 10 from the start of the simulation up to this input pattern is sequentially stored in the pattern storage unit 11. Next, all of these stored patterns are registered in the real chip. It is given to the actual LSI (actual chip) registered in the section 12 (step S12),
The output result of the LSI is sampled by the sampling unit 13 and output as the simulation result 2 of the real chip simulator 10 (step S13).

【０００８】ここで、入力されたシミュレーションパタ
ーン１をパターン記憶部１１にすべて記憶させているの
は、実チップ登載部１２に登載されている実チップがパ
ターンの入力後に必ずしも安定した状態となっていると
は限らないためであり、実チップシミュレータ１０にあ
らたにシミュレーションパターン１が入力されるまでに
はそれ相当の時間が必要であり、それまでの状態をＬＳ
Ｉが保持している保証がないためである。このため、シ
ミュレーション開始時から入力されたシミュレーション
パターン１をすべてパターン記憶部１１に順番に記憶し
ておき、新たにシミュレーションパターン１が入力され
た時点で、この新たな入力パターンをパターン記憶部１
１に追加記憶させるとともに、記憶されている全パター
ンを順次実チップに入力し、シミュレーションを始めか
ら再度やり直す必要がある。Here, all of the input simulation patterns 1 are stored in the pattern storage unit 11 because the actual chips registered in the actual chip registration unit 12 are always in a stable state after the pattern is input. It is not always the case, and it takes a considerable amount of time before the simulation pattern 1 is newly input to the real chip simulator 10.
This is because there is no guarantee that I holds. Therefore, all the simulation patterns 1 input from the start of the simulation are sequentially stored in the pattern storage unit 11, and when the new simulation pattern 1 is input, the new input pattern is stored in the pattern storage unit 1.
It is necessary to additionally store the data in No. 1 and sequentially input all the stored patterns to the actual chip to restart the simulation from the beginning.

【０００９】図８（ａ）〜（ｆ）は、仮想シミュレータ
２０の動作と実チップシミュレータ１０の動作を図式化
して比較したもので、図８（ａ）〜（ｃ）は仮想シミュ
レータ２０の動作を示し、図８（ｄ）〜（ｆ）は実チッ
プシミュレータ１０の動作を示す。ここでは、仮想シミ
ュレータ２０と実チップシミュレータ１０に、同一の入
力パターンＡ１、Ａ２およびＡ３がそれぞれ時刻Ｔ１、
Ｔ２およびＴ３に入力されたときに演算されるパターン
長を示している。図から明らかなように、仮想シミュレ
ータ２０では、その時刻で入力されたパターンを演算す
るだけでよい。これは、コンピュータ内部では、仮想論
理回路へのパターンの入力後の状態を安定して保持して
おくことが可能であるためである。例えば、パターンの
入力後の状態が回路的には、不安定な状態であったとし
てもコンピュータはこの不安定な状態を保持しておくこ
とができる。FIGS. 8A to 8F are schematic comparisons of the operation of the virtual simulator 20 and the operation of the real chip simulator 10, and FIGS. 8A to 8C show the operation of the virtual simulator 20. 8D to 8F show the operation of the real chip simulator 10. Here, the same input patterns A1, A2, and A3 are input to the virtual simulator 20 and the real chip simulator 10 at time T1, respectively.
The pattern length calculated when input to T2 and T3 is shown. As is clear from the figure, the virtual simulator 20 only needs to calculate the pattern input at that time. This is because it is possible to stably hold the state after the pattern is input to the virtual logic circuit inside the computer. For example, even if the state after the input of the pattern is unstable in terms of the circuit, the computer can keep this unstable state.

【００１０】これに対し、実チップシミュレータ１０で
は、各時刻でそれまでに入力された全パターンを演算し
直す必要がある。これは実チップシミュレータ１０で
は、登載するＬＳＩへのパターンの入力後の状態を安定
して保持しておくことが原理的に不可能であるためであ
る。すなわち、ＬＳＩが不安定な状態である場合もあれ
ば、ＬＳＩ内部に容量でデータを保持しているようなダ
イナミック回路を保有している場合も考えられる。On the other hand, in the actual chip simulator 10, it is necessary to recalculate all the patterns input so far at each time. This is because, in principle, it is impossible for the actual chip simulator 10 to stably hold the state after the pattern is input to the LSI to be mounted. That is, there are cases where the LSI is in an unstable state and cases where the LSI has a dynamic circuit in which data is held in a capacity.

【００１１】[0011]

【発明が解決しようとする課題】前述した従来の実チッ
プシミュレータは、実際のＬＳＩを使用するためにＬＳ
Ｉの内部素子の状態が確認できない欠点がある。The conventional real chip simulator described above requires the LS in order to use an actual LSI.
There is a drawback that the state of the internal element of I cannot be confirmed.

【００１２】本来、論理シミュレーションは、動作の確
認を行うために実行するものであり、シミュレーション
途中におけるＬＳＩの内部素子、特にレジスタやメモリ
の記憶内容を確認したいことが頻繁に起る。しかし、実
チップシミュレータは、回路のモデル化を実際のＬＳＩ
を使用して行っているわけであり、当然、外部の端子状
態の確認は可能であっても、内部の素子状態を直接確認
することは不可能である。これに対し、仮想シミュレー
タによりモデル化した部分は（または、仮想シミュレー
タにより回路をモデル化したとすれば）、個々の内部素
子を仮想論理回路により演算しているため、これら内部
素子の状態も直接確認可能であり、この欠点は、実チッ
プシミュレータ特有の問題点となっている。Originally, the logic simulation is executed to confirm the operation, and it is often the case that it is desired to confirm the internal elements of the LSI, especially the stored contents of the register and the memory during the simulation. However, the real chip simulator does
As a matter of course, although it is possible to confirm the external terminal state, it is impossible to directly confirm the internal element state. On the other hand, in the part modeled by the virtual simulator (or if the circuit is modeled by the virtual simulator), since the individual internal elements are operated by the virtual logic circuit, the states of these internal elements are also directly This can be confirmed, and this defect is a problem peculiar to the real chip simulator.

【００１３】本発明の目的は、実チップシミュレータに
おける特有の前記欠点を除去することにより、ＬＳＩ
（実チップ）の内部素子の状態を確認可能な実チップシ
ミュレータを提供することにある。An object of the present invention is to eliminate the above-mentioned drawbacks peculiar to an actual chip simulator,
An object of the present invention is to provide an actual chip simulator capable of confirming the state of internal elements of an (actual chip).

【００１４】[0014]

【課題を解決するための手段】本発明は、入力された第
一のパターンを記憶する第一のパターン記憶手段と、実
際のＬＳＩを登載する実チップ登載手段と、この実チッ
プ登載手段の出力パターンをサンプリングするサンプリ
ング手段と、全体の制御を行う制御手段とを備えた実チ
ップシミュレータにおいて、前記第一のパターンとは別
に入力された第二のパターンを記憶する第二の記憶手段
と、前記サンプリング手段の出力を区別して出力する出
力制御手段とを備え、前記制御手段は、前記第一の記憶
手段に記憶された第一のパターンが前記実チップ登載手
段に入力された後に、前記第二の記憶手段に記憶された
第二のパターンを前記実チップ登載手段に追加入力し、
この追加入力した場合と、追加入力しない場合とを区別
して結果を取り出すように制御する手段を含むことを特
徴とする。According to the present invention, a first pattern storage means for storing an input first pattern, an actual chip mounting means for mounting an actual LSI, and an output of this actual chip mounting means. In a real chip simulator comprising a sampling means for sampling a pattern and a control means for controlling the whole, a second storage means for storing a second pattern input separately from the first pattern, and Output control means for distinguishing and outputting the output of the sampling means, wherein the control means is configured to output the second pattern after the first pattern stored in the first storage means is input to the actual chip mounting means. The second pattern stored in the storage means is additionally input to the actual chip mounting means,
It is characterized by including a means for controlling so as to extract the result by distinguishing between the case where the additional input is made and the case where the additional input is not made.

【００１５】[0015]

【作用】確認したい内部素子の状態をシミュレートする
ための第二のパターン（特殊パターン）を、あらかじめ
第二の記憶手段に記憶させておき、始めに第一の記憶手
段に記憶された第一のパターン（シミュレーションパタ
ーン）を実チップ登載手段に登載されたＬＳＩに入力
し、続いて前記第二のパターンを追加入力する。そし
て、出力制御手段により、第一のパターンだけが入力さ
れた場合のシミュレーション結果と、第二のパターンが
追加入力された場合の特殊パターン実行結果とが区別し
て出力させる。The second pattern (special pattern) for simulating the state of the internal element to be confirmed is stored in advance in the second storage means, and first stored in the first storage means. Pattern (simulation pattern) is input to the LSI mounted on the actual chip mounting means, and then the second pattern is additionally input. Then, the output control means distinguishes and outputs the simulation result when only the first pattern is input and the special pattern execution result when the second pattern is additionally input.

【００１６】ここで、特殊パターン実行結果は、シミュ
レーション結果が示すシミュレーション状態における前
記内部素子の内容を示しており、これにより、内部素子
の状態をシミュレーション途中で逐次確認することが可
能となる。Here, the special pattern execution result shows the contents of the internal element in the simulation state indicated by the simulation result, whereby the state of the internal element can be successively confirmed during the simulation.

【００１７】[0017]

【実施例】以下、本発明の実施例について図面を参照し
て説明する。Embodiments of the present invention will be described below with reference to the drawings.

【００１８】図１は本発明の第一実施例を示すブロック
構成図である。FIG. 1 is a block diagram showing the first embodiment of the present invention.

【００１９】本第一実施例の実チップシミュレータ１０
ａは、入力される第一のパターンとしてのシミュレーシ
ョンパターン１を記憶する第一の記憶部としてのパター
ン記憶部１１と、実際のＬＳＩを登載する実チップ登載
手段としての実チップ登載部１２と、この実チップ登載
部１２の出力パターンをサンプリングするサンプリング
手段としてのサンプリング部１３と、全体の制御を行う
制御手段としてのＣＰＵ１４ａとを備えた実チップシミ
ュレータにおいて、本発明の特徴とするところの、シミ
ュレーションパターン１とは別に入力された第二のパタ
ーンとしての特殊パターン３を記憶する第二の記憶手段
としての特殊パターン記憶部１６と、サンプリング部１
３の出力を区別して出力する出力制御手段としての出力
制御部１５とを備え、ＣＰＵ１４ａは、パターン記憶部
１１に記憶されたシミュレーションパターン１が実チッ
プ登載部１２に入力された後に、特殊パターン記憶部１
６に記憶された特殊パターン３を実チップ登載部１２に
追加入力し、この追加入力した場合を特殊パターン実行
結果４とし、追加しない場合をシミュレーション結果２
として出力制御部１５から出力させるよう制御する手段
を含んでいる。The actual chip simulator 10 of the first embodiment
a is a pattern storage unit 11 as a first storage unit for storing the input simulation pattern 1 as a first pattern, an actual chip mounting unit 12 as an actual chip mounting unit for mounting an actual LSI, In a real chip simulator including a sampling unit 13 as a sampling unit for sampling the output pattern of the real chip mounting unit 12 and a CPU 14a as a control unit for controlling the whole, a simulation which is a feature of the present invention. A special pattern storage unit 16 as a second storage unit for storing a special pattern 3 as a second pattern input separately from the pattern 1, and a sampling unit 1
3, the output control unit 15 as an output control unit that distinguishes and outputs the outputs of the CPU 3a, and the CPU 14a stores the special pattern after the simulation pattern 1 stored in the pattern storage unit 11 is input to the actual chip mounting unit 12. Part 1
The special pattern 3 stored in 6 is additionally input to the actual chip mounting unit 12, and the case of this additional input is the special pattern execution result 4, and the case of not adding is the simulation result 2
The output control unit 15 includes means for controlling the output.

【００２０】次に、本第一実施例の動作を図２に示す流
れ図を参照して説明する。Next, the operation of the first embodiment will be described with reference to the flow chart shown in FIG.

【００２１】本第一実施例は、実チップ登載部１２に登
載されているＬＳＩの内部素子の状態を確認しながらシ
ミュレーションを行いたい場合を示している。なお、説
明のためその内部素子はレジスタＲであるとし、レジス
タＲの内容は、ＬＳＩの外部から特定のパターン群を入
力することで外部の端子にその状態値を出力可能である
と仮定する。一般に標準ＬＳＩの内部の主要レジスタや
内蔵ＲＡＭは、外部からの命令により、その内容を外部
端子へ転送できるようになっていることが多い。これら
の命令は、１命令である場合もあれば、汎用レジスタに
転送してから実行するものや、特別なモードを設定して
から実行するものなど、複数の命令により可能となるも
のもある。また、外部端子にその内容を出力させること
ができない素子でも特定の演算結果からその内容を間接
的に知ることが可能なものもある。ここでは、レジスタ
Ｒは、この種の読み出し可能なレジスタであるとする。The first embodiment shows a case where it is desired to perform a simulation while confirming the state of the internal elements of the LSI mounted on the actual chip mounting section 12. For the sake of explanation, it is assumed that the internal element is the register R, and the content of the register R is assumed to be capable of outputting the state value to an external terminal by inputting a specific pattern group from outside the LSI. In general, the internal registers of a standard LSI and the built-in RAM are often configured to be able to transfer their contents to external terminals by an external instruction. These instructions may be one instruction, some instructions can be executed after being transferred to a general-purpose register, and some instructions can be executed by a plurality of instructions, such as a special mode being set and then executed. In addition, there are some elements that cannot output their contents to external terminals, but can indirectly know their contents from a specific calculation result. Here, the register R is assumed to be a readable register of this kind.

【００２２】レジスタＲの内容を外部端子に出力させる
特定のパターン群は、論理シミュレーションを開始する
前に作成しておき、特殊パターン３として特殊パターン
記憶部１６に記憶させ（ステップＳ１）、この状態から
通常のシミュレーションを開始する。シミュレーション
パターン１が入力されるとＣＰＵ１４は、パターン記憶
部１１に記憶する（ステップＳ２）。シミュレーション
開始時からこの入力パターンまでに実チップシミュレー
タ１０ａに入力されたシミュレーションパターン１は、
順次パターン記憶部１１に記憶されており、次に、この
記憶されたシミュレーションパターン１すべてが、実チ
ップ登載部１２に登載されている実際のＬＳＩに与えら
れ（ステップＳ３）、そのＬＳＩの出力結果が、サンプ
リング部１３でサンプリングされ、出力制御部１５は、
この結果を実チップシミュレータ１０のシミュレーショ
ン結果２として出力する（ステップＳ４）。The specific pattern group for outputting the contents of the register R to the external terminal is created before the logic simulation is started and stored in the special pattern storage section 16 as the special pattern 3 (step S1). Start a normal simulation from. When the simulation pattern 1 is input, the CPU 14 stores it in the pattern storage unit 11 (step S2). The simulation pattern 1 input to the real chip simulator 10a from the start of simulation to this input pattern is
All the simulation patterns 1 stored in the pattern storage unit 11 are sequentially given to the actual LSI mounted in the actual chip mounting unit 12 (step S3), and the output result of the LSI is output. Is sampled by the sampling unit 13, and the output control unit 15
This result is output as the simulation result 2 of the real chip simulator 10 (step S4).

【００２３】次に、ＣＰＵ１４は、再びパターン記憶部
１１に記憶されたシミュレーションパターン１全てを、
実チップ登載部１２に入力し、さらに特殊パターン記憶
部１６に記憶されているレジスタＲの読み出し用の特殊
パターン３を追加入力する（ステップＳ５）。この結
果、実チップ登載部１２に登載されているＬＳＩには
「現時点のシミュレーション状態（パターン記憶部１１
のシミュレーションパターン１によるシミュレーション
状態）でのレジスタＲの内容を特定の外部端子に出力さ
せる」パターンが入力されたことになる。ＬＳＩの出力
結果は、サンプリング部１３でサンプリングされ、出力
制御部１５はこの結果を実チップシミュレータ１０のシ
ミュレーション結果２とは別に特殊パターン実行結果４
として出力する（ステップＳ６）。この特殊パターン実
行結果４からレジスタＲの内容を読み取ることが可能で
ある。Next, the CPU 14 returns all the simulation patterns 1 stored in the pattern storage unit 11 to
The special pattern 3 for reading the register R stored in the special pattern storage unit 16 is additionally input (step S5). As a result, the LSI mounted on the actual chip mounting unit 12 has a "current simulation state (pattern storage unit 11
The pattern of “outputting the contents of the register R to a specific external terminal in the simulation state according to the simulation pattern 1” is input. The output result of the LSI is sampled by the sampling unit 13, and the output control unit 15 separates this result from the simulation result 2 of the real chip simulator 10 and the special pattern execution result 4
(Step S6). The contents of the register R can be read from the special pattern execution result 4.

【００２４】次に、新たなシミュレーションパターン１
が実チップシミュレータ１０ａに入力されると、同様に
ＣＰＵ１４は、パターン記憶部１１にこの入力されたシ
ミュレーションパターン１を記憶し、記憶されているパ
ターンすべてを同様に実チップ登載部１２に、再び入力
するため、レジスタＲの読み出しのために登載されてい
るＬＳＩの状態が変化していたとしても、すべてクリア
されるためシミュレーションは正しく継続されることに
なる。Next, a new simulation pattern 1
Is input to the real chip simulator 10a, the CPU 14 similarly stores the input simulation pattern 1 in the pattern storage unit 11, and again inputs all the stored patterns into the real chip registration unit 12 again. Therefore, even if the state of the LSI mounted for reading the register R is changed, all of them are cleared and the simulation can be continued correctly.

【００２５】図３（ａ）〜（ｆ）は、本第一実施例の実
チップシミュレータ１０ａの動作を図式化したもので、
図３（ａ）〜（ｃ）はシミュレーション演算を示し、図
３（ｄ）〜（ｆ）はレジスタＲの読み出し演算を示す。FIGS. 3A to 3F are schematic representations of the operation of the real chip simulator 10a of the first embodiment.
3A to 3C show a simulation operation, and FIGS. 3D to 3F show a read operation of the register R.

【００２６】ここでは、実チップシミュレータ１０ａに
入力パターンＡ１、Ａ２およびＡ３がそれぞれ時刻Ｔ
１、Ｔ２およびＴ３に入力されたときに演算されるパタ
ーン長を示している。入力パターンＢは、レジスタＲの
内容を特定の外部端子に出力させるためのパターンであ
る。図３から明らかなように、各時刻でそれまでに入力
された全パターンが演算されてシミュレーション結果と
なり、また、各時刻でそれまでに入力された全パターン
の演算と入力パターンＢが追加演算されて各状態でのレ
ジスタＲの内容が読み出されている。Here, the input patterns A1, A2 and A3 are input to the real chip simulator 10a at time T, respectively.
The pattern lengths calculated when input to 1, T2 and T3 are shown. The input pattern B is a pattern for outputting the content of the register R to a specific external terminal. As is apparent from FIG. 3, at each time point, all the patterns that have been input up to that point are calculated to obtain a simulation result, and at each time point, the calculation of all patterns that have been input up to that point and the input pattern B are additionally calculated. The contents of the register R in each state are read out.

【００２７】図４は、本発明の第二実施例を示すブロッ
ク構成図である。本第二実施例は、図１の第一実施例に
おいて、パターン記憶部１１および特殊パターン記憶部
１６を、シミュレーションパターンとシミュレーション
を開始する前にあらかじめ作成された特殊パターンをそ
れぞれ記憶するシミュレーションパターン領域１７ａお
よび特殊パターン領域１７ｂを有するパターン記憶部１
７に代えたものである。FIG. 4 is a block diagram showing the second embodiment of the present invention. In the second embodiment, the pattern storage unit 11 and the special pattern storage unit 16 in the first embodiment of FIG. 1 are used to store a simulation pattern and a special pattern created in advance before starting the simulation. Pattern storage unit 1 having 17a and special pattern area 17b
It is replaced with 7.

【００２８】本第二実施例では、実チップ登載部１２に
登載されているＬＳＩに複数のタイミングから、あるデ
ータが正しく読み込まれるかを確認したい場合を示して
いる。説明のためそのデータは外部端子Ｄから入力され
るものとし、外部端子Ｄにデータを入力し、それが正し
く読み込まれたか否かの確認信号を外部に出力する特定
のパターン群からなる特殊パターン３を準備する。この
特殊パターン３は、論理シミュレーションを開始する前
に作成しておき、パターン記憶部１７の特殊パターン領
域１７ｂに記憶させ、この状態から通常のシミュレーシ
ョンを開始する。In the second embodiment, a case is shown in which it is desired to confirm whether or not a certain data is correctly read in the LSI mounted on the actual chip mounting section 12 from a plurality of timings. For the sake of explanation, it is assumed that the data is inputted from the external terminal D, and the special pattern 3 consisting of a specific pattern group for inputting the data to the external terminal D and outputting to the outside a confirmation signal as to whether or not the data is correctly read. To prepare. The special pattern 3 is created before starting the logic simulation, stored in the special pattern area 17b of the pattern storage unit 17, and the normal simulation is started from this state.

【００２９】シミュレーションパターンの演算方法は、
入力されたシミュレーションパターン１がパターン記憶
部１７のシミュレーションパターン領域１７ａに記憶さ
せることを除いては、第一実施例と同様である。シミュ
レーション結果を出力した後で、ＣＰＵ１４は再びパタ
ーン記憶部１７のシミュレーションパターン領域１７ａ
に記憶されたシミュレーションパターン１すべてを実チ
ップ登載部１２に入力し、次に、パターン記憶部１７の
特殊パターン領域１７ｂに記憶されている端子Ｄからの
データ読み込みパターンである特殊パターン３を追加入
力する。この結果、実チップ登載部１２に登載されてい
るＬＳＩには、「現時点のシミュレーション状態（パタ
ーン記憶部１７のシミュレーションパターンによるシミ
ュレーション状態）で端子Ｄからデータが読み込めるか
否かを確認する」パターンが入力されたことになる。Ｌ
ＳＩの出力結果は、サンプリング部１３でサンプリング
され、出力制御部１５は、この結果を実チップシミュレ
ータ１０ｂの演算結果であるシミュレーション結果２と
は別に特殊パターン実行結果４として出力する。この結
果から端子Ｄからのデータの読み込みの可否が確認可能
である。The calculation method of the simulation pattern is
It is the same as the first embodiment except that the input simulation pattern 1 is stored in the simulation pattern area 17a of the pattern storage unit 17. After outputting the simulation result, the CPU 14 again causes the simulation pattern area 17a of the pattern storage unit 17 to be processed.
All the simulation patterns 1 stored in 1 are input to the real chip mounting unit 12, and then the special pattern 3 which is a data reading pattern from the terminal D stored in the special pattern area 17b of the pattern storage unit 17 is additionally input. To do. As a result, the LSI mounted on the actual chip mounting unit 12 has a pattern of "check whether data can be read from the terminal D in the current simulation state (simulation state of the simulation pattern of the pattern storage unit 17)". It has been entered. L
The output result of SI is sampled by the sampling unit 13, and the output control unit 15 outputs this result as a special pattern execution result 4 separately from the simulation result 2 which is the calculation result of the real chip simulator 10b. From this result, it can be confirmed whether the data can be read from the terminal D.

【００３０】第一実施例と同様に、次に、新たなパター
ンが実チップシミュレータ１０ｂに入力されると、ＣＰ
Ｕ１４は、パターン記憶部１７のシミュレーションパタ
ーン領域１７ａに記憶されているパターンすべてを実チ
ップ登載部１２に再び入力するため、登載されているＬ
ＳＩの状態が変化していたとしてもシミュレーションは
正しく継続される。Similar to the first embodiment, when a new pattern is next input to the real chip simulator 10b, the CP
Since U14 inputs all the patterns stored in the simulation pattern area 17a of the pattern storage unit 17 into the real chip mounting unit 12 again, the registered L
The simulation continues correctly even if the SI state changes.

【００３１】なお、第一および第二の実施例において説
明したように、本発明の実チップシミュレータは、特殊
パターン入力による特殊動作のため、実チップシミュレ
ータの実行時間は、ほぼ倍となるがこれをコンピュータ
の仮想論理素子でモデル化した場合と比較すれば、一般
には依然高速であり、かつ、「論理シミュレータの負荷
軽減」、「コンピュータによる仮想論理回路よりもモデ
ル化が簡単でありかつ正確である」という実チップシミ
ュレータ本来の利点にはなんら遜色はない。As described in the first and second embodiments, since the real chip simulator of the present invention is a special operation by the input of the special pattern, the execution time of the real chip simulator is almost doubled. Compared with the case of modeling with a virtual logic element of a computer, in general, it is still faster, and "reducing the load of the logic simulator" and "the modeling is easier and more accurate than the virtual logic circuit by the computer. There is no difference in the original advantage of the real chip simulator.

【００３２】[0032]

【発明の効果】以上説明したように、本発明は、実チッ
プ登載部に登載されているＬＳＩの内部素子の状態を外
部端子に出力させる特定のパターン群からなる特殊パタ
ーンをあらかじめ準備することにより、コンピュータの
仮想論理素子でモデル化した場合と同様にこれらの素子
の状態をシミュレーション途中で逐次確認できる効果が
ある。As described above, according to the present invention, a special pattern including a specific pattern group for outputting the state of the internal element of the LSI mounted on the actual chip mounting portion to the external terminal is prepared in advance. As in the case of modeling with virtual logic elements of a computer, there is an effect that the states of these elements can be sequentially confirmed during the simulation.

【００３３】また、複数のタイミングから同じ動作をさ
せてその状態を知りたい場合にも、この動作パターンを
シミュレーションパターンの複数箇所に挿入して作成す
る必要はなく、単に動作パターンのみを準備するだけで
よい効果も得られる。Also, when it is desired to perform the same operation from a plurality of timings and to know the state thereof, it is not necessary to insert this operation pattern into a plurality of places of the simulation pattern and create it, and only prepare the operation pattern. Also has a good effect.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第一実施例を示すブロック構成図。FIG. 1 is a block diagram showing the first embodiment of the present invention.

【図２】その動作を示す流れ図。FIG. 2 is a flowchart showing the operation.

【図３】その動作説明図。FIG. 3 is an operation explanatory diagram thereof.

【図４】本発明の第二実施例を示すブロック構成図。FIG. 4 is a block diagram showing a second embodiment of the present invention.

【図５】実チップシミュレータを用いた論理シミュレー
タの説明図。FIG. 5 is an explanatory diagram of a logic simulator using an actual chip simulator.

【図６】従来例を示すブロック構成図。FIG. 6 is a block diagram showing a conventional example.

【図７】その動作を示す流れ図。FIG. 7 is a flowchart showing the operation.

【図８】仮想シミュレータと実チップシミュレータの動
作比較図。FIG. 8 is an operation comparison diagram of a virtual simulator and a real chip simulator.

【符号の説明】[Explanation of symbols]

１ シミュレーションパターン ２ シミュレーション結果 ３ 特殊パターン ４ 特殊パターン実行結果 １０、１０ａ、１０ｂ 実チップシミュレータ １１、１７ パターン記憶部 １２ 実チップ登載部 １３ サンプリング部 １４、１４ａ ＣＰＵ １５ 出力制御部 １６ 特殊パターン記憶部 １７ａ シミュレーションパターン領域 １７ｂ 特殊パターン領域 ２０ 仮想シミュレータ ３０ 論理シミュレータ Ａ１〜Ａ３、Ｂ パターン Ｓ１〜Ｓ６、Ｓ１１〜Ｓ１３ ステップ 1 Simulation Pattern 2 Simulation Result 3 Special Pattern 4 Special Pattern Execution Result 10, 10a, 10b Actual Chip Simulator 11, 17 Pattern Storage Section 12 Actual Chip Registration Section 13 Sampling Section 14, 14a CPU 15 Output Control Section 16 Special Pattern Storage Section 17a Simulation pattern area 17b Special pattern area 20 Virtual simulator 30 Logic simulator A1 to A3, B pattern S1 to S6, S11 to S13 Step

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】 入力された第一のパターンを記憶する第
一のパターン記憶手段と、実際のＬＳＩを登載する実チ
ップ登載手段と、この実チップ登載手段の出力パターン
をサンプリングするサンプリング手段と、全体の制御を
行う制御手段とを備えた実チップシミュレータにおい
て、 前記第一のパターンとは別に入力された第二のパターン
を記憶する第二の記憶手段と、前記サンプリング手段の
出力を区別して出力する出力制御手段とを備え、 前記制御手段は、前記第一の記憶手段に記憶された第一
のパターンが前記実チップ登載手段に入力された後に、
前記第二の記憶手段に記憶された第二のパターンを前記
実チップ登載手段に追加入力し、この追加入力した場合
と、追加入力しない場合とを区別して結果を取り出すよ
うに制御する手段を含むことを特徴とする実チップシミ
ュレータ。1. A first pattern storage means for storing an input first pattern, a real chip mounting means for mounting an actual LSI, and a sampling means for sampling an output pattern of the real chip mounting means. In an actual chip simulator including control means for performing overall control, a second storage means for storing a second pattern input separately from the first pattern and an output of the sampling means are separately output. And an output control means to do, the control means, after the first pattern stored in the first storage means is input to the actual chip mounting means,
The second pattern stored in the second storage means is additionally input to the actual chip mounting means, and means for controlling so as to extract a result by distinguishing between the case of this additional input and the case of not performing the additional input. A real chip simulator characterized by that.