JPH0721780A - Static random access memory - Google Patents
Static random access memoryInfo
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- JPH0721780A JPH0721780A JP5167792A JP16779293A JPH0721780A JP H0721780 A JPH0721780 A JP H0721780A JP 5167792 A JP5167792 A JP 5167792A JP 16779293 A JP16779293 A JP 16779293A JP H0721780 A JPH0721780 A JP H0721780A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、スタティックランダム
アクセスメモリ(SRAM)に係り、特に微細化されたメモリ
セルを有する大容量SRAMに適したメモリセル構成に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a static random access memory (SRAM), and more particularly to a memory cell structure suitable for a large capacity SRAM having a miniaturized memory cell.
【０００２】[0002]
【従来の技術】従来のSRAMのメモリセル構成を図2 に示
す。図２では行方向(サブワード線（SWL）方向、すなわ
ちデータ線に垂直方向)に４セル分について示してい
る。同図に示すように一つのメモリセル11に対して相補
の一対のデータ線（DL）12、（DLB）13が設けられてい
る。このような構成からなるSRAMにおいて、あるメモリ
セル11を選択する場合、１本のサブワード線（SWL）15
と一対のデータ線（DL）12、（DLB）13を選択して一つ
のメモリセル11を選択する。図２に示した従来のSRAMの
具体的構成を図３に示す。図２と同様にサブワード線
（SWL）方向に４セル分について示している。同図にお
いてメモリセルを構成するフリップフロップ（ラッチ回
路）31に一対のトランスファMOSFET32が接続され、各々
データ線（DL）12、（DLB）13に接続されている。2. Description of the Related Art FIG. 2 shows a memory cell structure of a conventional SRAM. In FIG. 2, four cells are shown in the row direction (sub word line (SWL) direction, that is, the direction perpendicular to the data lines). As shown in the figure, a pair of data lines (DL) 12 and (DLB) 13 complementary to one memory cell 11 are provided. In the SRAM having such a configuration, when a certain memory cell 11 is selected, one sub word line (SWL) 15
And a pair of data lines (DL) 12 and (DLB) 13 are selected to select one memory cell 11. A specific configuration of the conventional SRAM shown in FIG. 2 is shown in FIG. Similar to FIG. 2, four cells are shown in the sub word line (SWL) direction. In the figure, a pair of transfer MOSFETs 32 are connected to a flip-flop (latch circuit) 31 that constitutes a memory cell, and are connected to data lines (DL) 12 and (DLB) 13, respectively.
【０００３】このような構成においてメモリセル31aを
選択する場合、サブワード線（SWL)15aの電位をハイレ
ベルとし、さらに複数のＹスイッチ36(データ書き込み
用Ｙスイッチ)、37(データ読み出し用Ｙスイッチ)の中か
らＹスイッチ37a、36aを列選択信号YSB0〜YSB3の中から
列選択信号YSB0をロウレベルとすることにより選択す
る。このようにしてメモリセル31aが選択されると、メ
モリセル31aのラッチ回路に書き込まれているデータに
よって一対の共通データ線対（CDL)38、(CDLB)39に電位
差が生じ、共通データ線（CDL)38、(CDLB)39に接続され
たプリセンスアンプ(PSA)及び書き込み回路(WA)によっ
てデータの読み出し、書き込みが行われる。When selecting the memory cell 31a in such a configuration, the potential of the sub-word line (SWL) 15a is set to a high level, and a plurality of Y switches 36 (data write Y switches) and 37 (data read Y switches) are used. ), The Y switches 37a and 36a are selected from among the column selection signals YSB0 to YSB3 by setting the column selection signal YSB0 to the low level. When the memory cell 31a is selected in this way, a potential difference is generated between the pair of common data line pairs (CDL) 38 and (CDLB) 39 due to the data written in the latch circuit of the memory cell 31a, and the common data line ( Data is read and written by a pre-sense amplifier (PSA) and a write circuit (WA) connected to the CDL) 38 and (CDLB) 39.
【０００４】なお、図３においてPMOS33はデータ線をイ
コライズするためのMOSFETであり、EQはその制御信号、
PMOS34はデータ線負荷用PMOS、PMOS35はデータの書き込
み後にデータ線を電源電圧に復帰させるためのPMOS(ラ
イトリカバリ用PMOS)であり制御信号は各々φWR0、φWR
１である。In FIG. 3, PMOS 33 is a MOSFET for equalizing the data line, EQ is its control signal,
The PMOS 34 is a data line load PMOS, the PMOS 35 is a PMOS (write recovery PMOS) for returning the data line to the power supply voltage after writing data, and the control signals are φWR0 and φWR, respectively.
It is 1.
【０００５】このように従来のSRAMのメモリ構成では１
つのメモリセルに対して２本のデータ線が設けられてい
た。As described above, the conventional SRAM has a memory configuration of 1
Two data lines were provided for one memory cell.
【０００６】[0006]
【発明が解決しようとする課題】SRAMは大容量化及び高
速化のために微細加工技術の進歩とともに年々メモリセ
ルの微細化が進んで来ている。上述したように従来のSR
AMのメモリセル構成は１つのメモリセル当たりに一対の
データ線が必要であった。従って、メモリセルの微細化
によりデータ線ピッチが減少すると、データ線幅が減少
し、高抵抗化することとなる。このためにメモリセルか
らデータ線にデータが出力される時間(データ線遅延時
間)が増大してしまうことが高速SRAMにおいて大きな問
題となっていた。In order to increase the capacity and speed of SRAM, the miniaturization of memory cells has been advancing year by year along with the progress of microfabrication technology. Conventional SR as described above
The AM memory cell configuration required a pair of data lines per memory cell. Therefore, when the data line pitch is reduced due to the miniaturization of the memory cell, the data line width is reduced and the resistance is increased. For this reason, it has been a serious problem in the high-speed SRAM that the time for outputting data from the memory cell to the data line (data line delay time) increases.
【０００７】さらにデータ線の加工及びデータ線間に絶
縁膜を堆積させるパッシベーション技術が困難になって
来ている。すなわちデータ線の形成そのものに限界が生
じ、SRAMの微細化が困難になりつつある。Further, it has become difficult to process the data lines and to passivate the insulating film between the data lines. That is, there is a limit to the formation of the data line itself, and miniaturization of the SRAM is becoming difficult.
【０００８】本発明は、このような事情に鑑みてなされ
たものであり、大容量化ならびに高速化を図ることがで
きるスタティックランダムアクセスメモリを提供するこ
とを目的とする。The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a static random access memory capable of achieving large capacity and high speed.
【０００９】[0009]
【課題を解決するための手段】本発明のスタティックラ
ンダムアクセスメモリは、列方向に配設されるデータ線
と、該データ線に出力されたデータを記憶するラッチ回
路と、該ラッチ回路からデータを読み出し、あるいは前
記ラッチ回路にデータを書き込むために前記ラッチ回路
とデータ線とを接続する一対のスイッチ手段と、該一対
のスイッチ手段のオン、オフ状態を制御する制御信号を
該一対のスイッチ手段に供給する行方向に配設されるワ
ード線とから構成されるメモリセルを複数、有するスタ
ティックランダムアクセスメモリにおいて、隣接する２
つのメモリセルを構成するラッチ回路が、それぞれ２本
のサブワード線のうち相互に異なるサブワード線に接続
されると共に、前記隣接する２つのメモリセルで１本の
データ線を共有することを特徴とする。A static random access memory according to the present invention includes a data line arranged in a column direction, a latch circuit for storing the data output to the data line, and data from the latch circuit. A pair of switch means for connecting the latch circuit and a data line for reading or writing data in the latch circuit, and a control signal for controlling the on / off state of the pair of switch means to the pair of switch means. In a static random access memory having a plurality of memory cells each composed of a word line arranged in the row direction for supply, two adjacent memory cells are provided.
Latch circuits forming one memory cell are connected to mutually different sub-word lines of two sub-word lines, and the adjacent two memory cells share one data line. .
【００１０】本発明のスタティックランダムアクセスメ
モリは、列方向に配設されるデータ線と、該データ線に
出力されたデータを記憶するラッチ回路と、該ラッチ回
路からデータを読み出し、あるいは前記ラッチ回路にデ
ータを書き込むために前記ラッチ回路とデータ線とを接
続する一対のスイッチ手段と、該一対のスイッチ手段の
オン、オフ状態を制御する制御信号を該一対のスイッチ
手段に供給する行方向に配設されるワード線とから構成
されるメモリセルを複数、有するスタティックランダム
アクセスメモリにおいて、上記ワード線は行方向に配置
された一列のメモリセル群に対して２本配設され、隣接
する上記メモリセルの各一対のスイッチ手段には交互に
異なる第１のワード線または第２のワード線から前記ス
イッチ手段のオン、オフ状態を制御する制御信号が供給
され、隣接する２つのメモリセルでデータ線を１本、共
有することを特徴とする。A static random access memory according to the present invention includes a data line arranged in a column direction, a latch circuit for storing data output to the data line, data read from the latch circuit, or the latch circuit. And a pair of switch means for connecting the latch circuit and the data line to write data to the pair of switch means, and a control signal for controlling the on / off state of the pair of switch means are arranged in the row direction. In a static random access memory having a plurality of memory cells each composed of a word line provided, two word lines are provided for a group of memory cells arranged in the row direction and adjacent memory cells are provided. The switch means is turned on from different first word lines or second word lines alternately to each pair of switch means of the cell. Control signals for controlling the OFF state is supplied, one data line in adjacent two memory cells, characterized by sharing.
【００１１】本発明のスタティックランダムアクセスメ
モリは、列方向に配設されるデータ線と、該データ線に
出力されたデータを記憶するラッチ回路と、該ラッチ回
路からデータを読み出し、あるいは前記ラッチ回路にデ
ータを書き込むために前記ラッチ回路とデータ線とを接
続する一対のスイッチ手段と、該一対のスイッチ手段の
オン、オフ状態を制御する制御信号を該一対のスイッチ
手段に供給する行方向に配設されるワード線とから構成
されるメモリセルを複数、有するスタティックランダム
アクセスメモリにおいて、上記ワード線は行方向に配置
された一列のメモリセル群に対して第１のドライバによ
り駆動される第２、第３の一対のワード線と、第２のド
ライバにより駆動される第１、第４の一対のワード線の
合計４本配設され、隣接する上記メモリセルの各一対の
スイッチ手段には交互に第２、第３のワード線または第
１、第４のワード線に接続され、隣接する２つのメモリ
セルでデータ線を１本、共有することを特徴とする。A static random access memory according to the present invention includes a data line arranged in a column direction, a latch circuit for storing data output to the data line, data read from the latch circuit, or the latch circuit. And a pair of switch means for connecting the latch circuit and the data line to write data to the pair of switch means, and a control signal for controlling the on / off state of the pair of switch means are arranged in the row direction. In a static random access memory having a plurality of memory cells each configured with a word line, the word line is driven by a first driver with respect to a group of memory cells arranged in a row in a column. , A third pair of word lines and a first and fourth pair of word lines driven by the second driver, a total of four are provided. The pair of switch means of the adjacent memory cells are alternately connected to the second and third word lines or the first and fourth word lines, and two adjacent memory cells share one data line. It is characterized by doing.
【００１２】本発明のスタティックランダムアクセスメ
モリは、列方向に配設されるデータ線と、該データ線に
出力されたデータを記憶するラッチ回路と、該ラッチ回
路からデータを読み出し、あるいは前記ラッチ回路にデ
ータを書き込むために前記ラッチ回路とデータ線とを接
続する一対のスイッチ手段と、該一対のスイッチ手段の
オン、オフ状態をを制御する制御信号を該一対のスイッ
チ手段に供給する行方向に配設されるワード線とから構
成されるメモリセルを複数、有し、複数の各データ線が
１組の書き込み用スイッチ手段及び読み出し用スイッチ
手段を介して一対の共通データ線に接続されるように構
成されたスタティックランダムアクセスメモリにおい
て、上記ワード線は行方向に配置された一列のメモリセ
ル群に対して２本配設され、隣接する上記メモリセルの
各一対のスイッチ手段には交互に異なる第１のワード線
または第２のワード線から前記スイッチ手段のオン、オ
フ状態を制御する制御信号が供給され、隣接する２つの
メモリセルでデータ線を１本、共有することを特徴とす
る。The static random access memory of the present invention comprises a data line arranged in the column direction, a latch circuit for storing the data output to the data line, a data read from the latch circuit, or the latch circuit. A pair of switch means for connecting the latch circuit and the data line for writing data to the pair of switch means, and a control signal for controlling the on / off state of the pair of switch means to the pair of switch means in the row direction. A plurality of memory cells each including a word line to be arranged are provided, and each of the plurality of data lines is connected to a pair of common data lines via a pair of write switch means and read switch means. In the static random access memory configured as described above, two word lines are provided for each column of memory cells arranged in the row direction. A control signal for controlling the on / off state of the switch means is supplied to the pair of switch means of the adjacent memory cells alternately from the different first word line or second word line, and the adjacent two switch means are connected to each other. One memory cell shares one data line.
【００１３】本発明のスタティックランダムアクセスメ
モリは、列方向に配設されるデータ線と、該データ線に
出力されたデータを記憶するラッチ回路と、該ラッチ回
路からデータを読み出し、あるいは前記ラッチ回路にデ
ータを書き込むために前記ラッチ回路とデータ線とを接
続する一対のスイッチ手段と、該一対のスイッチ手段の
オン、オフ状態を制御する制御信号を該一対のスイッチ
手段に供給する行方向に配設されるワード線とから構成
されるメモリセルを複数、有し、複数の各データ線が一
組の書き込み用スイッチ手段及び読み出し用スイッチ手
段を介して一対の共通データ線に接続されるように構成
されたスタティックランダムアクセスメモリにおいて、
上記ワード線は行方向に配置された一列のメモリセル群
に対して第１のドライバにより駆動される第２、第３の
一対のワード線と、第２のドライバにより駆動される第
１、第４の一対のワード線の合計４本配設され、隣接す
る上記メモリセルの各一対のスイッチ手段には交互に第
２、第３のワード線または第１、第４のワード線に接続
され、隣接する２つのメモリセルでデータ線を１本、共
有することを特徴とする。A static random access memory according to the present invention includes a data line arranged in a column direction, a latch circuit for storing data output to the data line, data read from the latch circuit, or the latch circuit. And a pair of switch means for connecting the latch circuit and the data line to write data to the pair of switch means, and a control signal for controlling the on / off state of the pair of switch means are arranged in the row direction. A plurality of memory cells each including a set word line, and each of the plurality of data lines is connected to a pair of common data lines via a pair of write switch means and read switch means. In the configured static random access memory,
The word lines are a pair of second and third word lines driven by a first driver and a first and a first word line driven by a second driver for a column of memory cells arranged in the row direction. A total of four pairs of four word lines are provided, and the pair of switch means of the adjacent memory cells are alternately connected to the second and third word lines or the first and fourth word lines, It is characterized in that one data line is shared by two adjacent memory cells.
【００１４】本発明のスタティックランダムアクセスメ
モリは、前記メモリセルを構成するラッチ回路にデータ
の読み書きを行う際に、該ラッチ回路が前記一対のスイ
ッチ手段を介して接続される２本のデータ線とこれらの
データ線に隣接するデータ線を含む３本のデータ線にそ
れぞれ、一端が接続され、他端がある一対の共通データ
線対に接続されている３組の書き込み用スイッチ手段及
び読み出し用スイッチ手段をオン状態とすることにより
前記ラッチ回路にデータの読み書きを行う制御手段を有
することを特徴とする。In the static random access memory of the present invention, when data is read from or written to a latch circuit which constitutes the memory cell, the latch circuit is connected to two data lines connected through the pair of switch means. Three sets of write switch means and read switches each having one end connected to each of three data lines including a data line adjacent to these data lines and connected to a pair of common data line pairs having the other end. It is characterized in that the latch circuit has control means for reading and writing data by turning on the means.
【００１５】本発明のスタティックランダムアクセスメ
モリは、前記メモリセルを構成するラッチ回路にデータ
の読み書きを行う際に、該ラッチ回路が前記一対のスイ
ッチ手段を介して接続される２本のデータ線にそれぞ
れ、一端が接続され、他端がある一対の共通データ線に
接続されている２組の書き込み用スイッチ手段及び読み
出し用スイッチ手段をオン状態とすることにより前記ラ
ッチ回路にデータの読み書きを行う制御手段を有するこ
とを特徴とする。In the static random access memory of the present invention, when data is read from or written in the latch circuit which constitutes the memory cell, the latch circuit is connected to two data lines connected through the pair of switch means. Control for reading and writing data to and from the latch circuit by turning on two sets of write switch means and read switch means, one end of which is connected and the other end of which is connected to a pair of common data lines. It is characterized by having means.
【００１６】本発明のスタティックランダムアクセスメ
モリは、メモリセルを構成するラッチ回路から読み出し
たデータを増幅するセンスアンプと一対の共通データ線
との間及び前記ラッチ回路にデータを書き込む書き込み
回路と他の一対の共通データ線との間に設けられたスイ
ッチ手段と、行方向に隣接するメモリセルのいずれかを
選択するかに応じて、センスアンプ及び書き込み回路と
一対の共通データ線との接続を反転させるように前記ス
イッチ手段を切り換える切換制御手段とを有することを
特徴とする。The static random access memory of the present invention is provided between a sense amplifier for amplifying data read from a latch circuit forming a memory cell and a pair of common data lines, and a write circuit for writing data to the latch circuit and another The switch means provided between the pair of common data lines and the connection between the sense amplifier and the write circuit and the pair of common data lines are inverted depending on which one of the memory cells adjacent in the row direction is selected. And a switching control means for switching the switching means.
【００１７】本発明のスタティックランダムアクセスメ
モリは、前記切換制御手段から前記スイッチ手段に出力
される制御信号は、請求項２記載の第１または第２のワ
ード線のいずれかを選択する信号と同一であることを特
徴とする。In the static random access memory of the present invention, the control signal output from the switching control means to the switch means is the same as the signal for selecting one of the first and second word lines according to claim 2. Is characterized in that.
【００１８】本発明のスタティックランダムアクセスメ
モリは、前記切換制御手段から前記スイッチ手段に出力
される制御信号は、請求項３記載の第１、第４のワード
線または第２、第３のワード線のいずれかを選択する信
号と同一であることを特徴とする。In the static random access memory of the present invention, the control signal output from the switching control means to the switch means is the first and fourth word lines or the second and third word lines according to claim 3. It is the same as the signal for selecting any of the above.
【００１９】[0019]
【作用】メモリセルの微細化によるデータ線幅及び間隔
の縮小をセル面積を維持した状態で低減するためには１
メモリセル当たりのデータ線数を減少させなければなら
ない。これを実現するためのSRAMのメモリセル構成を図
１に示す。同図は、図２の従来例と同様にデータ線の垂
直方向に４メモリセル分について示している。In order to reduce the reduction of the data line width and the spacing due to the miniaturization of the memory cell while maintaining the cell area, 1
The number of data lines per memory cell must be reduced. The memory cell structure of the SRAM for realizing this is shown in FIG. This figure shows four memory cells in the vertical direction of the data line as in the conventional example of FIG.
【００２０】図１においてメモリセル11とサブワード線
（SWL)15とは１カラム（列）ごとに交互に接続されてい
る。このように構成することにより隣接した２つのメモ
リセル間でデータ線を共有することができる。すなわち
隣接した２つのメモリセル11がサブワード線（SWL)15を
共有していないために同時にデータ線上にデータが出力
されることがない。このように構成することにより図１
に示すメモリセルが４セルの場合にはデータ線は５本と
なり、例えば一対の共通データ線が共有するセルが128
セルの場合には129本となる。In FIG. 1, the memory cells 11 and the sub-word lines (SWL) 15 are alternately connected for each column. With this configuration, the data line can be shared between two adjacent memory cells. That is, since two adjacent memory cells 11 do not share the sub word line (SWL) 15, data is not output onto the data line at the same time. With this configuration, FIG.
When the number of memory cells shown in 4 is 4, the number of data lines becomes 5, and for example, 128 cells are shared by a pair of common data lines.
In the case of cells, the number is 129.
【００２１】これに対して従来方式の場合には256本で
あり、本発明の場合データ線が約半分に低減させること
ができる。On the other hand, in the case of the conventional method, the number is 256, and in the case of the present invention, the number of data lines can be reduced to about half.
【００２２】したがって本発明によればSRAMの大容量化
及び高速化が可能となる。Therefore, according to the present invention, it is possible to increase the capacity and speed of the SRAM.
【００２３】[0023]
【実施例】以下本発明の実施例を図面を参照して説明す
る。図４には本発明に係るSRAMの一実施例の具体的構成
が示されている。図４は図３と同様に行方向（サブワー
ド線方向）にメモリセル４カラム分とＹスイッチ等の直
接周辺回路を含む構成を示している。同図において隣接
したメモリセル45a、45b、45c、45dのトランスファMOSFET3
2のゲートは１セルごとに各々別のサブワード線（SWL)1
5b、15cに接続され、これらのサブワード線から供給され
るゲート信号により各トランスファMOSFET32のオン、オ
フ状態が制御される。Embodiments of the present invention will be described below with reference to the drawings. FIG. 4 shows a concrete structure of an embodiment of the SRAM according to the present invention. Similar to FIG. 3, FIG. 4 shows a configuration including memory cells for four columns and direct peripheral circuits such as Y switches in the row direction (subword line direction). Transfer MOSFET 3 of memory cells 45a, 45b, 45c, 45d adjacent to each other in the figure
The gate of 2 has a different sub word line (SWL) for each cell.
The on / off state of each transfer MOSFET 32 is controlled by a gate signal supplied from these sub-word lines, which is connected to 5b and 15c.
【００２４】メモリセル45aのデータ線はデータ線(ポ
ジ）12とデータ線(DLC)14aで、メモリセル45bはデータ
線（DLC)14aとデータ線（DLC)14bで、メモリセル45cは
データ線（DLC)14bとデータ線（DLC)14cで、メモリセル
45dはデータ線（DLC)14cとデータ線(ネガ)13でデータの
読み出し、書き込みが行われるように構成されている。The data lines of the memory cell 45a are the data line (positive) 12 and the data line (DLC) 14a, the memory cell 45b is the data line (DLC) 14a and the data line (DLC) 14b, and the memory cell 45c is the data line. (DLC) 14b and data line (DLC) 14c
45d is configured to read and write data by the data line (DLC) 14c and the data line (negative) 13.
【００２５】データ線（DLC)14a、14b、14cは選択された
メモリセルによってポジ、ネガのいずれかのデータ線と
なる２つのメモリセル間で共有されるデータ線である。The data lines (DLC) 14a, 14b, 14c are data lines shared between two memory cells which are either positive or negative data lines by the selected memory cell.
【００２６】上記構成において一例として、メモリセル
45aを選択する場合の動作について説明する。複数のサ
ブワード線（SWL）中、サブワード線(SWL)15bを選択すべ
くサブワード線（SWL）15bの電位をハイレベルとする。
これと同時に読み出し用Ｙスイッチ37a、37b、37c及び書
き込み用Ｙスイッチ36a、36b、36cを列選択信号YSB0をロ
ウレベルとすることにより同時に選択する。すなわちメ
モリセル選択時には、常に３組のＹスイッチが選択され
る（ここで１組のＹスイッチとは１本のデータ線に接続
される読み出し用Ｙスイッチと書き込み用Ｙスイッチの
組み合わせをいう。）。In the above structure, as an example, a memory cell
The operation when selecting 45a will be described. The potential of the sub-word line (SWL) 15b is set to the high level in order to select the sub-word line (SWL) 15b among the plurality of sub-word lines (SWL).
At the same time, the read Y switches 37a, 37b, 37c and the write Y switches 36a, 36b, 36c are simultaneously selected by setting the column selection signal YSB0 to low level. That is, when selecting a memory cell, three sets of Y switches are always selected (here, one set of Y switches means a combination of a read Y switch and a write Y switch connected to one data line). .
【００２７】ここでＹスイッチ36c、37cはOR回路41とAND
回路42によって列選択信号YSB0、YSB1のいずれかがロウ
レベルとなると常に選択される。またデータ線12、14a、1
4bが共通データ線(CDL)40に接続されるが、メモリセル4
5bのトランスファMOSFETがオン状態ではないためにメモ
リセル45aのラッチ回路31に記憶されているデータのみ
が共通データ線(CDL)40に出力される。このようにして
メモリセル45aのラッチ回路31に共通データ線(CDL)40を
介してデータの読み書きを行うことができる。Here, the Y switches 36c and 37c are ANDed with the OR circuit 41.
The circuit 42 selects the column selection signals YSB0 and YSB1 whenever they are at a low level. Also, the data lines 12, 14a, 1
4b is connected to common data line (CDL) 40, but memory cell 4
Since the transfer MOSFET of 5b is not on, only the data stored in the latch circuit 31 of the memory cell 45a is output to the common data line (CDL) 40. In this way, data can be read / written from / to the latch circuit 31 of the memory cell 45a via the common data line (CDL) 40.
【００２８】以上に説明したように図３に示した従来方
式と本発明のメモリセル選択方式を比べると、例えばサ
ブワード線方向４カラムから１セルを選択する場合、従
来方式では一組のＹスイッチを４つの列選択信号で選択
するのに対して、本発明では、２本のサブワード線（SW
L）から一本のサブワード線（SWL）を選択し、かつ２つ
の列選択信号で３組のＹスイッチを選択する。すなわち
メモリセルの行方向の選択も従来方式のようにＹスイッ
チの選択のみで行うのではなく、サブワード線（SWL）
でも行うのであり、本発明ではサブワード線（SWL）は
従来方式と比べて基本的に２倍必要になる。換言する
と、本発明では従来のＹスイッチ選択のための４つの列
信号をサブワード線の選択とＹスイッチの選択に振り分
けている。As described above, comparing the conventional method shown in FIG. 3 with the memory cell selection method of the present invention, for example, when one cell is selected from four columns in the sub-word line direction, one set of Y switches is used in the conventional method. Are selected by four column selection signals, the present invention selects two sub-word lines (SW
One sub-word line (SWL) is selected from L) and two sets of Y switches are selected by two column selection signals. That is, the selection of the memory cells in the row direction is not performed only by selecting the Y switch as in the conventional method, but the sub word line (SWL) is selected.
However, the present invention basically requires twice as many sub word lines (SWL) as the conventional method. In other words, in the present invention, the four column signals for selecting the conventional Y switch are distributed to the selection of the sub word line and the selection of the Y switch.
【００２９】次に図５に従来のSRAMの代表的なメモリセ
ル(対称セル)の概略構成を示す。同図に示すようにセル
当り２本のサブワード線（SWL）50a、50bを必要とし、メ
モリマット端で２本のサブワード線（SWL）50a、55bをシ
ョートして一個のサブワードドライバ（SWD）51で２本
のサブワード線（SWL）50a、50bを同時に駆動するように
構成されている。すなわちサブワード線50aとサブワー
ド線50b、サブワード線50cとサブワード線50dは同時に
駆動される。FIG. 5 shows a schematic structure of a typical memory cell (symmetrical cell) of the conventional SRAM. As shown in the figure, two sub word lines (SWL) 50a and 50b are required for each cell, and one sub word driver (SWD) 51 is formed by shorting the two sub word lines (SWL) 50a and 55b at the memory mat end. Are configured to drive two sub word lines (SWL) 50a and 50b at the same time. That is, the sub word line 50a and the sub word line 50b, and the sub word line 50c and the sub word line 50d are simultaneously driven.
【００３０】一方、本発明に係るSRAMのメモリセルの概
略構成を図７に示すように、１セル当りのサブワード線
（SWL）数は２本と従来と変わらず、サブワード線50a、5
0b、50c、50dを独立に制御するためにサブワードドライバ
（SWD)51のみが従来と比較して２倍必要となる。従って
従来のSRAMのメモリセル構成（対称セル）の場合と本発
明に係るSRAMのメモリセル構成（非対称セル）とを比べ
ると、サブワード線（SWL）の本数は変わらずにデータ
線の本数のみが約1/2に低減できる。On the other hand, as shown in FIG. 7 which is a schematic configuration of the memory cell of the SRAM according to the present invention, the number of sub-word lines (SWL) per cell is two, which is the same as the conventional one, and the sub-word lines 50a, 5a are provided.
In order to control 0b, 50c, and 50d independently, only the sub-word driver (SWD) 51 is required twice as compared with the conventional one. Therefore, comparing the conventional SRAM memory cell configuration (symmetrical cell) with the SRAM memory cell configuration (asymmetrical cell) according to the present invention, the number of sub-word lines (SWL) does not change but only the number of data lines. It can be reduced to about 1/2.
【００３１】また、データ線の本数の減少に伴い、デー
タ線負荷用PMOSFET34、ライトリカバリ用PMOSFET35の数
も減少する。さらに、イコライズ用PMOSFET33は従来の
ようにポジ、ネガの２本のデータ線のみを接続するだけ
でなく、メモリセルの両隣りのデータ線とイコライズす
るためにより効果的となる。例えば、メモリセル45bに
データを書き込むためにデータ線（DLC)14bの電位をロ
ウレベルにした後、ハイレベルの電位(電源電圧VCC)に
リカバリする場合、データ線14a、14c(VCC)から電流が供
給され、より短時間でライトリカバリが完了する。次に
図６に、図４に示した共通データ線40を読み出し専用共
通データ線62、書き込み専用コモンデータ線63に分けた
場合の実施例について示す。図６ではサブワード線（SW
L)方向に８カラムの場合について示している。同図にお
いてメモリセル116を選択する場合、サブワード線（SW
L）15Tの電位をハイレベルとし、列選択信号YSB3をロウ
レベルとすることにより読み出し用Ｙスイッチ376及び
書き込み用Ｙスイッチ366 をオン状態にしてデータ線を
読み出し専用共通データ線62、書き込み専用共通データ
線63に接続してデータの読み書きを行う。As the number of data lines decreases, the number of data line load PMOSFETs 34 and write recovery PMOSFETs 35 also decreases. Further, the equalizing PMOSFET 33 is more effective not only for connecting two positive and negative data lines as in the prior art but also for equalizing the data lines on both sides of the memory cell. For example, when the potential of the data line (DLC) 14b is set to low level in order to write data to the memory cell 45b and then the potential of the high level (power supply voltage VCC) is recovered, the current from the data lines 14a and 14c (VCC) It is supplied and the write recovery is completed in a shorter time. Next, FIG. 6 shows an embodiment in which the common data line 40 shown in FIG. 4 is divided into a read-only common data line 62 and a write-only common data line 63. In FIG. 6, the sub word line (SW
It shows the case of 8 columns in the (L) direction. In the figure, when the memory cell 116 is selected, the sub word line (SW
L) The potential of 15T is set to the high level and the column selection signal YSB3 is set to the low level to turn on the read Y switch 376 and the write Y switch 366 to set the data line to the read-only common data line 62 and the write-only common data. Connect to line 63 to read and write data.
【００３２】なお、本発明において共通データ線とプリ
センスアンプ（PSA）及び書き込み回路（WA）の接続は
隣接した２つのメモリセルのトランスファMOSFETを制御
する２本のサブワード線（SWL）（図６では例えば15T、1
5B)のいずれのサブワード線の電位をハイレベルにする
かで共通データ線とプリセンスアンプ（PSA）及び書き
込み回路（WA）の接続状態を反転させる。In the present invention, the common data line is connected to the pre-sense amplifier (PSA) and the write circuit (WA) by two sub word lines (SWL) (in FIG. 6) that control transfer MOSFETs of two adjacent memory cells. For example, 15T, 1
The connection state of the common data line, the pre-sense amplifier (PSA) and the write circuit (WA) is inverted depending on which sub-word line of 5B) is set to the high level.
【００３３】次に図８にこの共通データ線の接続制御を
行う切換回路の構成を示す。同図において制御信号SW、
SWBは図６におけるサブワード線15T、15Bのいずれかを選
択するための選択信号であり、この制御信号でプリセン
スアンプ（PSA）、書き込み回路（WA）に接続される共
通データ線の極性が反転される。例えば制御信号SWBが
ロウレベルでかつ制御信号SWがハイレベルの時、読み出
し専用共通データ線62Pと62T、読み出し専用共通データ
線62Nと62B、書き込み専用共通データ線63Pと63T、書き
込み専用共通データ線63Nと63Bが接続され、また制御信
号SWBとSWの極性が逆の時、読み出し専用共通データ線6
2Nと62T、読み出し専用共通データ線62Pと62B、書き込
み専用共通データ線63Nと63T、書き込み専用共通データ
線63Pと63Bがそれぞれ接続される。Next, FIG. 8 shows the configuration of a switching circuit for controlling the connection of the common data line. In the figure, the control signal SW,
SWB is a selection signal for selecting one of the sub-word lines 15T and 15B in FIG. 6, and the polarity of the common data line connected to the pre-sense amplifier (PSA) and write circuit (WA) is inverted by this control signal. It For example, when the control signal SWB is low level and the control signal SW is high level, read-only common data lines 62P and 62T, read-only common data lines 62N and 62B, write-only common data lines 63P and 63T, write-only common data line 63N And 63B are connected, and the control signals SWB and SW have opposite polarities, the read-only common data line 6
2N and 62T, read-only common data lines 62P and 62B, write-only common data lines 63N and 63T, and write-only common data lines 63P and 63B are connected, respectively.
【００３４】最小線幅を0.4 μm とするデザインルール
でSRAMのメモリセルを設計したところ、本発明に係るSR
AMのメモリセル構成とすることによりデータ線ピッチは
約1.9 μm(線幅１μm 、間隔 0.9μm)となった。The SRAM memory cell was designed according to the design rule that the minimum line width is 0.4 μm.
With the AM memory cell configuration, the data line pitch was about 1.9 μm (line width 1 μm, interval 0.9 μm).
【００３５】一方、従来のSRAMのメモリセル構成でメモ
リセルを設計すると、データ線ピッチは、約１μm(線幅
0.5μm 、間隔 0.5μm)となり、本発明によりデータ線
の線幅、間隔ともに２倍にすることができた。On the other hand, when the memory cells are designed in the conventional SRAM memory cell configuration, the data line pitch is about 1 μm (line width
0.5 μm, spacing 0.5 μm), and the line width and spacing of the data lines could be doubled by the present invention.
【００３６】以上に説明した図４、図６に示した実施例
はあるメモリセルを選択する場合に読み出し用Ｙスイッ
チ、書き込み用Ｙスイッチを各々３個ずつオン状態にさ
せるようにしている。この場合、一方の共通データ線に
は２本のデータ線が接続される。この実施例では共通デ
ータ線の容量が増大してアクセス時間が増大し、あるい
はデータの書き込みがしずらくなる等の欠点がある。こ
の問題を解決した実施例を図９に示す。In the embodiments shown in FIGS. 4 and 6 described above, three Y-read switches and three Y-write switches are turned on when a memory cell is selected. In this case, two data lines are connected to one common data line. In this embodiment, there are drawbacks such as an increase in the capacity of the common data line, an increase in access time, and a difficulty in writing data. An embodiment in which this problem is solved is shown in FIG.
【００３７】図９に示した実施例は、図４に示した実施
例と同様にサブワード線（SWL）方向にメモリセルが４
カラム分、設けられているものである。本実施例が図４
に示す実施例と構成上、異なる点は共通データ線40に接
続されるＹスイッチのうち両端の各一対のＹスイッチを
除いてすべてのＹスイッチはOR回路、あるいはAND 回路
で駆動されることである。このように構成することによ
り、あるメモリセルを選択した際にＹスイッチは隣接す
る２個のみがオン状態となり、上述した１本の共通デー
タ線にデータ線が２本接続されるという問題は解決され
る。The embodiment shown in FIG. 9 has four memory cells in the sub-word line (SWL) direction as in the embodiment shown in FIG.
It is provided for the column. This embodiment is shown in FIG.
The difference from the embodiment shown in FIG. 3 is that all the Y switches of the Y switches connected to the common data line 40 except the pair of Y switches at both ends are driven by an OR circuit or an AND circuit. is there. With this configuration, when a certain memory cell is selected, only two adjacent Y switches are turned on, and the problem that two data lines are connected to one common data line described above is solved. To be done.
【００３８】次に図10に、図９で示したサブワード線
（SWL）駆動信号SWL0T、SWL0B、Ｙスイッチ駆動信号SG0
〜SG3、SG0B〜SG3Bを生成する制御回路の構成を示す。同
図において信号SWB、SWは図８に示した信号と同一であ
る。ここで例えば図９に示すSRAMにおいてメモリセル45
aを選択する場合を考える。この場合、信号SWL0、SWを
ハイレベルとし、サブワード線駆動信号SWL0Tをハイレ
ベルとする。Next, in FIG. 10, the sub-word line (SWL) drive signals SWL0T, SWL0B and Y switch drive signal SG0 shown in FIG. 9 are shown.
~ SG3, SG0B ~ shows the configuration of the control circuit for generating SG3B. In the figure, the signals SWB and SW are the same as the signals shown in FIG. Here, for example, in the SRAM shown in FIG.
Consider the case of choosing a. In this case, the signals SWL0 and SW are set to high level, and the sub word line drive signal SWL0T is set to high level.
【００３９】さらに信号YSB0、SWB(信号SWの反転信号)
をロウレベルとすることによりＹスイッチ駆動信号SG0
をハイレベル、Ｙスイッチ駆動信号SG0Bをロウレベルと
してＹスイッチ36a、36b、37a、37bをそれぞれオン状態と
して共通データ線（CDL）40にデータ線12、14aを接続す
る。このようにしてメモリセル45aのデータの読み出
し、書き込みが可能となる。上述した各信号のタイミン
グを図11に示す。Further, signals YSB0 and SWB (inverted signal of signal SW)
To the low level, the Y switch drive signal SG0
Is set to a high level and the Y switch drive signal SG0B is set to a low level to turn on the Y switches 36a, 36b, 37a and 37b, respectively, and the data lines 12 and 14a are connected to the common data line (CDL) 40. In this way, the data in the memory cell 45a can be read and written. The timing of each signal described above is shown in FIG.
【００４０】以上に述べてきた本発明に係るSRAMのメモ
リセル構成についての実施例は、一つのメモリセルの一
対のトランスファMOSFETが一本のサブワード線（SWL）
に接続される構造(非対称セル)について示したものであ
るが、本発明は図５に示すような対称型メモリセルの場
合についても適用可能である。本発明を対称型メモリセ
ルに適用した場合の実施例を図12に示す。同図において
各メモリセルの左側のトランスファMOSFETのゲートを隣
接するメモリセルで交互にサブワード線15a、15bに接続
し、各メモリセルの右側のトランスファMOSFETのゲート
を隣接するメモリセルで交互にサブワード線15c、15dに
接続する。このような構成においてメモリセル110aを選
択する場合にはサブワードドライバ51aの出力をハイレ
ベルとしてサブワード線15b、15cの電位をハイレベルに
する。In the embodiment of the memory cell structure of the SRAM according to the present invention described above, a pair of transfer MOSFETs of one memory cell has one sub word line (SWL).
However, the present invention can be applied to the case of a symmetrical memory cell as shown in FIG. An embodiment in which the present invention is applied to a symmetrical memory cell is shown in FIG. In the figure, the gates of the transfer MOSFETs on the left side of each memory cell are alternately connected to the subword lines 15a and 15b in the adjacent memory cells, and the gates of the transfer MOSFETs on the right side of the memory cells are alternately arranged in the subword lines. Connect to 15c and 15d. When the memory cell 110a is selected in such a configuration, the output of the sub word driver 51a is set to high level and the potentials of the sub word lines 15b and 15c are set to high level.
【００４１】一方、メモリセル110bを選択する場合には
サブワードドライバ51bの出力をハイレベルとしてサブ
ワード線15a、15d の電位をハイレベルとする。このよう
に動作させることにより各メモリセルのデータの読み出
し、書き込みが可能となる。さらに、本発明は高抵抗負
荷型メモリセル、poly-Si PMOSメモリセル、６MOS型メ
モリセル、バイポーラトランジスタメモリセル等、全て
のメモリセル構造に適用できる。On the other hand, when the memory cell 110b is selected, the output of the sub word driver 51b is set to high level and the potentials of the sub word lines 15a and 15d are set to high level. By operating in this way, the data of each memory cell can be read and written. Furthermore, the present invention can be applied to all memory cell structures such as high resistance load type memory cells, poly-Si PMOS memory cells, 6MOS type memory cells, and bipolar transistor memory cells.
【００４２】また本発明に係るSRAMでオンチップキャッ
シュメモリ等を構成することにより、マイクロプロセッ
サの低価格化、高性能化が図れる。Further, by constructing an on-chip cache memory or the like with the SRAM according to the present invention, the price and performance of the microprocessor can be reduced.
【００４３】さらには、本発明に係るSRAMはエンジニア
リングワークステーション、CPU等にも適用可能であ
る。Furthermore, the SRAM according to the present invention can be applied to an engineering workstation, a CPU, etc.
【００４４】[0044]
【発明の効果】本発明によれば行方向（サブワード線方
向）に隣接したメモリセル間で同一のサブワード線を共
有しないように構成したので、行方向に隣接するメモリ
セルから同時にデータが出力されることは無い。したが
って行方向に隣接するメモリセル間でデータ線を共有で
き、データ線本数を従来に比して約半分にでき、データ
線ピッチを従来と比べて約２倍に大きくできる。このた
めにデータ線加工が容易になるのでSRAMの大容量化が可
能となり、またデータ線抵抗が減少することによりSRAM
の高速化が図れる。According to the present invention, the memory cells adjacent to each other in the row direction (subword line direction) are configured not to share the same subword line, so that data is simultaneously output from the memory cells adjacent to each other in the row direction. There is nothing. Therefore, the data lines can be shared between the memory cells adjacent to each other in the row direction, the number of data lines can be halved as compared with the conventional one, and the data line pitch can be doubled as compared with the conventional one. As a result, the data line processing becomes easier and the SRAM capacity can be increased. Also, the data line resistance decreases and the SRAM
Can be speeded up.
【図１】本発明に係るSRAMの基本的構成を示す回路図で
ある。FIG. 1 is a circuit diagram showing a basic configuration of an SRAM according to the present invention.
【図２】従来のSRAMの基本的構成を示す回路図である。FIG. 2 is a circuit diagram showing a basic configuration of a conventional SRAM.
【図３】図２に示したSRAMの具体的構成を示す回路図で
ある。3 is a circuit diagram showing a specific configuration of the SRAM shown in FIG.
【図４】本発明に係るSRAMの一実施例の構成を示す回路
図である。FIG. 4 is a circuit diagram showing a configuration of an embodiment of an SRAM according to the present invention.
【図５】従来のSRAMのメモリセル構成（対称セル）を示
す回路図である。FIG. 5 is a circuit diagram showing a memory cell configuration (symmetrical cell) of a conventional SRAM.
【図６】本発明に係るSRAMの他の実施例の構成を示す回
路図である。FIG. 6 is a circuit diagram showing the configuration of another embodiment of the SRAM according to the present invention.
【図７】本発明に係るSRAMのメモリセル構成の概略を示
す回路図である。FIG. 7 is a circuit diagram showing an outline of a memory cell configuration of an SRAM according to the present invention.
【図８】図６に示したSRAMにおける共通データ線の接続
制御を行う切換回路の構成を示す回路図である。8 is a circuit diagram showing a configuration of a switching circuit that controls connection of common data lines in the SRAM shown in FIG.
【図９】本発明に係るSRAMの他の実施例の構成を示す回
路図である。FIG. 9 is a circuit diagram showing the configuration of another embodiment of the SRAM according to the present invention.
【図１０】図９における各種駆動信号を生成する制御回
路の構成を示す回路図である。10 is a circuit diagram showing a configuration of a control circuit that generates various drive signals in FIG.
【図１１】図10に示した制御回路の動作状態を示すタイ
ミングチャートである。11 is a timing chart showing an operation state of the control circuit shown in FIG.
【図１２】本発明に係るSRAMの他の実施例の要部の構成
を示す回路図である。FIG. 12 is a circuit diagram showing a configuration of a main part of another embodiment of the SRAM according to the present invention.
11 メモリセル 31a メモリセル 45a メモリセル 45b メモリセル 45c メモリセル 45d メモリセル 116 メモリセル 12 データ線(ポジ) 13 データ線(ネガ) 14 データ線 14a データ線 14b データ線 14c データ線 15 サブワード線 15a サブワード線 15b サブワード線 15c サブワード線 50a サブワード線 50b サブワード線 50c サブワード線 50d サブワード線 15T サブワード線 15B サブワード線 31 ラッチ回路（フリップフロップ） 32 トランスファMOSFET 33 イコライズPMOSFET 35 ライトリカバリPMOSFET 34 データ線負荷PMOSFET 36 Ｙスイッチ( 書き込み用) 36a Ｙスイッチ( 書き込み用) 36b Ｙスイッチ( 書き込み用) 36c Ｙスイッチ( 書き込み用) 366 Ｙスイッチ( 書き込み用) 37 Ｙスイッチ( 読み出し用) 37a Ｙスイッチ( 読み出し用) 37b Ｙスイッチ( 読み出し用) 37c Ｙスイッチ( 読み出し用) 376 Ｙスイッチ( 読み出し用) 38 共通データ線(ポジ) 39 共通データ線(ネガ) 40 共通データ線 43 インバータ 41 ２入力OR回路 42 ２入力AND回路 60 プリセンスアンプ 61 ライトアンプ 62 コモンデータ線( 読み出し用) 62P コモンデータ線(読み出し用) 62N コモンデータ線(読み出し用) 62T コモンデータ線(読み出し用) 62B コモンデータ線(読み出し用) 63 コモンデータ線(書き込み用) 63P コモンデータ線(書き込み用) 63N コモンデータ線(書き込み用) 63T コモンデータ線(書き込み用) 63B コモンデータ線(書き込み用) 43 インバータ回路 51 サブワードドライバ 100 ２入力NAND回路 101 ２入力NOR回路 11 memory cell 31a memory cell 45a memory cell 45b memory cell 45c memory cell 45d memory cell 116 memory cell 12 data line (positive) 13 data line (negative) 14 data line 14a data line 14b data line 14c data line 15 subword line 15a subword Line 15b Subword line 15c Subword line 50a Subword line 50b Subword line 50c Subword line 50d Subword line 15T Subword line 15B Subword line 31 Latch circuit (flip-flop) 32 Transfer MOSFET 33 Equalize PMOSFET 35 Write recovery PMOSFET 34 Data line load PMOSFET 36 Y switch (For writing) 36a Y switch (for writing) 36b Y switch (for writing) 36c Y switch (for writing) 366 Y switch (for writing) 37 Y switch (for reading) 37a Y switch (for reading) 37b Y switch (for writing) 37c Y switch (for reading) 376 Y switch Switch (for reading) 38 Common data line (positive) 39 Common data line (negative) 40 Common data line 43 Inverter 41 2-input OR circuit 42 2-input AND circuit 60 Pre-sense amplifier 61 Write amplifier 62 Common data line (for reading) 62P common data line (for reading) 62N common data line (for reading) 62T common data line (for reading) 62B common data line (for reading) 63 common data line (for writing) 63P common data line (for writing) 63N common Data line (for writing) 63T Common data line (for writing) 63B Common data line (for writing) 43 Inverter circuit 51 Sub word driver 100 2-input NAND circuit 101 2-input NOR circuit
Claims (11)
タ線に出力されたデータを記憶するラッチ回路と、該ラ
ッチ回路からデータを読み出し、あるいは前記ラッチ回
路にデータを書き込むために前記ラッチ回路とデータ線
とを接続する一対のスイッチ手段と、該一対のスイッチ
手段のオン、オフ状態を制御する制御信号を該一対のス
イッチ手段に供給する行方向に配設されるワード線とか
ら構成されるメモリセルを複数、有するスタティックラ
ンダムアクセスメモリにおいて、 隣接する２つのメモ
リセルを構成するラッチ回路が、それぞれ２本のサブワ
ード線のうち相互に異なるサブワード線に接続されると
共に、前記隣接する２つのメモリセルで１本のデータ線
を共有することを特徴とするスタティックランダムアク
セスメモリ。1. A data line arranged in a column direction, a latch circuit for storing the data output to the data line, and a data line for reading data from the latch circuit or writing data in the latch circuit. From a pair of switch means for connecting the latch circuit and the data line, and a word line arranged in the row direction for supplying a control signal for controlling the on / off state of the pair of switch means to the pair of switch means. In a static random access memory having a plurality of configured memory cells, latch circuits forming two adjacent memory cells are connected to mutually different subword lines of two subword lines, and are adjacent to each other. A static random access memory characterized in that two memory cells share one data line.
タ線に出力されたデータを記憶するラッチ回路と、該ラ
ッチ回路からデータを読み出し、あるいは前記ラッチ回
路にデータを書き込むために前記ラッチ回路とデータ線
とを接続する一対のスイッチ手段と、該一対のスイッチ
手段のオン、オフ状態を制御する制御信号を該一対のス
イッチ手段に供給する行方向に配設されるワード線とか
ら構成されるメモリセルを複数、有するスタティックラ
ンダムアクセスメモリにおいて、 上記ワード線は行方向に配置された一列のメモリセル群
に対して２本配設され、隣接する上記メモリセルの各一
対のスイッチ手段には交互に異なる第１のワード線また
は第２のワード線から前記スイッチ手段のオン、オフ状
態を制御する制御信号が供給され、隣接する２つのメモ
リセルでデータ線を１本、共有することを特徴とするス
タティックランダムアクセスメモリ。2. A data line arranged in the column direction, a latch circuit for storing the data output to the data line, and a data line for reading data from the latch circuit or writing data in the latch circuit. From a pair of switch means for connecting the latch circuit and the data line, and a word line arranged in the row direction for supplying a control signal for controlling the on / off state of the pair of switch means to the pair of switch means. In a static random access memory having a plurality of configured memory cells, two word lines are provided for a column of memory cells arranged in the row direction, and a pair of switch means for each of the adjacent memory cells. Is supplied with a control signal for controlling the on / off state of the switch means from the first word line or the second word line which are different from each other. Two single data line in the memory cell, a static random access memory, characterized in that the share that.
タ線に出力されたデータを記憶するラッチ回路と、該ラ
ッチ回路からデータを読み出し、あるいは前記ラッチ回
路にデータを書き込むために前記ラッチ回路とデータ線
とを接続する一対のスイッチ手段と、該一対のスイッチ
手段のオン、オフ状態を制御する制御信号を該一対のス
イッチ手段に供給する行方向に配設されるワード線とか
ら構成されるメモリセルを複数、有するスタティックラ
ンダムアクセスメモリにおいて、 上記ワード線は行方向に配置された一列のメモリセル群
に対して第１のドライバにより駆動される第２、第３の
一対のワード線と、第２のドライバにより駆動される第
１、第４の一対のワード線の合計４本配設され、隣接す
る上記メモリセルの各一対のスイッチ手段には交互に第
２、第３のワード線または第１、第４のワード線に接続
され、隣接する２つのメモリセルでデータ線を１本、共
有することを特徴とするスタティックランダムアクセス
メモリ。3. A data line arranged in a column direction, a latch circuit for storing data output to the data line, and a data line for reading data from the latch circuit or writing data in the latch circuit. From a pair of switch means for connecting the latch circuit and the data line, and a word line arranged in the row direction for supplying a control signal for controlling the on / off state of the pair of switch means to the pair of switch means. In a static random access memory having a plurality of configured memory cells, the word line is a pair of second and third words driven by a first driver for a column of memory cells arranged in a row direction. Line and a pair of first and fourth word lines driven by the second driver, a total of four, and a pair of switches for each of the adjacent memory cells. The second, third word line or the first, is connected to a fourth word line, one data line in adjacent two memory cells, a static random access memory, characterized in that the shared alternately on.
タ線に出力されたデータを記憶するラッチ回路と、該ラ
ッチ回路からデータを読み出し、あるいは前記ラッチ回
路にデータを書き込むために前記ラッチ回路とデータ線
とを接続する一対のスイッチ手段と、該一対のスイッチ
手段のオン、オフ状態を制御する制御信号を該一対のス
イッチ手段に供給する行方向に配設されるワード線とか
ら構成されるメモリセルを複数、有し、複数の各データ
線が１組の書き込み用スイッチ手段及び読み出し用スイ
ッチ手段を介して一対の共通データ線に接続されるよう
に構成されたスタティックランダムアクセスメモリにお
いて、 上記ワード線は行方向に配置された一列のメモリセル群
に対して２本配設され、隣接する上記メモリセルの各一
対のスイッチ手段には交互に異なる第１のワード線また
は第２のワード線から前記スイッチ手段のオン、オフ状
態を制御する制御信号が供給され、隣接する２つのメモ
リセルでデータ線を１本、共有することを特徴とするス
タティックランダムアクセスメモリ。4. A data line arranged in the column direction, a latch circuit for storing the data output to the data line, and a data line for reading data from the latch circuit or writing data in the latch circuit. From a pair of switch means for connecting the latch circuit and the data line, and a word line arranged in the row direction for supplying a control signal for controlling the on / off state of the pair of switch means to the pair of switch means. A static random access memory having a plurality of configured memory cells, each of the plurality of data lines being connected to a pair of common data lines via a pair of write switch means and read switch means. In the above, two word lines are provided for one row of memory cell groups arranged in the row direction, and each pair of adjacent memory cells has a pair of switches. A control signal for controlling the on / off state of the switch means is supplied to the means from the first word line and the second word line which are different from each other, and two adjacent memory cells share one data line. A static random access memory characterized in that
タ線に出力されたデータを記憶するラッチ回路と、該ラ
ッチ回路からデータを読み出し、あるいは前記ラッチ回
路にデータを書き込むために前記ラッチ回路とデータ線
とを接続する一対のスイッチ手段と、該一対のスイッチ
手段のオン、オフ状態を制御する制御信号を該一対のス
イッチ手段に供給する行方向に配設されるワード線とか
ら構成されるメモリセルを複数、有し、複数の各データ
線が一組の書き込み用スイッチ手段及び読み出し用スイ
ッチ手段を介して一対の共通データ線に接続されるよう
に構成されたスタティックランダムアクセスメモリにお
いて、 上記ワード線は行方向に配置された一列のメモリセル群
に対して第１のドライバにより駆動される第２、第３の
一対のワード線と、第２のドライバにより駆動される第
１、第４の一対のワード線の合計４本配設され、隣接す
る上記メモリセルの各一対のスイッチ手段には交互に第
２、第３のワード線または第１、第４のワード線に接続
され、隣接する２つのメモリセルでデータ線を１本、共
有することを特徴とするスタティックランダムアクセス
メモリ。5. A data line arranged in a column direction, a latch circuit for storing the data output to the data line, and a data line for reading data from the latch circuit or writing data in the latch circuit. From a pair of switch means for connecting the latch circuit and the data line, and a word line arranged in the row direction for supplying a control signal for controlling the on / off state of the pair of switch means to the pair of switch means. A static random access memory having a plurality of configured memory cells, each of the plurality of data lines being connected to a pair of common data lines via a set of write switch means and read switch means. In the above, the word line is a pair of second and third word lines driven by the first driver for a column of memory cells arranged in the row direction. A total of four lines and a pair of first and fourth word lines driven by the second driver are arranged, and the pair of switch means of the adjacent memory cells are alternately provided with the second and third word lines. A static random access memory, which is connected to a word line or a first and a fourth word line, and two adjacent memory cells share one data line.
データの読み書きを行う際に、該ラッチ回路が前記一対
のスイッチ手段を介して接続される２本のデータ線とこ
れらのデータ線に隣接するデータ線を含む３本のデータ
線にそれぞれ、一端が接続され、他端がある一対の共通
データ線対に接続されている３組の書き込み用スイッチ
手段及び読み出し用スイッチ手段をオン状態とすること
により前記ラッチ回路にデータの読み書きを行う制御手
段を有することを特徴とする請求項４または５のいずれ
かに記載スタティックランダムアクセスメモリ。6. When data is read from or written to a latch circuit that constitutes the memory cell, the latch circuit is adjacent to two data lines connected via the pair of switch means and these data lines. One set is connected to each of the three data lines including the data line, and three sets of write switch means and read switch means connected to a pair of common data line pairs having the other end are turned on. 6. The static random access memory according to claim 4, further comprising control means for reading and writing data in the latch circuit.
データの読み書きを行う際に、該ラッチ回路が前記一対
のスイッチ手段を介して接続される２本のデータ線にそ
れぞれ、一端が接続され、他端がある一対の共通データ
線に接続されている２組の書き込み用スイッチ手段及び
読み出し用スイッチ手段をオン状態とすることにより前
記ラッチ回路にデータの読み書きを行う制御手段を有す
ることを特徴とする請求項４または５のいずれかに記載
のスタティックランダムアクセスメモリ。7. One end is connected to each of two data lines connected to the latch circuit via the pair of switch means when reading / writing data from / to the latch circuit forming the memory cell. The latch circuit includes control means for reading and writing data by turning on two sets of write switch means and read switch means connected to a pair of common data lines having the other end. The static random access memory according to claim 4 or 5.
み出したデータを増幅するセンスアンプと一対の共通デ
ータ線との間及び前記ラッチ回路にデータを書き込む書
き込み回路と他の一対の共通データ線との間に設けられ
たスイッチ手段と、 行方向に隣接するメモリセルのいずれかを選択するかに
応じて、センスアンプ及び書き込み回路と一対の共通デ
ータ線との接続を反転させるように前記スイッチ手段を
切り換える切換制御手段とを有することを特徴とする請
求項４または５のいずれかに記載のスタティックランダ
ムアクセスメモリ。8. Between a sense amplifier that amplifies data read from a latch circuit that constitutes a memory cell and a pair of common data lines, and between a write circuit that writes data to the latch circuit and another pair of common data lines. The switch means is provided so as to invert the connection between the sense amplifier and the write circuit and the pair of common data lines depending on which of the switch means provided between them and the memory cell adjacent in the row direction is selected. 6. The static random access memory according to claim 4, further comprising switching control means for switching.
に出力される制御信号は、請求項２記載の第１または第
２のワード線のいずれかを選択する信号と同一であるこ
とを特徴とする請求項８に記載のスタティックランダム
アクセスメモリ。9. The control signal output from the switching control means to the switch means is the same as the signal for selecting one of the first and second word lines according to claim 2. The static random access memory according to claim 8.
段に出力される制御信号は、請求項３記載の第１、第４
のワード線または第２、第３のワード線のいずれかを選
択する信号と同一であることを特徴とする請求項８に記
載のスタティックランダムアクセスメモリ。10. The control signal output from the switching control means to the switch means is the first or fourth control signal according to claim 3.
9. The static random access memory according to claim 8, wherein the static random access memory is the same as the signal for selecting any one of the word lines or the second and third word lines.
ムアクセスメモリを有するマイクロプロセッサ等の半導
体集積回路装置。11. A semiconductor integrated circuit device such as a microprocessor having the static random access memory according to claim 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5167792A JPH0721780A (en) | 1993-07-07 | 1993-07-07 | Static random access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5167792A JPH0721780A (en) | 1993-07-07 | 1993-07-07 | Static random access memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0721780A true JPH0721780A (en) | 1995-01-24 |
Family
ID=15856200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5167792A Pending JPH0721780A (en) | 1993-07-07 | 1993-07-07 | Static random access memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0721780A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0855479A (en) * | 1994-06-15 | 1996-02-27 | Samsung Electron Co Ltd | Memory cell array of semiconductor memory device and array arranging method thereof |
| US5946263A (en) * | 1997-04-15 | 1999-08-31 | Nec Corporation | Memory device having separate driver sections |
| JP2008181660A (en) * | 2008-03-31 | 2008-08-07 | Ricoh Co Ltd | Semiconductor memory device |
-
1993
- 1993-07-07 JP JP5167792A patent/JPH0721780A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0855479A (en) * | 1994-06-15 | 1996-02-27 | Samsung Electron Co Ltd | Memory cell array of semiconductor memory device and array arranging method thereof |
| US5946263A (en) * | 1997-04-15 | 1999-08-31 | Nec Corporation | Memory device having separate driver sections |
| JP2008181660A (en) * | 2008-03-31 | 2008-08-07 | Ricoh Co Ltd | Semiconductor memory device |
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