JPH03104272A - Semiconductor memory - Google Patents

Abstract

PURPOSE:To accommodate word drivers sufficiently even though this memory is equipped with micro memory cells by making each bit line pair and the next bit line pair overlap partially and disposing the memory cells located on word lines on one side of each word line and on the other side of the word line alternately and making each word driver drive two pieces of word lines. CONSTITUTION:When a word line WLi is selected, memory cells, i.e. MCsi,i, MCsi,i+1, MCsi,i+2, MCsi,i+3... are connected to respective bit line pairs, i.e., BLi and BLi, BLi+1 and BLi+1, BLi+2 and BLi+2, BLi+3 and BLi+3... and then, if reading out, memory data of respective cells appear in respective bit line pairs. These data are selected by column gates, i.e., CGi, CGi+1, CGi+2, CGi+3... and are amplified by a sense amp. SA and then, are sent to a data bus. In this memory, each row of a cell array is composed of the cells, i.e., MCsi,i and MCsi,i+2...MCsi,i+1 and MCsi,i+3... and each word line WLi, WLi+1... selects the cells for two rows simultaneously. Consequently, spaces of word lines, i.e., WLi, WLi+1... are twice as large as those of the ordinary word lines.

Description

【発明の詳細な説明】 〔発明の概要〕 大容量化に適する半導体記憶装置に関し、メモリセルを
微小化してもそれに応じてワード線間隔を小にする必要
がなく、従ってワードドライバを充分収容できるように
することを目的とし、多数のワード線とビット線対と、
これらの各交点に配設されるメモリセルとする半導体記
憶装置において、隣接する２つのビット線対を一部オー
バラップさせ、各メモリセルを交互にワード線の−側と
他側に配置して、各ワード線間にはぐ２メモリセルが置
かれるように構或する。[Detailed Description of the Invention] [Summary of the Invention] Regarding a semiconductor memory device suitable for increasing capacity, even if memory cells are miniaturized, there is no need to reduce the word line spacing accordingly, and therefore word drivers can be accommodated sufficiently. With a large number of word lines and bit line pairs,
In a semiconductor memory device in which memory cells are arranged at each of these intersections, two adjacent bit line pairs are partially overlapped, and each memory cell is arranged alternately on the negative side and the other side of the word line. , two memory cells are placed between each word line.

〔産業上の利用分野〕[Industrial application field]

本発明は、大容量化に適する半導体記憶装置に関する。 The present invention relates to a semiconductor memory device suitable for increasing capacity.

近年の半導体記憶装置には高集積化と高速化の両立が要
求されている。そのためには素子の微細化による高集積
化と共に、配線方法によってその高集積化と高速化を達
威させる必要がある。In recent years, semiconductor memory devices are required to have both high integration and high speed. To achieve this, it is necessary to achieve high integration by miniaturizing elements and also to achieve high integration and high speed by wiring methods.

〔従来の技術〕[Conventional technology]

従来の半導体記憶装置では多数のワード線とビット線が
行．列方向に延びて格子状をなし、１ワード線の選択で
ｌ行分のメモリセル群が各々のピント線に接続される。Conventional semiconductor memory devices have many word lines and bit lines. The memory cells extend in the column direction to form a grid, and by selecting one word line, l rows of memory cells are connected to each focus line.

第３図はスタティックＲＡＭの一部を示し、ＷＬｔ−＋
，ＷＬｉ，　ＷＬｉ．１はｉ−１番目，ｉ番目，ｉ＋１
番目のワード線、ＢＬ五　と百ｔ▲＋　　Ｂ　Ｌ　ｉ−
＊とＢＬ＝−＊はｉ番目，ｉ＋１番目のビット線対、Ｍ
Ｃ＋．！はｉ番目のワード線ＷＬ．とｉ番目のビント線
対ＢＬｉ，ＢＬｉの交点に配設されるメモリセル、Ｍｃ
ｉ．，，，はｉ＋１番目のワード線ＷＬｉ．Ｉ　とｉ番
目のビット線対ＢＬ＋．ＢＬｔとの交点に配設されるメ
モリセルである。他もこれに準ずる。スタティックＲＡ
Ｍのメモリセルは同図（ｂ）に示すようにトランジスタ
Ｑ．．Ｑ．と負荷Ｒ＋，Ｒｚで構戒するフリップフロッ
プと、その人／出力端をビット線へ接続するトランスフ
ァゲートを構戒するトランジスタＱ．．Ｑ．からなる。Figure 3 shows part of the static RAM, WLt-+
, WLi, WLi. 1 is i-1st, i-th, i+1
th word line, BL5 and 100t▲+BL i-
* and BL=-* are the i-th and i+1-th bit line pair, M
C+. ! is the i-th word line WL. A memory cell arranged at the intersection of the i-th bint line pair BLi, BLi, Mc
i. , , is the i+1th word line WLi. I and the i-th bit line pair BL+. This is a memory cell arranged at the intersection with BLt. Others follow suit. static RA
The memory cell M has a transistor Q.M as shown in FIG. ．． Q. and a flip-flop with loads R+ and Rz, and a transistor Q with a transfer gate connecting its output terminal to the bit line. ．． Q. Consisting of

ワード線囚Ｌ！を選択する（Ｈレベルにする）とトラン
ジスタＱ３，Ｑ４がオンになり、上記人／出力端がビッ
ト線ＢＬ，，百ｔ！に接続されて書込み／読出しが行な
われる。ワード線は選択されるとき、そのワード線上の
全メモリセルのトランスファゲートを開くので、Ｓ亥全
メモリセルが当ｊ亥ビット線対へ接続される。Word line prisoner L! When you select (set to H level), transistors Q3 and Q4 turn on, and the output terminal is connected to the bit line BL, 100t! Writing/reading is performed by connecting to. When a word line is selected, it opens the transfer gates of all memory cells on that word line, so that all memory cells are connected to the current bit line pair.

ワード線はワードドライバにより駆動され、ワードドラ
イバはワードデコーダにより制御される。The word line is driven by a word driver, and the word driver is controlled by a word decoder.

そして、大容量メモリはメモリセルの微小化により達或
されるが、メモリセルを微小化すればワード線間隔及び
ビット線間隔が小になる。ワードドライバは、ワード線
が持つ抵抗及び寄生容量に打勝ってこれをその端末まで
高速にＨ／Ｌレベルにする必要があり、この点で微小化
に限度があり、高集積化を進めるとワード線間隔内に収
まらなくなる。Large capacity memories are achieved by miniaturizing memory cells, and miniaturizing memory cells reduces the word line spacing and bit line spacing. The word driver needs to overcome the resistance and parasitic capacitance of the word line and bring it to the H/L level quickly to the terminal.There is a limit to miniaturization in this respect, and as the word line becomes more integrated, It will no longer fit within the line spacing.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

従来の、■ワード線がセルアレイの１行分のセルを選択
する方式では、ワードドライバのピッチはメモリセルの
大きさに支配され、セルの微細化でピッチが小になると
収容し切れないという問題がある。In the conventional method in which the word line selects one row of cells in the cell array, the pitch of the word driver is controlled by the size of the memory cell, and as the pitch becomes smaller due to cell miniaturization, there is a problem that it cannot be accommodated. There is.

本発明は、メモリセルを微小化してもそれに応じてワー
ド線間隔を小にする必要がなく、従ってワードドライバ
を充分収容できるようにすることを目的とするものであ
る。An object of the present invention is to make it possible to sufficiently accommodate word drivers without the need to reduce the word line spacing correspondingly even if memory cells are miniaturized.

〔課題を解決するための手段〕[Means to solve the problem]

第１図に示すように本発明ではビット線対を次のビット
線対と一部オーバラップさせる。即ちビット線対ＢＬ．
，　百ｔ８の一方のビット線百Ｌｉは、次のビット線対
Ｂ　Ｌ　ｉ　−　＋　，　Ｂ　Ｌ　ｉや１の間に入るよ
そにする。そしてワード線上のメモリセルは交互にその
一側、他側にあるようにする。例えばメモリセルＭＣ．
，．はワード線ＷＬ▲の図面で下方にあり、次のメモリ
セルＭＣえ，！１は該ワード線Ｗ　Ｌ　１の同上方にあ
り、次のメモリセルＭ　Ｃ　ｉ　＋　ｉ　”　Ｚは該ワ
ード線ＷＬ▲の同下方にあり、次のメモリセルＭＣｔ＋
ｔ＊ｓは該ワード線ＷＬ．の同上方にあるようにする。As shown in FIG. 1, in the present invention, one bit line pair partially overlaps the next bit line pair. That is, bit line pair BL.
, 100t8, one bit line 100Li is placed somewhere between the next bit line pair BLi-+, BLi and 1. The memory cells on the word line are arranged alternately on one side and the other side. For example, memory cell MC.
、． is below the word line WL▲ in the drawing, and the next memory cell MC, ! 1 is located above the word line WL1, and the next memory cell MC i + i''Z is located below the word line WL▲, and the next memory cell MCt+
t*s is the word line WL. so that it is above the same level as above.

他もこれに準ずる。Others follow suit.

また第２図に示すように本発明では隣接する２本のワー
ド線ａ，ｂを１つに纏め、これらをｉ番目のワード線Ｗ
Ｌ４，！，，番目のワード線ＷＬ正，，・・・・・・と
して各々のワードドライバで駆動する。従って１つのワ
ードドライバが２本のワード線を駆動することになる。Further, as shown in FIG. 2, in the present invention, two adjacent word lines a and b are combined into one word line W.
L4,! ,,th word line WL is driven by each word driver as positive, . . . . Therefore, one word driver drives two word lines.

ビット線対は第１図と同様に一部オーバラフプさせる． 〔作用〕 第１図のように一本のワード線の一側および他側にメモ
リセルを配置すると、ワード線間隔内にほマ２メモリセ
ルが収容されることになり、ワード線間隔を大にする、
ひいてはワードドライバを収容可能にすることができる
。The bit line pairs are partially overlapped as in Figure 1. [Function] When memory cells are placed on one side and the other side of a single word line as shown in Figure 1, approximately two memory cells are accommodated within the word line spacing, which increases the word line spacing. to,
As a result, a word driver can be accommodated.

従来の第３図では２メモリセルを１個所でビット線へ接
続するので、ワード線ＷＬ．．と囚Ｌ．の間にはほイ２
メモリセルが置かれるが、ビット線へのコンタクトＣ部
分では即ちビット線ＢＬ，とＢＬｉ。１の間はメモリセ
ルも置かれないことになり、平均すれば各ビット線間に
１メモリセルが置かれることになる。In the conventional method shown in FIG. 3, two memory cells are connected to the bit line at one point, so the word line WL. ．． and prisoner L. Between the two
Memory cells are placed in contact C portions to the bit lines, ie, bit lines BL and BLi. No memory cell is placed between bit lines, and on average, one memory cell is placed between each bit line.

また第２図では隣接する２本のワード線ａ，　　ｂを１
ワードドライバが駆動するので、ワードドライバのピッ
チはワード線ピッチの２倍になる。従ってセルを微小化
してもワードドライバの収容スペースを確保できる。ワ
ード線は２本を１本に纏める他、３本，４本・・・・・
・を１本に纏めてもよく、その場合は一層ワードドライ
バの収容スペース確保に余裕ができる。In addition, in Fig. 2, two adjacent word lines a and b are
Since the word driver drives, the word driver pitch is twice the word line pitch. Therefore, even if the cell is miniaturized, a space for accommodating the word driver can be secured. In addition to combining two word lines into one, there are also three, four, etc.
・ may be combined into one, and in that case, there is even more room for accommodating the word driver.

〔実施例〕〔Example〕

本発明の実施例は第１図および第２図に示す如くである
。第ｌ図でｉ番目のワード線ＷＬ．を選択するとメモリ
セルＭＣえ，えとＩ−ＩＣ．，え。１とＭ　Ｃ　＠　１
　ｉ　”　ＺとＭＣｔ．ｉ＊ｓと・・・・・・が選択さ
れ、読出しならセル記憶データがビット線対ＢＬ．と百
Ｅ１，ＢＬｉ司とＢＬ，ｔやｘ，ＢＬ＝や２とＢＬｉや
２，Ｂ　Ｌ　＝−ｓとＢ　Ｌ　＝−ｓ　，・・・・・・
に出てくる。これを図示しないコラムゲートで選択し、
センスアンプで増幅して、データパスへ送出する。他の
ワード線ＷＬ，−，，％ＡＪＬ　ｉ　＋　１　＋　・・
・・・・を選択したときも同様である。An embodiment of the invention is shown in FIGS. 1 and 2. In FIG. 1, the i-th word line WL. When you select memory cell MC, er, I-IC. ,picture. 1 and M C @ 1
i ” Z and MCt.i*s are selected, and for reading, the cell storage data is bit line pair BL. 2, B L =-s and B L =-s ,...
It comes out. Select this using a column gate (not shown),
Amplify it with a sense amplifier and send it to the data path. Other word lines WL, -,, %AJL i + 1 +...
The same applies when selecting ....

メモリセルは第３図に示したようにフリップフロッフ゜
とトランスファゲートで構威され、富亥トランスファゲ
ートを構戒するトランジスタＱ３．Ｑ．のゲートはワー
ド線である。該ゲート従ってワード線は例えば多結晶シ
リコンで作り、ビット線はアルミニウムなどの金属で作
る。コンタクトＣは、ビット線とトランスファゲートト
ランジスタのソース／ドレインとを接続する。配線は通
常、多層配線になる。このメモリはビット線対ＢＬ．と
ＢＬｉ，ＢＬ▲．，とＢＬ．やｌが１単位となり、これ
が所要数並設された形でメモリが構威される。As shown in FIG. 3, the memory cell consists of a flip-flop and a transfer gate, and a transistor Q3. Q. The gate of is the word line. The gates and therefore the word lines are made of polycrystalline silicon, for example, and the bit lines are made of a metal such as aluminum. Contact C connects the bit line and the source/drain of the transfer gate transistor. Wiring is usually multilayer wiring. This memory has bit line pair BL. and BLi, BL▲. , and BL. The memory is constructed by arranging a required number of units in parallel.

第２図ではワード線ＷＬ，を選択するとメモリセルＭＣ
ｉ，五とＭ　Ｃ　ｉ　＋　ｆ　”　Ｉ　とＭ　Ｃ　！　
＋　＋　４ｚと？ＩＣ直．．，と・・・・・・が各々の
ビット線対ＢＬ，とＢＬｔ．ＢＬｉ−＋　とＢ　Ｌ　ｉ
＋ｔ　，　Ｂ　Ｌ　＋　．ｚとＢ　Ｌ　＝＋ｚ　＋ＢＬ
．。，とＢ　Ｌ　＋−ｓ　．・・・・・・に接続され、
読出しなら、各セルの記憶データが各々のビット線対に
出てくる。これをコラムゲートＣＧ．，ＣＧ，．，，Ｃ
Ｇ　ｉ＋Ｚ＋　　ＣＣ’ｉ４３＋　・・・・・・で選択
し、センスアンプＳＡで増幅し、データパスへ送出する
。このメモリではセルＭＣ直，ｉとＭＣ五．ｉ．２・・
・・・・ＭＣｉ，！。１とＭ　Ｃ　ｉ　＋　ｆ　”　３
・・・・・・がセルアレイの各１行を構威し、１本のワ
ード線ＷＬ．，ＷＬ．。．・・・・・・が２行分のセル
を同時に選択する。従ってワード線一Ｌ　ｉ　ｒＷ　Ｌ
　ｉ　＋　Ｉ　１　・・・・・・の間隔は通常の２倍に
なる。In FIG. 2, when word line WL is selected, memory cell MC
i, five and M C i + f” I and M C!
+ + 4z? IC direct. ．． , . . . are the respective bit line pairs BL, BLt. BLi-+ and BLi
+t, BL+. z and BL = +z +BL
．． . , and B L +-s . connected to...
For reading, the stored data of each cell comes out to each bit line pair. This is the column gate CG. ,CG,. ,,C
Selected by G i+Z+ CC'i43+ . . . , amplified by sense amplifier SA, and sent to the data path. In this memory, cells MC5, i and MC5. i. 2...
...MCi,! . 1 and MC i + f” 3
... constitutes each row of the cell array, and one word line WL. , W.L. . ．． ... selects two rows of cells at the same time. Therefore, word line 1L i rW L
The interval between i + I 1 ... is twice the normal distance.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明によれば、ワード線間隔を大
にすることができ、これによりワードドライバのスペー
スを広く確保できて、高集積度のメモリの製作上のネッ
クの１つに対する有効な対策を提供することができる。As explained above, according to the present invention, it is possible to increase the word line spacing, thereby securing a wide space for the word driver, and effectively solving one of the bottlenecks in manufacturing highly integrated memories. Countermeasures can be provided.

またｌつのビット線対に付くメモリセルの数が少なくな
るのでビット線容量が小になり、メモリの高速化に寄与
することができる．Furthermore, since the number of memory cells attached to one bit line pair is reduced, the bit line capacity is reduced, contributing to faster memory speeds.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明ｌの記憶装置の説明図、第２図は本発明
２の記憶装置の説明図、第３図は従来の記憶装置の説明
図である。 第１図、第２図でＷＬはワー，ド線、ＢＬ，　百Ｅはビ
ット線対、ＭＣはメモリセルである。FIG. 1 is an explanatory diagram of a storage device according to the first invention, FIG. 2 is an explanatory diagram of a storage device according to the second invention, and FIG. 3 is an explanatory diagram of a conventional storage device. In FIGS. 1 and 2, WL is a word line, BL, 100E is a bit line pair, and MC is a memory cell.

Claims (1)

【特許請求の範囲】 １、多数のワード線とビット線対と、これらの各交点に
配設されるメモリセルとを有する半導体記憶装置におい
て、 隣接する２つのビット線対（ＢＬ＿ｉと■＿ｉ、ＢＬ＿
ｉ＿＋＿１と■）を一部オーバラップさせ、各メモリセ
ル（ＭＣ＿ｉ＿、＿ｉとＭＣ＿ｉ＿、＿ｉ＿＋＿１…）
を交互にワード線の一側と他側に配置して、各ワード線
間にほゞ２メモリセルが置かれるようにしたことを特徴
とする半導体記憶装置。 ２、多数のワード線とビット線対と、これらの各交点に
配設されるメモリセルとワードドライバを有する半導体
記憶装置において、 隣接する２つのビット線対（ＢＬ＿ｉと■＿ｉ、ＢＬ＿
ｉ＿＋＿１と■）を一部オーバラップさせ、また隣接す
る複数のワード線（ａ、ｂ）を１つに纏めて各ワードド
ライバは複数のワード線を駆動するようにしたことを特
徴とする半導体記憶装置。[Claims] 1. In a semiconductor memory device having a large number of word line and bit line pairs and memory cells arranged at each intersection of these, two adjacent bit line pairs (BL_i and ■_i, BL_
i_+_1 and ■) are partially overlapped, and each memory cell (MC_i_,_i and MC_i_,_i_+_1...)
A semiconductor memory device characterized in that memory cells are arranged alternately on one side and the other side of word lines so that approximately two memory cells are placed between each word line. 2. In a semiconductor memory device having a large number of word line and bit line pairs, and memory cells and word drivers arranged at each intersection of these, two adjacent bit line pairs (BL_i and ■_i, BL_
A semiconductor memory characterized in that i_+_1 and ■) are partially overlapped, and a plurality of adjacent word lines (a, b) are combined into one, so that each word driver drives a plurality of word lines. Device.