JPH1092183A - Semiconductor memory device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor memory device whose writing bit line discharge circuit has a small layout area and which enables the high speed dioscharge of the bit line. SOLUTION: A 1-data writing signal WD1 or a 0-data writing signal WDO and a row writing permission signal YW are inputted to logic circuits and the gates of n-MOS transistors QWD0 and QWD1 for bit line discharge are driven by the outputs of the logic circuits. The n-MOS transistors for bit line discharge are arranged in a vertical one stage construction (two transistors are arranged horizontally) and the total size of the two transistors is 1/4 of a conventional size while the conventional discharge characteristics are maintained. since the newly provided logic circuits can be composed of transistors whose sizes are smaller than the size of the n-MOS transistor, the total area of a writing bit line discharge circuit can be reduced in comparison with that of a conventional semiconductor memory device.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体記憶装置に
係り、特にスタティックＲＡＭ（ランダム・アクセス・
メモリ）の書き込み用ビット線放電回路の面積低減を図
った半導体記憶装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a static RAM (random access memory).
The present invention relates to a semiconductor memory device in which the area of a write bit line discharge circuit of a memory is reduced.

【０００２】[0002]

【従来の技術】半導体記憶装置、特にスタティックＲＡ
Ｍの書き込み用ビット線放電回路の従来例として、特開
平７−１２２０７４号公報に記載されたものが知られて
いる。図２にその回路を示す。2. Description of the Related Art Semiconductor memory devices, particularly static RA
As a conventional example of an M write bit line discharge circuit, one described in Japanese Patent Application Laid-Open No. 7-122044 is known. FIG. 2 shows the circuit.

【０００３】M1〜Mmnはメモリセル、W1〜Wmはワード
線、BL0〜BL1nはビット線、DCGは書き込み用ビット線放
電回路である。ビット線対毎に設けられている書き込み
用ビット線放電回路の構成は、ｎＭＯＳトランジスタQY
W0とQWD0が縦積み２段であり、QYW0のドレインがビット
線BL0に接続され、また、ｎＭＯＳトランジスタQYW1とQ
WD1が縦積み２段であり、QYW1のドレインがビット線BL1
に接続されている構成である。そして、上記トランジス
タQYW0とQYW1のゲートが列書き込み許可信号YWで共通に
駆動され、トランジスタQWD0のゲートが０データ書き込
み信号WD0で駆動され、トランジスタQWD1のゲートが１
データ書き込み信号WD1で駆動されている。 読み出し
動作時は、これらの信号が低電位（以下、Ｌレベル）で
あるため、書き込み用ビット線放電回路のｎＭＯＳトラ
ンジスタが全て非導通（以下、オフ）であり、ビット線
は放電されない。一方、書き込み動作時は、列書き込み
許可信号YWが高電位（以下、Ｈレベル）で、さらに例え
ば、０データ書き込み信号WD0がＨレベルで、１データ
書き込み信号WD1がＬレベルの場合、トランジスタQYW0
とQWD0が導通（以下、オン）し、ビット線BL0が放電さ
れてメモリセルに０データが書き込まれる。また、１デ
ータ書き込み信号WD1がＨレベルで、０データ書き込み
信号WD0がＬレベルの場合、トランジスタQYW1とQWD1が
オンし、ビット線BL1が放電されてメモリセルに１デー
タが書き込まれる。M1 to Mmn are memory cells, W1 to Wm are word lines, BL0 to BL1n are bit lines, and DCG is a write bit line discharge circuit. The configuration of the write bit line discharge circuit provided for each bit line pair is an nMOS transistor QY
W0 and QWD0 are vertically stacked in two stages, the drain of QYW0 is connected to the bit line BL0, and the nMOS transistors QYW1 and Q
WD1 is a vertically stacked two-stage, and the drain of QYW1 is bit line BL1.
It is the structure connected to. The gates of the transistors QYW0 and QYW1 are commonly driven by the column write enable signal YW, the gate of the transistor QWD0 is driven by the 0 data write signal WD0, and the gate of the transistor QWD1 is 1
It is driven by the data write signal WD1. During a read operation, since these signals are at a low potential (hereinafter, L level), all the nMOS transistors of the write bit line discharge circuit are non-conductive (hereinafter, OFF), and the bit line is not discharged. On the other hand, at the time of the write operation, when the column write enable signal YW is at a high potential (hereinafter, H level) and, for example, the 0 data write signal WD0 is at the H level and the 1 data write signal WD1 is at the L level,
And QWD0 are turned on (hereinafter, turned on), the bit line BL0 is discharged, and 0 data is written to the memory cell. When the 1-data write signal WD1 is at H level and the 0-data write signal WD0 is at L level, the transistors QYW1 and QWD1 are turned on, the bit line BL1 is discharged, and 1 data is written to the memory cell.

【０００４】[0004]

【発明が解決しようとする課題】この様に書き込み動作
が行なわれるが、ビット線の容量性負荷が大きいこと
と、放電回路がｎＭＯＳトランジスタの縦積み２段の構
成であることのために、従来方式ではビット線を高速に
放電するために、放電用ｎＭＯＳトランジスタとしてサ
イズが大きいものを使用する必要があった。このため、
大きいレイアウト面積が必要であった。The write operation is performed as described above. However, the write operation is conventionally performed because of the large capacitive load of the bit line and the configuration in which the discharge circuit has two vertically stacked nMOS transistors. In the method, in order to discharge the bit line at a high speed, it is necessary to use a large-sized discharge nMOS transistor. For this reason,
A large layout area was required.

【０００５】本発明の目的は、放電回路の放電用ｎＭＯ
Ｓトランジスタを縦積み１段の構成とすることにより、
サイズが小さい放電用ｎＭＯＳトランジスタの使用を可
能にし、大きいレイアウト面積が不要で、かつ、従来と
同じく高速でビット線の放電が可能な半導体記憶装置を
提供することにある。An object of the present invention is to provide an nMO for discharging a discharge circuit.
By making the S-transistor a single-stage configuration,
It is an object of the present invention to provide a semiconductor memory device which enables the use of a discharge nMOS transistor having a small size, does not require a large layout area, and can discharge bit lines at a high speed as in the related art.

【０００６】[0006]

【課題を解決するための手段】上記目的は、複数のワー
ド線W1〜Wmと、複数のビット線対BL0,BL1〜BL0n,BL1nの
交点に、メモリセルM1〜Mmnが配置されているメモリセ
ルアレイがあり、該ビット線対毎に設けられている書き
込み用ビット線放電回路DCGを有する半導体記憶装置に
おいて、該書き込み用ビット線放電回路が、ビット線対
の内の一方のビット線BL0にドレインが接続されている
ｎ形電界効果トランジスタ(ｎＭＯＳトランジスタ)QWD0
と、他方のビット線BL1にドレインが接続されているｎ
ＭＯＳトランジスタQWD1を有し、１データ書き込み信号
WD1と列書き込み許可信号YWを入力とする論理回路N1の
出力で、上記一方のｎＭＯＳトランジスタQWD1のゲート
を駆動し、また０データ書き込み信号WD0と列書き込み
許可信号YWを入力とする他の論理回路N0の出力で、他方
のｎＭＯＳトランジスタQWD0のゲートを駆動することで
達成される。An object of the present invention is to provide a memory cell array in which memory cells M1 to Mmn are arranged at intersections between a plurality of word lines W1 to Wm and a plurality of bit line pairs BL0, BL1 to BL0n, BL1n. In a semiconductor memory device having a write bit line discharge circuit DCG provided for each bit line pair, the write bit line discharge circuit has a drain connected to one bit line BL0 of the bit line pair. Connected n-type field effect transistor (nMOS transistor) QWD0
And n whose drain is connected to the other bit line BL1
MOS transistor QWD1 with 1 data write signal
The output of the logic circuit N1 which receives WD1 and the column write enable signal YW as inputs drives the gate of the one nMOS transistor QWD1, and another logic circuit which receives the 0 data write signal WD0 and the column write enable signal YW as inputs This is achieved by driving the gate of the other nMOS transistor QWD0 with the output of N0.

【０００７】[0007]

【発明の実施の形態】図１に本発明の第１の実施例を示
す。本実施例の書き込み用ビット線放電回路DCGは、ビ
ット線対の内の一方のビット線BL0にドレインが接続さ
れているｎＭＯＳトランジスタQWD0と、他方のビット線
BL1にドレインが接続されているｎＭＯＳトランジスタQ
WD1があり、０データ書き込み信号WD0と列書き込み許可
信号YWを入力とするＮＯＲ形論理回路N01の出力で、上
記一方のｎＭＯＳトランジスタQWD0のゲートが駆動さ
れ、また１データ書き込み信号WD1と列書き込み許可信
号YWを入力とするＮＯＲ形論理回路N11の出力で、他方
のｎＭＯＳトランジスタQWD1のゲートが駆動されている
構成である。FIG. 1 shows a first embodiment of the present invention. The write bit line discharge circuit DCG of the present embodiment includes an nMOS transistor QWD0 having a drain connected to one bit line BL0 of the bit line pair, and the other bit line.
NMOS transistor Q with drain connected to BL1
The output of the NOR type logic circuit N01 that receives the 0 data write signal WD0 and the column write enable signal YW drives the gate of the one nMOS transistor QWD0, and the 1 data write signal WD1 and the column write enable The configuration is such that the gate of the other nMOS transistor QWD1 is driven by the output of the NOR type logic circuit N11 which receives the signal YW as input.

【０００８】本実施例の場合、読み出し動作時は、これ
らの信号YW,WD0,WD1がＨレベルに駆動され、ＮＯＲ形論
理回路N01,N11の出力が共にＬレベルとなり、ｎＭＯＳ
トランジスタQWD0,QWD1は共にオフとなりビット線BL0,B
L1は共に放電されない。一方、書き込み動作時は、列書
き込み許可信号YWがＬレベルに駆動され、さらに例え
ば、０データ書き込み信号WD0がＬレベルで、１データ
書き込み信号WD1がＨレベルに駆動される場合、ＮＯＲ
形論理回路N01の出力がＨレベルとなり、ｎＭＯＳトラ
ンジスタQWD0がオンし、ビット線BL0が放電されてメモ
リセルに書き込みが行なわれる。なお、ＮＯＲ形論理回
路N11の出力はＬレベルとなり、ｎＭＯＳトランジスタQ
WD1がオフのため、ビット線BL1は放電されない。In the case of this embodiment, during the read operation, these signals YW, WD0, WD1 are driven to H level, the outputs of the NOR type logic circuits N01, N11 are both at L level, and the nMOS
Transistors QWD0 and QWD1 are both turned off and bit lines BL0 and B
L1 is not discharged together. On the other hand, during a write operation, when the column write enable signal YW is driven to L level, for example, when the 0 data write signal WD0 is driven to L level and the 1 data write signal WD1 is driven to H level, NOR
The output of the logic circuit N01 goes high, the nMOS transistor QWD0 is turned on, the bit line BL0 is discharged, and writing is performed on the memory cell. Note that the output of the NOR type logic circuit N11 becomes L level, and the nMOS transistor Q
Since WD1 is off, bit line BL1 is not discharged.

【０００９】この様に、図２に示す従来の書き込み用ビ
ット線放電回路のｎＭＯＳトランジスタが縦積み２段
（左右で計４個のｎＭＯＳトランジスタ）で構成されて
いたのに対し、本実施例では、ｎＭＯＳトランジスタが
縦積み１段（左右で計２個のｎＭＯＳトランジスタ）で
構成されている。As described above, the nMOS transistors of the conventional write bit line discharge circuit shown in FIG. 2 are composed of vertically stacked two stages (a total of four nMOS transistors on the left and right). , And nMOS transistors are formed in one vertical stack (two nMOS transistors in total on the left and right).

【００１０】例えば、図２のｎＭＯＳトランジスタQWD
0、QWD1、QYW0、QYW1のゲート幅がそれぞれ18μｍで構
成されているとすると、ＭＯＳトランジスタの総ゲート
幅は、72μｍとなる。For example, the nMOS transistor QWD shown in FIG.
Assuming that the gate widths of 0, QWD1, QYW0, and QYW1 are each 18 μm, the total gate width of the MOS transistor is 72 μm.

【００１１】一方、本実施例において従来の書き込み用
ビット線放電回路と同じ放電特性を得るには、図１のｎ
ＭＯＳトランジスタQWD0、QWD1のゲート幅はそれぞれ9
μｍで構成でき、ｎＭＯＳトランジスタの総ゲート幅は
18μｍで構成できる。On the other hand, in this embodiment, in order to obtain the same discharge characteristics as the conventional write bit line discharge circuit, n
The gate width of each of the MOS transistors QWD0 and QWD1 is 9
μm, and the total gate width of the nMOS transistor is
It can be constituted by 18 μm.

【００１２】すなわち、ｎＭＯＳトランジスタの合計サ
イズが従来の１／４の大きさで、従来と同じ放電特性を
得ることができる。In other words, the total size of the nMOS transistor is 1/4 of the conventional size, and the same discharge characteristics as the conventional one can be obtained.

【００１３】本実施例では、ＮＯＲ形論理回路N01,N11
が新たに設けられているが、これらはサイズの小さいト
ランジスタで構成される。サイズの大きいトランジスタ
で構成すると、駆動力のロスが大きくなるからである。In this embodiment, NOR type logic circuits N01, N11
Are newly provided, but these are composed of small-sized transistors. This is because a loss in driving force increases when the transistor is formed using a large-sized transistor.

【００１４】例えば、ＮＯＲ形論理回路N01,N11は、そ
れぞれ図４（ａ）に示す回路で構成することができる。
図４（ａ）のＮＯＲ形論理回路は、IN1とIN2とを入力と
し、OUTを出力とするものである。For example, each of the NOR type logic circuits N01 and N11 can be constituted by a circuit shown in FIG.
The NOR type logic circuit shown in FIG. 4A receives IN1 and IN2 as inputs and outputs OUT.

【００１５】図１のＮＯＲ形論理回路N01,N11に図４
（ａ）のＮＯＲ形論理回路を用いた場合を考える。図１
のｎＭＯＳトランジスタQWD0、QWD1のゲート幅をそれぞ
れ9μｍとした場合に、図４（ａ）におけるｎＭＯＳト
ランジスタ及びｐＭＯＳトランジスタのゲート幅は、駆
動力のロスが大きくならない程度のサイズ、例えば、ｎ
ＭＯＳトランジスタ及びｐＭＯＳトランジスタのゲート
幅をそれぞれ0.6μｍ程度及び2.4μｍ程度で構成でき
る。従って、ＮＯＲ形論理回路N01,N11の総ゲート幅
は、それぞれ6.0μｍ程度で構成でき、本実施例の書き
込み用ビット線放電回路におけるＭＯＳトランジスタの
総ゲート幅は、30μｍ程度で構成できる。The NOR type logic circuits N01 and N11 of FIG.
Consider the case of using the NOR type logic circuit of FIG. FIG.
When the gate width of each of the nMOS transistors QWD0 and QWD1 is 9 μm, the gate widths of the nMOS transistor and the pMOS transistor in FIG.
The gate widths of the MOS transistor and the pMOS transistor can be set to about 0.6 μm and about 2.4 μm, respectively. Accordingly, the total gate width of each of the NOR type logic circuits N01 and N11 can be set to about 6.0 μm, and the total gate width of the MOS transistors in the write bit line discharge circuit of the present embodiment can be set to about 30 μm.

【００１６】上述のように、本実施例と同等の放電特性
をもつ従来の書き込み用ビット線放電回路のＭＯＳトラ
ンジスタの総ゲート幅は72μｍであるから、本実施例の
書き込み用ビット線放電回路のトータル面積は、従来の
それより低減することができる。As described above, since the total gate width of the MOS transistor of the conventional write bit line discharge circuit having the same discharge characteristics as that of this embodiment is 72 μm, the write bit line discharge circuit of this embodiment has the same gate width. The total area can be reduced from the conventional one.

【００１７】逆に、本実施例の書き込み用ビット線放電
回路におけるＭＯＳトランジスタの総ゲート幅を従来の
それと同一にした場合には、本実施例の書き込み用ビッ
ト線放電回路は、従来のそれに比べ、高速に放電をする
ことができる。Conversely, when the total gate width of the MOS transistors in the write bit line discharge circuit of the present embodiment is the same as that of the prior art, the write bit line discharge circuit of the present embodiment is It can discharge at high speed.

【００１８】次に第２の実施例を図３に示す。本実施例
は図１に示す第１の実施例と比べ、書き込み用ビット線
放電回路DCG内の論理回路N0,N1の構成が異なる。すなわ
ち、論理回路N0が０データ書き込み信号WD0と列書き込
み許可信号YWを入力とするＮＡＮＤ形論理回路N02と、
その出力を入力とするインバータN03で構成され、他の
論理回路N1が１データ書き込み信号WD1と列書き込み許
可信号YWを入力とするＮＡＮＤ形論理回路N12と、その
出力を入力とするインバータN13で構成されている。本
実施例における読み出し動作、及び書き込み動作は、信
号YW,WD0,WD1の極性を第１の実施例の場合と逆で考える
ことで達成される。Next, a second embodiment is shown in FIG. This embodiment differs from the first embodiment shown in FIG. 1 in the configuration of the logic circuits N0 and N1 in the write bit line discharge circuit DCG. That is, a NAND type logic circuit N02 in which the logic circuit N0 receives the 0 data write signal WD0 and the column write enable signal YW,
The other logic circuit N1 is composed of a NAND logic circuit N12 having a 1-data write signal WD1 and a column write enable signal YW as inputs, and an inverter N13 having the output as an input. Have been. The read operation and the write operation in the present embodiment are achieved by considering the polarities of the signals YW, WD0, and WD1 in reverse to those in the first embodiment.

【００１９】本実施例のN02、N12は、例えば、図４
（ｂ）に示す回路で構成でき、インバータN03、N13は、
例えば、図４（ｃ）に示す回路で構成できる。図４
（ｂ）のＮＡＮＤ形論理回路は、IN1とIN2とを入力と
し、OUTを出力とし、図４（ｃ）のインバータは、INを
入力とし、OUTを出力とする。N02 and N12 in this embodiment are, for example, as shown in FIG.
(B), the inverters N03 and N13 are
For example, it can be constituted by the circuit shown in FIG. FIG.
The NAND type logic circuit of FIG. 4B receives IN1 and IN2 as inputs and outputs OUT, and the inverter of FIG. 4C receives IN as input and OUT as output.

【００２０】図３のＮＡＮＤ形論理回路N02、N12及びイ
ンバータN03、N13として、図４（ｂ）のＮＡＮＤ形論理
回路及び図４（ｃ）のインバータを用いた場合を考え
る。第１の実施例の場合と同様に、図３のｎＭＯＳトラ
ンジスタQWD0、QWD1のゲート幅をそれぞれ9μｍとした
場合に、図４（ｂ）におけるｎＭＯＳトランジスタ及び
ｐＭＯＳトランジスタのゲート幅は、それぞれ0.6μｍ
程度で構成でき、図４（ｃ）におけるｎＭＯＳトランジ
スタ及びｐＭＯＳトランジスタのゲート幅は、それぞれ
0.6μｍ程度及び1.2μｍ程度で構成できる。従って、Ｎ
ＯＲ形論理回路N01,N11の総ゲート幅は、それぞれ2.4μ
ｍ程度、インバータN03、N13の総ゲート幅は、それぞれ
1.8μｍ程度で構成でき、本実施例の書き込み用ビット
線放電回路におけるＭＯＳトランジスタの総ゲート幅
は、26.4μｍ程度で構成できる。Consider the case where the NAND logic circuit of FIG. 4B and the inverter of FIG. 4C are used as the NAND logic circuits N02 and N12 and the inverters N03 and N13 in FIG. As in the first embodiment, when the gate widths of the nMOS transistors QWD0 and QWD1 in FIG. 3 are each 9 μm, the gate widths of the nMOS transistor and the pMOS transistor in FIG.
The gate widths of the nMOS transistor and the pMOS transistor in FIG.
It can be constituted by about 0.6 μm and about 1.2 μm. Therefore, N
The total gate width of OR-type logic circuits N01 and N11 is 2.4μ each.
m and the total gate width of inverters N03 and N13 are
The total gate width of the MOS transistors in the write bit line discharge circuit of this embodiment can be configured to be about 26.4 μm.

【００２１】従って、本実施例の場合も、書き込み用ビ
ット線放電回路のトータル面積は、従来のそれより低減
することができる。Therefore, also in this embodiment, the total area of the write bit line discharge circuit can be reduced as compared with the conventional one.

【００２２】逆に、本実施例の書き込み用ビット線放電
回路におけるＭＯＳトランジスタの総ゲート幅を従来の
それと同一にした場合には、実施例の書き込み用ビット
線放電回路は、従来のそれに比べ、高速に放電すること
ができる。Conversely, when the total gate width of the MOS transistors in the write bit line discharge circuit of the present embodiment is the same as that of the prior art, the write bit line discharge circuit of the present embodiment is It can discharge at high speed.

【００２３】[0023]

【発明の効果】以上の様に、ビット線対毎に設けられて
いる書き込み用ビット線放電回路のｎＭＯＳトランジス
タが、従来は縦積み２段（左右で計４個のトランジス
タ）で構成されていたのに対し、本発明では、ｎＭＯＳ
トランジスタが縦積み１段（左右で計２個のトランジス
タ）で構成されている。この場合、ｎＭＯＳトランジス
タの合計サイズが従来の１／４の大きさで、従来と同じ
放電特性を得ることができる。本発明では、論理回路N
0,N1が新たに設けられているが、これらはサイズの小さ
いトランジスタで構成できるため、書き込み用ビット線
放電回路のトータル面積を従来より低減した半導体記憶
装置を提供することができる。As described above, the nMOS transistors of the write bit line discharge circuit provided for each bit line pair have conventionally been constituted by two vertically stacked (a total of four transistors on the left and right). On the other hand, in the present invention, the nMOS
Transistors are configured in one stage vertically (two transistors in total on the left and right). In this case, the total size of the nMOS transistors is 1/4 of the conventional size, and the same discharge characteristics as the conventional can be obtained. In the present invention, the logic circuit N
Although 0 and N1 are newly provided, since these can be constituted by transistors having a small size, it is possible to provide a semiconductor memory device in which the total area of the write bit line discharge circuit is reduced as compared with the related art.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１の実施例を示す図。FIG. 1 is a diagram showing a first embodiment of the present invention.

【図２】従来例を示す図。FIG. 2 is a diagram showing a conventional example.

【図３】本発明の第２の実施例を示す図。FIG. 3 is a diagram showing a second embodiment of the present invention.

【図４】本発明の第１の実施例及び第２の実施例におけ
る論理回路の具体的構成例を示す図。FIG. 4 is a diagram showing a specific configuration example of a logic circuit according to the first embodiment and the second embodiment of the present invention.

【符号の説明】[Explanation of symbols]

DCG…書き込み用ビット線放電回路、W1〜Wm…ワード
線、BL0〜BL1n…ビット線、M1〜Mmn…メモリセル、IN1,
IN2,IN…入力信号、OUT…出力信号。DCG: Write bit line discharge circuit, W1 to Wm: Word line, BL0 to BL1n: Bit line, M1 to Mmn: Memory cell, IN1,
IN2, IN: Input signal, OUT: Output signal.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 楠 武志 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 ──────────────────────────────────────────────────続 き Continued on the front page (72) Inventor Takeshi Kusunoki 3681 Hayano, Mobara-shi, Chiba Hitachi Device Engineering Co., Ltd.

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】ワード線と、上記ワード線と交差するデー
タ線対と、上記ワード線と上記データ線対との交点に設
けられたメモリセルと、上記メモリセルに所定の情報を
書き込む書き込み信号を伝送する書き込み信号線と、上
記メモリセルへの上記所定の情報の書き込みを制御する
制御信号を伝送する制御信号線とを有する半導体記憶装
置において、 そのソース・ドレイン経路が上記ビット線対の一方のビ
ット線と所定の電位との間に形成され、上記一方のビッ
ト線を放電させる第１のＭＯＳトランジスタと、 そのソース・ドレイン経路が上記ビット線対の他方のビ
ット線と上記所定の電位との間に形成され、上記他方の
ビット線を放電させる第２のＭＯＳトランジスタと、 上記書き込み信号線と上記制御信号線と上記第１のＭＯ
Ｓトランジスタのゲートと上記第２のＭＯＳトランジス
タのゲートとに接続され、上記書き込み信号と上記制御
信号とに応じて上記第１ＭＯＳトランジスタ又は上記第
２のＭＯＳトランジスタの何れか一方のゲートを駆動さ
せる駆動回路とを有することを特徴とする半導体記憶装
置。1. A word line, a data line pair intersecting the word line, a memory cell provided at an intersection of the word line and the data line pair, and a write signal for writing predetermined information to the memory cell. And a control signal line for transmitting a control signal for controlling writing of the predetermined information to the memory cell, wherein the source / drain path is one of the bit line pairs. A first MOS transistor formed between the bit line and a predetermined potential to discharge the one bit line; and a source / drain path having the other bit line of the bit line pair and the predetermined potential. A second MOS transistor formed between the first and second MOS transistors for discharging the other bit line; the write signal line, the control signal line, and the first MO transistor.
A drive that is connected to the gate of the S transistor and the gate of the second MOS transistor, and drives one of the first MOS transistor and the second MOS transistor in response to the write signal and the control signal; And a circuit. 【請求項２】上記駆動回路は、上記書き込み信号線と上
記制御信号線と上記第１のＭＯＳトランジスタの上記ゲ
ートとに接続された論理回路を有することを特徴とする
請求項１に記載の半導体記憶装置。2. The semiconductor device according to claim 1, wherein said drive circuit has a logic circuit connected to said write signal line, said control signal line, and said gate of said first MOS transistor. Storage device. 【請求項３】上記論理回路は、ＮＡＮＤ型論理回路であ
ることを特徴とする請求項２に記載の半導体装置。3. The semiconductor device according to claim 2, wherein said logic circuit is a NAND logic circuit.