JPH0721775B2 - メモリ書込制御回路 - Google Patents
メモリ書込制御回路Info
- Publication number
- JPH0721775B2 JPH0721775B2 JP62113323A JP11332387A JPH0721775B2 JP H0721775 B2 JPH0721775 B2 JP H0721775B2 JP 62113323 A JP62113323 A JP 62113323A JP 11332387 A JP11332387 A JP 11332387A JP H0721775 B2 JPH0721775 B2 JP H0721775B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- signal
- write
- address
- flip
- Prior art date
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- Expired - Lifetime
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- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、コンピユータ等、ランダムアクセスメモリ
を必要とする装置におけるランダムアクセスメモリのメ
モリ書込制御回路に関するものである。
を必要とする装置におけるランダムアクセスメモリのメ
モリ書込制御回路に関するものである。
第４図は例えば「′86三菱半導体データブツク基板コン
ピユータ編」（昭和61年４月20日三菱電機（株）半導体
事業部発行）のPCA8506Aモジュールのブロツク図に示さ
れた、従来のメモリ書込制御回路を示すブロツク図であ
り、１は中央処理装置やIO制御装置等のCPU装置と接続
されるシステムバス、２はシステムバス１に含まれるア
ドレス信号をメモリ回路に入力するためのアドレスバツ
フア、３は前記アドレス信号の上位をデコードすること
により当該メモリモジユールが選択されているか否かを
検出すると共に、各メモリ素子の選択信号（以下、CS信
号という）を生成するアドレスデコーダ、４は双方向性
のバツフアよりなり、システムバス１とメモリとのデー
タバスのバツフア機能を持つデータバツフア、5,6はそ
れぞれシステムバス１のメモリ読込命令（MRDCL）とメ
モリ書込命令（MWTCL）をメモリモジュールに入力する
ためのバツフアICであり、７は１つ、または複数個のラ
ンダムアクセスメモリ素子（以下、RAM素子という）か
ら構成されるメモリバンク（以下、RAMという）であ
る。
ピユータ編」（昭和61年４月20日三菱電機（株）半導体
事業部発行）のPCA8506Aモジュールのブロツク図に示さ
れた、従来のメモリ書込制御回路を示すブロツク図であ
り、１は中央処理装置やIO制御装置等のCPU装置と接続
されるシステムバス、２はシステムバス１に含まれるア
ドレス信号をメモリ回路に入力するためのアドレスバツ
フア、３は前記アドレス信号の上位をデコードすること
により当該メモリモジユールが選択されているか否かを
検出すると共に、各メモリ素子の選択信号（以下、CS信
号という）を生成するアドレスデコーダ、４は双方向性
のバツフアよりなり、システムバス１とメモリとのデー
タバスのバツフア機能を持つデータバツフア、5,6はそ
れぞれシステムバス１のメモリ読込命令（MRDCL）とメ
モリ書込命令（MWTCL）をメモリモジュールに入力する
ためのバツフアICであり、７は１つ、または複数個のラ
ンダムアクセスメモリ素子（以下、RAM素子という）か
ら構成されるメモリバンク（以下、RAMという）であ
る。
次に動作について説明する。ここで、第５図はその動作
説明のための各信号の時間関係を示すタイムチヤートで
ある。システムバス１に接続されているCPU装置は、シ
ステムバス１上に、まず、メモリを選択するアドレス信
号（ADRSL）と、書込データ（DATAL）を出力する。メモ
リモジュールは、アドレスバツフア２よりアドレス信号
（ADRSL）を入力し、その上位アドレス信号をアドレス
デコーダ３に出力する。アドレスデコーダ３は、当メモ
リモジユールが選択されたか否かを内部のアドレス一致
検出ロジツクで検出し、選択されていればデータバツフ
ア４を出力イネーブル側にすると共に、RAM7に対し、CS
信号を有意にする。その後、CPU装置は、メモリ書込命
令（MWTCL）を有意にし、システムバス１に出力する。
メモリ書込命令（MWTCL）が有意になると、バツフアIC6
から出力される書込制御信号（WR）は有意になりRAM7に
対し、データの書込が始まる。CPU装置はRAM7に対する
書込制御信号（WR）のパルス巾条件、アクセス時間等の
タイミング条件を満足させた後、メモリ書込命令（MWTC
L）を無意側にする。これによつてバツフアIC6の出力
（WR）も無意になり、さらにその後RAM7に対するデー
タ，アドレスのセツトアツプ時間，ホールド時間等を満
足させた後、アドレス信号（ADRSL），データ信号（DAT
AL）の出力を止め、CS信号が無意になり、一連のメモリ
への書込動作を終了する。
説明のための各信号の時間関係を示すタイムチヤートで
ある。システムバス１に接続されているCPU装置は、シ
ステムバス１上に、まず、メモリを選択するアドレス信
号（ADRSL）と、書込データ（DATAL）を出力する。メモ
リモジュールは、アドレスバツフア２よりアドレス信号
（ADRSL）を入力し、その上位アドレス信号をアドレス
デコーダ３に出力する。アドレスデコーダ３は、当メモ
リモジユールが選択されたか否かを内部のアドレス一致
検出ロジツクで検出し、選択されていればデータバツフ
ア４を出力イネーブル側にすると共に、RAM7に対し、CS
信号を有意にする。その後、CPU装置は、メモリ書込命
令（MWTCL）を有意にし、システムバス１に出力する。
メモリ書込命令（MWTCL）が有意になると、バツフアIC6
から出力される書込制御信号（WR）は有意になりRAM7に
対し、データの書込が始まる。CPU装置はRAM7に対する
書込制御信号（WR）のパルス巾条件、アクセス時間等の
タイミング条件を満足させた後、メモリ書込命令（MWTC
L）を無意側にする。これによつてバツフアIC6の出力
（WR）も無意になり、さらにその後RAM7に対するデー
タ，アドレスのセツトアツプ時間，ホールド時間等を満
足させた後、アドレス信号（ADRSL），データ信号（DAT
AL）の出力を止め、CS信号が無意になり、一連のメモリ
への書込動作を終了する。
従来のメモリ書込制御回路は以上のように構成されてい
るので、データ書込中のCPU装置にハードウエア的にリ
セツトがかかつたり、システムバス１経由で全CPU装置
を同時にリセツトするソフトウエア的なリセツトがかか
つた時、第５図に破線で示すようにアドレス信号（ADRS
L）書込データ（DATAL）、メモリ書込命令（MWTCL）は
途中で無効となり、RAM7のRAM素子に対するタイミング
条件が満足されないため、誤データが書込まれて、メモ
リ内容が破壊されてしまい、ハードウエアリセツト，ソ
フトウエアリセツトの使用は厳密には不可能であるとい
う問題点があつた。
るので、データ書込中のCPU装置にハードウエア的にリ
セツトがかかつたり、システムバス１経由で全CPU装置
を同時にリセツトするソフトウエア的なリセツトがかか
つた時、第５図に破線で示すようにアドレス信号（ADRS
L）書込データ（DATAL）、メモリ書込命令（MWTCL）は
途中で無効となり、RAM7のRAM素子に対するタイミング
条件が満足されないため、誤データが書込まれて、メモ
リ内容が破壊されてしまい、ハードウエアリセツト，ソ
フトウエアリセツトの使用は厳密には不可能であるとい
う問題点があつた。
この発明は上記のような問題点を解消するためになされ
たもので、メモリへの書込動作中、メモリ書込命令が途
中で消えても正確な書込データを当初選択されていたメ
モリアドレスに対して書込むことのできるメモリ書込制
御回路を得ることを目的とする。
たもので、メモリへの書込動作中、メモリ書込命令が途
中で消えても正確な書込データを当初選択されていたメ
モリアドレスに対して書込むことのできるメモリ書込制
御回路を得ることを目的とする。
この発明に係るメモリ書込制御回路は、メモリ書込命令
が有意で、かつ、メモリが選択されていることを記憶す
るフリツプフロツプと、メモリ書込命令が有意になつた
時点の有効なアドレス信号，書込データをラツチするラ
ツチ回路を設け、さらに、上記フリツプフロツプが有意
になつたことにより動作する２種のタイマー回路を設
け、これによつてRAMのRAM素子に対するタイミング条件
を満足するタイミングを内部で生成するようにしたもの
である。
が有意で、かつ、メモリが選択されていることを記憶す
るフリツプフロツプと、メモリ書込命令が有意になつた
時点の有効なアドレス信号，書込データをラツチするラ
ツチ回路を設け、さらに、上記フリツプフロツプが有意
になつたことにより動作する２種のタイマー回路を設
け、これによつてRAMのRAM素子に対するタイミング条件
を満足するタイミングを内部で生成するようにしたもの
である。
この発明におけるメモリ書込制御回路は、書込時の書込
データ及びアドレス信号をラツチし、かつ、RAMのRAM素
子に対するタイミング条件を満すタイミングを内部で生
成することにより、メモリ書込命令が異常終了しても、
当初選択されていたメモリアドレスに正確に書込データ
を書込む。
データ及びアドレス信号をラツチし、かつ、RAMのRAM素
子に対するタイミング条件を満すタイミングを内部で生
成することにより、メモリ書込命令が異常終了しても、
当初選択されていたメモリアドレスに正確に書込データ
を書込む。
以下、この発明の一実施例を図について説明する。第１
図において、１はシステムバス、３はアドレスデコー
ダ、5,6はバツフアIC、７はRAMであり、第４図に同一符
号を付した従来のそれらと同一、あるいは相当部分であ
るため詳細な説明は省略する。また、８は書込動作中は
ラツチ状態であり、他の場合にはスルー状態となつてい
るアドレスラツチ回路、９は書込データをラツチするデ
ータラツチ回路、10は読出データをシステムバス１に出
力する出力データバツフア、11はデータ読出時に出力デ
ータバツフア10の出力イネーブル信号を生成するゲー
ト、12はメモリモジュールが選択された時にハイレベル
信号（以下、“H"という）を出力するインバータ、13は
メモリモジユールが選択され、かつ、メモリ書込命令が
有意になつたことによつて出力信号を有意にするＤタイ
プのフリツプフロツプ、14はフリツプフロツプ13が有意
になるとメモリへの書込制御信号を一定時間出力して、
メモリ書込命令のパルス幅を生成する第１のタイマ回
路、15は第１のタイマ回路14の出力信号が無意になつて
から一定時間経過後にリセツト信号を出力し、フリツプ
フロツプ13のリセツトタイミングを作る第２のタイマ回
路である。
図において、１はシステムバス、３はアドレスデコー
ダ、5,6はバツフアIC、７はRAMであり、第４図に同一符
号を付した従来のそれらと同一、あるいは相当部分であ
るため詳細な説明は省略する。また、８は書込動作中は
ラツチ状態であり、他の場合にはスルー状態となつてい
るアドレスラツチ回路、９は書込データをラツチするデ
ータラツチ回路、10は読出データをシステムバス１に出
力する出力データバツフア、11はデータ読出時に出力デ
ータバツフア10の出力イネーブル信号を生成するゲー
ト、12はメモリモジュールが選択された時にハイレベル
信号（以下、“H"という）を出力するインバータ、13は
メモリモジユールが選択され、かつ、メモリ書込命令が
有意になつたことによつて出力信号を有意にするＤタイ
プのフリツプフロツプ、14はフリツプフロツプ13が有意
になるとメモリへの書込制御信号を一定時間出力して、
メモリ書込命令のパルス幅を生成する第１のタイマ回
路、15は第１のタイマ回路14の出力信号が無意になつて
から一定時間経過後にリセツト信号を出力し、フリツプ
フロツプ13のリセツトタイミングを作る第２のタイマ回
路である。
次に動作について説明する。ここで、第２図はその動作
を説明するための各信号の時間関係を示すタイムチヤー
トである。システムバス１に接続されている。
を説明するための各信号の時間関係を示すタイムチヤー
トである。システムバス１に接続されている。
CPU装置は、メモリへの書込を開始する時、アドレス信
号（ADRSL）と書込データ（DATAL）を有意にし、システ
ムバス１上に出力する。アドレスラツチ回路８は、ま
ず、スルーの状態であり、システムバス１上のアドレス
信号（ADRSL）を反転し、アドレス信号（ADRS）として
メモリモジユール内に出力する。アドレスデコーダ３
は、その上位のアドレス信号（ADRS）をデコードして、
当該モジユールが選択されているか否かを検出し一致し
ていれば、ゲート11,インバータ12に対しローレベル信
号（以下、“L"という）を出力すると共に、RAM7に対し
CS信号を出力し、データを書込むべきRAM素子を選択す
る。その後CPU装置はメモリ書込命令（MWTCL）を有意に
し、システムバス上に出力する。バツフアIC6はそのメ
モリ書込命令（MWTCL）をモジュール内に出力する。フ
リツプフロツプ13は、モジュールが選択されていれば
“H"となるインバータ12の出力をＤ端子に入力し、それ
をメモリ書込命令（MWTCL）の立下りでサンプルし、モ
ジユールが選択されていればその“1"端子出力信号（Ｆ
・Ｆ・）を有意にする。また、このフリツプフロツプ
13の“0"端子出力信号（Ｆ・Ｆ・）は、アドレスラツ
チ回路８のラツチイネーブル端子（LE），データラツチ
９の出力イネーブル端子（OE）とラツチイネーブル端子
（LE）に入力される。フリツプフロツプ13の“0"端子出
力信号（Ｆ・Ｆ・）が“L"になると、アドレスラツチ
回路８は、アドレス信号（ADRSL）をラツチし、データ
ラツチ回路９は、書込データ（DATAL）をラツチすると
共に、書込データ（DATAL）の反転データをRAM7に対し
出力する。一方、第１のタイマ回路14は、フリツプフロ
ツプ13の“1"端子出力信号（Ｆ・Ｆ・Ｑ）が“H"になる
と同時に、RAM7に対する書込制御信号（WR）を有意
（“L"）にし、その状態を所定の時間t1だけ継続させ
る。RAM7に対するメモリ書込命令のパルス巾，アクセス
時間等のタイミング条件を満足するt1時間が経過した
後、第１のタイマ回路14は、RAM7に対する書込制御信号
（WR）を無意（“H"側）にする。第２のタイマ回路15
は、書込制御信号（WR）が無意になる立上りエツジから
動作を開始し、RAM7に対するアドレス信号（ADRSL）、
書込データ（DATAL）のホールド時間を満足する時間t2
が経過すると、フリツプフロツプ13に対しリセツト信号
を出力する。このリセツト信号により、フリツプフロツ
プ13はリセツトされ、アドレスラツチ回路８、データラ
ツチ回路９のラツチ状態を解除すると同時に、データラ
ツチ回路９の出力イネーブル端子OEを禁止側にし、一運
の書込み動作を終了する。
号（ADRSL）と書込データ（DATAL）を有意にし、システ
ムバス１上に出力する。アドレスラツチ回路８は、ま
ず、スルーの状態であり、システムバス１上のアドレス
信号（ADRSL）を反転し、アドレス信号（ADRS）として
メモリモジユール内に出力する。アドレスデコーダ３
は、その上位のアドレス信号（ADRS）をデコードして、
当該モジユールが選択されているか否かを検出し一致し
ていれば、ゲート11,インバータ12に対しローレベル信
号（以下、“L"という）を出力すると共に、RAM7に対し
CS信号を出力し、データを書込むべきRAM素子を選択す
る。その後CPU装置はメモリ書込命令（MWTCL）を有意に
し、システムバス上に出力する。バツフアIC6はそのメ
モリ書込命令（MWTCL）をモジュール内に出力する。フ
リツプフロツプ13は、モジュールが選択されていれば
“H"となるインバータ12の出力をＤ端子に入力し、それ
をメモリ書込命令（MWTCL）の立下りでサンプルし、モ
ジユールが選択されていればその“1"端子出力信号（Ｆ
・Ｆ・）を有意にする。また、このフリツプフロツプ
13の“0"端子出力信号（Ｆ・Ｆ・）は、アドレスラツ
チ回路８のラツチイネーブル端子（LE），データラツチ
９の出力イネーブル端子（OE）とラツチイネーブル端子
（LE）に入力される。フリツプフロツプ13の“0"端子出
力信号（Ｆ・Ｆ・）が“L"になると、アドレスラツチ
回路８は、アドレス信号（ADRSL）をラツチし、データ
ラツチ回路９は、書込データ（DATAL）をラツチすると
共に、書込データ（DATAL）の反転データをRAM7に対し
出力する。一方、第１のタイマ回路14は、フリツプフロ
ツプ13の“1"端子出力信号（Ｆ・Ｆ・Ｑ）が“H"になる
と同時に、RAM7に対する書込制御信号（WR）を有意
（“L"）にし、その状態を所定の時間t1だけ継続させ
る。RAM7に対するメモリ書込命令のパルス巾，アクセス
時間等のタイミング条件を満足するt1時間が経過した
後、第１のタイマ回路14は、RAM7に対する書込制御信号
（WR）を無意（“H"側）にする。第２のタイマ回路15
は、書込制御信号（WR）が無意になる立上りエツジから
動作を開始し、RAM7に対するアドレス信号（ADRSL）、
書込データ（DATAL）のホールド時間を満足する時間t2
が経過すると、フリツプフロツプ13に対しリセツト信号
を出力する。このリセツト信号により、フリツプフロツ
プ13はリセツトされ、アドレスラツチ回路８、データラ
ツチ回路９のラツチ状態を解除すると同時に、データラ
ツチ回路９の出力イネーブル端子OEを禁止側にし、一運
の書込み動作を終了する。
次に、書込動作中にリセツトパルスが入つた場合、シス
テムバス１上の書込データ（DATAL），アドレス信号（A
DRSL），及びメモリ書込命令（MWTCL）は、第２図に破
線で示すように無意になるが、メモリモジュール内のア
ドレス信号，及び書込データは、前述の如くアドレスラ
ツチ回路８、及びデータラツチ回路９にラツチされてい
るため、その後も安定している。さらに、RAM7に対する
書込制御信号（WR）も第１のタイマ回路14で生成してい
るため安定している。
テムバス１上の書込データ（DATAL），アドレス信号（A
DRSL），及びメモリ書込命令（MWTCL）は、第２図に破
線で示すように無意になるが、メモリモジュール内のア
ドレス信号，及び書込データは、前述の如くアドレスラ
ツチ回路８、及びデータラツチ回路９にラツチされてい
るため、その後も安定している。さらに、RAM7に対する
書込制御信号（WR）も第１のタイマ回路14で生成してい
るため安定している。
従つて、リセツトにより、CPU装置からの書込動作が異
常終了しても、内部回路は影響を受けないため、正常な
書込データを当初選択されていたメモリアドレスに対し
て正確に書込むことが可能となる。
常終了しても、内部回路は影響を受けないため、正常な
書込データを当初選択されていたメモリアドレスに対し
て正確に書込むことが可能となる。
なお、上記実施例では、メモリ書込命令が有意になつた
ことを検出するフリツプフロツプ13として、Ｄフリツプ
フロツプを用いて説明したが、システムバスのタイミン
グ条件として、アドレス信号，書込データを有効になつ
た後、ほぼ同時にメモリ書込命令も有意になるような場
合には、第３図に示すように、アドレスデコード３の出
力のうち、モジユール選択時“L"となる信号とバツフア
６の出力信号の両方が“L"になつた時、“H"を出力する
ゲート16を設け、その出力をＪ端子に接続し、Ｋ端子は
常時“L"に接続したＪ・Ｋタイプのフリツプフロツプ17
を設け、その“1"端子出力信号を（Ｆ・Ｆ・Ｑ），“0"
端子出力信号を（Ｆ・Ｆ・）とするようにしてもよ
い。この場合、Ｊ・Ｋタイプのフリツプフロツプを動作
させるためのクロック源18が必要である。この方法にお
いても、フリツプフロツプ17の出力が一旦有意になつた
後の動作は、上記実施例と同一である。
ことを検出するフリツプフロツプ13として、Ｄフリツプ
フロツプを用いて説明したが、システムバスのタイミン
グ条件として、アドレス信号，書込データを有効になつ
た後、ほぼ同時にメモリ書込命令も有意になるような場
合には、第３図に示すように、アドレスデコード３の出
力のうち、モジユール選択時“L"となる信号とバツフア
６の出力信号の両方が“L"になつた時、“H"を出力する
ゲート16を設け、その出力をＪ端子に接続し、Ｋ端子は
常時“L"に接続したＪ・Ｋタイプのフリツプフロツプ17
を設け、その“1"端子出力信号を（Ｆ・Ｆ・Ｑ），“0"
端子出力信号を（Ｆ・Ｆ・）とするようにしてもよ
い。この場合、Ｊ・Ｋタイプのフリツプフロツプを動作
させるためのクロック源18が必要である。この方法にお
いても、フリツプフロツプ17の出力が一旦有意になつた
後の動作は、上記実施例と同一である。
以上のように、この発明によれば、書込時の書込データ
及びアドレス信号をラツチし、かつ、RAMのRAM素子に対
するタイミング条件を満たすタイミングを内部で生成す
るように構成したので、CPU装置からの書込動作がリセ
ツトによつて異常終了しても、正常な書込データを当初
選択されていたメモリアドレスに対して正確に書込むこ
とができ、装置の信頼性を高めるとともに、マルチプロ
セツサシステムにおけるリセツトに対する制限を緩和す
ることができるなどの効果がある。
及びアドレス信号をラツチし、かつ、RAMのRAM素子に対
するタイミング条件を満たすタイミングを内部で生成す
るように構成したので、CPU装置からの書込動作がリセ
ツトによつて異常終了しても、正常な書込データを当初
選択されていたメモリアドレスに対して正確に書込むこ
とができ、装置の信頼性を高めるとともに、マルチプロ
セツサシステムにおけるリセツトに対する制限を緩和す
ることができるなどの効果がある。
第１図はこの発明の一実施例によるメモリ書込制御回路
を示すブロツク図、第２図はその動作を説明するための
タイムチヤート、第３図はこの発明の他の実施例のフリ
ツプフロツプとその周辺部を示すブロツク図、第４図は
従来のメモリ書込制御回路を示すブロツク図、第５図は
その動作を説明するためのタイムチヤートである。 １はシステムバス、８はアドレスラツチ回路（ラツチ回
路）、７はRAM、９はデータラツチ回路（ラツチ回
路）、13,17はフリツプフロツプ、14は第１のタイマ回
路、15は第２のタイマ回路。 なお、図中、同一符号は同一、又は相当部分を示す。
を示すブロツク図、第２図はその動作を説明するための
タイムチヤート、第３図はこの発明の他の実施例のフリ
ツプフロツプとその周辺部を示すブロツク図、第４図は
従来のメモリ書込制御回路を示すブロツク図、第５図は
その動作を説明するためのタイムチヤートである。 １はシステムバス、８はアドレスラツチ回路（ラツチ回
路）、７はRAM、９はデータラツチ回路（ラツチ回
路）、13,17はフリツプフロツプ、14は第１のタイマ回
路、15は第２のタイマ回路。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項１】システムバスよりメモリ書込命令が入力さ
れたことを記憶するフリツプフロツプと、前記フリツプ
フロツプの出力信号が有意の間に前記システムバスより
入力されるアドレス信号及び書込データをラツチするラ
ツチ回路と、前記フリツプフロツプが有意になるとメモ
リへの書込制御信号を一定時間出力する第１のタイマ回
路と、前記第１のタイマ回路の出力信号が無意になると
一定時間経過後に前記フリツプフロツプに対してリセッ
ト信号を出力する第２のタイマ回路とを備えたメモリ書
込制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62113323A JPH0721775B2 (ja) | 1987-05-08 | 1987-05-08 | メモリ書込制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62113323A JPH0721775B2 (ja) | 1987-05-08 | 1987-05-08 | メモリ書込制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63278156A JPS63278156A (ja) | 1988-11-15 |
| JPH0721775B2 true JPH0721775B2 (ja) | 1995-03-08 |
Family
ID=14609321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62113323A Expired - Lifetime JPH0721775B2 (ja) | 1987-05-08 | 1987-05-08 | メモリ書込制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0721775B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1063581A (ja) * | 1996-08-26 | 1998-03-06 | Nec Corp | メモリ書き込み制御回路 |
-
1987
- 1987-05-08 JP JP62113323A patent/JPH0721775B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63278156A (ja) | 1988-11-15 |
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