JPH07203300A

JPH07203300A - ビデオ表示システム

Info

Publication number: JPH07203300A
Application number: JP6340626A
Authority: JP
Inventors: Timothy W Saeger; ウイリアムセガーテイモシー; Nathaniel H Ersoz; ハルクアーソズナタニエル; Donald H Willis; ヘンリーウイリスドナルド
Original assignee: Thomson Consumer Electronics Inc
Current assignee: Technicolor USA Inc
Priority date: 1993-12-21
Filing date: 1994-12-20
Publication date: 1995-08-04
Anticipated expiration: 2016-12-10
Also published as: DE69422969T2; TW312076B; DE69422969D1; JP3237068B2; KR0160158B1; KR950022956A; CN1058592C; EP0661872B1; SG79893A1; MY116341A; EP0661872A2; CN1116794A; EP0661872A3

Abstract

(57)【要約】【構成】ビデオ表示システムは、ビデオ表示手段２４
４と、第１および第２の画像を表わす第１および第２の
ビデオ信号Ｙ＿ＭＮ，ＹＵＶ＿ＡＸを切り取る第１およ
び第２の信号処理装置３５６、３５４と、並列表示形式
の画像をビデオ表示装置に発生する回路３１２と、パン
ニング・コマンド信号に応答して、前記画像を並列表示
形式に配置し、且つ配置された画像を独立にパンするパ
ンニング制御回路３４０、３２０とを含んでいる。パン
ニング制御回路３４０、３２０は、信号処理装置３５
６、３５４内のライン・メモリを制御するために、独立
した固定遅延と可変遅延を発生させる。固定遅延は画像
の位置を制御し、可変遅延はパンニングを制御する。【効果】画像の並列表示において、画像の位置の制御
とパンニングの制御を容易に行うことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、異なる信号源からのほ
ぼ等しい大きさの並列画像を表示することのできるテレ
ビジョンの分野に関し、特に、ワイド型表示比の画面を
有するテレビジョンに関する。最近のテレビジョンは、
大抵、水平の幅と垂直の高さの表示比が４：３である。
ワイド型の表示比は映画の表示比（例えば１６：９）に
近い。本発明は、直視型テレビジョンと投射型テレビジ
ョンの両方に利用できる。

【０００２】

【発明の背景】ワイド型表示比を有するテレビジョン
は、従来のおよびワイド表示型の信号を多様に表示する
のに適しており、またそれらを組み合わせて多数の画像
を表示するのにも適している。しかしながら、ワイド表
示比の画面の使用は種々の問題を伴う。そのような問題
として一般に、多数の信号源の表示比を変えること、非
同期であるが同時に表示される信号源から一定のタイミ
ング信号を発生すること、多数の画像を表示するために
多数の信号源を切り換えること、および圧縮されたデー
タ信号から高解像度の画像を発生することがあげられ
る。１個の信号源および同様なまたは異なる表示比を有
する多数の信号源から、高解像度の１枚の画像および多
数の画像を、選択可能な表示比で表示することのできる
ワイド画面のテレビジョンは、例えば、１９９１年１２
月１２日に公開され、ＰＣＴ／ＵＳ９１／０３７４６に
対応するＷＯ９１／１９３９７、および１９９１年１２
月１２日に公開され、ＰＣＴ／ＵＳ９１／０３７４２に
対応するＷＯ９１／１９３９５にそれぞれ開示されてい
る。

【０００３】ＷＯ９１／１９３９７およびＷＯ９１／１
９３９５に開示されているようなテレビジョン装置は、
例えば２つのビデオ源から、同時に多数の画像を表示す
ることができる。ビデオ源は、テレビジョン装置内の多
数のチューナ、ビデオカセットレコーダ内のチューナ、
ビデオカメラ、およびその他のものである。ワイド画面
のテレビジョンに特に適する表示モードは、異なるビデ
オ信号源、例えば２つの異なるチャンネルからの、ほぼ
同じ大きさの並列画像である。１６：９の表示比（幅と
高さの比）を有するワイド画面のテレビジョンでは、画
面一杯に表示される同等の大きさの２枚の並列画像の各
々は、８：９の表示比を有する。４：３の画像を８：９
の空間に合わせるためには、４：３の画像を水平方向に
切り取るか、水平方向に圧縮するか、またはこの両方を
組み合わせなければならない。

【０００４】このような切り取りモードとして表示する
ために、各並列画像の中央が選ばれる。しかしながら、
比較的多量の画像を切り取ると、並列画像のいずれか一
方または両方の重要な部分が切り取られてしまう。これ
は各画像の特定の主題および内容に依って異なり、また
画像の推移につれて変化する。たとえば、画像のいずれ
かがスポーツ競技である場合、視聴者は、競技場の中央
だけが表示され、ゴールはすべて切り取られていること
に気づくかも知れない。

【０００５】ワイド画面のテレビジョンにおける主画像
のパンニングは、米国特許第５，２８７，１８８号に述
べられている。ワイド画面のテレビジョンに挿入される
ピクチャインピクチャ（ＰＩＰ）のパンニングはＤＥ
ＯＳ４３０００４３Ａ１により知られている。ＰＩ
Ｐをパンする際、表示される副画像は変わらないが、画
像が表示される位置は変わる。画面上のＰＩＰの位置
は、表示されている水平ラインの開始から、副信号路内
の先入れ先出しライン・メモリ（ＦＩＦＯ）より読取り
開始までの遅延期間によって変化する。ＰＩＰの水平位
置を操作するために、各ラインの開始（ＳＯＬ）から副
ＦＩＦＯの読取り開始までの遅延は、例えばマイクロプ
ロセッサによって変えられる。並列モードでは、対照的
に、副画像の位置は不変であるが、その位置に表示され
るビデオ信号の部分は変化する。

【０００６】

【発明の概要】並列モードにおいて、副ビデオに割り当
てられる画面上の位置は変わらないので、ラインの開始
から副ＦＩＦＯの読取り開始までの遅延は一定でなけれ
ばならない。画面に表示される副ビデオの部分を変える
ために、ラインの開始から副ＦＩＦＯへの書込み開始ま
での遅延を変えて、副ＦＩＦＯ内に貯えられる副ビデオ
の部分を変える。

【０００７】並列画像のパンニングを水平方向に独立し
て行うビデオ表示システムは、ビデオ表示手段、例えば
ワイド画面テレビジョン装置と、第１の画像を表わす第
１のビデオ信号を切り取る第１の信号処理手段と；第２
の画像を表わす第２のビデオ信号を切り取る第２の信号
処理手段と；第１と第２の信号処理手段に結合され、第
１と第２の画像のそれぞれの切り取られていない部分を
並列にビデオ表示手段に発生する手段と；パンニング・
コマンド信号に応答し、第１と第２の信号処理手段を独
立して制御し、第１と第２の画像のうち並列表示を形成
する部分を選択するためのパンニング制御手段とを含ん
でいる。パンニング・コマンド信号は、例えば、リモー
ト・コントロール装置のボタンを操作して始動される。

【０００８】第１の信号処理路における第１のメモリ
は、書込み／読取りポートを備え、パンニング制御手段
に応答する。第１のビデオ信号は、第１のビデオ信号の
各水平ライン期間の開始からの、第１の可変パンニング
遅延に従って第１のメモリに書き込まれ、第１のビデオ
信号の各水平ライン期間の開始からの第１の固定遅延に
従って第１のメモリから読み取られる。第１の固定遅延
により、第１の可変パンニング遅延とは無関係に、並列
表示の第１の側部に第１の画像が配置される。

【０００９】第２の信号処理路における第２のメモリ
は、書込み／読取りポートを備え、パンニング制御手段
に応答する。第２のビデオ信号は、第１の可変パンニン
グ遅延とは無関係に、第２のビデオ信号の各水平ライン
期間の開始からの第２の可変パンニング遅延に従って第
２のメモリに書き込まれ、第１のビデオ信号の各水平ラ
イン期間の開始からの第２の固定遅延（第１の一定の遅
延とは異なる）に従って第２のメモリから読み取られ
る。第２の固定遅延により、第２の可変パンニング遅延
とは無関係に、並列表示の第２の側部に第２の画像が配
置される。

【００１０】メモリは、非同期の書込み／読取りポート
を備えている、先入れ先出し（ＦＩＦＯ）ライン・メモ
リである。ユーザーによる入力に応答するパンニング・
コマンド信号を発生する手段は、リモートコントロール
装置に含まれる。

【００１１】

【実施例】ＷＯ９１／１９３９７とＷＯ９１／１９３９
５に従い、且つ２ｆ_Ｈの水平走査で動作するように改め
られたワイド画面テレビジョン装置の全体的なブロック
図は図１に示され、テレビジョン装置は全体として１０
で表わされる。一般に、テレビジョン装置１０は、ビデ
オ信号入力部２０、シャシーまたはＴＶマイクロプロセ
ッサ（ＴＶμＰ）２１６、ワイド画面プロセッサ３０、
１ｆ_Ｈ／２ｆ_Ｈ変換４０、偏向回路５０、ＲＧＢインタ
フェース６０、ＹＵＶ／ＲＧＢ変換器２４０、受像管ド
ライバ２４２、直視型または投射型受像管２４４および
電源７０を含んでいる。ＹＵＶ／ＲＧＢ変換器２４０は
ＴＡ７７７７型である。種々の回路を機能別のブロック
ごとに分けたのは説明の便宜のためであり、このような
回路の相対的な物理的位置を制限するものではない。

【００１２】ビデオ信号入力部２０は、異なるビデオ源
からの複数の複合ビデオ信号を受信するように改められ
ている。ビデオ信号は選択的に切り換えられて、主ビデ
オ信号および副ビデオ信号として表示される。ＲＦスイ
ッチ２０４は２個のアンテナ入力ＡＮＴ１およびＡＮＴ
２を有する。これらは、アンテナ受信およびケーブル受
信のための入力を表わす。ＲＦスイッチ２０４は、どち
らのアンテナ入力が第１のチューナ２０６および第２の
チューナ２０８に供給されるのかを制御する。第１のチ
ューナ２０６の出力はワンチップ２０２の入力となり、
ワンチップ２０２は、同調、水平／垂直偏向およびビデ
オ制御に関連するいくつかの機能を遂行する。図示され
ているワンチップは業界で指定されたＴＡ７７７７型で
ある。ベースバンドビデオ信号ＶＩＤＥＯＯＵＴは、
ワンチップ２０２で発生されまた第１のチューナ２０６
からの信号より生じ、ビデオスイッチ２００への入力で
ありかつワイド画面プロセッサ３０の入力ＴＶ１への入
力である。ビデオスイッチ２００への他のベースバンド
ビデオ入力はＡＵＸ１およびＡＵＸ２で表わされてい
る。これらは、ビデオカメラ、レーザディスク・プレー
ヤ、ビデオテープ・プレーヤ、ビデオゲームなどに使用
される。ビデオスイッチ２００の出力は、シャシーまた
はＴＶマイクロプロセッサ２１６で制御され、ＳＷＩＴ
ＣＨＥＤＶＩＤＥＯで表わされる。ＳＷＩＴＣＨＥＤ
ＶＩＤＥＯはワイド画面プロセッサ３０へのもう１つ
の入力である。

【００１３】ワイド画面プロセッサのスイッチＳＷ１
は、ＴＶ１信号とＳＷＩＴＣＨＥＤＶＩＤＥＯ信号の何
れかをＳＥＬＣＯＭＰＯＵＴビデオ信号として選択
し、この信号はＹ／Ｃデコーダ２１０への入力となる。
Ｙ／Ｃデコーダ２１０は適応形ラインくし形フィルタと
して実施される。更に２つのビデオ源Ｓ１およびＳ２も
Ｙ／Ｃデコーダ２１０への入力となる。Ｓ１とＳ２は各
々、異なるＳ−ＶＨＳ源を表わし、各々は別個のルミナ
ンス信号とクロミナンス信号から成る。１つのスイッチ
が、適応型ラインくし形フィルタにおけるＹ／Ｃデコー
ダ２１０の一部として組み込まれ、あるいは別個のスイ
ッチとして実施され、ＴＶマイクロプロセッサ２１６に
応答し、１対のルミナンス信号とクロミナンス信号を、
それぞれＹ＿ＭおよびＣ＿ＩＮで表わされる出力として
選択する。選択された１対のルミナンス信号とクロミナ
ンス信号はその後、主信号とみなされ、主信号路に沿っ
て処理される。＿Ｍまたは＿ＭＮを含む記号は主信号路
を表わす。クロミナンス信号Ｃ＿ＩＮは、ワイド画面プ
ロセッサにより向きを変えられてワンチップに戻され、
色差信号Ｕ＿ＭとＶ＿Ｍを発生する。ここで、Ｕは（Ｒ
−Ｙ）と同等の記号であり、Ｖは（Ｂ−Ｙ）と同等の記
号である。Ｙ＿Ｍ，Ｕ＿ＭおよびＶ＿Ｍ信号はワイド画
面プロセッサでディジタル形に変換され、更に信号処理
を施される。

【００１４】第２のチューナ２０８は、機能的にはワイ
ド画面プロセッサ３０の一部とされて、ベースバンドビ
デオ信号ＴＶ２を発生する。スイッチＳＷ２はＴＶ２信
号とＳＷＩＴＣＨＥＤＶＩＤＥＯ信号のいずれかを、
Ｙ／Ｃデコーダ２１０への入力として選択する。スイッ
チＳＷ３とＳＷ４は、Ｙ／Ｃデコーダ２１０のルミナン
ス／クロミナンス出力と外部のビデオ源のルミナンス／
クロミナンス信号（それぞれＹ＿ＥＸＴ、Ｃ＿ＥＸＴで
表わす）のいずれかを選択する。Ｙ−ＥＸＴ信号とＣ＿
ＥＸＴ信号はＳ＿ＶＨＳ入力Ｓ１に相当する。Ｙ／Ｃデ
コーダ２１０およびスイッチＳＷ３とＳＷ４は、適応型
ラインくし形フィルタにおけるように、合成される。ス
イッチＳＷ３とＳＷ４の出力はその後、副信号とみなさ
れ、副信号路に沿って処理される。選択されたルミナン
ス出力はＹ＿Ａで表わされる。＿Ａ，＿ＡＸおよび＿Ａ
ＵＸを含む記号は副信号路を表わす。選択されたクロミ
ナンス信号は色差信号Ｕ＿ＡとＶ＿Ａに変換される。Ｙ
＿Ａ，Ｕ＿ＡおよびＶ＿Ａ信号はディジタル形に変換さ
れ、更に信号処理を施される。主信号路および副信号路
におけるビデオ信号源を切り換える構成により、異なる
画像表示形式の、異なる部分について信号源の選択を行
う際に最大限の融通性が得られる。

【００１５】Ｙ＿Ｍに相当する、複合同期信号ＣＯＭＰ
ＳＹＮＣはワイド画面プロセッサにより同期分離回路
２１２に供給される。水平同期成分Ｈと垂直同期成分Ｖ
はそれぞれ、垂直カウントダウン回路２１４への入力と
なる。垂直カウントダウン回路はＶＥＲＴＩＣＡＬＲ
ＥＳＥＴ信号を発生し、この信号はワイド画面プロセッ
サ３０の中に入れられる。ワイド画面プロセッサは、Ｒ
ＧＢインタフェース６０に向けられる、内部垂直リセッ
ト出力信号ＩＮＴＶＥＲＴＲＳＴＯＵＴを発生す
る。ＲＧＢインターフェース６０内のスイッチが、内部
垂直リセット出力信号と、外部ＲＧＢ源の垂直同期成分
のいずれかを選択する。このスイッチの出力は、選択さ
れた垂直同期成分ＳＥＬ＿ＶＥＲＴ＿ＳＹＮＣで、偏向
回路５０に向けられる。副ビデオ信号の水平／垂直同期
信号はワイド画面プロセッサ内の同期分離回路２１２で
発生される。

【００１６】１ｆ_Ｈ／２ｆ_Ｈ変換器４０は、飛越し走査
のビデオ信号を、順次走査の非飛越し走査信号に変換す
る。例えば、各水平ラインは２回表示され、または、同
じフィールドの隣接する水平ラインを補間することによ
り、１組の付加的は水平ラインが発生される。隣接する
フィールド間またはフレーム間に検出される動きの程度
に依り、前のラインが使用され、あるいは補間されたラ
インが使用される場合がある。変換回路４０は、ビデオ
ＲＡＭ４２０と共同して動作する。ビデオＲＡＭ４２０
は、順次表示を可能にするために、１フレームの１フィ
ールドまたはもっと多くのフィールドを貯えるのに使用
される。変換されたビデオデータは、Ｙ＿２ｆ_Ｈ、Ｕ＿
２ｆ_ＨおよびＶ＿２ｆ_Ｈ信号として、ＲＧＢインタフェ
ース６０に供給される。

【００１７】ＲＧＢインタフェース６０は、ビデオ信号
入力部による、変換されたビデオデータまたは外部のＲ
ＧＢビデオデータの選択を可能にする。外部のＲＧＢ信
号は２ｆ_Ｈ走査に適合するワイド型表示比の信号とみな
される。主信号の垂直同期成分は、ＩＮＴＶＥＲＴ
ＲＳＴＯＵＴとして、ワイド画面プロセッサよりＲＧ
Ｂインタフェースに供給され、選択された垂直同期信号
（ｆｖｍまたはｆｖｅｘｔ）は偏向回路５０に供給され
る。ワイド画面テレビジョンを操作すると、ユーザは、
内部／外部制御信号を発生することにより、外部ＲＧＢ
信号を選択することができる。しかしながら、外部ＲＧ
Ｂ信号入力を、そのような信号が存在しない時に選択す
ると、ラスタが垂直方向にくずれ、陰極線管または投射
管が破損することがある。従って、存在しない外部ＲＧ
Ｂ信号入力の選択をくつがえす目的で、外部の同期信号
を検出する。ＷＳＰマイクロプロセッサ３４０は、外部
ＲＧＢ信号のためにカラー／色調制御を行う。

【００１８】ワイド画面プロセッサ３０は、副ビデオ信
号を特別に処理するために、ＰＩＰ（ピクチャインピク
チャ）プロセッサ３０１を含んでいる。ゲート・アレイ
３００は主ビデオ信号データと副ビデオ信号データを合
成して、種々の表示形態とする。ＰＩＰプロセッサ３０
１およびゲート・アレイ３００はワイド画面マイクロプ
ロセッサ（ＷＳＰ μＰ）３４０の制御下にある。マイ
クロプロセッサ３４０は、直列母線上でＴＶマイクロプ
ロセッサ２１６に応答する。直列母線は、データ、クロ
ック信号、イネーブル信号およびリセット信号のための
４つの信号ラインを含む。ワイド画面プロセッサ３０は
また、３レベルのサンド・カスル信号として、複合垂直
帰線消去／リセット信号を発生する。あるいは、垂直帰
線消去信号とリセット信号は別個の信号として発生する
こともできる。図示されていないが、複合帰線消去信号
はビデオ信号入力部よりＲＧＢインタフェース６０に供
給することができる。

【００１９】偏向回路５０は、垂直リセット信号をワイ
ド画面プロセッサから受け取り、選択された２ｆ_Ｈ水平
同期信号をＲＧＢインタフェース６０から受け取り、付
加的制御信号をワイド画面プロセッサから受け取る。こ
れらの付加的制御信号は、水平位相調整、垂直画面サイ
ズ調節および左右糸巻ひずみの調節にかかわる。偏向回
路５０は２ｆ_Ｈフライバック・パルスを、ワイド画面プ
ロセッサ３０と１ｆ_Ｈ／２ｆ_Ｈ変換器４０とＹＵＶ／Ｒ
ＧＢ変換器２４０に供給する。

【００２０】ワイド画面テレビジョン全体に対する動作
電圧は、交流主電源により起動することのできる電源７
０より発生される。

【００２１】ゲート・アレイを図２に示す。ゲート・ア
レイ３００は、主信号路と副信号路からのビデオ情報を
合成して、複合的ワイド画面表示を実行する。主ビデオ
信号は、アナログ形の、かつＹＵＶ形式のＹ＿Ｍ，Ｕ＿
ＭおよびＶ＿Ｍで表わされる信号として、ワイド画面プ
ロセッサに供給される。これらの主信号はアナログ／デ
ィジタル変換器によってアナログ形からディジタル形に
変換される。ゲート・アレイ３００の主信号路３０４、
副信号路３０６および出力信号路３１２はブロック図の
形で示されている。ゲート・アレイはまた、クロック／
同期回路３２０とＷＳＰ μＰデコーダ３１０を含んで
いる。ＷＳＰ μＰデコーダ３１０のデータおよびアド
レス出力ライン（ＷＳＰＤＡＴＡとして表わされる）
は、主回路および上述した各信号路に供給されると共
に、ＰＩＰプロセッサ３０１と解像度処理回路３５７に
も供給される。ＰＩＰプロセッサ３０１は、図３に示す
ようにもう１つのビデオＲＡＭ３５０と協働して動作す
る。

【００２２】さらに、図３を参照すると、ゲート・アレ
イは主ビデオチャンネルのビデオデータを、必要に応じ
て、伸長し、圧縮し、切り取り、種々の画像表示形式を
実行する。ルミナンス成分Ｙ＿ＭＮは、ルミナンス成分
の補間の性質に依存する時間の長さにわたり、先入れ先
出し（ＦＩＦＯ）ライン・メモリ３５６内に貯えられ
る。合成されたクロミナンス成分ＵＶ＿ＭＮはＦＩＦＯ
３５８内に貯えられる。

【００２３】分り易くするために、ＰＩＰプロセッサ３
０１は、入力として副ビデオデータ信号ＹＵＶ＿ＡＸだ
けを有するものとして図３に示してある。副信号のルミ
ナンス成分とクロミナンス成分Ｙ＿ＰＩＰ，Ｕ＿ＰＩＰ
およびＶ＿ＰＩＰはデマルチプレクサ３５５より発生さ
れる。ルミナンス成分は、望みに応じて、回路３５７に
おいて解像度処理を受け、必要に応じて補間器３５９に
より伸長され、出力として信号Ｙ＿ＡＵＸを発生する。

【００２４】副信号の画面が、主信号の画面と同じ大き
さになる場合もある。ＰＩＰプロセッサおよびビデオＲ
ＡＭ３５０に関連するメモリの制限により、データの圧
縮または削減の間に失われた副ビデオ信号の見掛けの解
像度を回復するために、解像度処理回路３５７を使用す
ることができる。一例として回路３５７は、もしもビデ
オ信号が以前にディザされているとすれば、脱ディザ回
路となる。

【００２５】副ビデオ入力データは、周波数６４０ｆ_Ｈ
でサンプルされ、ビデオＲＡＭ３５０に貯えられる。副
データはビデオＲＡＭ３５０から読み出され、ＶＲＡＭ
＿ＯＵＴとして表わされる。ＰＩＰ回路３０１は副画像
を、水平および垂直方向に等しい整数比で、また非対称
的に、縮小することができる。副チャンネル・データ
は、４ビットのラッチ３５２と副ＦＩＦＯ３５４とクロ
ック／同期回路３２０によって、バッファされ、主チャ
ンネルのディジタルビデオに同期される。ＶＲＡＭ＿Ｏ
ＵＴデータはデマルチプレクサ３５５によって、Ｙ（ル
ミナンス）、Ｕ／Ｖ（カラー成分）および高速スイッチ
・データ（図示されず）に区分けされる。高速スイッチ
・データはビデオＲＡＭ３５０に書き込まれるフィール
ドのタイプ（偶数または奇数）を示す。ＰＩＰ高速スイ
ッチ信号は、ＰＩＰ回路から直接受け取られ、出力ＭＵ
Ｘ制御回路３２１に供給され、ビデオＲＡＭ３５０から
読み出されたどのフィールドが、小画像モードの間に、
表示されるのかを決める。

【００２６】副チャンネルは周波数６４０ｆ_Ｈでサンプ
ルされ、主チャンネルは１０２４ｆ_Ｈでサンプルされ
る。副チャンネルＦＩＦＯ３５４はデータを、副チャン
ネルのサンプル周波数から主チャンネルのクロック周波
数に変換する。この処理で、ビデオ信号は８／５（１０
２４／６４０）の圧縮を受ける。これは、副チャンネル
の信号を正しく表示するのに必要な４／３の圧縮よりも
多い。従って、４×３の小画像を正しく表示するために
は、副チャンネルを補間器３５９で伸長しなければなら
ない。補間器３５９は図示されていない補間制御回路を
介して、ＷＳＰμＰ３４０により間接的に制御される。
必要とされる、補間器による伸長率は５／６である。伸
長率Ｘは以下のようにして決定される。Ｘ＝（６４０／１０２４）×（４／３）＝５／６

【００２７】クロミナンス成分Ｕ＿ＰＩＰおよびＶ＿Ｐ
ＩＰは、ルミナンス成分の補間の性質に依存する時間の
長さだけ回路３６７で遅延され、出力として信号Ｕ＿Ａ
ＵＸおよびＶ＿ＡＵＸを発生する。主信号および副信号
のそれぞれのＹ，ＵおよびＶ成分は、ＦＩＦＯ３５４と
３５６と３５８の読取りイネーブル信号を制御すること
により、出力信号路３１２内のそれぞれのマルチプレク
サ３１５と３１７と３１９において合成される。マルチ
プレクサ３１５，３１７および３１９は、出力マルチプ
レクサ制御回路３２１に応答する。出力マルチプレクサ
制御回路３２１は、クロック信号、ライン信号の始ま
り、水平ライン計数信号、垂直帰線消去リセット信号、
および高速スイッチデータ信号に応答する。多重化され
たルミナンス成分とクロミナンス成分Ｙ＿ＭＸ，Ｕ＿Ｍ
ＸおよびＶ＿ＭＸはそれぞれのディジタル／アナログ変
換器に供給される。ディジタル／アナログ変換器のあと
に低域フィルタが続く。ＰＩＰプロセッサ、ゲート・ア
レイおよびデータ削減回路の種々の機能はＷＳＰ μＰ
３４０により制御される。ＷＳＰ μＰ３４０は、直列
母線で接続されているＴＶμＰ２１６に応答する。直列
母線は、図に示すように、４線式母線で、データ、クロ
ック信号、イネーブル信号およびリセット信号用のライ
ンを有する。ＷＳＰ μＰ３４０は、ＷＳＰ μＰデコ
ーダ３１０を介して、ゲート・アレイの種々の回路と通
信する。

【００２８】１つの場合、表示画像のアスペクト比のゆ
がみを避けるために、４×３ＮＴＳＣビデオ信号を４／
３の比率で圧縮する必要がある。もう１つの場合、ビデ
オを拡大し、水平方向のズームと、通常それに伴う垂直
方向のズームを行う。３３％までの水平方向のズーム
は、圧縮を４／３以下にすることにより行われる。サン
プル補間器を使用し、新しい画素位置に入来するビデオ
を再計算する。その理由は、Ｓ−ＶＨＳ形式の場合に
５．５ＭＨｚまでのルミナンスビデオの帯域幅は、ナイ
キスト折返し周波数（１０２４ｆ_Ｈのクロックの場合８
ＭＨｚ）のうちの大きな割合を占めるからである。

【００２９】ルミナンス・データＹ＿ＭＮは、主信号路
３０４内の補間器３３７を通り、ビデオの圧縮または伸
長に基づきサンプル値が再計算される。スイッチまたは
ルート選択器３２３および３３１の機能は、ＦＩＦＯ３
５６と補間器３３７の相対的位置に関して、主信号路３
０４の形態を逆転することである。特に、これらのスイ
ッチは、補間器３３７がＦＩＦＯ３５６に先行する（圧
縮のために必要とされる）のか、あるいはＦＩＦＯ３５
６が補間器３３７に先行する（伸長のために必要とされ
る）のかを選択する。スイッチ３２３と３３１はルート
・制御回路３３５に応答し、回路３３５自体はＷＳＰ
μＰ３４０に応答する。小画像モードの間、副ビデオ信
号は圧縮されてビデオＲＡＭ３５０に貯えられ、実用的
には伸長のみが必要である。従って、副信号路において
スイッチングは必要とされない。

【００３０】クロック／同期回路３２０は、ＦＩＦＯ３
５４，３５６および３５８を動作させるのに必要な、読
取り信号、書込み信号およびイネーブル信号を発生す
る。主チャンネルおよび副チャンネル用のＦＩＦＯはイ
ネーブルされ、各ビデオラインのうち後で表示するため
に必要とされる部分に対してデータを書き込み貯える。
データは、必要に応じて、主チャンネルまたは副チャン
ネルのうちの１つから読み出され、各ビデオ源からのデ
ータは同じビデオライン上で合成される。副チャンネル
のＦＩＦＯ３５４は、副ビデオ信号と同期的に書き込ま
れるが、主ビデオ信号と同期的にメモリから読み出され
る。主ビデオ信号成分は、主ビデオ信号と同期的にＦＩ
ＦＯ３５６とＦＩＦＯ３５８に書き込まれ、主ビデオ信
号と同期的にメモリから読み出される。主チャンネルと
副チャンネル間で読取り機能をスイッチすることは、選
ばれた特殊効果の作用である。

【００３１】図４に示す切り取られた並列画像のような
種々の特殊効果を発生させるには、ライン・メモリＦＩ
ＦＯに対する、読取り／書込みイネーブル制御信号を操
作する。この表示形式の過程は、図５の（ａ）〜
（ｂ）、図６の（ａ）〜（ｂ）および図７の（ａ）〜
（ｃ）に示されている。副ビデオ信号の有効ビデオは単
純なランプ波として示されている。切り取られて並べて
表示された画像の場合、副チャンネルの２０４８×８Ｆ
ＩＦＯ３５４に対する、書込みイネーブル制御信号（Ｗ
Ｒ＿ＥＮ＿ＡＸ）の有効期間は（１／２）×（４／３）
＝０．６７、すなわち副チャンネル有効ライン期間の６
７％（スピードアップ前）で、図５の（ａ）に示すとお
りである。これは、約３３％の切り取り（有効画像約６
７％）に相当し、圧縮比４／３が副チャンネルのビデオ
に行われる。図６の（ｂ）に示す主ビデオチャンネルで
は、主ビデオ信号は単純な三角形として示されている。
９１０×８ＦＩＦＯ３５６および３５８に対する書込み
イネーブル制御信号（ＷＲ＿ＥＮ＿ＭＮ＿Ｙ）の有効期
間は（１／２）×（４／３）＝０．６７すなわち主チャ
ンネル有効ライン期間の６７％で、図６の（ａ）に示す
とおりである。これは３３％の切り取りに相当し、９１
０×８ＦＩＦＯによって圧縮比４／３が主チャンネルの
ビデオに行われることに相当する。

【００３２】各ＦＩＦＯにおいて、ビデオデータはバッ
ファされ、ある特定の時点で読み出される。データが各
々のＦＩＦＯから読み出される、有効な時間領域は、選
ばれた表示形式により決定される。図に示す並列切り取
りモードの例では、主チャンネルのビデオは画面の左側
半分に表示され、副チャンネルのビデオは画面の右側半
分に表示されている。図に示すように、任意のビデオ部
分の波形は主チャンネルと副チャンネルとで異なる。主
チャンネルの９１０×８ＦＩＦＯの読取りイネーブル制
御信号（ＲＤ＿ＥＮ＿ＭＮ）の有効期間は画面の有効ラ
イン期間の５０％で、図７の（ｂ）に示すように、ビデ
オバックポーチ直後の有効ビデオの開始と共に始まる。
副チャンネルの読取りイネーブル制御信号（ＲＤ＿ＥＮ
＿ＡＸ）の有効期間は画面の有効ライン期間の残りの５
０％で、図７の（ｃ）に示すように、ＲＤ＿ＥＮ＿ＭＮ
信号の立下りと共に始まり、主チャンネルビデオフロン
トポーチの開始と共に終る。この結果生じる並列画像は
図７の（ａ）に示されている。並列画像の左半分は主画
像の中央部分である。並列画像の右半分は副画像の中央
部分である。左半分と右半分の境界は継ぎ目で示されて
いる。書込みイネーブル制御信号はそれぞれのＦＩＦＯ
入力データ（主または副）と同期しており、読取りイネ
ーブル制御信号は主チャンネルビデオ信号と同期してい
ることが注目される。

【００３３】並列表示は、ワイド型表示比（例えば１６
×９）に特に効果的であり適している。ＮＴＳＣ信号は
たいてい４×３型で表わされ、これは勿論、１２×９に
相当する。４×３型表示比のＮＴＳＣ画像２枚を１６×
９型表示比の画面に表示するには、これらの画像を３３
％切り取るかまたはこれらの画像を３３％圧縮し、アス
ペクト比の歪みを生じる。ユーザの好みにより、画像の
切り取りとアスペクト比のゆがみとの比率は、０％から
３３％までの間で任意に設定される。一例として、２枚
の並列画像は、１６．７％圧縮し、１６．７％切り取っ
て表示される。

【００３４】図２の一部は図３に詳しく示されている。
クロック／同期回路３２０は、主ルミナンス（Ｙ＿Ｍ
Ｎ）ＦＩＦＯ３５６、主クロミナンス（ＵＶ＿ＭＮ）Ｆ
ＩＦＯ３５８および副ルミナンス／クロミナンス（ＶＲ
ＡＭＯＵＴ）ＦＩＦＯ３５４に対する書込み／読取り
イネーブル信号を発生する。主信号路のＦＩＦＯ３５６
と３５８の書込み／読取り機能は、主ビデオ信号と同期
する表示信号と同期している。この信号は図３において
ＤＩＳＰＬＡＹ＿ＣＬＫと称されている。副ビデオ信号
はたいてい主ビデオ信号と同期していない。従って、副
信号路のＦＩＦＯ３５４の書込み機能と読取り機能は互
いに非同期である。書込み機能は、ピクチャインピクチ
ャ（ＰＩＰ）プロセッサ３０１のクロック信号（ＰＩＰ
＿ＣＬＫと称される）に同期している。これは、ＰＩＰ
プロセッサとビデオＲＡＭからＶＲＡＭ＿ＯＵＴとして
データを読み取る同じクロック信号である。読取り機能
は、図に示すように、表示信号と同期している。図３に
示すように、別個のクロック入力を備えていないＦＩＦ
Ｏもある。このような異なる種々のＦＩＦＯを、例えば
副信号路のＦＩＦＯ３５４として使用すると、読取り機
能は、ＤＩＳＰＬＡＹ＿ＣＬＫ信号と異なる周波数、お
よびＰＩＰ＿ＣＬＫ信号と異なる周波数を持つ必要が生
じる。それでも、副信号路の処理回路全体の要件の１つ
は、副ビデオデータをビデオ表示信号と同期させること
である。補間器３５９およびライン遅延回路３６７はこ
の目的に利用できる。

【００３５】画像を圧縮することにより生じる画像のア
スペクト比の歪みを避けるために、画像の切り取られた
部分を、もし視聴者が望ましいと思うならば、表示する
方法がある。発明的構成に従って、並列画像の各々は、
互いに独立して、左に右に、水平方向にパンすることが
できる。独立してパンできる理由は、主ビデオチャンネ
ルと副ビデオチャンネルの各々が、独自の書込み／読取
り指標を有するＦＩＦＯメモリ（主チャンネルＦＩＦＯ
３５６；副チャンネルＦＩＦＯ３５４）を備えているか
らである。水平方向にパンするには、書込みイネーブル
・ウインドウ（ＷＲ＿ＥＮ＿ＭＮ，ＷＲ＿ＥＮ＿ＡＸ）
を進めるかまたは遅らせる。このような書込みイネーブ
ル・ウインドウの操作は、図８の（ａ）と（ｂ）、およ
び図９の（ａ）と（ｂ）に示されている。図８の（ｂ）
に示す副ビデオ信号は、図５の（ｂ）に示す副ビデオ信
号と同じものである。図８の（ａ）における書込みイネ
ーブル・ウインドウ（ＷＲ＿ＥＮ＿ＡＸ信号）は、図５
の（ａ）における同じ信号に対して、進んでいる。その
ため、副画像の各ラインの前半が、中間の半分の代り
に、ＦＩＦＯ３５４に書き込まれる。同様に、図９の
（ｂ）に示す主ビデオ信号は図６の（ｂ）に示す主ビデ
オ信号と同じものである。図９の（ａ）における書込み
イネーブル・ウインドウ（ＷＲ＿ＥＮ＿ＭＮ信号）は、
図６の（ａ）に示す同じ信号と比べて、遅延している。
そのため、主画像の各ラインの後半が、中間の半分の代
りに、ＦＩＦＯ３５６に書き込まれる。その結果生じる
多重画像は図１０の（ａ）に示されている。図１０の
（ｂ）は、独立した水平パンの効果の比較を容易にする
ために、図７の（ａ）からの多重画像を繰り返してい
る。

【００３６】従って、パンニング制御手段は、主および
副の信号処理手段、または経路に関して、適当な固定遅
延と可変遅延が付随する読み出しおよび書き込みイネー
ブル信号の発生に応答しなければならない。ここでの好
ましい実施例において、このようなパンニング制御手段
は、ＷＳＰ μＰ３４０およびクロック／同期回路３２
０を含むものとして考えることができる。ＷＳＰ μＰ
３４０の制御の下に、書き込みおよび読み出しイネーブ
ル信号には必要な遅延が与えられる。ＷＳＰμＰ３４０
は、ＴＶ μＰ２１６からユーザーの制御情報を受け取
る。

【００３７】動作中、主信号処理路に於る主信号メモリ
は、書込み／読取りポートを備え、パン制御手段に応答
する。主ビデオ信号は、主ビデオ信号の各水平ライン期
間の開始からの第１の可変パンニング遅延に従って主メ
モリに書き込まれ、主ビデオ信号の各水平ライン期間の
開始からの第１の固定遅延に従って主メモリから読み取
られる。第１の固定遅延により、第１の可変パンニング
遅延と関係なく、主画像は並列表示の第１の側部、例え
ば左側、に配置される。

【００３８】副信号処理路における副信号メモリも、書
込み／読取りポートを有し、パンニング制御手段に応答
する。副ビデオ信号は、副ビデオ信号の各水平ライン期
間の開始からの第２の可変パンニング遅延に従って、第
１の可変パンニング遅延とは無関係に、副メモリに書き
込まれ、また第１の固定遅延とは異なる、主ビデオ信号
の各水平ライン期間の開始からの第２の固定遅延に従っ
て、副メモリから読み出される。第２の固定遅延によ
り、第２の可変パンニング遅延と関係なく、副画像は並
列表示の第２の側部、例えば右側、に配置される。２つ
の画像の位置は、一般に主ビデオ信号と同期している表
示手段に関連する。

【００３９】パンニング制御手段は、主メモリ手段と副
メモリ手段を独立して制御する。パンニング制御手段の
特徴は、第１の可変遅延と、第１および第２の固定遅延
をすべて、前記主ビデオ信号の水平同期信号と関連して
発生させることであり、また副ビデオ信号の水平同期信
号と関連して第２の可変パンニング遅延を発生させるこ
とである。もし主画像と副画像を変更したり、調節する
必要がないならば、第１および第２の遅延をハードウェ
アで設定し、またＷＳＰ μＰ３４０により可変遅延だ
けを発生させることもできる。主画像と副画像は、第１
と第２の固定遅延に応答して並列の表示形式をとり、第
１の第２の可変遅延に応答してパンできる。特に、主メ
モリ手段と副メモリ手段はそれぞれ、第１と第２の可変
パンニング遅延に従って書き込むためにイネーブルさ
れ、そして第１と第２の固定遅延に従って読み取るため
にイネーブルされる。

【００４０】パンニング・コマンド信号は、例えば、リ
モートコントロール装置のボタンを操作することにより
開始される。左側と右側の画像に対してはそれぞれ、ア
ップ／ダウンボタンまたは＋／−ボタンを利用すること
もできる。アップまたは＋ボタンは、左パン信号を発生
し、ダウンまたは−ボタンは右パン信号を発生する。１
対のアップ／ダウンまたは＋／−ボタンを他の２つのボ
タンのいずれか１つと共に使用して、左側または右側の
画像を選択することもできる。更に別の方法として、専
用の１対の左／右ボタンを使用することもできる。パン
ニングを制御するためのボタンの使用は、メニュー・ド
ライブ・プロセスで選択することができる。ユーザーに
よるコマンドはＴＶ μＰ２１６により受け取られて解
釈され、このＴＶ μＰ２１６は、ユーザーのコマンド
を実行するようにＷＳＰ μＰ３４０に適当なコマンド
を送る。

【図面の簡単な説明】

【図１】水平走査周波数２ｆ_Ｈで動作するのに適するワ
イド画面テレビジョンのブロック図である。

【図２】主信号路と副信号路と出力信号路を示す、図１
のゲート・アレイのブロック図である。

【図３】図２の一部を詳しく示すブロック図である。

【図４】ワイド画面テレビジョンにおける並列表示のブ
ロック図である。

【図５】完全に切り取られた信号を使用し、図４に示す
表示形式の発生を説明するのに役立つタイミング図であ
る。

【図６】完全に切り取られた信号を使用し、図４に示す
表示形式の発生を説明するのに役立つタイミング図であ
る。

【図７】完全に切り取られた信号を使用し、図４に示す
表示形式の発生を説明するのに役立つタイミング図であ
る。

【図８】図５、図６、図７のタイミング図に関して、独
立した水平パンニングを説明するのに役立つタイミング
図である。

【図９】図５、図６、図７のタイミング図に関して、独
立した水平パンニングを説明するのに役立つタイミング
図である。

【図１０】図５、図６、図７のタイミング図に関して、
独立した水平パンニングを説明するのに役立つタイミン
グ図である。

【符号の説明】

１０ワイド画面テレビジョン装置２０ビデオ信号入力部３０ワイド画面プロセッサ（ＷＳＰ）４０１ｆ_Ｈ／２ｆ_Ｈ変換器５０偏向回路６０ＲＧＢインタフェース７０電源２００ビデオスイッチ２０４ＲＦスイッチ２０６第１のチューナ２０８第２のチューナ２１０，２２０Ｙ／Ｃデコーダ２１２同期分離回路２１４垂直カウントダウン回路２１６ＴＶマイクロプロセッサ２４０ＹＵＶ／ＲＧＢ変換器２４４受像管３００ゲート・アレイ３０１ＰＩＰプロセッサ３０４主信号路３０６副信号路３１０ＷＳＰ μＰデコーダ３１２ゲート・アレイ３００の出力信号路３１５，３１７，３１９マルチプレクサ３２０クロック／同期回路３２１出力マルチプレクサ制御回路３２３，３３１スイッチ３３５ルート制御器３３７，３５９補間器３４０ＷＳＰ μＰ（ワイド画面プロセッサのμプ
ロセッサ）３５０ビデオＲＡＭ３５２ラッチ３５３デマルチプレクサ３５４，３５６，３５８ＦＩＦＯライン・メモリ３５５デマルチプレクサ３５７デディザリング回路３６０，３６２，３６４ディジタル／アナログ変換
器３６７ライン遅延回路

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成７年２月１５日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】図１

【補正方法】変更

【補正内容】

【図１】

【手続補正２】

【補正対象書類名】図面

【補正対象項目名】図２

【補正方法】変更

【補正内容】

【図２】

───────────────────────────────────────────────────── フロントページの続き (72)発明者ナタニエルハルクアーソズアメリカ合衆国インデイアナ州ブラウンズビルイースト・ステート・ロード 136 6565 (72)発明者ドナルドヘンリーウイリスアメリカ合衆国インデイアナ州インデイアナポリスイースト・セブンテイ−フオース・プレース 5175

Claims

【特許請求の範囲】

【請求項１】ビデオ表示手段と、第１の画像を表わす第１のビデオ信号を切り取る第１の
信号処理手段と、第２の画像を表わす第２のビデオ信号を切り取る第２の
信号処理手段と、前記第１と第２の信号処理手段に結合されて、前記第１
と第２の画像の切り取られていないそれぞれの部分の並
列表示であって、大きさと形状がほぼ同じである前記並
列表示を発生させる手段と、前記並列表示を形成する第１の画像と第２の画像の部分
を選択するために、パンニング・コマンド信号に応答
し、前記第１と第２の信号処理手段を独立して制御する
パンニング制御手段とを含んでいる、ビデオ表示システ
ム。
【請求項２】前記パンニング制御手段が第１の可変遅
延と第１の固定遅延と第２の固定遅延を、すべて前記第
１のビデオ信号の水平同期信号と関連して発生させると
共に、第２の可変遅延を前記第２のビデオ信号の水平同
期信号と関連して発生させ、前記第１と第２の画像は、
前記第１と第２の固定遅延に応答して前記並列表示形式
に配置されそして前記第１と第２の可変遅延に応答して
独立にパンできる、請求項１記載のビデオ表示システ
ム。
【請求項３】前記第１および第２の信号処理手段の各
々がメモリを含んでおり、前記第１および第２の可変遅
延は該メモリに書き込むために使用され、また前記第１
および第２の固定遅延は該メモリから読み出すために使
用される、請求項２記載のビデオ表示システム。
【請求項４】前記ビデオ表示手段がワイド形式の表示
比を有する、請求項３記載のビデオ表示システム。
【請求項５】前記ビデオ表示手段がワイド形式の表示
比を有する、請求項１記載のビデオ表示システム。
【請求項６】ユーザーの入力に応答して前記パンニン
グ・コマンド信号を発生する手段を含んでいる、請求項
１記載のビデオ表示システム。
【請求項７】前記隣接する第１および第２の画像が並
置している、請求項１記載のビデオ表示システム。
【請求項８】書込み／読出しポートを備えそして前記
パンニング制御手段に応答する前記第１の信号処理手段
における第１のメモリを含み、前記第１のビデオ信号
は、該第１のビデオ信号の各水平ライン期間の開始から
第１の可変パンニング遅延に従って前記第１のメモリの
中へ書き込まれ、そして前記第１のビデオ信号の各水平
ライン期間の開始から第１の固定遅延に従って前記第１
のメモリから読み出され、前記第１の画像は、前記第１
の可変パンニング遅延とは無関係に、前記並列表示の第
１の側に配置され；且つ書込み／読出しポートを備えそ
して前記パンニング制御手段に応答する前記第２の信号
処理手段における第２のメモリを含み、前記第２のビデ
オ信号は、前記第１の可変パンニング遅延とは無関係
に、該第２のビデオ信号の各水平ライン期間の開始から
第２の可変パンニング遅延に従って前記第２のメモリの
中へ書き込まれ、そして前記第２のビデオ信号の各水平
ライン期間の開始から、前記第１の固定遅延と異なる第
２の固定遅延に従って前記第２のメモリから読み出さ
れ、前記第２の画像は前記第２の可変パンニング遅延と
は無関係に前記並列表示の第２の側に配置される、請求
項１記載のビデオ表示システム。