JPH07200363A - Watchdog timer control circuit - Google Patents
Watchdog timer control circuitInfo
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- JPH07200363A JPH07200363A JP5335824A JP33582493A JPH07200363A JP H07200363 A JPH07200363 A JP H07200363A JP 5335824 A JP5335824 A JP 5335824A JP 33582493 A JP33582493 A JP 33582493A JP H07200363 A JPH07200363 A JP H07200363A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、デジタル回路、特に１
チップマイクロコンピュータ応用回路における不慮のマ
イクロコンピュータ（以下、「マイコン」と記す。）暴
走を想定したフェイルセーフ回路の１つであるウォッチ
ドッグタイマー（以下、「ＷＤＴ」と記す。）制御回路
に関するものである。BACKGROUND OF THE INVENTION The present invention relates to digital circuits, in particular 1.
The present invention relates to a watchdog timer (hereinafter referred to as "WDT") control circuit which is one of fail-safe circuits assuming an unexpected runaway of a microcomputer (hereinafter referred to as "microcomputer") in a chip microcomputer application circuit. is there.
【０００２】[0002]
【従来の技術】近年、ＷＤＴ制御回路は、マイコン応用
製品における安全回路として、特に安全を必要とされる
商品に定着している。2. Description of the Related Art In recent years, a WDT control circuit has been established as a safety circuit in a product to which a microcomputer is applied, particularly in products requiring safety.
【０００３】以下に、従来のＷＤＴ制御回路について説
明する。図５は従来のＷＤＴ制御回路の構成を示すブロ
ック図である。図５において、４１は１チップマイコ
ン、４２はＷＤＴ回路、４３はＡＮＤ回路、４４は出力
インターフェイス回路である。ＷＤＴ回路４２は、クロ
ック発生回路４２１、カウンター回路４２２、Ｄフリッ
プフロップ回路４２３とから構成されている。A conventional WDT control circuit will be described below. FIG. 5 is a block diagram showing the configuration of a conventional WDT control circuit. In FIG. 5, 41 is a one-chip microcomputer, 42 is a WDT circuit, 43 is an AND circuit, and 44 is an output interface circuit. The WDT circuit 42 includes a clock generation circuit 421, a counter circuit 422, and a D flip-flop circuit 423.
【０００４】以上のように構成されたＷＤＴ制御回路に
ついて、以下その動作について説明する。The operation of the WDT control circuit configured as described above will be described below.
【０００５】まず、マイコン４１が正常に動作している
通常状態では、マイコン４１の出力信号であるＰ２信号
の立ち上がりエッジまたは立ち下がりエッジにより定期
的にＷＤＴ回路４２内部のカウンター４２２をクリアす
る。First, in a normal state in which the microcomputer 41 is operating normally, the counter 422 in the WDT circuit 42 is periodically cleared by the rising edge or falling edge of the P2 signal which is the output signal of the microcomputer 41.
【０００６】次に、マイコン４１が定期的にカウンター
４２２をクリアするリフレッシュ信号を、カウンター４
２２がクロック発生部４２１より発生するクロックのク
ロック数をある一定値までカウント（以下、カウント値
を「Ｃｎ」と記す。）した後、カウント値がイニシャル
値（＝０）に戻るまで行う。Next, the microcomputer 41 periodically sends a refresh signal for clearing the counter 422 to the counter 4
The counter 22 counts the number of clocks of the clock generated by the clock generator 421 to a certain value (hereinafter, the count value is referred to as “Cn”), and then the count value returns to the initial value (= 0).
【０００７】ここで、カウンター４２２の出力Ｑはカウ
ント値がＣｎ値を越えたときに“Ｈ”レベルになるよう
に設定すると、マイコン４１からリフレッシュ信号が定
期的に出力されているとカウンター４２２の出力Ｑは
“Ｌ”レベルのままであり、したがってＤフリップフロ
ップ４２３の非反転出力Ｑは“Ｌ”レベル、Here, if the output Q of the counter 422 is set so as to become "H" level when the count value exceeds the Cn value, it is determined that the refresh signal is periodically output from the microcomputer 41. The output Q remains at "L" level, so the non-inverted output Q of the D flip-flop 423 is at "L" level,
【０００８】[0008]
【外１】 [Outer 1]
【０００９】は“Ｈ”レベルのままとなる。Remains at "H" level.
【００１０】この結果、カウンター４２２はストップ信
号を受けず動作し続ける一方、ＡＮＤ回路への入力は
“Ｈ”となり、マイコン４１の出力Ｐ３がスルーに出力
インターフェイス回路４４へと伝わる。As a result, the counter 422 continues to operate without receiving the stop signal, while the input to the AND circuit becomes "H", and the output P3 of the microcomputer 41 is transmitted through to the output interface circuit 44.
【００１１】以上がマイコン４１が正常動作していると
きの動作であるが、以下に何等かの原因、例えば電磁波
ノイズ等によりマイコン４１が誤動作した場合について
説明する。The above is the operation when the microcomputer 41 is operating normally. The following will describe the case where the microcomputer 41 malfunctions due to some cause, for example, electromagnetic noise.
【００１２】マイコン４１が誤動作し、リフレッシュ信
号間隔が不定期となる、あるいは全くリフレッシュ信号
が出なくなると、ＷＤＴ回路４２の中の内部カウンター
４２２のカウント値がＣｎを越えるようになる。一度で
もＣｎを越えるとその瞬間にカウンター４２２の出力Ｑ
が“Ｈ”になり、Ｄフリップフロップ４２３の非反転出
力Ｑは“Ｈ”となり、When the microcomputer 41 malfunctions and the refresh signal interval becomes irregular or no refresh signal is output at all, the count value of the internal counter 422 in the WDT circuit 42 exceeds Cn. Output C of the counter 422 at that moment when Cn is exceeded even once
Becomes "H", the non-inverted output Q of the D flip-flop 423 becomes "H",
【００１３】[0013]
【外２】 [Outside 2]
【００１４】は“Ｌ”となる。Becomes "L".
【００１５】この結果、カウンター４２２はストップ信
号を受けカウント動作を停止する。さらにＡＮＤ回路へ
の入力は“Ｌ”となり、誤動作しているマイコン４１の
出力Ｐ３は、出力インターフェイス回路４４に伝わらな
いようになる。As a result, the counter 422 receives the stop signal and stops the counting operation. Further, the input to the AND circuit becomes "L", and the output P3 of the malfunctioning microcomputer 41 is not transmitted to the output interface circuit 44.
【００１６】[0016]
【発明が解決しようとする課題】しかし上記の従来の構
成では、電源投入時にマイコン４１のシステムクロック
安定化のため、電源投入時マイコンがしばらく動作しな
い初期ウェイト機能をもつマイコンがあり、このような
マイコンを選定するとＷＤＴリフレッシュ時間をこの初
期ウェイト時間より長くとる必要があった。このため、
マイコン４１の誤動作検出時間をウェイト時間より短く
することが不可能で、高速応用性を求められる安全機能
として十分満足できないという課題を有していた。However, in the above-described conventional configuration, there is a microcomputer having an initial wait function in which the microcomputer 41 does not operate for a while when the power is turned on because the system clock of the microcomputer 41 is stabilized when the power is turned on. If a microcomputer is selected, it is necessary to set the WDT refresh time longer than this initial wait time. For this reason,
There is a problem in that the malfunction detection time of the microcomputer 41 cannot be shorter than the wait time, and the safety function that requires high-speed application cannot be sufficiently satisfied.
【００１７】本発明は上記従来の問題点を解決するもの
で、初期ウェイト機能をもつマイコン応用製品において
も、高速応答するＷＤＴ制御回路を提供することを目的
とする。The present invention solves the above conventional problems, and an object of the present invention is to provide a WDT control circuit which responds at high speed even in a microcomputer application product having an initial wait function.
【００１８】[0018]
【課題を解決するための手段】上記従来の課題を解決す
るために本発明のＷＤＴ制御回路は、マイコンと、この
マイコンからの第１の出力をラッチするラッチ回路と、
マイコンからの第２の出力をリフレッシュ信号としラッ
チ回路の出力でこのリフレッシュ信号の時間間隔計測を
無効にするタイマークリア部を持つＷＤＴ回路と、マイ
コンからの第３の出力とＷＤＴ回路の出力を論理積する
ＡＮＤ回路とを備えた構成を有している。In order to solve the above-mentioned conventional problems, a WDT control circuit of the present invention comprises a microcomputer, a latch circuit for latching a first output from the microcomputer,
The second output from the microcomputer is used as a refresh signal, and the WDT circuit having a timer clear unit for invalidating the time interval measurement of this refresh signal by the output of the latch circuit, and the third output from the microcomputer and the output of the WDT circuit are logical. And an AND circuit for multiplication.
【００１９】[0019]
【作用】この構成によって、マイコンのリフレッシュ信
号を出せない初期ウェイト中はＷＤＴ回路がキャンセル
（不動作状態）され、マイコンが動作始めた時にラッチ
回路を通じてＷＤＴ回路をイネーブル状態（動作状態）
と切換えができるので、マイコン初期ウェイト時間より
も短いリフレッシュ間隔をとることができる。With this configuration, the WDT circuit is canceled (inoperative state) during the initial wait when the microcomputer refresh signal cannot be output, and when the microcomputer starts operating, the WDT circuit is enabled (operating state) through the latch circuit.
Therefore, the refresh interval shorter than the microcomputer initial wait time can be taken.
【００２０】[0020]
（実施例１）以下、本発明の一実施例について、図面を
参照しながら説明する。(Embodiment 1) An embodiment of the present invention will be described below with reference to the drawings.
【００２１】図１は本発明の第１の実施例におけるＷＤ
Ｔ制御回路のブロック図、図２は動作タイミングを示す
信号波形図である。FIG. 1 shows a WD according to the first embodiment of the present invention.
FIG. 2 is a block diagram of the T control circuit, and FIG. 2 is a signal waveform diagram showing operation timing.
【００２２】図１において、１１は初期ウェイト機能を
有する１チップマイコン、１２はＷＤＴ回路、１３はＡ
ＮＤ回路、１４は出力インターフェイス回路、１５はラ
ッチ回路であるＲ−Ｓフリップフロップである。ＷＤＴ
回路１２は内部にクロック発生回路１２１、カウンター
回路１２２、Ｄフリップフロップ１２３、ＯＲ回路１２
４を有している。In FIG. 1, 11 is a one-chip microcomputer having an initial wait function, 12 is a WDT circuit, and 13 is A.
An ND circuit, 14 is an output interface circuit, and 15 is an RS flip-flop which is a latch circuit. WDT
The circuit 12 includes a clock generation circuit 121, a counter circuit 122, a D flip-flop 123, an OR circuit 12 inside.
Have four.
【００２３】以上のように構成されたＷＤＴ制御回路に
ついて、以下に図２を用いてその動作を説明する。The operation of the WDT control circuit configured as described above will be described below with reference to FIG.
【００２４】まず、マイコン１１を含んだシステムに図
２（ａ）に示すような電源を投入すると、マイコン１１
は、図２（ｂ）に示すようなウェイト期間を終了した
後、Ｒ−Ｓフリップフロップ回路１５への図２（ｃ）に
示すような入力信号Ｐ１を出力する。このＰ１信号を受
けて図２（ｄ）に示すＲ−Ｓフリップフロップ回路１５
の出力はＷＤＴ回路１２をカウントを開始するイネーブ
ル状態にする。First, when the system including the microcomputer 11 is powered on as shown in FIG.
Outputs the input signal P1 shown in FIG. 2C to the RS flip-flop circuit 15 after the wait period shown in FIG. 2B ends. Upon receiving this P1 signal, the RS flip-flop circuit 15 shown in FIG.
Output puts the WDT circuit 12 into an enable state for starting counting.
【００２５】次に、マイコン１１は、ＷＤＴ回路１２へ
図２（ｅ）に示すようなリフレッシュ信号Ｐ２を出力す
る。Next, the microcomputer 11 outputs a refresh signal P2 as shown in FIG. 2 (e) to the WDT circuit 12.
【００２６】最後にリフレッシュ信号Ｐ２の立ち上がり
で、ＷＤＴ回路１２内部のカウンター回路１２２の図２
（ｆ）に示すようにカウント値はクリアされる。この結
果、図２（ｇ）に示すようなＷＤＴ回路１２からの出力
は“Ｈ”状態となり、図２（ｈ）に示すようなマイコン
１１の出力信号であるＰ３との論理積の結果が図２
（ｉ）に示すようなＡＮＤ回路１３により出力される。Finally, at the rising edge of the refresh signal P2, the counter circuit 122 in the WDT circuit 12 is turned on as shown in FIG.
The count value is cleared as shown in (f). As a result, the output from the WDT circuit 12 as shown in FIG. 2 (g) becomes the “H” state, and the result of the logical product with the output signal P3 of the microcomputer 11 as shown in FIG. Two
It is output by the AND circuit 13 as shown in (i).
【００２７】以上がＷＤＴ制御回路の正常な動作である
が、ある時点でマイコン１１が誤動作し、マイコン１１
からのリフレッシュ信号Ｐ２がなくなると、ＷＤＴ回路
１２の内部のカウンター回路１２２のカウント値がカウ
ントスレシュホールド値を越え、ＷＤＴ回路１２の出力
が“Ｌ”状態に反転する。この結果マイコン出力Ｐ３が
“Ｈ”であろうと“Ｌ”であるかにかかわらずＡＮＤ回
路１３出力は“Ｌ”となり、Ｐ３信号が出力インターフ
ェイス回路１４へ伝わることを、カットすることができ
る。The above is the normal operation of the WDT control circuit, but at some point the microcomputer 11 malfunctions and the microcomputer 11
When there is no refresh signal P2 from the counter, the count value of the counter circuit 122 inside the WDT circuit 12 exceeds the count threshold value, and the output of the WDT circuit 12 is inverted to the "L" state. As a result, the output of the AND circuit 13 becomes "L" regardless of whether the microcomputer output P3 is "H" or "L", and the transmission of the P3 signal to the output interface circuit 14 can be cut.
【００２８】この実施例によると従来のＷＤＴ回路１２
との差異は、リフレッシュ間隔ｔ2はマイコンウェイト
期間ｔ1とは無関係に短く設定できることにある。According to this embodiment, the conventional WDT circuit 12 is used.
The difference is that the refresh interval t 2 can be set short regardless of the microcomputer wait period t 1 .
【００２９】マイコン１１の誤動作発生から、ＡＮＤ回
路１３出力を“Ｌ”（この場合、“Ｌ”は出力インター
フェイスへの出力をカットする）とするまでの時間を誤
動作検出時間ｔ3とすると、このｔ3はリフレッシュ間隔
ｔ2に限りなく近づけることができ、すなわちマイコン
１１のウェイト時間に左右されないという点で優れた効
果が得られる。[0029] From a malfunction occurs in the microcomputer 11, the AND circuit 13 outputs an "L" (in this case, "L" is to cut an output to the output interface) When the malfunction detection time t 3 the time until the, the t 3 can be made as close as possible to the refresh interval t 2 , that is, an excellent effect is obtained in that it is not affected by the wait time of the microcomputer 11.
【００３０】以上のように本実施例によれば、マイコン
１１からの出力Ｐ１をＲ−Ｓフリップフロップ１５でラ
ッチすることにより、マイコン１１の誤動作検出時間を
ウェイト時間より短くすることが可能で、高速応答性を
求められる安全システムに安価で対応することができ
る。As described above, according to this embodiment, by latching the output P1 from the microcomputer 11 by the RS flip-flop 15, the malfunction detection time of the microcomputer 11 can be made shorter than the wait time. It is possible to support a safety system that requires high-speed responsiveness at low cost.
【００３１】（実施例２）以下、本発明の第２の実施例
について図面を参照しながら説明する。図３は本発明の
第２の実施例を示すＷＤＴ制御回路のブロック図であ
る。図３において、２１は初期ウェイト機能のある１チ
ップマイコン、２２はＷＤＴ回路、２３はＡＮＤ回路、
２４は出力インターフェイス回路、２５はＲ−Ｓフリッ
プフロップである。ＷＤＴ回路２２は内部にクロック発
生回路２２１、カウンター回路２２２、ラッチ回路であ
るＤフリップフロップ２２３、ＯＲ回路２２４を有して
いる。(Second Embodiment) A second embodiment of the present invention will be described below with reference to the drawings. FIG. 3 is a block diagram of a WDT control circuit showing a second embodiment of the present invention. In FIG. 3, 21 is a one-chip microcomputer having an initial wait function, 22 is a WDT circuit, 23 is an AND circuit,
Reference numeral 24 is an output interface circuit, and 25 is an RS flip-flop. The WDT circuit 22 has a clock generation circuit 221, a counter circuit 222, a D flip-flop 223 which is a latch circuit, and an OR circuit 224 inside.
【００３２】ここで、図１の構成と異なるのはマイコン
２１からの出力Ｐ１をＡＮＤ回路２３の入力の１つとし
た点である。また、動作で第１の実施例と異なる点は、
図２Ａとして示すようなマイコン誤動作が発生してもＡ
ＮＤ出力はＢで示すタイミングとはならず、実線で示す
タイミングになることである。The difference from the configuration shown in FIG. 1 is that the output P1 from the microcomputer 21 is used as one of the inputs to the AND circuit 23. The operation is different from that of the first embodiment in that
Even if the microcomputer malfunctions as shown in FIG.
The ND output is not the timing indicated by B, but the timing indicated by the solid line.
【００３３】以上のようにマイコン２１からの出力Ｐ１
をＡＮＤ回路２３の入力の１つとしたことにより、マイ
コンウェイト期間中すなわちＷＤＴ回路２２がディスイ
ネーブル状態にあってもＰ３信号が出力インターフェイ
ス回路２４へ伝わることをカットすることができる。As described above, the output P1 from the microcomputer 21
Is set as one of the inputs of the AND circuit 23, it is possible to prevent the P3 signal from being transmitted to the output interface circuit 24 during the microcomputer wait period, that is, even when the WDT circuit 22 is disabled.
【００３４】なお、マイコン２１の誤動作でＰ１が
“Ｈ”になってもＷＤＴ回路２２がイネーブル状態とな
り、ＷＤＴ出力が“Ｌ”となり、結局Ｐ３信号が出力イ
ンターフェイス回路２４へ伝わることをカットすること
ができる。Even if P1 becomes "H" due to a malfunction of the microcomputer 21, the WDT circuit 22 is enabled, the WDT output becomes "L", and eventually the P3 signal is prevented from being transmitted to the output interface circuit 24. You can
【００３５】（実施例３）以下、本発明の第３の実施例
について図面を参照しながら説明する。図４は本発明の
第３の実施例を示すＷＤＴ制御回路のブロック図であ
る。図４において３１は初期ウェイト機能のある１チッ
プマイコン、３２はＷＤＴ回路、３３はＡＮＤ回路、３
４は出力インターフェイス回路、３５はＤフリップフロ
ップである。ＷＤＴ回路３２は内部１２、クロック発生
回路３２１、カウンター回路３２２、ラッチ回路である
Ｄフリップフロップ３２３、ＯＲ回路３２４を有してい
る。(Embodiment 3) A third embodiment of the present invention will be described below with reference to the drawings. FIG. 4 is a block diagram of a WDT control circuit showing a third embodiment of the present invention. In FIG. 4, 31 is a one-chip microcomputer having an initial wait function, 32 is a WDT circuit, 33 is an AND circuit, 3
Reference numeral 4 is an output interface circuit, and 35 is a D flip-flop. The WDT circuit 32 has an internal unit 12, a clock generation circuit 321, a counter circuit 322, a D flip-flop 323 which is a latch circuit, and an OR circuit 324.
【００３６】本発明の第２の実施例である図３の構成と
異なるのはＲ−Ｓフリップフロップ２５をＤフリップフ
ロップ３５とした点である。The difference from the configuration of the second embodiment of the present invention shown in FIG. 3 is that the RS flip-flop 25 is a D flip-flop 35.
【００３７】以上のようにＲ−Ｓフリップフロップ２５
をＤフリップフロップ３５に置き換えることでみかけの
動作は同じであるが、クロック同期をとっているので電
磁波ノイズ等に対して、よりタフな回路とすることがで
きる。As described above, the RS flip-flop 25
Although the apparent operation is the same by replacing D with the D flip-flop 35, the circuit is tougher with respect to electromagnetic noise and the like because it is clock-synchronized.
【００３８】なお、第１の実施例においてＲ−Ｓフリッ
プフロップ１５は、１ビット以上のラッチができるもの
であれば、何でもよい。In the first embodiment, the RS flip-flop 15 may be any as long as it can latch one bit or more.
【００３９】また、第２の実施例においても同様にＲ−
Ｓフリップフロップ２５は、１ビット以上のラッチがで
きるものであれば、何でもよい。Also in the second embodiment, R-
The S flip-flop 25 may be anything as long as it can latch one bit or more.
【００４０】また、第３の実施例においても同様にＤフ
リップフロップ３５は、１ビット以上の同期ラッチがで
きるものであれば、何でもよい。さらにこの同期クロッ
クはＷＤＴ回路部のクロックを使用する必要性はない。Also in the third embodiment, similarly, the D flip-flop 35 may be any one as long as it can carry out a synchronous latch of 1 bit or more. Further, this synchronous clock does not need to use the clock of the WDT circuit section.
【００４１】なお実施例では、マイコンは初期ウェイト
機能のある１チップマイコンとしているが、ウェイト機
能の有無、あるいは１チップということにはこだわらな
いことは言うまでもない。In the embodiment, the microcomputer is a one-chip microcomputer having an initial wait function, but it goes without saying that the presence or absence of the wait function or the fact that it has one chip does not matter.
【００４２】[0042]
【発明の効果】以上のように本発明はマイコンと、この
マイコンからの第１の出力をラッチするラッチ回路と、
前記マイコンからの第２の出力をリフレッシュ信号と
し、前記ラッチ回路の出力でこのリフレッシュ信号の時
間間隔計測を無効にするタイマークリア部を持つＷＤＴ
回路と、マイコンからの第３の出力とＷＤＴ回路の出力
を論理積するＡＮＤ回路を設けることにより、リフレッ
シュ時間間隔がウェイト時間より短くできるマイコンの
誤動作検出時間をウェイト時間より短くすることが可能
で、高速応答性を求められる安全システムに安価で対応
することができる優れたＷＤＴ制御回路を実現できるも
のである。As described above, the present invention includes a microcomputer, a latch circuit for latching the first output from the microcomputer,
A WDT having a timer clear unit which uses the second output from the microcomputer as a refresh signal and invalidates the time interval measurement of the refresh signal by the output of the latch circuit.
By providing a circuit and an AND circuit for ANDing the third output from the microcomputer and the output of the WDT circuit, the refresh time interval can be shorter than the wait time, and the malfunction detection time of the microcomputer can be shorter than the wait time. In addition, it is possible to realize an excellent WDT control circuit that can cope with a safety system that requires high-speed response at low cost.
【図１】本発明の第１の実施例におけるＷＤＴ制御回路
のブロック図FIG. 1 is a block diagram of a WDT control circuit according to a first embodiment of the present invention.
【図２】同タイミング図[FIG. 2] Same timing diagram
【図３】本発明の第２の実施例におけるＷＤＴ制御回路
のブロック図FIG. 3 is a block diagram of a WDT control circuit according to a second embodiment of the present invention.
【図４】本発明の第３の実施例におけるＷＤＴ制御回路
のブロック図FIG. 4 is a block diagram of a WDT control circuit according to a third embodiment of the present invention.
【図５】従来のＷＤＴ制御回路のブロック図FIG. 5 is a block diagram of a conventional WDT control circuit.
１１，２１，３１ マイコン １２，２２，３２ ＷＤＴ回路 １３，２３，３３ ＡＮＤ回路 １５ Ｒ−Ｓフリップフロップ ２５ Ｒ−Ｓフリップフロップ 11, 21, 31 Microcomputer 12, 22, 32 WDT circuit 13, 23, 33 AND circuit 15 RS flip-flop 25 RS flip-flop
───────────────────────────────────────────────────── フロントページの続き (72)発明者 前田 友之 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Tomoyuki Maeda 1006 Kadoma, Kadoma City, Osaka Prefecture Matsushita Electric Industrial Co., Ltd.
Claims (3)
コンピュータからの第１の出力をラッチするラッチ回路
と、前記マイクロコンピュータからの第２の出力をリフ
レッシュ信号とし前記ラッチ回路の出力でこのリフレッ
シュ信号の時間間隔計測を無効にするタイマークリア部
を有するウォッチドッグタイマー回路と、前記マイクロ
コンピュータからの第３の出力と前記ウォッチドッグタ
イマー回路の出力を論理積するＡＮＤ回路とを備えたウ
ォッチドッグタイマー制御回路。1. A microcomputer, a latch circuit for latching a first output from the microcomputer, and a second output from the microcomputer as a refresh signal, the time interval between the refresh signals at the output of the latch circuit. A watchdog timer control circuit comprising: a watchdog timer circuit having a timer clearing unit for invalidating the measurement; and an AND circuit for ANDing the third output from the microcomputer and the output of the watchdog timer circuit.
らの第３の出力とウォッチドッグタイマー回路の出力と
マイクロコンピュータからの第１の出力とを論理積する
請求項１記載のウォッチドッグタイマー制御回路。2. The watchdog timer control circuit according to claim 1, wherein the AND circuit logically ANDs the third output from the microcomputer, the output of the watchdog timer circuit, and the first output from the microcomputer.
路である請求項１または２記載のウォッチドッグタイマ
ー制御回路。3. The watchdog timer control circuit according to claim 1, wherein the latch circuit is a clock synchronous latch circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5335824A JPH07200363A (en) | 1993-12-28 | 1993-12-28 | Watchdog timer control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5335824A JPH07200363A (en) | 1993-12-28 | 1993-12-28 | Watchdog timer control circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07200363A true JPH07200363A (en) | 1995-08-04 |
Family
ID=18292818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5335824A Pending JPH07200363A (en) | 1993-12-28 | 1993-12-28 | Watchdog timer control circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07200363A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7305587B2 (en) | 2003-02-27 | 2007-12-04 | Denso Corporation | Electronic control unit for monitoring a microcomputer |
| JP2011031200A (en) * | 2009-08-04 | 2011-02-17 | Yamato Scale Co Ltd | Inspection sorting system |
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1993
- 1993-12-28 JP JP5335824A patent/JPH07200363A/en active Pending
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