JPH07191828A - 正規化・丸め回路 - Google Patents
正規化・丸め回路Info
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- JPH07191828A JPH07191828A JP5330441A JP33044193A JPH07191828A JP H07191828 A JPH07191828 A JP H07191828A JP 5330441 A JP5330441 A JP 5330441A JP 33044193 A JP33044193 A JP 33044193A JP H07191828 A JPH07191828 A JP H07191828A
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Abstract
(57)【要約】 （修正有）
【目的】浮動小数点演算において、正規化処理と丸め処
理とを並列に実行する。 【構成】浮動小数点演算では正規化処理と丸め処理が必
要である。従来例の浮動小数点データ形式においては、
もしも正規化シフト処理が、３ビット以上のシフトであ
る場合には、シフト後のＬＳＢも必ず０になるので、丸
めで１を加えるという処理は該ビットに１を付加するだ
けであって、丸め加算処理をおこなう必要はない。そこ
で正規化前のデータに対して、正規化シフトが３ビット
以上なのか否かに応じて、３ビット以上ならば、正規化
シフタの出力を選択的に出力し、２ビット以下ならば、
２ビット以下のシフタを経由して、丸め器（＋１加算
器）にデータを送出する。最後に適切な方を選択して出
力する。
理とを並列に実行する。 【構成】浮動小数点演算では正規化処理と丸め処理が必
要である。従来例の浮動小数点データ形式においては、
もしも正規化シフト処理が、３ビット以上のシフトであ
る場合には、シフト後のＬＳＢも必ず０になるので、丸
めで１を加えるという処理は該ビットに１を付加するだ
けであって、丸め加算処理をおこなう必要はない。そこ
で正規化前のデータに対して、正規化シフトが３ビット
以上なのか否かに応じて、３ビット以上ならば、正規化
シフタの出力を選択的に出力し、２ビット以下ならば、
２ビット以下のシフタを経由して、丸め器（＋１加算
器）にデータを送出する。最後に適切な方を選択して出
力する。
Description
【０００１】
【産業上の利用分野】本発明は浮動小数点演算装置中の
正規化・丸めを実行する回路の構成に関する。
正規化・丸めを実行する回路の構成に関する。
【０００２】
【従来の技術】浮動小数点演算では、正規化されていな
いデータにたいして、正規化、および丸め処理を施すこ
とが必要である。正規化とは、仮数部の最上位桁を非０
値にし、それに応じて指数の値も変更する処理である。
また丸めとは、いわば”四捨五入”や、”切り上げ”
や”切り捨て”に相当する処理である。
いデータにたいして、正規化、および丸め処理を施すこ
とが必要である。正規化とは、仮数部の最上位桁を非０
値にし、それに応じて指数の値も変更する処理である。
また丸めとは、いわば”四捨五入”や、”切り上げ”
や”切り捨て”に相当する処理である。
【０００３】浮動小数点データ形式の一例を図２に示
す。以後は図２の形式を想定して従来例、及び発明の説
明を行う。図２のデータ形式は、１ビット長の符号部ｓ
ｇｎ、１１ビット長の指数部ｅ、５６ビット長の仮数部
ｆをもつ。ｓｇｎは０のとき正、１のとき負を示す。ｆ
の最下位３ビットはガードビット（Ｇビット）、ラウン
ドビット（Ｒビット）、及びスティッキビット（Ｓビッ
ト）と呼ばれる。スティッキビットは、Ｒビットより下
位に位置する全ビットの論理和である。
す。以後は図２の形式を想定して従来例、及び発明の説
明を行う。図２のデータ形式は、１ビット長の符号部ｓ
ｇｎ、１１ビット長の指数部ｅ、５６ビット長の仮数部
ｆをもつ。ｓｇｎは０のとき正、１のとき負を示す。ｆ
の最下位３ビットはガードビット（Ｇビット）、ラウン
ドビット（Ｒビット）、及びスティッキビット（Ｓビッ
ト）と呼ばれる。スティッキビットは、Ｒビットより下
位に位置する全ビットの論理和である。
【０００４】従来の正規化・丸め回路の構成例を図４に
示す。以下図４をもとに従来回路の説明をする。
示す。以下図４をもとに従来回路の説明をする。
【０００５】被正規化データの仮数部４０１は、プライ
オリティエンコーダ４０２の入力となる。
オリティエンコーダ４０２の入力となる。
【０００６】プライオリティエンコーダ４０２は被正規
化データノ仮数部４０１に対して、その最上位桁から数
えてゼロが何桁連続して並んでいるか（リーディングゼ
ロ数と呼ぶ）をエンコードする。
化データノ仮数部４０１に対して、その最上位桁から数
えてゼロが何桁連続して並んでいるか（リーディングゼ
ロ数と呼ぶ）をエンコードする。
【０００７】このリーディングゼロ数４０８をシフト量
として正規化シフタ４０３は被正規化データの仮数部４
０１をシフトする。このときシフトの対象となるのは、
Ｓビット以外の５５ビットである（Ｓビットはシフトし
ない）。正規化された仮数部４０４は加算回路４０５の
入力となる。
として正規化シフタ４０３は被正規化データの仮数部４
０１をシフトする。このときシフトの対象となるのは、
Ｓビット以外の５５ビットである（Ｓビットはシフトし
ない）。正規化された仮数部４０４は加算回路４０５の
入力となる。
【０００８】加算回路４０５は、正規化された仮数部４
０４のＧ，Ｒ，Ｓビット、及び被正規化データの符号部
４０６から、被正規化データの仮数部４０１に対して丸
めを行う。通常、丸めには４種類のモードがあり、それ
ぞれＲＮ（最近値への丸め）、ＲＰ（正方向丸め）、Ｒ
Ｍ（負方向丸め）、ＲＺ（零方向丸め）と呼ぶ。この丸
めモード４０７に応じて、加算器が丸めをおこなう。
０４のＧ，Ｒ，Ｓビット、及び被正規化データの符号部
４０６から、被正規化データの仮数部４０１に対して丸
めを行う。通常、丸めには４種類のモードがあり、それ
ぞれＲＮ（最近値への丸め）、ＲＰ（正方向丸め）、Ｒ
Ｍ（負方向丸め）、ＲＺ（零方向丸め）と呼ぶ。この丸
めモード４０７に応じて、加算器が丸めをおこなう。
【０００９】加算器は、具体的には図３に示した規則に
したがってＬＳＢに１を加算するという操作をおこな
い、正規化・丸めされた仮数部４０９を出力する。
したがってＬＳＢに１を加算するという操作をおこな
い、正規化・丸めされた仮数部４０９を出力する。
【００１０】なお指数部の正規化はプライオリティエン
コーダの出力を、非正規化データの指数から減じること
で実現できる。しかし、指数については本発明と直接の
関係が無いために、その説明は省略する。
コーダの出力を、非正規化データの指数から減じること
で実現できる。しかし、指数については本発明と直接の
関係が無いために、その説明は省略する。
【００１１】
【発明が解決しようとする課題】従来の正規化・丸め回
路は、正規化処理部（プライオリティエンコーダと正規
化シフタ）と加算回路が直列に接続されている。正規化
シフトにおけるシフト量は、０〜５５であり、このよう
な長いシフト量のシフトを実現するシフタは、当然のそ
の遅延時間は長い。
路は、正規化処理部（プライオリティエンコーダと正規
化シフタ）と加算回路が直列に接続されている。正規化
シフトにおけるシフト量は、０〜５５であり、このよう
な長いシフト量のシフトを実現するシフタは、当然のそ
の遅延時間は長い。
【００１２】また、加算回路は、ＬＳＢに１を加えるこ
とで発生する桁上げの伝播の計算に時間がかかり、高速
な加算を実現することが、難しいことが知らている。
とで発生する桁上げの伝播の計算に時間がかかり、高速
な加算を実現することが、難しいことが知らている。
【００１３】このように遅延時間の長い回路が２個直列
接続されているので、従来構成の正規化・丸め回路は、
その処理時間が長いという欠点があった。
接続されているので、従来構成の正規化・丸め回路は、
その処理時間が長いという欠点があった。
【００１４】
【課題を解決するための手段】本発明による正規化・丸
め回路は、被正規化データの仮数部を入力とする第１の
プライオリティエンコーダと、前記第１のプライオリテ
ィエンコーダの出力をシフト量として前記被正規化デー
タの仮数部をシフトする第１の正規化シフタと、前記第
１の正規化シフタの出力と、前記被正規化データの符号
部と、丸めモードとを入力とするＬＳＢ変更回路と、前
記被正規化データの仮数部の上位３ビットを入力する第
２のプライオリティエンコーダと、前記第２のプライオ
リティエンコーダの出力をシフト量として前記被正規化
データの仮数部をシフトする第２の正規化シフタと、前
記第２の正規化シフタの出力と、前記被正規化データの
符号部と、前記丸めモードとを入力とする加算回路と、
前記ＬＳＢ変更回路の出力と前記加算回路の出力とを入
力とし、前記第２のプライオリティエンコーダの出力を
制御信号とするセレクタとから構成されることを特徴と
する。
め回路は、被正規化データの仮数部を入力とする第１の
プライオリティエンコーダと、前記第１のプライオリテ
ィエンコーダの出力をシフト量として前記被正規化デー
タの仮数部をシフトする第１の正規化シフタと、前記第
１の正規化シフタの出力と、前記被正規化データの符号
部と、丸めモードとを入力とするＬＳＢ変更回路と、前
記被正規化データの仮数部の上位３ビットを入力する第
２のプライオリティエンコーダと、前記第２のプライオ
リティエンコーダの出力をシフト量として前記被正規化
データの仮数部をシフトする第２の正規化シフタと、前
記第２の正規化シフタの出力と、前記被正規化データの
符号部と、前記丸めモードとを入力とする加算回路と、
前記ＬＳＢ変更回路の出力と前記加算回路の出力とを入
力とし、前記第２のプライオリティエンコーダの出力を
制御信号とするセレクタとから構成されることを特徴と
する。
【００１５】
【作用】もしも正規化シフトにおいて、そのシフト量が
３ビット以上であったならば、シフト後のＧビット、Ｒ
ビット、ＬＳＢはいずれも０である。したがって、丸め
処理は以下のようになる。
３ビット以上であったならば、シフト後のＧビット、Ｒ
ビット、ＬＳＢはいずれも０である。したがって、丸め
処理は以下のようになる。
【００１６】ＲＮ……単に、Ｇ，Ｒ，Ｓをきりすてる。
【００１７】ＲＰ……（ｓｇｎ、Ｓ）＝（０、１）なら
ばＬＳＢに１を加える。ＬＳＢは０であるから、この加
算によって桁上がりは生じない。Ｇ，Ｒ，Ｓはきりすて
る。それ以外のときはＧ，Ｒ，Ｓをきりすてる。
ばＬＳＢに１を加える。ＬＳＢは０であるから、この加
算によって桁上がりは生じない。Ｇ，Ｒ，Ｓはきりすて
る。それ以外のときはＧ，Ｒ，Ｓをきりすてる。
【００１８】ＲＭ……（ｓｇｎ、Ｓ）＝（１、１）なら
ばＬＳＢに１を加える。ＬＳＢは０であるから、この加
算によって桁上がりは生じない。Ｇ，Ｒ，Ｓはきりすて
る。
ばＬＳＢに１を加える。ＬＳＢは０であるから、この加
算によって桁上がりは生じない。Ｇ，Ｒ，Ｓはきりすて
る。
【００１９】それ以外のときは、単に、Ｇ，Ｒ，Ｓをき
りすてる。
りすてる。
【００２０】ＲＺ……単に、Ｇ，Ｒ，Ｓをきりすてる。
【００２１】これからわかるように、シフト量が３ビッ
ト以上であった場合には、丸め処理はＬＳＢを１にする
処理とＧ，Ｒ，Ｓを切り捨てる処理だけである。すなわ
ち実質的には加算処理は行わなくて良い。一方シフト量
が２以下であるときには、桁上がりを生じる加算処理が
必要となる。
ト以上であった場合には、丸め処理はＬＳＢを１にする
処理とＧ，Ｒ，Ｓを切り捨てる処理だけである。すなわ
ち実質的には加算処理は行わなくて良い。一方シフト量
が２以下であるときには、桁上がりを生じる加算処理が
必要となる。
【００２２】本発明では、正規化シフト量が３以上の場
合と２以下の場合とに対応した２つの正規化・丸めデー
タパスを設け、出力直前の段階で適切な方を選択的に出
力する構成をとる。
合と２以下の場合とに対応した２つの正規化・丸めデー
タパスを設け、出力直前の段階で適切な方を選択的に出
力する構成をとる。
【００２３】３ビット以上のシフトをおこなう第１の正
規化シフタの出力には、必要に応じてＬＳＢを１にする
ＬＳＢ変更回路を接続する。ＬＳＢ変更回路は、ＬＳＢ
を１にするだけの処理をする回路で、加算回路とちがっ
て桁上げ計算をしなくて良いので、その処理時間は短
い。
規化シフタの出力には、必要に応じてＬＳＢを１にする
ＬＳＢ変更回路を接続する。ＬＳＢ変更回路は、ＬＳＢ
を１にするだけの処理をする回路で、加算回路とちがっ
て桁上げ計算をしなくて良いので、その処理時間は短
い。
【００２４】また上位３ビットのみについて、そのリー
ディングゼロ数をカウントする第２のプライオリティエ
ンコーダを設け、さらに、その出力をシフト量として被
正規化データの仮数部をシフトする第２の正規化シフタ
を設ける。第２の正規化シフタは、２ビット以上のシフ
トしかおこなわないので、その処理時間は、従来構成に
おける正規化シフタの処理時間よりも、短い。第２の正
規化シフタの出力部には加算回路を接続し、丸めをおこ
なう。この加算は桁上がりを発生する計算であり、ＬＳ
Ｂに１を加えるか否かの判定は、従来構成と同じく図３
の規則に従う。
ディングゼロ数をカウントする第２のプライオリティエ
ンコーダを設け、さらに、その出力をシフト量として被
正規化データの仮数部をシフトする第２の正規化シフタ
を設ける。第２の正規化シフタは、２ビット以上のシフ
トしかおこなわないので、その処理時間は、従来構成に
おける正規化シフタの処理時間よりも、短い。第２の正
規化シフタの出力部には加算回路を接続し、丸めをおこ
なう。この加算は桁上がりを発生する計算であり、ＬＳ
Ｂに１を加えるか否かの判定は、従来構成と同じく図３
の規則に従う。
【００２５】最後にセレクタによってＬＳＢ変更回路の
出力か、加算回路の出力かが選択される。
出力か、加算回路の出力かが選択される。
【００２６】このような構成をとると、長いシフト量の
シフタと桁上げ計算を必要とする加算回路とを直列に接
続する必要が無いので、全体として高速な処理が実現で
きる。
シフタと桁上げ計算を必要とする加算回路とを直列に接
続する必要が無いので、全体として高速な処理が実現で
きる。
【００２７】
【実施例】図１は本発明の一実施例のブロック図を示す
ものである。
ものである。
【００２８】まず第１のプライオリティエンコーダ１０
２は被正規化データの仮数部１０１を入力して、そのＳ
ビットを除くすべてのビットに対して第１のリーディン
グゼロ数１０３を出力する。第１の正規化シフタ１０４
は前記第１のリーディングゼロ数１０３をシフト量とし
て、被正規化データの仮数部１０１をシフトし、正規化
する。このときシフトの対象となるのは、Ｓビット以外
の５５ビットである（Ｓビットはシフトしない）。
２は被正規化データの仮数部１０１を入力して、そのＳ
ビットを除くすべてのビットに対して第１のリーディン
グゼロ数１０３を出力する。第１の正規化シフタ１０４
は前記第１のリーディングゼロ数１０３をシフト量とし
て、被正規化データの仮数部１０１をシフトし、正規化
する。このときシフトの対象となるのは、Ｓビット以外
の５５ビットである（Ｓビットはシフトしない）。
【００２９】ＬＳＢ変更回路１０９は、次の論理にした
がって、動作する。
がって、動作する。
【００３０】ＲＮ……単に、Ｇ，Ｒ，Ｓをきりすてる。
【００３１】ＲＰ……（ｓｇｎ、Ｓ）＝（０、１）なら
ばＬＳＢに１を加える。ＬＳＢは０であるから、この加
算によって桁上がりは生じない。Ｇ，Ｒ，Ｓはきりすて
る。それ以外のときはＧ，Ｒ，Ｓをきりすてる。
ばＬＳＢに１を加える。ＬＳＢは０であるから、この加
算によって桁上がりは生じない。Ｇ，Ｒ，Ｓはきりすて
る。それ以外のときはＧ，Ｒ，Ｓをきりすてる。
【００３２】ＲＭ……（ｓｇｎ、Ｓ）＝（１、１）なら
ばＬＳＢに１を加える。ＬＳＢは０であるから、この加
算によって桁上がりは生じない。Ｇ，Ｒ，Ｓはきりすて
る。
ばＬＳＢに１を加える。ＬＳＢは０であるから、この加
算によって桁上がりは生じない。Ｇ，Ｒ，Ｓはきりすて
る。
【００３３】第２のプライオリティエンコーダ１０５は
前記被正規化データの仮数部の上位３ビット１１４を入
力して、第２のリーディングゼロ数１０５を出力する。
第２の正規化シフタ１０６は第２のリーディングゼロ数
１０６をシフト量としてシフトをおこなう。ここで、シ
フト量は２以下である。加算回路１０８は、被正規化デ
ータの符号部１１１と丸めモード１１２とを入力し、図
４の論理にしたがって加算をおこなう。
前記被正規化データの仮数部の上位３ビット１１４を入
力して、第２のリーディングゼロ数１０５を出力する。
第２の正規化シフタ１０６は第２のリーディングゼロ数
１０６をシフト量としてシフトをおこなう。ここで、シ
フト量は２以下である。加算回路１０８は、被正規化デ
ータの符号部１１１と丸めモード１１２とを入力し、図
４の論理にしたがって加算をおこなう。
【００３４】最後のセレクタ１１０は、第２のリーディ
ングゼロ数１０６を制御信号とし、もしも正規化シフト
量が３以上であったなら、ＬＳＢ変更回路１０９の出力
を選択的に出力し、もしも正規化シフト量が２ビット以
下であったなら、加算回路１０８の出力を、選択的に出
力し、正規化・丸めされた仮数部１１３とする。
ングゼロ数１０６を制御信号とし、もしも正規化シフト
量が３以上であったなら、ＬＳＢ変更回路１０９の出力
を選択的に出力し、もしも正規化シフト量が２ビット以
下であったなら、加算回路１０８の出力を、選択的に出
力し、正規化・丸めされた仮数部１１３とする。
【００３５】
【発明の効果】従来構成の遅延時間＝プライオリティエ
ンコーダの遅延時間 ＋シフト量０〜５４のシフト遅延時間 ＋丸め加算の遅延時間 であるのに対し、 本発明回路の遅延時間＝第１のプライオリティエンコー
ダの遅延時間 ＋シフト量が３〜５４のシフタの遅延時間 ＋ＬＳＢを１に変更するのに要する遅延時間 または、 ＝第２のプライオリティエコーダの遅延時間 ＋シフト量が０〜２のシフタの遅延時間 ＋丸め加算の遅延時間 であるから、本発明によって高速な処理が実現できる。
ンコーダの遅延時間 ＋シフト量０〜５４のシフト遅延時間 ＋丸め加算の遅延時間 であるのに対し、 本発明回路の遅延時間＝第１のプライオリティエンコー
ダの遅延時間 ＋シフト量が３〜５４のシフタの遅延時間 ＋ＬＳＢを１に変更するのに要する遅延時間 または、 ＝第２のプライオリティエコーダの遅延時間 ＋シフト量が０〜２のシフタの遅延時間 ＋丸め加算の遅延時間 であるから、本発明によって高速な処理が実現できる。
【図１】本発明の正規化・丸め回路の一実施例を示す図
である。
である。
【図２】本発明、従来例にて使用される浮動小数点デー
タ形式を示す図である。
タ形式を示す図である。
【図３】加算回路の動作を示す図である。
【図４】従来構成の正規化・丸め回路を示す図である。
１０１，４０１ 被正規化データの仮数部 １０２ 第１のプライオリティエンコーダ １０３ 第１のリーディングゼロ数 １０４ 第１の正規化シフタ １０５ 第２のプライオリティエンコーダ １０６ 第２のリーディングゼロ数 １０７ 第２の正規化シフタ １０８，４０５ 加算回路 １０９ ＬＳＢ変更回路 １１０ セレクタ １１１，４０６ 被正規化データの符号部 １１２，４０７ 丸めモード １１３，４０９ 正規化・丸めされた仮数部 ４０２ プライオリティエンコーダ ４０３ 正規化シフタ ４０４ 正規化された仮数部 ４０８ リーディングゼロ数
Claims (1)
- 【請求項１】 被正規化データの仮数部を入力とする第
１のプライオリティエンコーダの出力をシフト量として
前記被正規化データの仮数部をシフトする第１の正規化
シフタと、前記第１の正規化シフタの出力と、前記被正
規化データの符号部と、丸めモードとを入力とするＬＳ
Ｂ変更回路と、前記被正規化データの仮数部の上位３ビ
ットを入力する第２のプライオリティエンコーダと、前
記第２のプライオリティエンコーダの出力をシフト量と
して前記被正規化データの仮数部をシフトする第２の正
規化シフタと、前記第２の正規化シフタの出力と、前記
被正規化データの符号部と、前記丸めモードとを入力と
する加算回路と、前記ＬＳＢ変更回路の出力と前記加算
回路の出力とを入力とし、前記第２のプライオリティエ
ンコーダの出力を制御信号とするセレクタとから構成さ
れることを特徴とする正規化・丸め回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5330441A JPH07191828A (ja) | 1993-12-27 | 1993-12-27 | 正規化・丸め回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5330441A JPH07191828A (ja) | 1993-12-27 | 1993-12-27 | 正規化・丸め回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07191828A true JPH07191828A (ja) | 1995-07-28 |
Family
ID=18232658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5330441A Pending JPH07191828A (ja) | 1993-12-27 | 1993-12-27 | 正規化・丸め回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07191828A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02115926A (ja) * | 1988-10-26 | 1990-04-27 | Matsushita Electric Ind Co Ltd | 浮動小数点正規化丸め装装置 |
| JPH04170636A (ja) * | 1990-11-02 | 1992-06-18 | Mitsubishi Electric Corp | 正規化回路 |
-
1993
- 1993-12-27 JP JP5330441A patent/JPH07191828A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02115926A (ja) * | 1988-10-26 | 1990-04-27 | Matsushita Electric Ind Co Ltd | 浮動小数点正規化丸め装装置 |
| JPH04170636A (ja) * | 1990-11-02 | 1992-06-18 | Mitsubishi Electric Corp | 正規化回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970520 |