JPH07191828A - Normalizing/rounding circuit - Google Patents

Abstract

PURPOSE:To parallelly execute normalizing processing and rounding processing at the time of floating point arithmetic. CONSTITUTION:The floating point arithmetic requires the normalizing processing and the rounding processing. Since an LSB after shift is surely '0' when normalizing shift processing is shift over three bits concerning the floating point data format of a conventional example, processing to add '1' in the case of rounding just adds '1' to that bit and it is not necessary to perform any rounding adding processing. Corresponding to whether the normalizing shift gets over three bits or not, concerning data before normalization, when it gets over three bits, the output of a normalizing shifter is selectively outputted but when it is less than 2 bits, data are transmitted through a shifter less than 2 bits to a rounder (+1 adder). Finally, any suitable one is selected and outputted.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は浮動小数点演算装置中の
正規化・丸めを実行する回路の構成に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit configuration for performing normalization and rounding in a floating point arithmetic unit.

【０００２】[0002]

【従来の技術】浮動小数点演算では、正規化されていな
いデータにたいして、正規化、および丸め処理を施すこ
とが必要である。正規化とは、仮数部の最上位桁を非０
値にし、それに応じて指数の値も変更する処理である。
また丸めとは、いわば”四捨五入”や、”切り上げ”
や”切り捨て”に相当する処理である。2. Description of the Related Art In floating point arithmetic, it is necessary to perform normalization and rounding processing on unnormalized data. Normalization means that the most significant digit of the mantissa is non-zero.
This is a process of setting the value and changing the value of the index accordingly.
Rounding is, so to speak, "rounded up" or "rounded up".
This is a process equivalent to or "cut down".

【０００３】浮動小数点データ形式の一例を図２に示
す。以後は図２の形式を想定して従来例、及び発明の説
明を行う。図２のデータ形式は、１ビット長の符号部ｓ
ｇｎ、１１ビット長の指数部ｅ、５６ビット長の仮数部
ｆをもつ。ｓｇｎは０のとき正、１のとき負を示す。ｆ
の最下位３ビットはガードビット（Ｇビット）、ラウン
ドビット（Ｒビット）、及びスティッキビット（Ｓビッ
ト）と呼ばれる。スティッキビットは、Ｒビットより下
位に位置する全ビットの論理和である。FIG. 2 shows an example of the floating point data format. Hereinafter, the conventional example and the invention will be described assuming the format of FIG. The data format of FIG. 2 is a 1-bit-length code part s
It has an gn, an exponent part e having a length of 11 bits, and a mantissa part f having a length of 56 bits. When sgn is 0, it is positive, and when it is 1, it is negative. f
The least significant 3 bits of are called a guard bit (G bit), a round bit (R bit), and a sticky bit (S bit). The sticky bit is the logical sum of all bits located below the R bit.

【０００４】従来の正規化・丸め回路の構成例を図４に
示す。以下図４をもとに従来回路の説明をする。FIG. 4 shows a configuration example of a conventional normalization / rounding circuit. The conventional circuit will be described below with reference to FIG.

【０００５】被正規化データの仮数部４０１は、プライ
オリティエンコーダ４０２の入力となる。The mantissa part 401 of the normalized data serves as an input to the priority encoder 402.

【０００６】プライオリティエンコーダ４０２は被正規
化データノ仮数部４０１に対して、その最上位桁から数
えてゼロが何桁連続して並んでいるか（リーディングゼ
ロ数と呼ぶ）をエンコードする。The priority encoder 402 encodes into the normalized data mantissa part 401 the number of consecutive zeros counted from the most significant digit (called a leading zero number).

【０００７】このリーディングゼロ数４０８をシフト量
として正規化シフタ４０３は被正規化データの仮数部４
０１をシフトする。このときシフトの対象となるのは、
Ｓビット以外の５５ビットである（Ｓビットはシフトし
ない）。正規化された仮数部４０４は加算回路４０５の
入力となる。The normalization shifter 403 uses the leading zero number 408 as a shift amount and the mantissa part 4 of the data to be normalized.
Shift 01. At this time, the target of the shift is
It is 55 bits other than S bits (S bits are not shifted). The normalized mantissa part 404 becomes an input of the adder circuit 405.

【０００８】加算回路４０５は、正規化された仮数部４
０４のＧ，Ｒ，Ｓビット、及び被正規化データの符号部
４０６から、被正規化データの仮数部４０１に対して丸
めを行う。通常、丸めには４種類のモードがあり、それ
ぞれＲＮ（最近値への丸め）、ＲＰ（正方向丸め）、Ｒ
Ｍ（負方向丸め）、ＲＺ（零方向丸め）と呼ぶ。この丸
めモード４０７に応じて、加算器が丸めをおこなう。The adder circuit 405 includes a normalized mantissa part 4
The G, R, and S bits of 04 and the sign part 406 of the data to be normalized round the mantissa part 401 of the data to be normalized. Normally, there are four types of rounding, RN (rounding to the nearest value), RP (forward rounding), and R, respectively.
Called M (negative direction rounding) and RZ (zero direction rounding). The adder performs rounding in accordance with the rounding mode 407.

【０００９】加算器は、具体的には図３に示した規則に
したがってＬＳＢに１を加算するという操作をおこな
い、正規化・丸めされた仮数部４０９を出力する。Specifically, the adder performs an operation of adding 1 to the LSB in accordance with the rule shown in FIG. 3, and outputs the normalized / rounded mantissa 409.

【００１０】なお指数部の正規化はプライオリティエン
コーダの出力を、非正規化データの指数から減じること
で実現できる。しかし、指数については本発明と直接の
関係が無いために、その説明は省略する。The normalization of the exponent part can be realized by subtracting the output of the priority encoder from the exponent of the denormalized data. However, since the index has no direct relation to the present invention, its explanation is omitted.

【００１１】[0011]

【発明が解決しようとする課題】従来の正規化・丸め回
路は、正規化処理部（プライオリティエンコーダと正規
化シフタ）と加算回路が直列に接続されている。正規化
シフトにおけるシフト量は、０〜５５であり、このよう
な長いシフト量のシフトを実現するシフタは、当然のそ
の遅延時間は長い。In the conventional normalization / rounding circuit, a normalization processing section (priority encoder and normalization shifter) and an addition circuit are connected in series. The shift amount in the normalization shift is 0 to 55, and the shifter that realizes the shift of such a long shift amount naturally has a long delay time.

【００１２】また、加算回路は、ＬＳＢに１を加えるこ
とで発生する桁上げの伝播の計算に時間がかかり、高速
な加算を実現することが、難しいことが知らている。It is known that the adder circuit takes time to calculate the carry propagation generated by adding 1 to the LSB, and it is difficult to realize high-speed addition.

【００１３】このように遅延時間の長い回路が２個直列
接続されているので、従来構成の正規化・丸め回路は、
その処理時間が長いという欠点があった。Since two circuits having a long delay time are connected in series in this way, the normalization / rounding circuit of the conventional configuration is
There was a drawback that the processing time was long.

【００１４】[0014]

【課題を解決するための手段】本発明による正規化・丸
め回路は、被正規化データの仮数部を入力とする第１の
プライオリティエンコーダと、前記第１のプライオリテ
ィエンコーダの出力をシフト量として前記被正規化デー
タの仮数部をシフトする第１の正規化シフタと、前記第
１の正規化シフタの出力と、前記被正規化データの符号
部と、丸めモードとを入力とするＬＳＢ変更回路と、前
記被正規化データの仮数部の上位３ビットを入力する第
２のプライオリティエンコーダと、前記第２のプライオ
リティエンコーダの出力をシフト量として前記被正規化
データの仮数部をシフトする第２の正規化シフタと、前
記第２の正規化シフタの出力と、前記被正規化データの
符号部と、前記丸めモードとを入力とする加算回路と、
前記ＬＳＢ変更回路の出力と前記加算回路の出力とを入
力とし、前記第２のプライオリティエンコーダの出力を
制御信号とするセレクタとから構成されることを特徴と
する。A normalization / rounding circuit according to the present invention includes a first priority encoder having a mantissa part of normalized data as an input, and an output of the first priority encoder as a shift amount. A first normalization shifter for shifting the mantissa part of the data to be normalized; an output of the first normalization shifter; a sign part of the data to be normalized; and an LSB changing circuit having a rounding mode as inputs. A second priority encoder for inputting the upper 3 bits of the mantissa part of the to-be-normalized data, and a second normality encoder for shifting the mantissa part of the to-be-normalized data using the output of the second priority encoder as a shift amount. A shifter, an output of the second normalization shifter, a sign part of the data to be normalized, and an adder circuit having the rounding mode as inputs,
It is characterized by comprising a selector which receives the output of the LSB changing circuit and the output of the adding circuit and uses the output of the second priority encoder as a control signal.

【００１５】[0015]

【作用】もしも正規化シフトにおいて、そのシフト量が
３ビット以上であったならば、シフト後のＧビット、Ｒ
ビット、ＬＳＢはいずれも０である。したがって、丸め
処理は以下のようになる。If the shift amount is 3 bits or more in the normalization shift, the G bits and R after the shift are changed.
Both the bit and the LSB are 0. Therefore, the rounding process is as follows.

【００１６】ＲＮ……単に、Ｇ，Ｒ，Ｓをきりすてる。RN ... Simply scrubs G, R, and S.

【００１７】ＲＰ……（ｓｇｎ、Ｓ）＝（０、１）なら
ばＬＳＢに１を加える。ＬＳＢは０であるから、この加
算によって桁上がりは生じない。Ｇ，Ｒ，Ｓはきりすて
る。それ以外のときはＧ，Ｒ，Ｓをきりすてる。If RP ... (sgn, S) = (0, 1), add 1 to LSB. Since LSB is 0, carry does not occur by this addition. G, R, S are sharp. In other cases, scoop G, R, S.

【００１８】ＲＭ……（ｓｇｎ、Ｓ）＝（１、１）なら
ばＬＳＢに１を加える。ＬＳＢは０であるから、この加
算によって桁上がりは生じない。Ｇ，Ｒ，Ｓはきりすて
る。If RM ... (sgn, S) = (1, 1), add 1 to LSB. Since LSB is 0, carry does not occur by this addition. G, R, S are sharp.

【００１９】それ以外のときは、単に、Ｇ，Ｒ，Ｓをき
りすてる。In other cases, G, R and S are simply scrubbed.

【００２０】ＲＺ……単に、Ｇ，Ｒ，Ｓをきりすてる。RZ ... Simply squeeze G, R and S.

【００２１】これからわかるように、シフト量が３ビッ
ト以上であった場合には、丸め処理はＬＳＢを１にする
処理とＧ，Ｒ，Ｓを切り捨てる処理だけである。すなわ
ち実質的には加算処理は行わなくて良い。一方シフト量
が２以下であるときには、桁上がりを生じる加算処理が
必要となる。As can be seen from the above, when the shift amount is 3 bits or more, the rounding process is only the process of setting LSB to 1 and the process of truncating G, R and S. That is, substantially no addition processing is required. On the other hand, when the shift amount is 2 or less, an addition process that causes a carry becomes necessary.

【００２２】本発明では、正規化シフト量が３以上の場
合と２以下の場合とに対応した２つの正規化・丸めデー
タパスを設け、出力直前の段階で適切な方を選択的に出
力する構成をとる。In the present invention, two normalization / rounding data paths corresponding to the case where the normalization shift amount is 3 or more and the case where the normalization shift amount is 2 or less are provided, and an appropriate one is selectively output immediately before the output. Take composition.

【００２３】３ビット以上のシフトをおこなう第１の正
規化シフタの出力には、必要に応じてＬＳＢを１にする
ＬＳＢ変更回路を接続する。ＬＳＢ変更回路は、ＬＳＢ
を１にするだけの処理をする回路で、加算回路とちがっ
て桁上げ計算をしなくて良いので、その処理時間は短
い。An LSB changing circuit for setting LSB to 1 is connected to the output of the first normalization shifter for shifting by 3 bits or more, if necessary. The LSB changing circuit is
The processing time is short because it is a circuit for performing only 1 to 1 and does not require carry calculation unlike the addition circuit.

【００２４】また上位３ビットのみについて、そのリー
ディングゼロ数をカウントする第２のプライオリティエ
ンコーダを設け、さらに、その出力をシフト量として被
正規化データの仮数部をシフトする第２の正規化シフタ
を設ける。第２の正規化シフタは、２ビット以上のシフ
トしかおこなわないので、その処理時間は、従来構成に
おける正規化シフタの処理時間よりも、短い。第２の正
規化シフタの出力部には加算回路を接続し、丸めをおこ
なう。この加算は桁上がりを発生する計算であり、ＬＳ
Ｂに１を加えるか否かの判定は、従来構成と同じく図３
の規則に従う。A second priority encoder that counts the number of leading zeros of only the upper 3 bits is provided, and a second normalization shifter that shifts the mantissa part of the data to be normalized using the output thereof as a shift amount. Set up. Since the second normalization shifter shifts only by 2 bits or more, its processing time is shorter than the processing time of the normalization shifter in the conventional configuration. An adder circuit is connected to the output section of the second normalization shifter to perform rounding. This addition is a calculation that causes a carry, and LS
Whether or not 1 is added to B is determined in the same manner as in the conventional configuration with reference to FIG.
Follow the rules of.

【００２５】最後にセレクタによってＬＳＢ変更回路の
出力か、加算回路の出力かが選択される。Finally, the selector selects the output of the LSB changing circuit or the output of the adding circuit.

【００２６】このような構成をとると、長いシフト量の
シフタと桁上げ計算を必要とする加算回路とを直列に接
続する必要が無いので、全体として高速な処理が実現で
きる。With such a configuration, it is not necessary to connect a shifter with a long shift amount and an adder circuit that requires carry calculation in series, so that high-speed processing as a whole can be realized.

【００２７】[0027]

【実施例】図１は本発明の一実施例のブロック図を示す
ものである。1 is a block diagram showing an embodiment of the present invention.

【００２８】まず第１のプライオリティエンコーダ１０
２は被正規化データの仮数部１０１を入力して、そのＳ
ビットを除くすべてのビットに対して第１のリーディン
グゼロ数１０３を出力する。第１の正規化シフタ１０４
は前記第１のリーディングゼロ数１０３をシフト量とし
て、被正規化データの仮数部１０１をシフトし、正規化
する。このときシフトの対象となるのは、Ｓビット以外
の５５ビットである（Ｓビットはシフトしない）。First, the first priority encoder 10
2 inputs the mantissa part 101 of the normalized data,
The first leading zero number 103 is output for all bits except the bits. First normalization shifter 104
Shifts the mantissa part 101 of the data to be normalized by using the first reading zero number 103 as a shift amount, and normalizes it. At this time, 55 bits other than S bits are to be shifted (S bits are not shifted).

【００２９】ＬＳＢ変更回路１０９は、次の論理にした
がって、動作する。The LSB changing circuit 109 operates according to the following logic.

【００３０】ＲＮ……単に、Ｇ，Ｒ，Ｓをきりすてる。RN ... Simply scrubs G, R, and S.

【００３１】ＲＰ……（ｓｇｎ、Ｓ）＝（０、１）なら
ばＬＳＢに１を加える。ＬＳＢは０であるから、この加
算によって桁上がりは生じない。Ｇ，Ｒ，Ｓはきりすて
る。それ以外のときはＧ，Ｒ，Ｓをきりすてる。If RP (sgn, S) = (0, 1), add 1 to LSB. Since LSB is 0, carry does not occur by this addition. G, R, S are sharp. In other cases, scoop G, R, S.

【００３２】ＲＭ……（ｓｇｎ、Ｓ）＝（１、１）なら
ばＬＳＢに１を加える。ＬＳＢは０であるから、この加
算によって桁上がりは生じない。Ｇ，Ｒ，Ｓはきりすて
る。If RM ... (sgn, S) = (1, 1), add 1 to LSB. Since LSB is 0, carry does not occur by this addition. G, R, S are sharp.

【００３３】第２のプライオリティエンコーダ１０５は
前記被正規化データの仮数部の上位３ビット１１４を入
力して、第２のリーディングゼロ数１０５を出力する。
第２の正規化シフタ１０６は第２のリーディングゼロ数
１０６をシフト量としてシフトをおこなう。ここで、シ
フト量は２以下である。加算回路１０８は、被正規化デ
ータの符号部１１１と丸めモード１１２とを入力し、図
４の論理にしたがって加算をおこなう。The second priority encoder 105 inputs the upper 3 bits 114 of the mantissa part of the data to be normalized and outputs the second leading zero number 105.
The second normalization shifter 106 shifts with the second reading zero number 106 as the shift amount. Here, the shift amount is 2 or less. The adder circuit 108 receives the sign part 111 of the data to be normalized and the rounding mode 112, and performs addition according to the logic of FIG.

【００３４】最後のセレクタ１１０は、第２のリーディ
ングゼロ数１０６を制御信号とし、もしも正規化シフト
量が３以上であったなら、ＬＳＢ変更回路１０９の出力
を選択的に出力し、もしも正規化シフト量が２ビット以
下であったなら、加算回路１０８の出力を、選択的に出
力し、正規化・丸めされた仮数部１１３とする。The final selector 110 uses the second reading zero number 106 as a control signal, and if the normalized shift amount is 3 or more, selectively outputs the output of the LSB changing circuit 109, and if the normalization is performed. If the shift amount is 2 bits or less, the output of the adder circuit 108 is selectively output to be the normalized / rounded mantissa part 113.

【００３５】[0035]

【発明の効果】従来構成の遅延時間＝プライオリティエ
ンコーダの遅延時間 ＋シフト量０〜５４のシフト遅延時間 ＋丸め加算の遅延時間 であるのに対し、 本発明回路の遅延時間＝第１のプライオリティエンコー
ダの遅延時間 ＋シフト量が３〜５４のシフタの遅延時間 ＋ＬＳＢを１に変更するのに要する遅延時間 または、 ＝第２のプライオリティエコーダの遅延時間 ＋シフト量が０〜２のシフタの遅延時間 ＋丸め加算の遅延時間 であるから、本発明によって高速な処理が実現できる。The delay time of the conventional structure = the delay time of the priority encoder + the shift delay time of the shift amounts 0 to 54 + the delay time of the rounding addition, while the delay time of the circuit of the present invention = the first priority encoder Delay time + delay time of shifter with shift amount of 3 to 54 + delay time required to change LSB to 1 or = delay time of second priority echoda + delay time of shifter with shift amount of 0 to 2 Since it is + the delay time of rounding addition, high-speed processing can be realized by the present invention.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の正規化・丸め回路の一実施例を示す図
である。FIG. 1 is a diagram showing an embodiment of a normalization / rounding circuit of the present invention.

【図２】本発明、従来例にて使用される浮動小数点デー
タ形式を示す図である。FIG. 2 is a diagram showing a floating point data format used in the present invention and a conventional example.

【図３】加算回路の動作を示す図である。FIG. 3 is a diagram showing an operation of an adder circuit.

【図４】従来構成の正規化・丸め回路を示す図である。FIG. 4 is a diagram showing a normalization / rounding circuit having a conventional configuration.

【符号の説明】[Explanation of symbols]

１０１，４０１ 被正規化データの仮数部 １０２ 第１のプライオリティエンコーダ １０３ 第１のリーディングゼロ数 １０４ 第１の正規化シフタ １０５ 第２のプライオリティエンコーダ １０６ 第２のリーディングゼロ数 １０７ 第２の正規化シフタ １０８，４０５ 加算回路 １０９ ＬＳＢ変更回路 １１０ セレクタ １１１，４０６ 被正規化データの符号部 １１２，４０７ 丸めモード １１３，４０９ 正規化・丸めされた仮数部 ４０２ プライオリティエンコーダ ４０３ 正規化シフタ ４０４ 正規化された仮数部 ４０８ リーディングゼロ数 101, 401 Mantissa part of normalized data 102 First priority encoder 103 First leading zero number 104 First normalization shifter 105 Second priority encoder 106 Second leading zero number 107 Second normalization shifter 108,405 Adder circuit 109 LSB change circuit 110 Selector 111,406 Sign part of normalized data 112,407 Rounding mode 113,409 Normalized / rounded mantissa part 402 Priority encoder 403 Normalization shifter 404 Normalized mantissa Part 408 Leading zero number

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】 被正規化データの仮数部を入力とする第
１のプライオリティエンコーダの出力をシフト量として
前記被正規化データの仮数部をシフトする第１の正規化
シフタと、前記第１の正規化シフタの出力と、前記被正
規化データの符号部と、丸めモードとを入力とするＬＳ
Ｂ変更回路と、前記被正規化データの仮数部の上位３ビ
ットを入力する第２のプライオリティエンコーダと、前
記第２のプライオリティエンコーダの出力をシフト量と
して前記被正規化データの仮数部をシフトする第２の正
規化シフタと、前記第２の正規化シフタの出力と、前記
被正規化データの符号部と、前記丸めモードとを入力と
する加算回路と、前記ＬＳＢ変更回路の出力と前記加算
回路の出力とを入力とし、前記第２のプライオリティエ
ンコーダの出力を制御信号とするセレクタとから構成さ
れることを特徴とする正規化・丸め回路。1. A first normalization shifter for shifting the mantissa part of the to-be-normalized data using the output of a first priority encoder, which receives the mantissa part of the to-be-normalized data as a shift amount, and the first normalization shifter. LS with the output of the normalization shifter, the sign part of the data to be normalized, and the rounding mode as inputs
The B change circuit, the second priority encoder for inputting the upper 3 bits of the mantissa part of the normalized data, and the output of the second priority encoder are used as shift amounts to shift the mantissa part of the normalized data. A second normalization shifter, an output of the second normalization shifter, an adder circuit having the sign part of the normalized data and the rounding mode as inputs, an output of the LSB changing circuit, and the addition A normalization / rounding circuit comprising: a selector that receives the output of the circuit and the output of the second priority encoder as a control signal.