JPH07183527A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH07183527A JPH07183527A JP5324664A JP32466493A JPH07183527A JP H07183527 A JPH07183527 A JP H07183527A JP 5324664 A JP5324664 A JP 5324664A JP 32466493 A JP32466493 A JP 32466493A JP H07183527 A JPH07183527 A JP H07183527A
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】
【目的】 ＴＦＴ（薄膜トランジスタ）のしきい値電圧
が上昇または下降する方向に変動するのを有効に抑制す
る。 【構成】 ＴＦＴのソース／ドレイン領域１ｂおよびチ
ャネル領域１ａを構成するポリシリコン膜１とほぼ同一
平面上にポリシリコン膜１と所定の間隔を隔ててゲート
電極以外に導電体層６を形成する。そして、その導電体
層６に所定の電位を印加する。
が上昇または下降する方向に変動するのを有効に抑制す
る。 【構成】 ＴＦＴのソース／ドレイン領域１ｂおよびチ
ャネル領域１ａを構成するポリシリコン膜１とほぼ同一
平面上にポリシリコン膜１と所定の間隔を隔ててゲート
電極以外に導電体層６を形成する。そして、その導電体
層６に所定の電位を印加する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、より特定的には、薄膜トランジスタ
を有する半導体装置およびその製造方法に関するもので
ある。
の製造方法に関し、より特定的には、薄膜トランジスタ
を有する半導体装置およびその製造方法に関するもので
ある。
【０００２】
【従来の技術】従来、半導体素子の１つとして、薄膜ト
ランジスタ（ＴＦＴ（Thin Film Transistor））が知ら
れている。このＴＦＴは、たとえばＳＲＡＭなどに使用
されている。すなわち、ＳＲＡＭにとって、低消費電力
とデータの低電圧保持（１．５Ｖ以下）とは重要課題で
あり、その重要課題を解決するためにＴＦＴが採用され
ている。図３３は、従来のＴＦＴを示した概略断面図で
ある。図３３を参照して、従来のＴＦＴでは、ポリシリ
コン膜３０１内の所定領域にチャネル領域３０１ａを挟
むように所定の間隔を隔ててソース／ドレイン領域３０
１ｂが形成されている。チャネル領域３０１ａ上には、
ゲート酸化膜３０２を介してゲート電極３００が形成さ
れている。上記のような構成を有するＴＦＴをＳＲＡＭ
に使用する場合、Ｐ型のＴＦＴが採用される。
ランジスタ（ＴＦＴ（Thin Film Transistor））が知ら
れている。このＴＦＴは、たとえばＳＲＡＭなどに使用
されている。すなわち、ＳＲＡＭにとって、低消費電力
とデータの低電圧保持（１．５Ｖ以下）とは重要課題で
あり、その重要課題を解決するためにＴＦＴが採用され
ている。図３３は、従来のＴＦＴを示した概略断面図で
ある。図３３を参照して、従来のＴＦＴでは、ポリシリ
コン膜３０１内の所定領域にチャネル領域３０１ａを挟
むように所定の間隔を隔ててソース／ドレイン領域３０
１ｂが形成されている。チャネル領域３０１ａ上には、
ゲート酸化膜３０２を介してゲート電極３００が形成さ
れている。上記のような構成を有するＴＦＴをＳＲＡＭ
に使用する場合、Ｐ型のＴＦＴが採用される。
【０００３】
【発明が解決しようとする課題】図３４は、Ｐ型のＴＦ
ＴのＩ−Ｖ特性を示した相関図である。図３４を参照し
て、Ａ点の電流は、ＴＦＴがオフ状態の電流であり、Ｓ
ＲＡＭのスタンバイ電流に相当する。また、Ｂ点の電流
は、ＴＦＴがオン状態のドレイン電流であり、ＳＲＡＭ
のデータの保持時のドレイン電流に相当する。ここで、
Ａ点の電流は小さいほど、またＢ点の電流は大きいほ
ど、ＳＲＡＭの性能は向上する。しかし、従来のＴＦＴ
では、しきい値電圧が変動しやすい。ＴＦＴのしきい値
電圧が−０．５Ｖずれると、図３４に示すように電流値
が１桁低下する。このようにＴＦＴのオン時の電流が低
下するとデータが保持できなくなるという問題点があっ
た。
ＴのＩ−Ｖ特性を示した相関図である。図３４を参照し
て、Ａ点の電流は、ＴＦＴがオフ状態の電流であり、Ｓ
ＲＡＭのスタンバイ電流に相当する。また、Ｂ点の電流
は、ＴＦＴがオン状態のドレイン電流であり、ＳＲＡＭ
のデータの保持時のドレイン電流に相当する。ここで、
Ａ点の電流は小さいほど、またＢ点の電流は大きいほ
ど、ＳＲＡＭの性能は向上する。しかし、従来のＴＦＴ
では、しきい値電圧が変動しやすい。ＴＦＴのしきい値
電圧が−０．５Ｖずれると、図３４に示すように電流値
が１桁低下する。このようにＴＦＴのオン時の電流が低
下するとデータが保持できなくなるという問題点があっ
た。
【０００４】以下に、ＴＦＴのしきい値電圧が変動する
現象を詳しく説明する。図３５はＳＲＡＭのフリップフ
ロップ回路を示した等価回路図である。図３６は、Ｈ状
態ストレス時（）とＬ状態ストレス時（）のＴＦＴ
のＩ−Ｖ特性の変化を示した相関図である。図３５およ
び図３６を参照して、Ｈ状態ストレス（−ＢＴストレ
ス）時には、ＴＦＴのしきい値電圧は高くなる方向に変
化する。これにより、ＯＮ電流が減少し、その結果ＳＲ
ＡＭとしてのデータ保持ができなくなるという問題点が
あった。このＨ状態ストレス時にしきい値電圧が高くな
るという現象は、図３７に示すように、ＴＦＴチャネル
ポリシリコン側のＳｉ−ＨとゲートＳｉＯ 2 側のＳｉ−
Ｏとが反応し、ＯＨとなって抜けていき、界面準位およ
び固定電荷が発生することに起因すると考えられてい
る。これらは、“1993 Symposium onVLSI Technology 3
B-3 pp.29-30 ”に詳しく開示されている。
現象を詳しく説明する。図３５はＳＲＡＭのフリップフ
ロップ回路を示した等価回路図である。図３６は、Ｈ状
態ストレス時（）とＬ状態ストレス時（）のＴＦＴ
のＩ−Ｖ特性の変化を示した相関図である。図３５およ
び図３６を参照して、Ｈ状態ストレス（−ＢＴストレ
ス）時には、ＴＦＴのしきい値電圧は高くなる方向に変
化する。これにより、ＯＮ電流が減少し、その結果ＳＲ
ＡＭとしてのデータ保持ができなくなるという問題点が
あった。このＨ状態ストレス時にしきい値電圧が高くな
るという現象は、図３７に示すように、ＴＦＴチャネル
ポリシリコン側のＳｉ−ＨとゲートＳｉＯ 2 側のＳｉ−
Ｏとが反応し、ＯＨとなって抜けていき、界面準位およ
び固定電荷が発生することに起因すると考えられてい
る。これらは、“1993 Symposium onVLSI Technology 3
B-3 pp.29-30 ”に詳しく開示されている。
【０００５】また、Ｌ状態ストレス時には、図３６に示
すように、ＴＦＴのしきい値電圧は低くなる方向に変化
する。その結果、ＴＦＴがディプレッション型化する。
そのため、ＳＲＡＭのスタンバイ電流が増加し、その結
果消費電力が増加してしまうという問題点があった。こ
のようにＬ状態ストレス時にしきい値電圧が低くなる現
象は、ドレイン領域近傍での電子注入による電子トラッ
プが原因であると考えられる。上記したしきい値電圧の
変動量は、Ｈ状態ストレス時の方がＬ状態ストレス時よ
りも大きい。
すように、ＴＦＴのしきい値電圧は低くなる方向に変化
する。その結果、ＴＦＴがディプレッション型化する。
そのため、ＳＲＡＭのスタンバイ電流が増加し、その結
果消費電力が増加してしまうという問題点があった。こ
のようにＬ状態ストレス時にしきい値電圧が低くなる現
象は、ドレイン領域近傍での電子注入による電子トラッ
プが原因であると考えられる。上記したしきい値電圧の
変動量は、Ｈ状態ストレス時の方がＬ状態ストレス時よ
りも大きい。
【０００６】上記のように、従来のＴＦＴを有する半導
体装置では、ＴＦＴのしきい値電圧が変動するという不
都合が生じ、その結果種々の問題点が発生していた。
体装置では、ＴＦＴのしきい値電圧が変動するという不
都合が生じ、その結果種々の問題点が発生していた。
【０００７】この発明は、上記のような課題を解決する
ためになされたもので、請求項１〜７に記載の発明の目
的は、薄膜トランジスタを有する半導体装置において、
薄膜トランジスタのしきい値電圧の変動を防止すること
である。
ためになされたもので、請求項１〜７に記載の発明の目
的は、薄膜トランジスタを有する半導体装置において、
薄膜トランジスタのしきい値電圧の変動を防止すること
である。
【０００８】請求項７に記載の発明のもう１つの目的
は、薄膜トランジスタを有する半導体装置において、薄
膜トランジスタのしきい値電圧が高くなるのを有効に防
止することである。
は、薄膜トランジスタを有する半導体装置において、薄
膜トランジスタのしきい値電圧が高くなるのを有効に防
止することである。
【０００９】請求項８に記載の発明の目的は、薄膜トラ
ンジスタを有する半導体装置の製造方法において、薄膜
トランジスタのしきい値電圧の変動を防止し得る半導体
装置を容易に形成することである。
ンジスタを有する半導体装置の製造方法において、薄膜
トランジスタのしきい値電圧の変動を防止し得る半導体
装置を容易に形成することである。
【００１０】
【課題を解決するための手段】請求項１および２におけ
る半導体装置は、半導体層と、導電層と、ゲート電極と
を備え ている。半導体層は、薄膜トランジスタのソー
ス／ドレイン領域およびチャネル領域を構成する。導電
層は、半導体層とほぼ同一平面上に半導体層と所定の間
隔を隔てて形成されており、所定の電位が印加される。
ゲート電極は、半導体層の表面上にゲート絶縁層を介し
て形成される。また、好ましくは、上記した導電層を半
導体層を挟むように半導体層の両側に形成するようにし
てもよい。
る半導体装置は、半導体層と、導電層と、ゲート電極と
を備え ている。半導体層は、薄膜トランジスタのソー
ス／ドレイン領域およびチャネル領域を構成する。導電
層は、半導体層とほぼ同一平面上に半導体層と所定の間
隔を隔てて形成されており、所定の電位が印加される。
ゲート電極は、半導体層の表面上にゲート絶縁層を介し
て形成される。また、好ましくは、上記した導電層を半
導体層を挟むように半導体層の両側に形成するようにし
てもよい。
【００１１】請求項３における半導体装置は、半導体装
置と、ゲート電極と、導電層とを備えている。ゲート電
極は、半導体層の一方の表面上にゲート絶縁層を介して
形成されている。導電層は、半導体層の他方の表面上に
絶縁層を介して半導体層のチャネル領域にのみ対向する
ように形成されており、所定の電位が印加される。
置と、ゲート電極と、導電層とを備えている。ゲート電
極は、半導体層の一方の表面上にゲート絶縁層を介して
形成されている。導電層は、半導体層の他方の表面上に
絶縁層を介して半導体層のチャネル領域にのみ対向する
ように形成されており、所定の電位が印加される。
【００１２】請求項４における半導体装置は、半導体装
置と、ゲート電極と、導電層とを備えている。導電層
は、半導体層の一方の表面上にゲート絶縁層を介して半
導体層と部分的に重なるように形成されており、所定の
電位が印加される。
置と、ゲート電極と、導電層とを備えている。導電層
は、半導体層の一方の表面上にゲート絶縁層を介して半
導体層と部分的に重なるように形成されており、所定の
電位が印加される。
【００１３】請求項５における半導体装置は、薄膜トラ
ンジスタと、入力線と、反転手段と、スイッチング手段
と、しきい値電圧変動防止手段とを備えている。薄膜ト
ランジスタの一方の端子には第１の電源手段が接続され
ている。反転手段は入力線に接続されており、入力線の
信号を反転する。スイッチング手段は反転手段からの出
力信号に応じてスイッチングする。第２の電源手段はス
イッチング手段の一方の端子に接続されている。しきい
値電圧変動防止手段はスイッチング手段の他方の端子に
接続されており、薄膜トランジスタのしきい値電圧の変
動を防止する。
ンジスタと、入力線と、反転手段と、スイッチング手段
と、しきい値電圧変動防止手段とを備えている。薄膜ト
ランジスタの一方の端子には第１の電源手段が接続され
ている。反転手段は入力線に接続されており、入力線の
信号を反転する。スイッチング手段は反転手段からの出
力信号に応じてスイッチングする。第２の電源手段はス
イッチング手段の一方の端子に接続されている。しきい
値電圧変動防止手段はスイッチング手段の他方の端子に
接続されており、薄膜トランジスタのしきい値電圧の変
動を防止する。
【００１４】請求項６における半導体装置は、第１導電
型の薄膜トランジスタと、入力線と、第２導電型のスイ
ッチングトランジスタと、第２の電源手段と、しきい値
電圧変動防止手段とを備えている。薄膜トランジスタは
その一方の端子に第１の電源手段が接続されている。ス
イッチングトランジスタは入力線の信号に応じてスイッ
チングする。第２の電源手段はスイッチングトランジス
タの一方の端子に接続されている。しきい値電圧変動防
止手段はスイッチングトランジスタの他方の端子に接続
されている。
型の薄膜トランジスタと、入力線と、第２導電型のスイ
ッチングトランジスタと、第２の電源手段と、しきい値
電圧変動防止手段とを備えている。薄膜トランジスタは
その一方の端子に第１の電源手段が接続されている。ス
イッチングトランジスタは入力線の信号に応じてスイッ
チングする。第２の電源手段はスイッチングトランジス
タの一方の端子に接続されている。しきい値電圧変動防
止手段はスイッチングトランジスタの他方の端子に接続
されている。
【００１５】請求項７における半導体装置は、薄膜トラ
ンジスタとしきい値電圧変動防止手段とを備えている。
しきい値電圧変動防止手段には、薄膜トランジスタに接
続された電源手段の電位とスイッチ電位との間の範囲内
の電荷が印加されている。
ンジスタとしきい値電圧変動防止手段とを備えている。
しきい値電圧変動防止手段には、薄膜トランジスタに接
続された電源手段の電位とスイッチ電位との間の範囲内
の電荷が印加されている。
【００１６】請求項８における半導体装置の製造方法
は、薄膜トランジスタのソース／ドレイン領域およびチ
ャネル領域を構成する半導体層を形成する工程と、その
半導体層の一方の表面上にゲート絶縁層を介してゲート
電極を形成する工程と、半導体層の他方の表面上に絶縁
層を介して半導体層のチャネル領域にのみ対向するよう
に、所定の電位が印加される導電層を形成する工程とを
備えている。
は、薄膜トランジスタのソース／ドレイン領域およびチ
ャネル領域を構成する半導体層を形成する工程と、その
半導体層の一方の表面上にゲート絶縁層を介してゲート
電極を形成する工程と、半導体層の他方の表面上に絶縁
層を介して半導体層のチャネル領域にのみ対向するよう
に、所定の電位が印加される導電層を形成する工程とを
備えている。
【００１７】
【作用】請求項１および２に係る半導体装置では、薄膜
トランジスタのソース／ドレイン領域およびチャネル領
域を構成する半導体層とほぼ同一平面上に半導体層と所
定の間隔を隔てて導電層が形成され、その導電層に所定
の電位が印加されるので、薄膜トランジスタのしきい値
電圧が変動するのが有効に防止される。また、上記した
導電層を半導体層を挟むように半導体層の両側に形成す
れば、チャネル領域に導電層からの電界が及びやすくな
り、薄膜トランジスタのしきい値電圧の変動がより有効
に防止される。
トランジスタのソース／ドレイン領域およびチャネル領
域を構成する半導体層とほぼ同一平面上に半導体層と所
定の間隔を隔てて導電層が形成され、その導電層に所定
の電位が印加されるので、薄膜トランジスタのしきい値
電圧が変動するのが有効に防止される。また、上記した
導電層を半導体層を挟むように半導体層の両側に形成す
れば、チャネル領域に導電層からの電界が及びやすくな
り、薄膜トランジスタのしきい値電圧の変動がより有効
に防止される。
【００１８】請求項３に係る半導体装置では、薄膜トラ
ンジスタのソース／ドレイン領域およびチャネル領域を
構成する半導体層の他方の表面上に絶縁層を介して半導
体装置のチャネル領域にのみ対向するように導電層が形
成され、その導電層に所定の電位が印加されるので、チ
ャネル領域に導電層からの電界が及ぶことになり、薄膜
トランジスタのしきい値電圧が変動するのが有効に防止
される。
ンジスタのソース／ドレイン領域およびチャネル領域を
構成する半導体層の他方の表面上に絶縁層を介して半導
体装置のチャネル領域にのみ対向するように導電層が形
成され、その導電層に所定の電位が印加されるので、チ
ャネル領域に導電層からの電界が及ぶことになり、薄膜
トランジスタのしきい値電圧が変動するのが有効に防止
される。
【００１９】請求項４に係る半導体装置では、薄膜トラ
ンジスタのソース／ドレイン領域およびチャネル領域を
構成する半導体層の他方の表面上に絶縁層を介して半導
体層と部分的に重なるように導電層が形成され、その導
電層に所定の電位が印加されるので、その半導体層と部
分的に重なった導電層から半導体層に電界が加わる。こ
れにより、薄膜トランジスタのしきい値電圧の変動が防
止される。
ンジスタのソース／ドレイン領域およびチャネル領域を
構成する半導体層の他方の表面上に絶縁層を介して半導
体層と部分的に重なるように導電層が形成され、その導
電層に所定の電位が印加されるので、その半導体層と部
分的に重なった導電層から半導体層に電界が加わる。こ
れにより、薄膜トランジスタのしきい値電圧の変動が防
止される。
【００２０】請求項５に係る半導体装置では、入力線の
信号を反転する反転手段からの出力信号に応じてスイッ
チングするスイッチング手段が設けられ、そのスイッチ
ング手段の一方の端子に第２の電源手段が接続され、ス
イッチング手段の他方の端子にしきい値電圧変動防止手
段が接続されているので、入力線の信号に応じてしきい
値電圧変動防止手段に所定の電位が与えられる。これに
より、薄膜トランジスタのしきい値電圧が上昇する方向
に変動する場合にはそれを抑制するように導電層に低い
電位が与えられ、しきい値電圧が低下する場合にはそれ
を抑制するように導電層に高い電位が与えられる。その
結果、薄膜トランジスタのしきい値電圧が高くなること
および低くなることが有効に防止される。
信号を反転する反転手段からの出力信号に応じてスイッ
チングするスイッチング手段が設けられ、そのスイッチ
ング手段の一方の端子に第２の電源手段が接続され、ス
イッチング手段の他方の端子にしきい値電圧変動防止手
段が接続されているので、入力線の信号に応じてしきい
値電圧変動防止手段に所定の電位が与えられる。これに
より、薄膜トランジスタのしきい値電圧が上昇する方向
に変動する場合にはそれを抑制するように導電層に低い
電位が与えられ、しきい値電圧が低下する場合にはそれ
を抑制するように導電層に高い電位が与えられる。その
結果、薄膜トランジスタのしきい値電圧が高くなること
および低くなることが有効に防止される。
【００２１】請求項６に係る半導体装置では、入力線の
信号に応じてスイッチングするスイッチングトランジス
タが設けられ、そのスイッチングトランジスタの一方の
端子に第２の電源手段が接続され、スイッチングトラン
ジスタの他方の端子にしきい値電圧変動防止手段が接続
されているので、入力線の信号に応じてしきい値電圧変
動防止手段に所定の電位が与えられる。これにより、請
求項５に係る半導体装置と同様、薄膜トランジスタのし
きい値電圧が上昇または下降する方向に変動するのが有
効に防止される。
信号に応じてスイッチングするスイッチングトランジス
タが設けられ、そのスイッチングトランジスタの一方の
端子に第２の電源手段が接続され、スイッチングトラン
ジスタの他方の端子にしきい値電圧変動防止手段が接続
されているので、入力線の信号に応じてしきい値電圧変
動防止手段に所定の電位が与えられる。これにより、請
求項５に係る半導体装置と同様、薄膜トランジスタのし
きい値電圧が上昇または下降する方向に変動するのが有
効に防止される。
【００２２】請求項７に係る半導体装置では、薄膜トラ
ンジスタのしきい値電圧の変動を防止するためのしきい
値電圧変動防止手段が設けられ、そのしきい値電圧防止
手段に電源手段の電位と接地電位との間の範囲内の電位
が印加されているので、薄膜トランジスタのしきい値電
圧が高くなるのが有効に防止される。
ンジスタのしきい値電圧の変動を防止するためのしきい
値電圧変動防止手段が設けられ、そのしきい値電圧防止
手段に電源手段の電位と接地電位との間の範囲内の電位
が印加されているので、薄膜トランジスタのしきい値電
圧が高くなるのが有効に防止される。
【００２３】請求項８に係る半導体装置の製造方法で
は、半導体層の他方の表面上に絶縁層を介して半導体層
のチャネル領域にのみ対向するように所定の電位が印加
される導電層が形成されるので、薄膜トランジスタのし
きい値電圧の変動を有効に防止し得る半導体装置が容易
に形成される。
は、半導体層の他方の表面上に絶縁層を介して半導体層
のチャネル領域にのみ対向するように所定の電位が印加
される導電層が形成されるので、薄膜トランジスタのし
きい値電圧の変動を有効に防止し得る半導体装置が容易
に形成される。
【００２４】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００２５】図１は、本発明の第１実施例によるＴＦＴ
を有する半導体装置の一部を示した平面図であり、図２
は図１の１０−１０線に沿った断面図である。図１およ
び図２を参照して、この第１実施例の半導体装置では、
チャネル領域１ａおよびソース／ドレイン領域１ｂを構
成するポリシリコン膜１が所定の方向に延びるように形
成されている。ポリシリコン膜１の下表面上にゲート酸
化膜３を介してゲート電極２がポリシリコン膜１の延び
る方向に対してほぼ直交する方向に延びるように形成さ
れている。また、ポリシリコン膜１とほぼ同一平面上に
ポリシリコン膜１と所定の間隔を隔てて平行に延びるよ
うに導電体層６が形成されている。導電体層６には、可
変的または定常的な電位が与えられる。これにより、ポ
リシリコン膜１のチャネル領域１ａにも導電体層６から
の電界が及ぶことになり、ＴＦＴのしきい値電圧が上昇
または下降する方向に変動するのを有効に防止すること
ができる。
を有する半導体装置の一部を示した平面図であり、図２
は図１の１０−１０線に沿った断面図である。図１およ
び図２を参照して、この第１実施例の半導体装置では、
チャネル領域１ａおよびソース／ドレイン領域１ｂを構
成するポリシリコン膜１が所定の方向に延びるように形
成されている。ポリシリコン膜１の下表面上にゲート酸
化膜３を介してゲート電極２がポリシリコン膜１の延び
る方向に対してほぼ直交する方向に延びるように形成さ
れている。また、ポリシリコン膜１とほぼ同一平面上に
ポリシリコン膜１と所定の間隔を隔てて平行に延びるよ
うに導電体層６が形成されている。導電体層６には、可
変的または定常的な電位が与えられる。これにより、ポ
リシリコン膜１のチャネル領域１ａにも導電体層６から
の電界が及ぶことになり、ＴＦＴのしきい値電圧が上昇
または下降する方向に変動するのを有効に防止すること
ができる。
【００２６】図３は、図１および図２に示した第１実施
例のＴＦＴを有する半導体装置（ＳＲＡＭ）のメモリセ
ル回路の第１の具体例を示した回路図である。図３を参
照して、この第１の具体例では、２つのＣＭＯＳインバ
ータによってフリップフロップ回路が構成されている。
一方のＣＭＯＳインバータは、負荷用トランジスタとし
て機能するＰ型のＴＦＴ１０１ａとドライバトランジス
タとして機能するＮ型のトランジスタ１０２ａとから構
成されている。また、他方のＣＭＯＳインバータは、負
荷用トランジスタとして機能するＰ型のＴＦＴ１０１ｂ
とドライバトランジスタとして機能するＮ型のトランジ
スタ１０２ｂとから構成されている。また、ビット線１
０８ａにはアクセストランジスタとして機能するＮ型の
トランジスタ１０３ａが接続されており、ビット線１０
８ｂにはアクセストランジスタとして機能するＮ型のト
ランジスタ１０３ｂが接続されている。
例のＴＦＴを有する半導体装置（ＳＲＡＭ）のメモリセ
ル回路の第１の具体例を示した回路図である。図３を参
照して、この第１の具体例では、２つのＣＭＯＳインバ
ータによってフリップフロップ回路が構成されている。
一方のＣＭＯＳインバータは、負荷用トランジスタとし
て機能するＰ型のＴＦＴ１０１ａとドライバトランジス
タとして機能するＮ型のトランジスタ１０２ａとから構
成されている。また、他方のＣＭＯＳインバータは、負
荷用トランジスタとして機能するＰ型のＴＦＴ１０１ｂ
とドライバトランジスタとして機能するＮ型のトランジ
スタ１０２ｂとから構成されている。また、ビット線１
０８ａにはアクセストランジスタとして機能するＮ型の
トランジスタ１０３ａが接続されており、ビット線１０
８ｂにはアクセストランジスタとして機能するＮ型のト
ランジスタ１０３ｂが接続されている。
【００２７】ビット線１０８ａには、さらにＣＭＯＳイ
ンバータからなるセンスアンプ１０５ａが接続されてお
り、ビット線１０８ｂにもＣＭＯＳインバータからなる
センスアンプ１０５ｂが接続されている。センスアンプ
１０５ａの出力側にはＮ型のトランジスタ１０４ａが接
続されており、センスアンプ１０５ｂの出力側にはＮ型
のトランジスタ１０４ｂが接続されている。Ｎ型のトラ
ンジスタ１０４ａの一方の端子には電源Ｖbb１０７ａが
接続されており、Ｎ型のトランジスタ１０４ｂの一方端
にも電源Ｖbb１０７ｂが接続されている。Ｎ型のトラン
ジスタ１０４ａの他方端は導電体層６ａに接続されてい
る。導電体層６ａには高抵抗部１１０ａの一方端が接続
されており、高抵抗部１１０ａの他方端は接地されてい
る。
ンバータからなるセンスアンプ１０５ａが接続されてお
り、ビット線１０８ｂにもＣＭＯＳインバータからなる
センスアンプ１０５ｂが接続されている。センスアンプ
１０５ａの出力側にはＮ型のトランジスタ１０４ａが接
続されており、センスアンプ１０５ｂの出力側にはＮ型
のトランジスタ１０４ｂが接続されている。Ｎ型のトラ
ンジスタ１０４ａの一方の端子には電源Ｖbb１０７ａが
接続されており、Ｎ型のトランジスタ１０４ｂの一方端
にも電源Ｖbb１０７ｂが接続されている。Ｎ型のトラン
ジスタ１０４ａの他方端は導電体層６ａに接続されてい
る。導電体層６ａには高抵抗部１１０ａの一方端が接続
されており、高抵抗部１１０ａの他方端は接地されてい
る。
【００２８】また、Ｎ型トランジスタ１０４ｂの他方端
には導電体層６ｂが接続されている。導電体層６ｂには
高抵抗部１１０ｂの一方端が接続されており、高抵抗部
１１０ｂの他方端は接地されている。なお、ＴＦＴ１０
１ａの一方端とＴＦＴ１０１ｂの一方端は電源Ｖcc１０
６に接続されている。電源Ｖcc１０６の電圧は電源Ｖ bb
１０７ａ，１０７ｂの電圧よりも小さい。
には導電体層６ｂが接続されている。導電体層６ｂには
高抵抗部１１０ｂの一方端が接続されており、高抵抗部
１１０ｂの他方端は接地されている。なお、ＴＦＴ１０
１ａの一方端とＴＦＴ１０１ｂの一方端は電源Ｖcc１０
６に接続されている。電源Ｖcc１０６の電圧は電源Ｖ bb
１０７ａ，１０７ｂの電圧よりも小さい。
【００２９】次に、図３を参照して、このＳＲＡＭのメ
モリセル回路の第１の具体例の動作について説明する。
まず、ビット線１０８ａがＨ電位（Ｖcc電位またはＶbb
電位）で、ビット線１０８ｂがＬ電位（接地電位）であ
ると仮定する。この場合、Ｐ型のＴＦＴ１０１ａはＯＮ
状態であり、Ｐ型のＴＦＴ１０１ｂはＯＦＦ状態であ
る。またドライバトランジスタ（Ｎ型トランジスタ）１
０２ａはＯＦＦ状態であり、ドライバトランジスタ（Ｎ
型トランジスタ）１０２ｂはＯＮ状態である。この場
合、ビット線１０８ａに接続されたセンスアンプ１０５
ａの出力はＬ電位になり、その結果、Ｎ型トランジスタ
１０４ａはＯＦＦ状態になる。したがって、導電体層６
ａはＬ電位になる。また、ビット線１０８ｂに接続され
たセンスアンプ１０５ｂの出力はＨ電位になり、その結
果、Ｎ型トランジスタ１０４ｂはＯＮ状態になる。これ
により、導電体層６ｂはＨ電位になる。
モリセル回路の第１の具体例の動作について説明する。
まず、ビット線１０８ａがＨ電位（Ｖcc電位またはＶbb
電位）で、ビット線１０８ｂがＬ電位（接地電位）であ
ると仮定する。この場合、Ｐ型のＴＦＴ１０１ａはＯＮ
状態であり、Ｐ型のＴＦＴ１０１ｂはＯＦＦ状態であ
る。またドライバトランジスタ（Ｎ型トランジスタ）１
０２ａはＯＦＦ状態であり、ドライバトランジスタ（Ｎ
型トランジスタ）１０２ｂはＯＮ状態である。この場
合、ビット線１０８ａに接続されたセンスアンプ１０５
ａの出力はＬ電位になり、その結果、Ｎ型トランジスタ
１０４ａはＯＦＦ状態になる。したがって、導電体層６
ａはＬ電位になる。また、ビット線１０８ｂに接続され
たセンスアンプ１０５ｂの出力はＨ電位になり、その結
果、Ｎ型トランジスタ１０４ｂはＯＮ状態になる。これ
により、導電体層６ｂはＨ電位になる。
【００３０】すなわち、ＴＦＴ１０１ａがＯＮ状態の場
合には、導電体層６ａの電位は接地電位でかつＴＦＴ１
０１ａのソース電位以下の電位になる。これにより、Ｔ
ＦＴ１０１ａのしきい値電圧が高くなる方向に変動する
のを抑制することができる。また、ＴＦＴ１０１ｂがＯ
ＦＦ状態の場合には導電体層６ｂの電位はＨ電位でかつ
ＴＦＴ１０１ｂのソース電位以上の電位になる。これに
より、ＴＦＴ１０１ｂのしきい値電圧が低くなる方向に
変動するのを有効に抑制することができる。
合には、導電体層６ａの電位は接地電位でかつＴＦＴ１
０１ａのソース電位以下の電位になる。これにより、Ｔ
ＦＴ１０１ａのしきい値電圧が高くなる方向に変動する
のを抑制することができる。また、ＴＦＴ１０１ｂがＯ
ＦＦ状態の場合には導電体層６ｂの電位はＨ電位でかつ
ＴＦＴ１０１ｂのソース電位以上の電位になる。これに
より、ＴＦＴ１０１ｂのしきい値電圧が低くなる方向に
変動するのを有効に抑制することができる。
【００３１】このように、このメモリセル回路の第１の
具体例では、ＴＦＴ（１０１ａ，１０１ｂ）がＯＮ状態
の場合には導電体層（６ａ，６ｂ）をＬ電位に設定し、
ＴＦＴ（１０１ａ，１０１ｂ）がＯＦＦ状態の場合には
導電体層（６ａ，６ｂ）をＨ電位に設定する。これによ
り、ＴＦＴ（１０１ａ，１０１ｂ）のしきい値電圧が上
昇または下降する方向に変動するのを有効に抑制するこ
とができる。
具体例では、ＴＦＴ（１０１ａ，１０１ｂ）がＯＮ状態
の場合には導電体層（６ａ，６ｂ）をＬ電位に設定し、
ＴＦＴ（１０１ａ，１０１ｂ）がＯＦＦ状態の場合には
導電体層（６ａ，６ｂ）をＨ電位に設定する。これによ
り、ＴＦＴ（１０１ａ，１０１ｂ）のしきい値電圧が上
昇または下降する方向に変動するのを有効に抑制するこ
とができる。
【００３２】図４は、図１および図２に示した第１実施
例のＴＦＴを有するＳＲＡＭのメモリセル回路の第２の
具体例を示した回路図である。図４を参照して、この第
２の具体例では、導電体層６ａおよび６ｂには上述した
第１の具体例と異なり固定的な電位が印加される。すな
わち、電源Ｖcc１０６と導電体層６ａ，６ｂとは、Ｎ型
トランジスタ１１７を介在した状態で電気的に接続され
ている。これにより、導電体層６ａ，６ｂの電位は、電
源電圧Ｖccと接地電位との間の中間的な電位になり、そ
の結果ＴＦＴ１０１ａ，１０１ｂのソース電位（Ｖcc電
位）よりも常に低くなる。それにより、ＴＦＴ１０１
ａ，１０１ｂがＯＮ状態の場合に、ＴＦＴ１０１ａ，１
０１ｂのしきい値電圧が高くなる方向に変動するのを有
効に抑制することができる。なお、この第２の具体例で
は、ＴＦＴ１０１ａ，１０１ｂがＯＦＦ状態の場合には
ＴＦＴ１０１ａ，１０１ｂのしきい値電圧が低くなる方
向に変動するのを有効に防止することはできない。しか
し、従来技術で説明したように、ＴＦＴ１０１ａ，１０
１ｂがＯＦＦ状態の場合にはＯＮ状態に比べてしきい値
電圧の変動量が小さいため（図３６参照）、ＴＦＴ１０
１ａ，１０１ｂのしきい値電圧の低下を防止できなくて
もそれほど問題にはならない。
例のＴＦＴを有するＳＲＡＭのメモリセル回路の第２の
具体例を示した回路図である。図４を参照して、この第
２の具体例では、導電体層６ａおよび６ｂには上述した
第１の具体例と異なり固定的な電位が印加される。すな
わち、電源Ｖcc１０６と導電体層６ａ，６ｂとは、Ｎ型
トランジスタ１１７を介在した状態で電気的に接続され
ている。これにより、導電体層６ａ，６ｂの電位は、電
源電圧Ｖccと接地電位との間の中間的な電位になり、そ
の結果ＴＦＴ１０１ａ，１０１ｂのソース電位（Ｖcc電
位）よりも常に低くなる。それにより、ＴＦＴ１０１
ａ，１０１ｂがＯＮ状態の場合に、ＴＦＴ１０１ａ，１
０１ｂのしきい値電圧が高くなる方向に変動するのを有
効に抑制することができる。なお、この第２の具体例で
は、ＴＦＴ１０１ａ，１０１ｂがＯＦＦ状態の場合には
ＴＦＴ１０１ａ，１０１ｂのしきい値電圧が低くなる方
向に変動するのを有効に防止することはできない。しか
し、従来技術で説明したように、ＴＦＴ１０１ａ，１０
１ｂがＯＦＦ状態の場合にはＯＮ状態に比べてしきい値
電圧の変動量が小さいため（図３６参照）、ＴＦＴ１０
１ａ，１０１ｂのしきい値電圧の低下を防止できなくて
もそれほど問題にはならない。
【００３３】図５は、図１および図２に示した第１実施
例のＴＦＴを有するＳＲＡＭのメモリセル回路の第３の
具体例を示した回路図である。図５を参照して、この第
３の具体例では、上記した第２の具体例と異なり、ＴＦ
Ｔ６ａ，６ｂと電源Ｖcc１０６とがダイオード１１８を
介在した状態で接続されている。このように構成するこ
とによっても、図４に示した第２の具体例と同様の効果
を得ることができる。
例のＴＦＴを有するＳＲＡＭのメモリセル回路の第３の
具体例を示した回路図である。図５を参照して、この第
３の具体例では、上記した第２の具体例と異なり、ＴＦ
Ｔ６ａ，６ｂと電源Ｖcc１０６とがダイオード１１８を
介在した状態で接続されている。このように構成するこ
とによっても、図４に示した第２の具体例と同様の効果
を得ることができる。
【００３４】図６は、図１および図２に示した第１実施
例のＴＦＴを有する半導体装置のＴＦＴ部分のみを抽出
した回路の第１の具体例を示した回路図である。図６を
参照して、このＴＦＴ部分のみを抽出した回路の第１の
具体例では、Ｎ型のＴＦＴ１０１ｃのゲート電極とセン
スアンプ１１５の入力端とが接続されている。センスア
ンプ１１５の出力端はＮ型トランジスタ１１４のゲート
電極に接続されている。Ｎ型トランジスタ１１４の一方
端は電源Ｖbb１０７に接続されており、他方端は導電体
層６に接続されている。高抵抗部１１０の一方端は導電
体層６に接続されており、他方端は接地されている。Ｎ
型ＴＦＴ１０１ｃの一方端は電源Ｖcc１０６に接続され
ており、他方端は接地されている。
例のＴＦＴを有する半導体装置のＴＦＴ部分のみを抽出
した回路の第１の具体例を示した回路図である。図６を
参照して、このＴＦＴ部分のみを抽出した回路の第１の
具体例では、Ｎ型のＴＦＴ１０１ｃのゲート電極とセン
スアンプ１１５の入力端とが接続されている。センスア
ンプ１１５の出力端はＮ型トランジスタ１１４のゲート
電極に接続されている。Ｎ型トランジスタ１１４の一方
端は電源Ｖbb１０７に接続されており、他方端は導電体
層６に接続されている。高抵抗部１１０の一方端は導電
体層６に接続されており、他方端は接地されている。Ｎ
型ＴＦＴ１０１ｃの一方端は電源Ｖcc１０６に接続され
ており、他方端は接地されている。
【００３５】動作としては、Ｎ型ＴＦＴ１０１ｃのゲー
ト電極にＨ電位が印加された場合には、Ｎ型ＴＦＴ１０
１ｃはＯＮ状態になる。この場合、センスアンプ１１５
からの出力信号はＬ電位となり、その結果Ｎ型トランジ
スタ１１４はＯＦＦ状態になる。したがって、導電体層
６の電位は、Ｌ電位（接地電位）でかつＴＦＴ１０１ｃ
のソース電位以下の電位となる。
ト電極にＨ電位が印加された場合には、Ｎ型ＴＦＴ１０
１ｃはＯＮ状態になる。この場合、センスアンプ１１５
からの出力信号はＬ電位となり、その結果Ｎ型トランジ
スタ１１４はＯＦＦ状態になる。したがって、導電体層
６の電位は、Ｌ電位（接地電位）でかつＴＦＴ１０１ｃ
のソース電位以下の電位となる。
【００３６】また、Ｎ型ＴＦＴ１０１ｃにＬ電位が印加
された場合にはＮ型ＴＦＴ１０１ｃはＯＦＦ状態とな
る。その場合、センスアンプ１１５からの出力信号はＨ
電位となり、その結果Ｎ型トランジスタ１１４はＯＮ状
態となる。それにより、導電体層６の電位はＨ電位でか
つＮ型ＴＦＴ１０１ｃのソース電位よりも大きい電位と
なる。このように、このＴＦＴ部分のみを抽出した回路
の第１の具体例では、Ｎ型ＴＦＴ１０１ｃがＯＦＦ状態
の場合には導電体層６の電位がＨ電位でかつＮ型ＴＦＴ
１０１ｃのソース電位よりも大きい電位となり、Ｎ型Ｔ
ＦＴ１０１ｃがＯＮ状態の場合には導電体層６の電位は
Ｌ電位でかつＮ型ＴＦＴ１０１ｃのソース電位よりも小
さい電位になる。これにより、Ｎ型ＴＦＴ１０１ｃのし
きい値電圧が上昇または下降する方向に変動するのを有
効に抑制することができる。
された場合にはＮ型ＴＦＴ１０１ｃはＯＦＦ状態とな
る。その場合、センスアンプ１１５からの出力信号はＨ
電位となり、その結果Ｎ型トランジスタ１１４はＯＮ状
態となる。それにより、導電体層６の電位はＨ電位でか
つＮ型ＴＦＴ１０１ｃのソース電位よりも大きい電位と
なる。このように、このＴＦＴ部分のみを抽出した回路
の第１の具体例では、Ｎ型ＴＦＴ１０１ｃがＯＦＦ状態
の場合には導電体層６の電位がＨ電位でかつＮ型ＴＦＴ
１０１ｃのソース電位よりも大きい電位となり、Ｎ型Ｔ
ＦＴ１０１ｃがＯＮ状態の場合には導電体層６の電位は
Ｌ電位でかつＮ型ＴＦＴ１０１ｃのソース電位よりも小
さい電位になる。これにより、Ｎ型ＴＦＴ１０１ｃのし
きい値電圧が上昇または下降する方向に変動するのを有
効に抑制することができる。
【００３７】図７は、図１および図２に示した第１実施
例のＴＦＴを有する半導体装置のＴＦＴ部分のみを抽出
した回路の第２の具体例を示した回路図である。図７を
参照して、このＴＦＴ部分のみを抽出した回路の第２の
具体例では、Ｐ型ＴＦＴ１０１ｄのゲート電極とＮ型ト
ランジスタ１１４のゲート電極とが直接接続されてい
る。
例のＴＦＴを有する半導体装置のＴＦＴ部分のみを抽出
した回路の第２の具体例を示した回路図である。図７を
参照して、このＴＦＴ部分のみを抽出した回路の第２の
具体例では、Ｐ型ＴＦＴ１０１ｄのゲート電極とＮ型ト
ランジスタ１１４のゲート電極とが直接接続されてい
る。
【００３８】動作としては、Ｐ型ＴＦＴ１０１ｄのゲー
ト電極にＬ電位が印加された場合にはＰ型ＴＦＴ１０１
ｄはＯＮ状態になる。この場合、Ｎ型トランジスタ１１
４のゲート電極にもＬ電位が印加され、Ｎ型トランジス
タ１１４はＯＦＦ状態となる。その結果、導電体層６の
電位はＬ電位でかつＰ型ＴＦＴ１０１ｄの電位より小さ
い電位になる。これにより、Ｐ型ＴＦＴ１０１ｄのしき
い値電圧が上昇する方向に変動するのを有効に抑制する
ことができる。また、Ｐ型ＴＦＴ１０１ｄのゲート電極
にＨ電位が印加される場合には、Ｐ型ＴＦＴ１０１ｄは
ＯＦＦ状態になる。この場合、Ｎ型トランジスタ１１４
のゲート電極にもＨ電位が印加され、その結果Ｎ型トラ
ンジスタ１１４はＯＮ状態となる。これにより、導電体
層６の電位はＨ電位でかつＰ型ＴＦＴ１０１ｄのソース
電位より大きい電位となる。その結果、Ｐ型ＴＦＴ１０
１ｄのしきい値電圧が低い方向に変動するのを有効に防
止することができる。
ト電極にＬ電位が印加された場合にはＰ型ＴＦＴ１０１
ｄはＯＮ状態になる。この場合、Ｎ型トランジスタ１１
４のゲート電極にもＬ電位が印加され、Ｎ型トランジス
タ１１４はＯＦＦ状態となる。その結果、導電体層６の
電位はＬ電位でかつＰ型ＴＦＴ１０１ｄの電位より小さ
い電位になる。これにより、Ｐ型ＴＦＴ１０１ｄのしき
い値電圧が上昇する方向に変動するのを有効に抑制する
ことができる。また、Ｐ型ＴＦＴ１０１ｄのゲート電極
にＨ電位が印加される場合には、Ｐ型ＴＦＴ１０１ｄは
ＯＦＦ状態になる。この場合、Ｎ型トランジスタ１１４
のゲート電極にもＨ電位が印加され、その結果Ｎ型トラ
ンジスタ１１４はＯＮ状態となる。これにより、導電体
層６の電位はＨ電位でかつＰ型ＴＦＴ１０１ｄのソース
電位より大きい電位となる。その結果、Ｐ型ＴＦＴ１０
１ｄのしきい値電圧が低い方向に変動するのを有効に防
止することができる。
【００３９】図８は、本発明の第２実施例によるＴＦＴ
を有する半導体装置を示した平面図であり、図９は図８
に示した２０−２０線に沿った断面図である。図８およ
び図９を参照して、この第２実施例の半導体装置では、
図１および図２に示した第１実施例と異なり、ゲート電
極２が導電体層６の下にも絶縁層５を介して延びるよう
に形成されている。このように構成することによって
も、図１および図２に示した第１実施例の半導体装置と
同様の効果を得ることができる。すなわち、導電層６に
可変的または固定的な電位を印加することによって、チ
ャネル領域１ａに電界が加わり、その結果、ＴＦＴのし
きい値電圧が上昇または下降する方向に変動するのを有
効に抑制することができる。
を有する半導体装置を示した平面図であり、図９は図８
に示した２０−２０線に沿った断面図である。図８およ
び図９を参照して、この第２実施例の半導体装置では、
図１および図２に示した第１実施例と異なり、ゲート電
極２が導電体層６の下にも絶縁層５を介して延びるよう
に形成されている。このように構成することによって
も、図１および図２に示した第１実施例の半導体装置と
同様の効果を得ることができる。すなわち、導電層６に
可変的または固定的な電位を印加することによって、チ
ャネル領域１ａに電界が加わり、その結果、ＴＦＴのし
きい値電圧が上昇または下降する方向に変動するのを有
効に抑制することができる。
【００４０】図１０は、本発明の第３実施例によるＴＦ
Ｔを有する半導体装置を示した平面図であり、図１１は
図１０の３０−３０線に沿った断面図である。図１０お
よび図１１を参照して、この第３実施例による半導体装
置では、ＴＦＴのチャネル領域１ａおよびソース／ドレ
イン領域１ｂを構成するポリシリコン膜１とほぼ同一平
面上にポリシリコン膜と所定の間隔を隔ててポリシリコ
ン膜の両側に導電体層２６ａおよび２６ｂが形成されて
いる。このようにポリシリコン膜１の両側に導電体層２
６ａおよび２６ｂを形成することによって、導電体層２
６ａおよび２６ｂに所定の電位が印加された場合にポリ
シリコン膜１のチャネル領域１ａの両側から電界が加わ
ることになる。これにより、図１および図２に示した第
１実施例と、図８および図９に示した第２実施例とに比
べて、チャネル領域１ａにより電界が加わりやすくな
る。その結果、ＴＦＴのしきい値電圧が上昇または下降
する方向に変動するのをより有効に防止することができ
る。
Ｔを有する半導体装置を示した平面図であり、図１１は
図１０の３０−３０線に沿った断面図である。図１０お
よび図１１を参照して、この第３実施例による半導体装
置では、ＴＦＴのチャネル領域１ａおよびソース／ドレ
イン領域１ｂを構成するポリシリコン膜１とほぼ同一平
面上にポリシリコン膜と所定の間隔を隔ててポリシリコ
ン膜の両側に導電体層２６ａおよび２６ｂが形成されて
いる。このようにポリシリコン膜１の両側に導電体層２
６ａおよび２６ｂを形成することによって、導電体層２
６ａおよび２６ｂに所定の電位が印加された場合にポリ
シリコン膜１のチャネル領域１ａの両側から電界が加わ
ることになる。これにより、図１および図２に示した第
１実施例と、図８および図９に示した第２実施例とに比
べて、チャネル領域１ａにより電界が加わりやすくな
る。その結果、ＴＦＴのしきい値電圧が上昇または下降
する方向に変動するのをより有効に防止することができ
る。
【００４１】図１２は、本発明の第４実施例によるＴＦ
Ｔを有する半導体装置を示した平面図であり、図１３は
図１２の４０−４０線に沿った断面図である。図１２お
よび図１３を参照して、この第４実施例の半導体装置で
は、ポリシリコン膜１上に絶縁層３５を介して導電体層
３６が部分的に重なるように形成されている。このよう
に構成することによっても、上記した第１実施例〜第３
実施例の半導体装置と同様の効果を得ることができる。
すなわち、導電体層３６に固定的または可変的な電位を
印加することによって、ＴＦＴのしきい値電圧が上昇ま
たは下降する方向に変動するのを有効に抑制することが
できる。
Ｔを有する半導体装置を示した平面図であり、図１３は
図１２の４０−４０線に沿った断面図である。図１２お
よび図１３を参照して、この第４実施例の半導体装置で
は、ポリシリコン膜１上に絶縁層３５を介して導電体層
３６が部分的に重なるように形成されている。このよう
に構成することによっても、上記した第１実施例〜第３
実施例の半導体装置と同様の効果を得ることができる。
すなわち、導電体層３６に固定的または可変的な電位を
印加することによって、ＴＦＴのしきい値電圧が上昇ま
たは下降する方向に変動するのを有効に抑制することが
できる。
【００４２】図１４は、本発明の第５実施例によるＴＦ
Ｔを有する半導体装置を示した断面図である。図１４を
参照して、この第５実施例では、チャネル領域４１ａお
よびソース／ドレイン領域４１ｂが同一平面上に延びる
ように形成されている。チャネル領域４１ａの上表面上
にはゲート絶縁膜４３を介してゲート電極４２が形成さ
れている。チャネル領域４１ａの下表面上には絶縁層４
５を介して導電体層４６が形成されている。ここで、こ
の第５実施例では、導電体層４６は、チャネル領域４１
ａにのみ対向するように形成されている。このように構
成することによっても、導電体層４６に可変的または固
定的な電位を印加することによって、チャネル領域４１
ａに電界が加わることになる。これにより、しきい値電
圧が低下または上昇する方向に変動するのを有効に抑制
することができる。
Ｔを有する半導体装置を示した断面図である。図１４を
参照して、この第５実施例では、チャネル領域４１ａお
よびソース／ドレイン領域４１ｂが同一平面上に延びる
ように形成されている。チャネル領域４１ａの上表面上
にはゲート絶縁膜４３を介してゲート電極４２が形成さ
れている。チャネル領域４１ａの下表面上には絶縁層４
５を介して導電体層４６が形成されている。ここで、こ
の第５実施例では、導電体層４６は、チャネル領域４１
ａにのみ対向するように形成されている。このように構
成することによっても、導電体層４６に可変的または固
定的な電位を印加することによって、チャネル領域４１
ａに電界が加わることになる。これにより、しきい値電
圧が低下または上昇する方向に変動するのを有効に抑制
することができる。
【００４３】図１５は、本発明の第６実施例によるＴＦ
Ｔを有する半導体装置を示した断面図である。図１５を
参照して、この第６実施例の半導体装置では、ゲート電
極５２の上部表面上および側部表面上にゲート絶縁膜５
３を介してポリシリコン膜５１が形成されている。この
ポリシリコン膜５１はチャネル領域５１ａおよびソース
／ドレイン領域５１ｂを構成する。チャネル領域５１ａ
の上表面上には絶縁膜５５を介して導電体層５６が形成
されている。この導電体層５６も、上記した第５実施例
と同様に、チャネル領域５１ａのみに対向するように形
成されている。このように構成することによっても、上
記した第１実施例〜第５実施例と同様に、導電体層５６
に可変的または固定的な電位を印加することにより容易
にしきい値電圧が上昇または下降する方向に変動するの
を有効に抑制することができる。
Ｔを有する半導体装置を示した断面図である。図１５を
参照して、この第６実施例の半導体装置では、ゲート電
極５２の上部表面上および側部表面上にゲート絶縁膜５
３を介してポリシリコン膜５１が形成されている。この
ポリシリコン膜５１はチャネル領域５１ａおよびソース
／ドレイン領域５１ｂを構成する。チャネル領域５１ａ
の上表面上には絶縁膜５５を介して導電体層５６が形成
されている。この導電体層５６も、上記した第５実施例
と同様に、チャネル領域５１ａのみに対向するように形
成されている。このように構成することによっても、上
記した第１実施例〜第５実施例と同様に、導電体層５６
に可変的または固定的な電位を印加することにより容易
にしきい値電圧が上昇または下降する方向に変動するの
を有効に抑制することができる。
【００４４】図１６は、本発明の第７実施例によるＴＦ
Ｔを有するＳＲＡＭを示した断面図である。図１６を参
照して、この第７実施例のＳＲＡＭは、図１５に示した
第６実施例の構造をＳＲＡＭに適用した応用例である。
図１６を参照して、この第７実施例では、Ｎ型の半導体
基板２０１上にＰウェル２０２が形成されている。Ｐウ
ェル２０２の表面上の所定領域にＰ型の不純物領域２０
３と素子分離酸化膜２０４が形成されている。また、素
子分離酸化膜２０４によって囲まれた領域には所定の間
隔を隔ててＮ型の高濃度不純物領域２０９ａ，２０９ｂ
が形成されている。高濃度不純物領域２０９ａ，２０９
ｂのチャネル領域側にはそれぞれＮ型の低濃度不純物領
域２０７ａ，２０７ｂが形成されている。
Ｔを有するＳＲＡＭを示した断面図である。図１６を参
照して、この第７実施例のＳＲＡＭは、図１５に示した
第６実施例の構造をＳＲＡＭに適用した応用例である。
図１６を参照して、この第７実施例では、Ｎ型の半導体
基板２０１上にＰウェル２０２が形成されている。Ｐウ
ェル２０２の表面上の所定領域にＰ型の不純物領域２０
３と素子分離酸化膜２０４が形成されている。また、素
子分離酸化膜２０４によって囲まれた領域には所定の間
隔を隔ててＮ型の高濃度不純物領域２０９ａ，２０９ｂ
が形成されている。高濃度不純物領域２０９ａ，２０９
ｂのチャネル領域側にはそれぞれＮ型の低濃度不純物領
域２０７ａ，２０７ｂが形成されている。
【００４５】また、高濃度不純物領域２０９ｂ，２０９
ｂにそれぞれ連続するようにＮ型不純物領域２１８，２
１０が形成されている。低濃度不純物領域２０７ａ，２
０７ａ間のＰウェル２０２上にはゲート酸化膜２０５ａ
を介してゲート電極２０６ａが形成されている。ゲート
電極２０６ａの両側面部分にはサイドウォール絶縁膜２
０８ａが形成されている。低濃度不純物領域２０７ｂ，
２０７ｂ間のＰウェル２０２上にはゲート酸化膜２０５
ｂを介してゲート電極２０６ｂが形成されている。ゲー
ト電極２０６ｂの両側面部分にはサイドウォール絶縁膜
２０８ｂが形成されている。
ｂにそれぞれ連続するようにＮ型不純物領域２１８，２
１０が形成されている。低濃度不純物領域２０７ａ，２
０７ａ間のＰウェル２０２上にはゲート酸化膜２０５ａ
を介してゲート電極２０６ａが形成されている。ゲート
電極２０６ａの両側面部分にはサイドウォール絶縁膜２
０８ａが形成されている。低濃度不純物領域２０７ｂ，
２０７ｂ間のＰウェル２０２上にはゲート酸化膜２０５
ｂを介してゲート電極２０６ｂが形成されている。ゲー
ト電極２０６ｂの両側面部分にはサイドウォール絶縁膜
２０８ｂが形成されている。
【００４６】また、ゲート電極２０６ａ、素子分離酸化
膜２０４を覆うように層間絶縁膜２１２が形成されてい
る。Ｎ型不純物領域２１０にはコンタクト電極２１１が
電気的に接続されている。コンタクト電極２１１の上部
表面上にはＴＦＴのチャネル領域２１５ａおよびソース
／ドレイン領域２１５ｂを構成するポリシリコン膜（ア
モルファスシリコン膜を含む）２１５が電気的に接続さ
れている。チャネル領域２１５ａの下表面上にはゲート
酸化膜２１４を介してゲート電極２１３が形成されてい
る。ポリシリコン膜２１５上には層間絶縁膜２３０が形
成されている。層間絶縁膜２３０上のチャネル領域２１
５ａの上方に位置する領域には導電体層２３１が形成さ
れている。全面を覆うように層間絶縁膜２１６が形成さ
れており、層間絶縁膜２１６のＮ型不純物領域２１８上
にはコンタクト開口部２１７が形成されている。コンタ
クト開口部２１７においてＮ型不純物領域２１８に電気
的に接続するとともに層間絶縁膜２１６の上部表面上に
沿って延びるようにバリアメタル層２１９が形成されて
いる。バリアメタル層２１９上にはアルミ配線２２０が
形成されている。アルミ配線２２０を覆うようにパッシ
ベーション膜２２１が形成されている。
膜２０４を覆うように層間絶縁膜２１２が形成されてい
る。Ｎ型不純物領域２１０にはコンタクト電極２１１が
電気的に接続されている。コンタクト電極２１１の上部
表面上にはＴＦＴのチャネル領域２１５ａおよびソース
／ドレイン領域２１５ｂを構成するポリシリコン膜（ア
モルファスシリコン膜を含む）２１５が電気的に接続さ
れている。チャネル領域２１５ａの下表面上にはゲート
酸化膜２１４を介してゲート電極２１３が形成されてい
る。ポリシリコン膜２１５上には層間絶縁膜２３０が形
成されている。層間絶縁膜２３０上のチャネル領域２１
５ａの上方に位置する領域には導電体層２３１が形成さ
れている。全面を覆うように層間絶縁膜２１６が形成さ
れており、層間絶縁膜２１６のＮ型不純物領域２１８上
にはコンタクト開口部２１７が形成されている。コンタ
クト開口部２１７においてＮ型不純物領域２１８に電気
的に接続するとともに層間絶縁膜２１６の上部表面上に
沿って延びるようにバリアメタル層２１９が形成されて
いる。バリアメタル層２１９上にはアルミ配線２２０が
形成されている。アルミ配線２２０を覆うようにパッシ
ベーション膜２２１が形成されている。
【００４７】図１７〜図２７は、図１６に示した第７実
施例の半導体装置の製造プロセスを説明するための断面
図である。図１７〜図２７を参照して、次に第７実施例
の半導体装置の製造方法について説明する。
施例の半導体装置の製造プロセスを説明するための断面
図である。図１７〜図２７を参照して、次に第７実施例
の半導体装置の製造方法について説明する。
【００４８】まず、図１７に示すように、Ｎ型の半導体
基板２０１を用意する。次に、図１８に示すように、Ｎ
型の半導体基板２０１の表面上にＰウェル２０２を形成
する。Ｐウェル２０２の表面上の所定領域にＰ型の不純
物領域２０３および素子分離酸化膜２０４を形成する。
全面にゲート酸化膜２０５を形成する。
基板２０１を用意する。次に、図１８に示すように、Ｎ
型の半導体基板２０１の表面上にＰウェル２０２を形成
する。Ｐウェル２０２の表面上の所定領域にＰ型の不純
物領域２０３および素子分離酸化膜２０４を形成する。
全面にゲート酸化膜２０５を形成する。
【００４９】次に、図１９に示すように、ゲート酸化膜
２０５上にＮ型の不純物がドープされたポリシリコン膜
２０６を形成する。ポリシリコン膜２０６上の所定領域
にレジスト２２２を形成する。レジスト２２２をマスク
としてポリシリコン膜２０６を異方性エッチングするこ
とによって、図２０に示されるようなゲート電極２０６
ａおよび２０６ｂを形成する。ゲート電極２０６ａ，２
０６ｂまたはレジスト２２２をマスクとして、Ｎ型の不
純物をイオン注入する。これにより、Ｎ型の低濃度不純
物領域２０７ａ，２０７ｂを形成する。
２０５上にＮ型の不純物がドープされたポリシリコン膜
２０６を形成する。ポリシリコン膜２０６上の所定領域
にレジスト２２２を形成する。レジスト２２２をマスク
としてポリシリコン膜２０６を異方性エッチングするこ
とによって、図２０に示されるようなゲート電極２０６
ａおよび２０６ｂを形成する。ゲート電極２０６ａ，２
０６ｂまたはレジスト２２２をマスクとして、Ｎ型の不
純物をイオン注入する。これにより、Ｎ型の低濃度不純
物領域２０７ａ，２０７ｂを形成する。
【００５０】ゲート電極２０６ａの両側壁部分およびゲ
ート電極２０６ｂの両側壁部分に、それぞれサイドウォ
ール絶縁膜２０８ａおよび２０８ｂを形成する。ゲート
電極２０６ａ，２０６ｂとサイドウォール絶縁膜２０８
ａ，２０８ｂをマスクとして、Ｐウェル２０２にＮ型の
不純物をイオン注入する。これにより、Ｎ型の高濃度不
純物領域２０９ａ，２０９ｂを形成する。これらの工程
によって、Ｎ型ＭＯＳトランジスタが形成される。これ
により、ＳＲＡＭのメモリセル内のアクセストランジス
タ，ドライバトランジスタおよびワード線などが形成さ
れる。
ート電極２０６ｂの両側壁部分に、それぞれサイドウォ
ール絶縁膜２０８ａおよび２０８ｂを形成する。ゲート
電極２０６ａ，２０６ｂとサイドウォール絶縁膜２０８
ａ，２０８ｂをマスクとして、Ｐウェル２０２にＮ型の
不純物をイオン注入する。これにより、Ｎ型の高濃度不
純物領域２０９ａ，２０９ｂを形成する。これらの工程
によって、Ｎ型ＭＯＳトランジスタが形成される。これ
により、ＳＲＡＭのメモリセル内のアクセストランジス
タ，ドライバトランジスタおよびワード線などが形成さ
れる。
【００５１】次に、図２１に示すように、全面に層間酸
化膜２１２ａを形成する。層間酸化膜２１２ａの開口部
を介して、Ｎ型の高濃度不純物領域２０９ｂの一方に電
気的に接続するようにコンタクト電極２１１を形成す
る。
化膜２１２ａを形成する。層間酸化膜２１２ａの開口部
を介して、Ｎ型の高濃度不純物領域２０９ｂの一方に電
気的に接続するようにコンタクト電極２１１を形成す
る。
【００５２】次に、図２２に示すように、全面に層間酸
化膜２１２ｂを形成する。層間酸化膜２１２ｂ上のゲー
ト電極２０６ａの上方に位置する領域にＴＦＴのゲート
電極２１３を形成する。
化膜２１２ｂを形成する。層間酸化膜２１２ｂ上のゲー
ト電極２０６ａの上方に位置する領域にＴＦＴのゲート
電極２１３を形成する。
【００５３】次に、図２３に示すように、全面にＴＦＴ
のゲート酸化膜２１４を形成する。コンタクト電極２１
１上に位置する層間酸化膜２１２ｂとゲート酸化膜２１
４とにコンタクト部を開口する。
のゲート酸化膜２１４を形成する。コンタクト電極２１
１上に位置する層間酸化膜２１２ｂとゲート酸化膜２１
４とにコンタクト部を開口する。
【００５４】次に、図２４に示すように、コンタクト電
極２１１に電気的に接続するとともにゲート電極２１３
上にゲート酸化膜２１４を介して延びるようにポリシリ
コン膜（アモルファスシリコン膜を含む）２１５を形成
する。ポリシリコン膜２１５には、低濃度のＮ型の不純
物がＴＦＴのしきい値電圧調整のために注入される。そ
の後、ポリシリコン膜２１５をマスクとしてゲート酸化
膜２１４および層間酸化膜２１２を所定量エッチバック
する。これにより、図２５に示されるような層間酸化膜
２１２が得られる。そして、ポリシリコン膜２１５のチ
ャネル領域２１５ａ上にレジスト２２３を形成する。レ
ジスト２２３をマスクとしてＰ型の不純物（ＢＦ2 + ）
をポリシリコン膜２１５にイオン注入する。これによ
り、ＴＦＴのソース／ドレイン領域２１５ｂが形成され
る。
極２１１に電気的に接続するとともにゲート電極２１３
上にゲート酸化膜２１４を介して延びるようにポリシリ
コン膜（アモルファスシリコン膜を含む）２１５を形成
する。ポリシリコン膜２１５には、低濃度のＮ型の不純
物がＴＦＴのしきい値電圧調整のために注入される。そ
の後、ポリシリコン膜２１５をマスクとしてゲート酸化
膜２１４および層間酸化膜２１２を所定量エッチバック
する。これにより、図２５に示されるような層間酸化膜
２１２が得られる。そして、ポリシリコン膜２１５のチ
ャネル領域２１５ａ上にレジスト２２３を形成する。レ
ジスト２２３をマスクとしてＰ型の不純物（ＢＦ2 + ）
をポリシリコン膜２１５にイオン注入する。これによ
り、ＴＦＴのソース／ドレイン領域２１５ｂが形成され
る。
【００５５】次に、図２６に示すように、ポリシリコン
膜２１５（２１５ａ，２１５ｂ）上に層間酸化膜２３０
を形成する。層間酸化膜２３０上のチャネル領域２１５
ａの上方に位置する領域にのみＮ型またはＰ型の不純物
がドープされたポリシリコン膜からなる導電体層２３１
を形成する。なお、導電体層２３１の材料としてはアモ
ルファスシリコン膜や高融点金属膜などを用いてもよ
い。
膜２１５（２１５ａ，２１５ｂ）上に層間酸化膜２３０
を形成する。層間酸化膜２３０上のチャネル領域２１５
ａの上方に位置する領域にのみＮ型またはＰ型の不純物
がドープされたポリシリコン膜からなる導電体層２３１
を形成する。なお、導電体層２３１の材料としてはアモ
ルファスシリコン膜や高融点金属膜などを用いてもよ
い。
【００５６】次に、図２７に示すように、全面に層間絶
縁膜２１６を形成した後、コンタクト開口部２１７を形
成する。コンタクト開口部２１７を介して半導体基板２
０１にＮ型の不純物を注入することによって、Ｎ型不純
物領域２１８を形成する。
縁膜２１６を形成した後、コンタクト開口部２１７を形
成する。コンタクト開口部２１７を介して半導体基板２
０１にＮ型の不純物を注入することによって、Ｎ型不純
物領域２１８を形成する。
【００５７】最後に、図１６に示したように、コンタク
ト開口部２１７においてＮ型不純物領域２１８に電気的
に接続するとともに層間絶縁膜２１６上に沿って延びる
ようにバリアメタル層２１９を形成する。バリアメタル
層２１９上にビット線となるアルミ配線２２０を形成す
る。さらに、アルミ配線２２０上にパッシベーション膜
２２１を形成する。このようにして、図１６に示した第
７実施例のＴＦＴを有する半導体装置が完成される。
ト開口部２１７においてＮ型不純物領域２１８に電気的
に接続するとともに層間絶縁膜２１６上に沿って延びる
ようにバリアメタル層２１９を形成する。バリアメタル
層２１９上にビット線となるアルミ配線２２０を形成す
る。さらに、アルミ配線２２０上にパッシベーション膜
２２１を形成する。このようにして、図１６に示した第
７実施例のＴＦＴを有する半導体装置が完成される。
【００５８】図２８は、本発明の第８実施例によるＴＦ
Ｔを有する半導体装置のＴＦＴ部のゲート電圧−ドレイ
ン電流特性を示した相関図である。図２８を参照して、
実線はディプレッション型のＴＦＴのＶ−Ｉ特性、点線
はＴＦＴがＯＦＦ状態の場合のみ導電体層に電圧を印加
してしきい値電圧を高くしたときのＶ−Ｉ特性である。
この第８実施例では、ＴＦＴを予め実線で示したように
ディプレッション型のトランジスタとして形成する。そ
して、ＴＦＴのトランジスタ動作がＯＦＦ状態の場合に
のみ導電体層にＴＦＴのソース電位以上の電位が印加さ
れる。これにより、ＴＦＴのＯＦＦ電流は、Ａ点の電流
となる。したがって、この第８実施例では、低消費電力
の半導体装置が得られる。なお、ＴＦＴのトランジスタ
動作がＯＮ状態の場合には、導電体層の電位は、ＴＦＴ
のソース電位以下でグランド電位またはフローティング
状態に設定する。
Ｔを有する半導体装置のＴＦＴ部のゲート電圧−ドレイ
ン電流特性を示した相関図である。図２８を参照して、
実線はディプレッション型のＴＦＴのＶ−Ｉ特性、点線
はＴＦＴがＯＦＦ状態の場合のみ導電体層に電圧を印加
してしきい値電圧を高くしたときのＶ−Ｉ特性である。
この第８実施例では、ＴＦＴを予め実線で示したように
ディプレッション型のトランジスタとして形成する。そ
して、ＴＦＴのトランジスタ動作がＯＦＦ状態の場合に
のみ導電体層にＴＦＴのソース電位以上の電位が印加さ
れる。これにより、ＴＦＴのＯＦＦ電流は、Ａ点の電流
となる。したがって、この第８実施例では、低消費電力
の半導体装置が得られる。なお、ＴＦＴのトランジスタ
動作がＯＮ状態の場合には、導電体層の電位は、ＴＦＴ
のソース電位以下でグランド電位またはフローティング
状態に設定する。
【００５９】なお、上記のようなディプレッション型の
ＴＦＴを形成する方法としては、ＴＦＴのチャネル領域
およびソース／ドレイン領域を構成するポリシリコン膜
にフッ素（Ｆ）イオンを１×１０14／ｃｍ2 以上の注入
量でイオン注入する。また、フッ素イオンの代わりに、
ボロン系のイオンを１×１０22／ｃｍ2 以上の注入量で
イオン注入してもディプレッション型のＴＦＴを得るこ
とができる。
ＴＦＴを形成する方法としては、ＴＦＴのチャネル領域
およびソース／ドレイン領域を構成するポリシリコン膜
にフッ素（Ｆ）イオンを１×１０14／ｃｍ2 以上の注入
量でイオン注入する。また、フッ素イオンの代わりに、
ボロン系のイオンを１×１０22／ｃｍ2 以上の注入量で
イオン注入してもディプレッション型のＴＦＴを得るこ
とができる。
【００６０】図２９は、本発明の第９実施例によるＴＦ
Ｔを有する半導体装置における導電体層の電圧とＴＦＴ
のしきい値電圧との関係を示した相関図である。図２９
を参照して、導電体層の電圧は、ＴＦＴのソース電圧と
の相対値であり、ソース電圧Ｖs ＝０Ｖに対する電圧値
として表されている。このデータの測定条件としては、
ゲート酸化膜の厚みが２５０Å、ＴＦＴチャネルポリシ
リコン層と導電体層との間の層間酸化膜の膜厚が２００
０Å程度である。また、導電体層の電圧が０Ｖの場合の
ＴＦＴのしきい値電圧は、従来のＴＦＴゲート電極のみ
で制御している場合のしきい値電圧である。図２９に示
す３本の直線は、ＴＦＴチャネルポリシリコン層中の水
素含有量を変化させた場合の直線である。水素含有量が
多くなるほどＴＦＴのしきい値電圧Ｖthは導電体層の影
響を受けやすいことがわかる。本実施例では、このよう
な点を考慮して、ＴＦＴチャネルポリシリコン層中の水
素含有量と導電体層の電位とによってＴＦＴのしきい値
電圧を決定する。これにより、より正確にＴＦＴのしき
い値電圧を制御することができる。
Ｔを有する半導体装置における導電体層の電圧とＴＦＴ
のしきい値電圧との関係を示した相関図である。図２９
を参照して、導電体層の電圧は、ＴＦＴのソース電圧と
の相対値であり、ソース電圧Ｖs ＝０Ｖに対する電圧値
として表されている。このデータの測定条件としては、
ゲート酸化膜の厚みが２５０Å、ＴＦＴチャネルポリシ
リコン層と導電体層との間の層間酸化膜の膜厚が２００
０Å程度である。また、導電体層の電圧が０Ｖの場合の
ＴＦＴのしきい値電圧は、従来のＴＦＴゲート電極のみ
で制御している場合のしきい値電圧である。図２９に示
す３本の直線は、ＴＦＴチャネルポリシリコン層中の水
素含有量を変化させた場合の直線である。水素含有量が
多くなるほどＴＦＴのしきい値電圧Ｖthは導電体層の影
響を受けやすいことがわかる。本実施例では、このよう
な点を考慮して、ＴＦＴチャネルポリシリコン層中の水
素含有量と導電体層の電位とによってＴＦＴのしきい値
電圧を決定する。これにより、より正確にＴＦＴのしき
い値電圧を制御することができる。
【００６１】図３０は、本発明の第１０実施例によるＴ
ＦＴを有する半導体装置の概念を説明するための概略図
である。まず、図２９に示したように、ＴＦＴのしきい
値電圧と導電体層の電圧とは比例関係にある。すなわ
ち、ＴＦＴのしきい値電圧と導電体層の電圧とは、図３
０に示すように、層間酸化膜（絶縁膜）の膜厚とゲート
酸化膜の膜厚とに起因する容量結合的な関係にある。こ
の関係を利用して、この第１０実施例では、導電体層と
ＴＦＴチャネルポリシリコン層との間の層間酸化膜（絶
縁膜）の膜厚を所定の値に制御することによってＴＦＴ
のしきい値電圧を制御する。つまり、導電体層に与える
電位と導電体層とＴＦＴチャネルポリシリコン層との間
の層間酸化膜（絶縁膜）の膜厚とを所定の値に制御する
ことによって、ＴＦＴのしきい値電圧が変動するのを有
効に防止することができる。図３１は、本発明の第１１
実施例によるＴＦＴを有する半導体装置を示した断面図
であり、図３２は図３１の部分的な平面図である。図３
１および図３２を参照して、この第１１実施例では、ビ
ット線として機能するアルミ配線２４０を導電体層とし
て用いる。そのため、ビット線２４０は図３２に示すよ
うに、ＴＦＴチャネルポリシリコン層２１５（２１５
ａ，２１５ｂ）を覆うように形成されている。この場合
のビット線（アルミ配線）２４０の電位は、常に電源電
位Ｖccと接地電位との中間的な電位になる。これによ
り、図４および図５に示した第２および第３の具体例と
同様の効果を得ることができる。すなわち、ＴＦＴのし
きい値電圧が上昇する方向に変動するのを有効に防止す
ることができる。
ＦＴを有する半導体装置の概念を説明するための概略図
である。まず、図２９に示したように、ＴＦＴのしきい
値電圧と導電体層の電圧とは比例関係にある。すなわ
ち、ＴＦＴのしきい値電圧と導電体層の電圧とは、図３
０に示すように、層間酸化膜（絶縁膜）の膜厚とゲート
酸化膜の膜厚とに起因する容量結合的な関係にある。こ
の関係を利用して、この第１０実施例では、導電体層と
ＴＦＴチャネルポリシリコン層との間の層間酸化膜（絶
縁膜）の膜厚を所定の値に制御することによってＴＦＴ
のしきい値電圧を制御する。つまり、導電体層に与える
電位と導電体層とＴＦＴチャネルポリシリコン層との間
の層間酸化膜（絶縁膜）の膜厚とを所定の値に制御する
ことによって、ＴＦＴのしきい値電圧が変動するのを有
効に防止することができる。図３１は、本発明の第１１
実施例によるＴＦＴを有する半導体装置を示した断面図
であり、図３２は図３１の部分的な平面図である。図３
１および図３２を参照して、この第１１実施例では、ビ
ット線として機能するアルミ配線２４０を導電体層とし
て用いる。そのため、ビット線２４０は図３２に示すよ
うに、ＴＦＴチャネルポリシリコン層２１５（２１５
ａ，２１５ｂ）を覆うように形成されている。この場合
のビット線（アルミ配線）２４０の電位は、常に電源電
位Ｖccと接地電位との中間的な電位になる。これによ
り、図４および図５に示した第２および第３の具体例と
同様の効果を得ることができる。すなわち、ＴＦＴのし
きい値電圧が上昇する方向に変動するのを有効に防止す
ることができる。
【００６２】
【発明の効果】以上のように、請求項１および２に記載
の半導体装置によれば、薄膜トランジスタのソース／ド
レイン領域およびチャネル領域を構成する半導体層とほ
ぼ同一平面上に半導体層と所定の間隔を隔てて導電層を
形成し、その導電層に所定の電位を印加することによっ
て、薄膜トランジスタのしきい値電圧が上昇または下降
する方向に変動するのを有効に抑制することができる。
また、上記した導電層を半導体層を挟むように半導体層
の両側に形成すれば、導電体層から半導体層のチャネル
領域に電界が加わりやすくなり、より有効にしきい値電
圧の変動を抑制することができる。
の半導体装置によれば、薄膜トランジスタのソース／ド
レイン領域およびチャネル領域を構成する半導体層とほ
ぼ同一平面上に半導体層と所定の間隔を隔てて導電層を
形成し、その導電層に所定の電位を印加することによっ
て、薄膜トランジスタのしきい値電圧が上昇または下降
する方向に変動するのを有効に抑制することができる。
また、上記した導電層を半導体層を挟むように半導体層
の両側に形成すれば、導電体層から半導体層のチャネル
領域に電界が加わりやすくなり、より有効にしきい値電
圧の変動を抑制することができる。
【００６３】請求項３に記載の半導体装置によれば、半
導体層のチャネル領域にのみ対向するように導電層を形
成し、その導電層に所定の電位を印加することによっ
て、導電層からチャネル領域に電界を及ぼすことができ
る。その結果、ＴＦＴのしきい値電圧が変動するのを有
効に防止することができる。
導体層のチャネル領域にのみ対向するように導電層を形
成し、その導電層に所定の電位を印加することによっ
て、導電層からチャネル領域に電界を及ぼすことができ
る。その結果、ＴＦＴのしきい値電圧が変動するのを有
効に防止することができる。
【００６４】請求項４に記載の半導体装置によれば、薄
膜トランジスタのソース／ドレイン領域およびチャネル
領域を構成する半導体層の他方の表面上に絶縁膜を介し
て半導体層と部分的に重なるように導電層を形成し、そ
の導電層に所定の電位を印加することによって、ＴＦＴ
のしきい値電圧が上昇または下降する方向に変動するの
を有効に抑制することができる。
膜トランジスタのソース／ドレイン領域およびチャネル
領域を構成する半導体層の他方の表面上に絶縁膜を介し
て半導体層と部分的に重なるように導電層を形成し、そ
の導電層に所定の電位を印加することによって、ＴＦＴ
のしきい値電圧が上昇または下降する方向に変動するの
を有効に抑制することができる。
【００６５】請求項５に記載の半導体装置によれば、入
力線の信号を反転する反転手段からの出力信号に応じて
スイッチングするスイッチング手段を設け、そのスイッ
チング手段の一方の端子に第２の電源手段を接続し、ス
イッチング手段の他方の端子に薄膜トランジスタのしき
い値電圧の変動を防止するためのしきい値電圧変動防止
手段を接続することによって、入力線の信号に応じて薄
膜トランジスタにしきい値電圧変動防止手段から電界が
印加される。これにより、薄膜トランジスタのしきい値
電圧が上昇または下降する方向に変動するのを有効に抑
制することができる。
力線の信号を反転する反転手段からの出力信号に応じて
スイッチングするスイッチング手段を設け、そのスイッ
チング手段の一方の端子に第２の電源手段を接続し、ス
イッチング手段の他方の端子に薄膜トランジスタのしき
い値電圧の変動を防止するためのしきい値電圧変動防止
手段を接続することによって、入力線の信号に応じて薄
膜トランジスタにしきい値電圧変動防止手段から電界が
印加される。これにより、薄膜トランジスタのしきい値
電圧が上昇または下降する方向に変動するのを有効に抑
制することができる。
【００６６】請求項６に記載の半導体装置によれば、入
力線の信号に応じてスイッチングするスイッチングトラ
ンジスタを設け、そのスイッチングトランジスタの一方
の端子に第２の電源手段を接続し、スイッチングトラン
ジスタの他方の端子にしきい値電圧変動防止手段を接続
することによって、入力線の信号に応じて薄膜トランジ
スタのしきい値電圧変動防止手段から電界が印加され
る。これにより、薄膜トランジスタのしきい値電圧が上
昇または下降する方向に変動するのを有効に抑制するこ
とができる。
力線の信号に応じてスイッチングするスイッチングトラ
ンジスタを設け、そのスイッチングトランジスタの一方
の端子に第２の電源手段を接続し、スイッチングトラン
ジスタの他方の端子にしきい値電圧変動防止手段を接続
することによって、入力線の信号に応じて薄膜トランジ
スタのしきい値電圧変動防止手段から電界が印加され
る。これにより、薄膜トランジスタのしきい値電圧が上
昇または下降する方向に変動するのを有効に抑制するこ
とができる。
【００６７】請求項７に記載の半導体装置によれば、薄
膜トランジスタのしきい値電圧の変動を防止するための
しきい値電圧変動防止手段を設け、そのしきい値電圧変
動防止手段に電源手段の電位と接地電位との間の範囲内
の電位を印加することによって、薄膜トランジスタのし
きい値電圧が上昇する方向に変動するのを有効に抑制す
ることができる。
膜トランジスタのしきい値電圧の変動を防止するための
しきい値電圧変動防止手段を設け、そのしきい値電圧変
動防止手段に電源手段の電位と接地電位との間の範囲内
の電位を印加することによって、薄膜トランジスタのし
きい値電圧が上昇する方向に変動するのを有効に抑制す
ることができる。
【００６８】請求項８に記載の半導体装置の製造方法に
よれば、半導体層のチャネル領域にのみ対向するよう
に、所定の電位が印加される導電層を形成することによ
って、容易に薄膜トランジスタのしきい値電圧の変動を
防止し得る半導体装置を製造することができる。
よれば、半導体層のチャネル領域にのみ対向するよう
に、所定の電位が印加される導電層を形成することによ
って、容易に薄膜トランジスタのしきい値電圧の変動を
防止し得る半導体装置を製造することができる。
【図１】本発明の第１実施例によるＴＦＴを有する半導
体装置を示した平面図である。
体装置を示した平面図である。
【図２】図１に示した第１実施例の半導体装置の１０−
１０線に沿った断面図である。
１０線に沿った断面図である。
【図３】図１および図２に示した第１実施例の半導体装
置をＳＲＡＭに適用した場合のメモリセル回路の第１の
具体例を示した回路図である。
置をＳＲＡＭに適用した場合のメモリセル回路の第１の
具体例を示した回路図である。
【図４】図１および図２に示した第１実施例の半導体装
置をＳＲＡＭに適用した場合のメモリセル回路の第２の
具体例を示した回路図である。
置をＳＲＡＭに適用した場合のメモリセル回路の第２の
具体例を示した回路図である。
【図５】図１および図２に示した第１実施例の半導体装
置をＳＲＡＭに適用した場合のメモリセル回路の第３の
具体例を示した回路図である。
置をＳＲＡＭに適用した場合のメモリセル回路の第３の
具体例を示した回路図である。
【図６】図１および図２に示した半導体装置のＴＦＴ部
分のみを抽出した場合の制御回路の第１の具体例を示し
た回路図である。
分のみを抽出した場合の制御回路の第１の具体例を示し
た回路図である。
【図７】図１および図２に示した半導体装置のＴＦＴ部
分のみを抽出した場合の制御回路の第２の具体例を示し
た回路図である。
分のみを抽出した場合の制御回路の第２の具体例を示し
た回路図である。
【図８】本発明の第２実施例によるＴＦＴを有する半導
体装置を示した平面図である。
体装置を示した平面図である。
【図９】図８に示した第２実施例の半導体装置の２０−
２０に沿った断面図である。
２０に沿った断面図である。
【図１０】本発明の第３実施例によるＴＦＴを有する半
導体装置を示した平面図である。
導体装置を示した平面図である。
【図１１】図１０に示した第３実施例の半導体装置の３
０−３０に沿った断面図である。
０−３０に沿った断面図である。
【図１２】本発明の第４実施例によるＴＦＴを有する半
導体装置を示した平面図である。
導体装置を示した平面図である。
【図１３】図１２に示した第４実施例の半導体装置の４
０−４０に沿った断面図である。
０−４０に沿った断面図である。
【図１４】本発明の第５実施例によるＴＦＴを有する半
導体装置を示した断面図である。
導体装置を示した断面図である。
【図１５】本発明の第６実施例によるＴＦＴを有する半
導体装置を示した断面図である。
導体装置を示した断面図である。
【図１６】本発明の第７実施例によるＴＦＴを有するＳ
ＲＡＭを示した断面図である。
ＲＡＭを示した断面図である。
【図１７】図１６に示した第７実施例のＳＲＡＭの製造
プロセスの第１工程を説明するための断面図である。
プロセスの第１工程を説明するための断面図である。
【図１８】図１６に示した第７実施例のＳＲＡＭの製造
プロセスの第２工程を説明するための断面図である。
プロセスの第２工程を説明するための断面図である。
【図１９】図１６に示した第７実施例のＳＲＡＭの製造
プロセスの第３工程を説明するための断面図である。
プロセスの第３工程を説明するための断面図である。
【図２０】図１６に示した第７実施例のＳＲＡＭの製造
プロセスの第４工程を説明するための断面図である。
プロセスの第４工程を説明するための断面図である。
【図２１】図１６に示した第７実施例のＳＲＡＭの製造
プロセスの第５工程を説明するための断面図である。
プロセスの第５工程を説明するための断面図である。
【図２２】図１６に示した第７実施例のＳＲＡＭの製造
プロセスの第６工程を説明するための断面図である。
プロセスの第６工程を説明するための断面図である。
【図２３】図１６に示した第７実施例のＳＲＡＭの製造
プロセスの第７工程を説明するための断面図である。
プロセスの第７工程を説明するための断面図である。
【図２４】図１６に示した第７実施例のＳＲＡＭの製造
プロセスの第８工程を説明するための断面図である。
プロセスの第８工程を説明するための断面図である。
【図２５】図１６に示した第７実施例のＳＲＡＭの製造
プロセスの第９工程を説明するための断面図である。
プロセスの第９工程を説明するための断面図である。
【図２６】図１６に示した第７実施例のＳＲＡＭの製造
プロセスの第１０工程を説明するための断面図である。
プロセスの第１０工程を説明するための断面図である。
【図２７】図１６に示した第７実施例のＳＲＡＭの製造
プロセスの第１１工程を説明するための断面図である。
プロセスの第１１工程を説明するための断面図である。
【図２８】本発明の第８実施例によるＴＦＴを有する半
導体装置の概念を説明するためのＶ−Ｉ特性図である。
導体装置の概念を説明するためのＶ−Ｉ特性図である。
【図２９】本発明の第９実施例によるＴＦＴを有する半
導体装置の概念を説明するためのしきい値電圧と導電体
層の電圧との関係を示した相関図である。
導体装置の概念を説明するためのしきい値電圧と導電体
層の電圧との関係を示した相関図である。
【図３０】本発明の第１０実施例によるＴＦＴを有する
半導体装置の概念を説明するための模式図である。
半導体装置の概念を説明するための模式図である。
【図３１】本発明の第１１実施例によるＴＦＴを有する
半導体装置（ＳＲＡＭ）を示した断面図である。
半導体装置（ＳＲＡＭ）を示した断面図である。
【図３２】図３１に示した第１１実施例のＳＲＡＭの部
分的な平面図である。
分的な平面図である。
【図３３】従来のＴＦＴの構成を示した断面図である。
【図３４】従来のＰ型ＴＦＴのＩ−Ｖ特性を示した特性
図である。
図である。
【図３５】従来のＳＲＡＭの等価回路図である。
【図３６】従来のＳＲＡＭのＴＦＴにＨ状態ストレスま
たはＬ状態ストレスを加えた場合のＩ−Ｖ特性を示した
特性図である。
たはＬ状態ストレスを加えた場合のＩ−Ｖ特性を示した
特性図である。
【図３７】従来のＴＦＴにＨ状態ストレスを与えた場合
にしきい値電圧が上昇するメカニズムを説明するための
模式図である。
にしきい値電圧が上昇するメカニズムを説明するための
模式図である。
１：ポリシリコン膜 １ａ：チャネル領域 １ｂ：ソース／ドレイン領域 ２：ゲート電極 ６：導電体層 なお、各図中、同一符号は同一または相当部分を示す。
Claims (8)
- 【請求項１】 薄膜トランジスタを有する半導体装置で
あって、 前記薄膜トランジスタのソース／ドレイン領域およびチ
ャネル領域を構成する半導体層と、 前記半導体層とほぼ同一平面上に前記半導体層と所定の
間隔を隔てて形成され、所定の電位が印加される導電層
と、 前記半導体層の表面上にゲート絶縁層を介して形成され
たゲート電極とを備えた、半導体装置。 - 【請求項２】 前記導電層は、前記半導体層を挟むよう
に前記半導体層の両側に形成されている、請求項１に記
載の半導体装置。 - 【請求項３】 薄膜トランジスタを有する半導体装置で
あって、 前記薄膜トランジスタのソース／ドレイン領域およびチ
ャネル領域を構成する半導体層と、 前記半導体層の一方の表面上にゲート絶縁層を介して形
成されたゲート電極と、 前記半導体層の他方の表面上に絶縁層を介して前記半導
体層のチャネル領域にのみ対向するように形成され、所
定の電位が印加される導電層とを備えた、半導体装置。 - 【請求項４】 薄膜トランジスタを有する半導体装置で
あって、 前記薄膜トランジスタのソース／ドレイン領域およびチ
ャネル領域を構成する半導体層と、 前記半導体層の一方の表面上にゲート絶縁層を介して形
成されたゲート電極と、 前記半導体層の他方の表面上に絶縁層を介して前記半導
体層と部分的に重なるように形成され、所定の電位が印
加される導電層とを備えた、半導体装置。 - 【請求項５】 その一方の端子に第１の電源手段が接続
された薄膜トランジスタと、 入力線と、 前記入力線に接続され、前記入力線の信号を反転するた
めの反転手段と、 前記反転手段からの出力信号に応じてスイッチングする
スイッチング手段と、 前記スイッチング手段の一方の端子に接続された第２の
電源手段と、 前記スイッチング手段の他方の端子に接続され、前記薄
膜トランジスタのしきい値電圧の変動を防止するための
しきい値電圧変動防止手段とを備えた、半導体装置。 - 【請求項６】 その一方の端子に第１の電源手段が接続
された第１導電型の薄膜トランジスタと、 入力線と、 前記入力線の信号に応じてスイッチングする第２導電型
のスイッチングトランジスタと、 前記スイッチングトランジスタの一方の端子に接続され
た第２の電源手段と、 前記スイッチングトランジスタの他方の端子に接続さ
れ、前記薄膜トランジスタのしきい値電圧の変動を防止
するためのしきい値電圧変動防止手段とを備えた、半導
体装置。 - 【請求項７】 その一方の端子に電源手段が接続された
薄膜トランジスタと、 前記薄膜トランジスタのしきい値電圧の変動を防止する
ためのしきい値電圧変動防止手段とを備え、 前記しきい値電圧変動防止手段には、前記電源手段の電
位と接地電位との間の範囲内の電位が印加されている、
半導体装置。 - 【請求項８】 薄膜トランジスタのソース／ドレイン領
域およびチャネル領域を構成する半導体層を形成する工
程と、 前記半導体層の一方の表面上にゲート絶縁層を介してゲ
ート電極を形成する工程と、 前記半導体層の他方の表面上に絶縁層を介して前記半導
体層のチャネル領域にのみ対向するように、所定の電位
が印加される導電層を形成する工程とを備えた、半導体
装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32466493A JP3281700B2 (ja) | 1993-12-22 | 1993-12-22 | 半導体装置 |
| KR1019940033748A KR950021714A (ko) | 1993-12-22 | 1994-12-12 | 박막트랜지스터를 갖는 반도체장치와 그의 제조방법 |
| US08/563,778 US5548153A (en) | 1993-12-22 | 1995-11-27 | Thin film transistor with means to prevent threshold variations |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32466493A JP3281700B2 (ja) | 1993-12-22 | 1993-12-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07183527A true JPH07183527A (ja) | 1995-07-21 |
| JP3281700B2 JP3281700B2 (ja) | 2002-05-13 |
Family
ID=18168356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32466493A Expired - Lifetime JP3281700B2 (ja) | 1993-12-22 | 1993-12-22 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5548153A (ja) |
| JP (1) | JP3281700B2 (ja) |
| KR (1) | KR950021714A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014116582A (ja) * | 2012-10-23 | 2014-06-26 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3304635B2 (ja) * | 1994-09-26 | 2002-07-22 | 三菱電機株式会社 | 半導体記憶装置 |
| TW374196B (en) * | 1996-02-23 | 1999-11-11 | Semiconductor Energy Lab Co Ltd | Semiconductor thin film and method for manufacturing the same and semiconductor device and method for manufacturing the same |
| TW335503B (en) | 1996-02-23 | 1998-07-01 | Semiconductor Energy Lab Kk | Semiconductor thin film and manufacturing method and semiconductor device and its manufacturing method |
| JPH10150198A (ja) * | 1996-11-18 | 1998-06-02 | Mitsubishi Electric Corp | 薄膜トランジスタおよびその製造方法 |
| JPH11274509A (ja) | 1998-03-26 | 1999-10-08 | Sanyo Electric Co Ltd | 薄膜トランジスタ及び液晶表示装置 |
| JP3433101B2 (ja) | 1998-06-03 | 2003-08-04 | 三洋電機株式会社 | 表示装置 |
| JP3702096B2 (ja) * | 1998-06-08 | 2005-10-05 | 三洋電機株式会社 | 薄膜トランジスタ及び表示装置 |
| JP2000258798A (ja) * | 1999-03-05 | 2000-09-22 | Sanyo Electric Co Ltd | 表示装置 |
| TW526355B (en) | 1999-07-14 | 2003-04-01 | Sanyo Electric Co | Reflection type liquid crystal display device |
| KR100936577B1 (ko) * | 2007-12-03 | 2010-01-13 | 주식회사 동부하이텍 | 반도체 소자 및 그 제조방법 |
| FR2932003B1 (fr) * | 2008-06-02 | 2011-03-25 | Commissariat Energie Atomique | Cellule de memoire sram a transistor integres sur plusieurs niveaux et dont la tension de seuil vt est ajustable dynamiquement |
| FR2932005B1 (fr) * | 2008-06-02 | 2011-04-01 | Commissariat Energie Atomique | Circuit a transistor integres dans trois dimensions et ayant une tension de seuil vt ajustable dynamiquement |
| US9490241B2 (en) * | 2011-07-08 | 2016-11-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising a first inverter and a second inverter |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4319263A (en) * | 1978-05-18 | 1982-03-09 | Texas Instruments Incorporated | Double level polysilicon series transistor devices |
| EP0115169B1 (en) * | 1982-12-28 | 1987-03-11 | Toshiaki Ikoma | Voltage-control type semiconductor switching device |
| JPS63124470A (ja) * | 1986-11-12 | 1988-05-27 | Ricoh Co Ltd | 薄膜トランジスタ |
| JP2910100B2 (ja) * | 1989-11-21 | 1999-06-23 | ソニー株式会社 | 半導体メモリ |
| JPH04125970A (ja) * | 1990-09-18 | 1992-04-27 | Fuji Xerox Co Ltd | ダブルゲート高耐圧薄膜トランジスタ |
| JPH04137556A (ja) * | 1990-09-27 | 1992-05-12 | Mitsubishi Electric Corp | 半導体装置 |
| JPH05110093A (ja) * | 1991-10-17 | 1993-04-30 | Seiko Epson Corp | 半導体装置 |
| JP2572003B2 (ja) * | 1992-03-30 | 1997-01-16 | 三星電子株式会社 | 三次元マルチチャンネル構造を有する薄膜トランジスタの製造方法 |
-
1993
- 1993-12-22 JP JP32466493A patent/JP3281700B2/ja not_active Expired - Lifetime
-
1994
- 1994-12-12 KR KR1019940033748A patent/KR950021714A/ko not_active Application Discontinuation
-
1995
- 1995-11-27 US US08/563,778 patent/US5548153A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014116582A (ja) * | 2012-10-23 | 2014-06-26 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
Also Published As
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| US5548153A (en) | 1996-08-20 |
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