JPH07176187A - 基板電位検知回路 - Google Patents
基板電位検知回路Info
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- JPH07176187A JPH07176187A JP5318690A JP31869093A JPH07176187A JP H07176187 A JPH07176187 A JP H07176187A JP 5318690 A JP5318690 A JP 5318690A JP 31869093 A JP31869093 A JP 31869093A JP H07176187 A JPH07176187 A JP H07176187A
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- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
- G01R19/16504—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed
- G01R19/16519—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed using FET's
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】ダイナミックメモリ回路における基板電位検知
回路のプロセス変動による検知レベルのいずれをなく
し、セルトランジスタのサブスレッショルドリークやラ
ッチアップの起きない安定な回路を実現する。 【構成】ＰチャネルＭＯＳトランジスタＱ１とＰチャネ
ルＭＯＳトランジスタＱ３との間にＰチャネルＭＯＳト
ランジスタＱ２をダイオード接続して挿入し、トランジ
スタのスレッショルド電圧ＶTPのばらつきをキャンセル
して、検知レベルのずれをなくする。
回路のプロセス変動による検知レベルのいずれをなく
し、セルトランジスタのサブスレッショルドリークやラ
ッチアップの起きない安定な回路を実現する。 【構成】ＰチャネルＭＯＳトランジスタＱ１とＰチャネ
ルＭＯＳトランジスタＱ３との間にＰチャネルＭＯＳト
ランジスタＱ２をダイオード接続して挿入し、トランジ
スタのスレッショルド電圧ＶTPのばらつきをキャンセル
して、検知レベルのずれをなくする。
Description
【０００１】
【産業上の利用分野】本発明は基板電位検知回路に関
し、特にダイナミックメモリ回路における基板電位安定
化のための基板電位検知回路に関する。
し、特にダイナミックメモリ回路における基板電位安定
化のための基板電位検知回路に関する。
【０００２】
【従来の技術】ダイナミックメモリ回路ではセルトラン
ジスタのサブスレッショルドリーク低減のためまたはラ
ッチアップ防止のため等の目的で基板電位を基準電位よ
り低い電位に設定することがあり、一般にはこのために
チャージポンピング回路が用いられる。この種の技術
は、例えば、特開平５−５４６５０号公報に開示されて
いる。
ジスタのサブスレッショルドリーク低減のためまたはラ
ッチアップ防止のため等の目的で基板電位を基準電位よ
り低い電位に設定することがあり、一般にはこのために
チャージポンピング回路が用いられる。この種の技術
は、例えば、特開平５−５４６５０号公報に開示されて
いる。
【０００３】この基板電位が所望のレベル（以下設定レ
ベルと記す）より高いときには上記ポンピング回路を活
性化し、逆に基板電位が設定レベルより低くなると上記
チャージポンピング回路を非活性化することにより基板
電位を一定に保つようにこの基板電位を検出する基板電
位検知回路が知られている。
ベルと記す）より高いときには上記ポンピング回路を活
性化し、逆に基板電位が設定レベルより低くなると上記
チャージポンピング回路を非活性化することにより基板
電位を一定に保つようにこの基板電位を検出する基板電
位検知回路が知られている。
【０００４】従来技術の基板電位検出回路の回路構成を
示す図４を参照すると、従来技術の基板電位検知回路
は、基準電圧ＶＲＥＦを分圧し節点Ｄに所望のレベルを
もたせるＰチャネルＭＯＳトランジスタＱ６およびＱ７
を有し、トランジスタＱ６のゲートはＧＮＤ，Ｑ７のゲ
ートは基板電位ＶＢＢに接続されて基板検知部を構成す
る。さらに、ゲートが節点Ｄに接続されたＰチャネル型
ＭＯＳトランジスタＱ８とゲート基準電圧ＶＲＥＦに接
続されたＮチャネル型ＭＯＳトランジスタＱ９とでバッ
ファを構成し節点Ｅから基板検出電圧を出力する。また
基準電圧ＶＲＥＦのレベルは外部の単一電源電圧ＶＣＣ
に依らず一定とする。
示す図４を参照すると、従来技術の基板電位検知回路
は、基準電圧ＶＲＥＦを分圧し節点Ｄに所望のレベルを
もたせるＰチャネルＭＯＳトランジスタＱ６およびＱ７
を有し、トランジスタＱ６のゲートはＧＮＤ，Ｑ７のゲ
ートは基板電位ＶＢＢに接続されて基板検知部を構成す
る。さらに、ゲートが節点Ｄに接続されたＰチャネル型
ＭＯＳトランジスタＱ８とゲート基準電圧ＶＲＥＦに接
続されたＮチャネル型ＭＯＳトランジスタＱ９とでバッ
ファを構成し節点Ｅから基板検出電圧を出力する。また
基準電圧ＶＲＥＦのレベルは外部の単一電源電圧ＶＣＣ
に依らず一定とする。
【０００５】チャージポンピング回路（図示していな
い）を“１”で活性，“０”で非活性にする本回路の出
力ＥＢＢＧは、図５に示すようにトランジスタＱ７のソ
ースゲート電圧｜ＶGS｜に依存したトランジスタＱ８お
よびＱ９のそれぞれの電流能力の比で決定される。すな
わちトランジスタＱ９の電流が微小であるためトランジ
スタＱ８のソースゲート電圧｜ＶGS｜がトランジスタＱ
８のスレッショルド電圧｜ＶTP｜よりわずかにα（αは
１００〜２００ｍＶ）だけ大きいときに出力が反転し、
｜ＶGS｜＜｜ＶTP｜＋αでＥＢＢＧ＝“１”、｜ＶGS｜
＞｜ＶTP｜＋αでＥＢＢＧ＝“０”となる。
い）を“１”で活性，“０”で非活性にする本回路の出
力ＥＢＢＧは、図５に示すようにトランジスタＱ７のソ
ースゲート電圧｜ＶGS｜に依存したトランジスタＱ８お
よびＱ９のそれぞれの電流能力の比で決定される。すな
わちトランジスタＱ９の電流が微小であるためトランジ
スタＱ８のソースゲート電圧｜ＶGS｜がトランジスタＱ
８のスレッショルド電圧｜ＶTP｜よりわずかにα（αは
１００〜２００ｍＶ）だけ大きいときに出力が反転し、
｜ＶGS｜＜｜ＶTP｜＋αでＥＢＢＧ＝“１”、｜ＶGS｜
＞｜ＶTP｜＋αでＥＢＢＧ＝“０”となる。
【０００６】よって、トランジスタＱ６とトランジスタ
Ｑ７のチャネル幅Ｌの比を調節することにより、基板電
位ＶＢＢがちょうど設定レベルの時にトランジスタＱ８
のソースゲート電圧｜ＶGS｜が ｜ＶGS｜＝ＶＲＥＦ−Ｄ＝｜ＶTP｜＋α となるようにすれば、基準電位ＶＢＢのレベルが設定レ
ベルより高くなるとトランジスタＱ７の電流能力が小さ
くなることで分圧点Ｄのレベルが上がり、トランジスタ
Ｑ８が｜ＶGS｜＜｜ＶTP｜＋αでＥＢＢＧ＝“１”とな
る。
Ｑ７のチャネル幅Ｌの比を調節することにより、基板電
位ＶＢＢがちょうど設定レベルの時にトランジスタＱ８
のソースゲート電圧｜ＶGS｜が ｜ＶGS｜＝ＶＲＥＦ−Ｄ＝｜ＶTP｜＋α となるようにすれば、基準電位ＶＢＢのレベルが設定レ
ベルより高くなるとトランジスタＱ７の電流能力が小さ
くなることで分圧点Ｄのレベルが上がり、トランジスタ
Ｑ８が｜ＶGS｜＜｜ＶTP｜＋αでＥＢＢＧ＝“１”とな
る。
【０００７】すなわち、チャージポンピング回路（図示
していない）が活性となり、逆に基準電位ＶＢＢのレベ
ルが設定レベルより低くなるとトランジスタＱ７の電流
能力が大きくなることで分圧点Ｄのレベルが下がり、ト
ランジスタＱ８は ｜ＶGS｜＞｜ＶTP｜＋α となり、チャージポンピング回路を非活性とする。
していない）が活性となり、逆に基準電位ＶＢＢのレベ
ルが設定レベルより低くなるとトランジスタＱ７の電流
能力が大きくなることで分圧点Ｄのレベルが下がり、ト
ランジスタＱ８は ｜ＶGS｜＞｜ＶTP｜＋α となり、チャージポンピング回路を非活性とする。
【０００８】この従来例の基板電位検知回路は節点Ｄの
レベルに基板電位ＶＢＢ依存をもたせることにより、ト
ランジスタＱ８が ｜ＶGS｜＞｜ＶTP｜＋α でチャージポンピング回路の活性を判定し、トランジス
タＱ８が ｜ＶGS｜＜｜ＶTP｜＋α で非活性を判定している。
レベルに基板電位ＶＢＢ依存をもたせることにより、ト
ランジスタＱ８が ｜ＶGS｜＞｜ＶTP｜＋α でチャージポンピング回路の活性を判定し、トランジス
タＱ８が ｜ＶGS｜＜｜ＶTP｜＋α で非活性を判定している。
【０００９】したがって製造プロセス変動でトランジス
タのスレッショルド電圧｜ＶTP｜がばらつくと、検知レ
ベルが直接影響をうける。
タのスレッショルド電圧｜ＶTP｜がばらつくと、検知レ
ベルが直接影響をうける。
【００１０】以下、このことについて図６と図７とを参
照して説明する。図６はトランジスタＱ７のＯＮ抵抗の
基準電位ＶＢＢ依存を示している。
照して説明する。図６はトランジスタＱ７のＯＮ抵抗の
基準電位ＶＢＢ依存を示している。
【００１１】トランジスタＱ７のソースゲート電圧｜Ｖ
GS｜は（Ｄ−ＶＢＢ）であるから基準電位ＶＢＢが低く
なるほどＯＮ抵抗は小さくなりその傾きは急峻になる
（ショットキー・モデルでは図６の曲線はほぼ二次曲線
となる）。この事情を節点Ｄのレベルと基準電位ＶＢＢ
のレベルの関係で示したのが図７の曲線であり、図６と
同様ＶＢＢレベルが低くなるほど節点Ｄの電位は低くな
りその傾きは急峻となる。
GS｜は（Ｄ−ＶＢＢ）であるから基準電位ＶＢＢが低く
なるほどＯＮ抵抗は小さくなりその傾きは急峻になる
（ショットキー・モデルでは図６の曲線はほぼ二次曲線
となる）。この事情を節点Ｄのレベルと基準電位ＶＢＢ
のレベルの関係で示したのが図７の曲線であり、図６と
同様ＶＢＢレベルが低くなるほど節点Ｄの電位は低くな
りその傾きは急峻となる。
【００１２】基板電位の設定レベルをＶＢＢ０とし、そ
のときの節点ＤのレベルをＤ０とする（図７参照）、す
なわちレベルＤ０が出力ＥＢＢＧを反転させる節点Ｄの
レベルである。
のときの節点ＤのレベルをＤ０とする（図７参照）、す
なわちレベルＤ０が出力ＥＢＢＧを反転させる節点Ｄの
レベルである。
【００１３】いまトランジスタＱ８のスレッショルド電
圧｜ＶTP｜が±ΔＶTPばらついたとすると出力ＥＢＢＧ
を反転させるＤのレベルはＤ０＋ΔＶTP≡Ｄ+ となり、
このときのＶＢＢのレベルはΔＶＢＢ＋／ΔＶＢＢ−と
なる（図７）。
圧｜ＶTP｜が±ΔＶTPばらついたとすると出力ＥＢＢＧ
を反転させるＤのレベルはＤ０＋ΔＶTP≡Ｄ+ となり、
このときのＶＢＢのレベルはΔＶＢＢ＋／ΔＶＢＢ−と
なる（図７）。
【００１４】すなわち、トランジスタＱ８のスレッショ
ルド電圧｜ＶTP｜が±ΔＶTPばらつくことで検知レベル
がＶＢＢ０から（ΔＶＢＢ＋／ΔＶＢＢ−）だけずれて
しまうことになる。図７に示すように、ΔＶＢＢ＋＞Δ
ＶＢＢ−であり、０．４μｍルールデバイスでのシュミ
レーションではＶＢＢ０＝１．５Ｖ、ΔＶTP＝±０．１
ＶとするとΔＶＢＢ−＝０．１５Ｖ、ΔＶＢＢ＋＝０．
２７Ｖとなる。
ルド電圧｜ＶTP｜が±ΔＶTPばらつくことで検知レベル
がＶＢＢ０から（ΔＶＢＢ＋／ΔＶＢＢ−）だけずれて
しまうことになる。図７に示すように、ΔＶＢＢ＋＞Δ
ＶＢＢ−であり、０．４μｍルールデバイスでのシュミ
レーションではＶＢＢ０＝１．５Ｖ、ΔＶTP＝±０．１
ＶとするとΔＶＢＢ−＝０．１５Ｖ、ΔＶＢＢ＋＝０．
２７Ｖとなる。
【００１５】このように基板電位が高くなる方向でのず
れが大きいと、セルトランジスタのサブスレッショルド
リーク周辺回路のラッチアップ等が発生する可能性が生
ずる。
れが大きいと、セルトランジスタのサブスレッショルド
リーク周辺回路のラッチアップ等が発生する可能性が生
ずる。
【００１６】
【発明が解決しようとする課題】しかしながら、上述の
従来技術の基板電位検知回路では、トランジスタのスレ
ッショルド電圧ＶT のばらつきというプロセス変動によ
り、基板電位が設定レベルから大きくずれてしまうとい
う欠点があった。特に基板電位が高くなる方向でこのず
れが顕著であり、基板電位を負電位に設定しセルトラン
ジスタのサブスレッショルドリークを防ぐまたはラッチ
アップを防ぐという本来の目的が達成できない可能性が
あった。
従来技術の基板電位検知回路では、トランジスタのスレ
ッショルド電圧ＶT のばらつきというプロセス変動によ
り、基板電位が設定レベルから大きくずれてしまうとい
う欠点があった。特に基板電位が高くなる方向でこのず
れが顕著であり、基板電位を負電位に設定しセルトラン
ジスタのサブスレッショルドリークを防ぐまたはラッチ
アップを防ぐという本来の目的が達成できない可能性が
あった。
【００１７】
【課題を解決するための手段】本発明の基板電位検知回
路は、一導電型半導体基板の一主表面上に形成され外部
から単一電源のみの供給を受ける半導体装置の前記一導
電型半導体基板の電位を所定の基板電圧を発生して制御
する基板電位発生回路の基板電位検知回路において、ゲ
ートが接地されソースが外部電源に接続される第１のト
ランジスタとゲートが前記一導電型半導体基板に接続さ
れドレインが接地される第２のトランジスタとソースが
前記第１のトランジスタのドレイに接続され検知出力節
点を形成するようゲートおよびドレインを共通に前記第
２のトランジスタのソースを接続してダイオード接続さ
れた第３のトランジスタとから成る基板電位検知部と、
ゲートが前記検知出力接点に接続されソースが前記外部
電源に接続される駆動トランジスタと負荷トランジスタ
とから成り基板検知電圧を出力するバッファ回路とを備
え、前記半導体装置の製造工程における前記駆動トラン
ジスタのスレッショルド電圧の変動に起因する前記基板
検知電圧の変動を抑制する構成である。
路は、一導電型半導体基板の一主表面上に形成され外部
から単一電源のみの供給を受ける半導体装置の前記一導
電型半導体基板の電位を所定の基板電圧を発生して制御
する基板電位発生回路の基板電位検知回路において、ゲ
ートが接地されソースが外部電源に接続される第１のト
ランジスタとゲートが前記一導電型半導体基板に接続さ
れドレインが接地される第２のトランジスタとソースが
前記第１のトランジスタのドレイに接続され検知出力節
点を形成するようゲートおよびドレインを共通に前記第
２のトランジスタのソースを接続してダイオード接続さ
れた第３のトランジスタとから成る基板電位検知部と、
ゲートが前記検知出力接点に接続されソースが前記外部
電源に接続される駆動トランジスタと負荷トランジスタ
とから成り基板検知電圧を出力するバッファ回路とを備
え、前記半導体装置の製造工程における前記駆動トラン
ジスタのスレッショルド電圧の変動に起因する前記基板
検知電圧の変動を抑制する構成である。
【００１８】また、本発明の基板電位検知回路の前記第
１、第２および第３ならびに前記駆動トランジスタのそ
れぞれはＰチャネル型ＭＯＳトランジスタで構成するこ
ともできる。
１、第２および第３ならびに前記駆動トランジスタのそ
れぞれはＰチャネル型ＭＯＳトランジスタで構成するこ
ともできる。
【００１９】さらに、本発明の基板電位検知回路の前記
外部電源は前記単一電源の電圧から降圧した基準電圧で
ある構成とすることもできる。
外部電源は前記単一電源の電圧から降圧した基準電圧で
ある構成とすることもできる。
【００２０】
【実施例】次に、本発明の第１の実施例の基板検知回路
について図面を参照しながら説明する。
について図面を参照しながら説明する。
【００２１】本発明の第１実施例の基板検知回路の回路
構成を示す図１を参照すると、この実施例の基板検知回
路は、基準電位ＶＲＥＦを分圧するためのＰチャネルＭ
ＯＳトランジスタＱ１およびＱ３とこの２つのトランジ
スタ（Ｑ１およびＱ３）の間にダイオード接続したＰチ
ャネルＭＯＳトランジスタＱ２とで基板検知部を構成す
る。トランジスタＱ１およびＱ２の接続点を節点Ａと
し、トランジスタＱ２およびＱ３の接続点を節点Ｂとす
る。
構成を示す図１を参照すると、この実施例の基板検知回
路は、基準電位ＶＲＥＦを分圧するためのＰチャネルＭ
ＯＳトランジスタＱ１およびＱ３とこの２つのトランジ
スタ（Ｑ１およびＱ３）の間にダイオード接続したＰチ
ャネルＭＯＳトランジスタＱ２とで基板検知部を構成す
る。トランジスタＱ１およびＱ２の接続点を節点Ａと
し、トランジスタＱ２およびＱ３の接続点を節点Ｂとす
る。
【００２２】トランジスタＱ１のゲートはＧＮＤに、ト
ランジスタＱ３のゲートは基板電位ＶＢＢにそれぞれ接
続される。ＰチャネルＭＯＳトランジスタＱ４のゲート
は節点Ｂに接続され、ＮチャネルＭＯＳトランジスタＱ
５のゲートは基準電位ＶＲＥＦに接続されることにより
微小電流が流れるようにしてバッファを構成する。トラ
ンジスタＱ２はトランジスタＱ１およびＱ４のそれぞれ
よりも充分電流能力のあるサイズとし、また基準電位Ｖ
ＲＥＦのレベルの外部単一電源電圧ＶＣＣに依らず一定
とする。
ランジスタＱ３のゲートは基板電位ＶＢＢにそれぞれ接
続される。ＰチャネルＭＯＳトランジスタＱ４のゲート
は節点Ｂに接続され、ＮチャネルＭＯＳトランジスタＱ
５のゲートは基準電位ＶＲＥＦに接続されることにより
微小電流が流れるようにしてバッファを構成する。トラ
ンジスタＱ２はトランジスタＱ１およびＱ４のそれぞれ
よりも充分電流能力のあるサイズとし、また基準電位Ｖ
ＲＥＦのレベルの外部単一電源電圧ＶＣＣに依らず一定
とする。
【００２３】チャージポンピング回路（図示せず）を
“１”で活性、“０”で非活性にする本発明の基板検知
回路の出力ＥＢＢＧはトランジスタＱ４のソースゲート
電圧｜ＶGS｜に依存したトランジスタＱ４およびＱ５の
それぞれの電流能力の比で決定される。すなわち、トラ
ンジスタＱ５の電流が微小であるためトランジスタＱ４
のソースゲート電圧｜ＶGS｜がそのスレッショルド電圧
｜ＶTP｜よりわずかにα（αは１００ｍＶ〜２００ｍ
Ｖ）だけ大きいときに出力が反転し、｜ＶGS｜＜｜ＶTP
｜＋αでＥＢＢＧ＝“１”、｜ＶGS｜＞｜ＶTP｜＋αで
ＥＢＢＧ＝“０”となる。
“１”で活性、“０”で非活性にする本発明の基板検知
回路の出力ＥＢＢＧはトランジスタＱ４のソースゲート
電圧｜ＶGS｜に依存したトランジスタＱ４およびＱ５の
それぞれの電流能力の比で決定される。すなわち、トラ
ンジスタＱ５の電流が微小であるためトランジスタＱ４
のソースゲート電圧｜ＶGS｜がそのスレッショルド電圧
｜ＶTP｜よりわずかにα（αは１００ｍＶ〜２００ｍ
Ｖ）だけ大きいときに出力が反転し、｜ＶGS｜＜｜ＶTP
｜＋αでＥＢＢＧ＝“１”、｜ＶGS｜＞｜ＶTP｜＋αで
ＥＢＢＧ＝“０”となる。
【００２４】いまトランジスタＱ１，Ｑ２およびＱ３の
それぞれに流れる電流Ｉ、トランジスタＱ１のＯＮ抵抗
Ｒ１およびトランジスタＱ３のＯＮ抵抗Ｒ３により電圧
降下を発生しさせ ＶＲＥＦ−Ａ＝Ｉ・Ｒ１ Ａ−Ｂ＝ＶTP（Ｑ２はダイオード接続） Ｂ−ＧＮＤ＝Ｉ・Ｒ３ のように分圧される（図３参照）。
それぞれに流れる電流Ｉ、トランジスタＱ１のＯＮ抵抗
Ｒ１およびトランジスタＱ３のＯＮ抵抗Ｒ３により電圧
降下を発生しさせ ＶＲＥＦ−Ａ＝Ｉ・Ｒ１ Ａ−Ｂ＝ＶTP（Ｑ２はダイオード接続） Ｂ−ＧＮＤ＝Ｉ・Ｒ３ のように分圧される（図３参照）。
【００２５】したがって、トランジスタＱ２およびＱ４
のそれぞれのスレッショルド電圧ＶTPが同じ場合、基準
電位ＶＢＢが設定レベルのときＩ・（Ｒ１）＝αとなる
ようにトランジスタＱ１およびＱ３のそれぞれのチャネ
ル幅Ｌの比を調節すれば、基準電位ＶＢＢが設定レベル
より高くなるとトランジスタＱ３のＯＮ抵抗Ｒ３が大き
くなり、分圧点Ｂのレベルが上がり、トランジスタＱ４
が｜ＶGS｜＜｜ＶTP｜＋αでＥＢＢＧ＝“１”、すなわ
ち、チャージポンピング回路（図示せず）が活性とな
る。
のそれぞれのスレッショルド電圧ＶTPが同じ場合、基準
電位ＶＢＢが設定レベルのときＩ・（Ｒ１）＝αとなる
ようにトランジスタＱ１およびＱ３のそれぞれのチャネ
ル幅Ｌの比を調節すれば、基準電位ＶＢＢが設定レベル
より高くなるとトランジスタＱ３のＯＮ抵抗Ｒ３が大き
くなり、分圧点Ｂのレベルが上がり、トランジスタＱ４
が｜ＶGS｜＜｜ＶTP｜＋αでＥＢＢＧ＝“１”、すなわ
ち、チャージポンピング回路（図示せず）が活性とな
る。
【００２６】逆に、基準電位ＶＢＢのレベルが設定レベ
ルより低いとＯＮ抵抗Ｒ３が小さくなって分圧点Ｂのレ
ベルが下がりトランジスタＱ４が｜ＶGS｜＞｜ＶTP｜＋
αとなって出力ＥＢＢＧ＝“０”、すなわち、チャージ
ポンピング回路を非活性とする。 従来例の基板検知回
路の場合、プロセス変動によってトランジスタのスレッ
ショルド電圧ＶTPが±ΔＶTPばらついたとき、出力ＥＢ
ＢＧを反転させるトランジスタＱ８のソースゲート電圧
｜ＶGS｜が｜ＶGS｜＝｜ＶTP｜＋αから｜ＶGS｜＝｜Ｖ
TP｜±ΔＶTP＋αに変位するために検知レベルがずれ
た。
ルより低いとＯＮ抵抗Ｒ３が小さくなって分圧点Ｂのレ
ベルが下がりトランジスタＱ４が｜ＶGS｜＞｜ＶTP｜＋
αとなって出力ＥＢＢＧ＝“０”、すなわち、チャージ
ポンピング回路を非活性とする。 従来例の基板検知回
路の場合、プロセス変動によってトランジスタのスレッ
ショルド電圧ＶTPが±ΔＶTPばらついたとき、出力ＥＢ
ＢＧを反転させるトランジスタＱ８のソースゲート電圧
｜ＶGS｜が｜ＶGS｜＝｜ＶTP｜＋αから｜ＶGS｜＝｜Ｖ
TP｜±ΔＶTP＋αに変位するために検知レベルがずれ
た。
【００２７】しかし、この実施例の基板検知回路はトラ
ンジスタＱ２のスレッショルド電圧も±ΔＶTPばらつく
のでＢの電位はこれにより＋ΔＶTPばらつくことになる
（図３参照）。
ンジスタＱ２のスレッショルド電圧も±ΔＶTPばらつく
のでＢの電位はこれにより＋ΔＶTPばらつくことになる
（図３参照）。
【００２８】よってトランジスタのスレッショルド電圧
ＶTPがばらついても、結局図３に示すように基準電位Ｖ
ＢＢがちょうど設定レベルのとき、トランジスタＱ４が
｜ＶGS｜＝｜ＶTP｜±ΔＶTP＋αとなり、出力を反転さ
せる検知レベルＥＢＢＧがスレッショルド電圧ＶT 変動
により左右されることがない。
ＶTPがばらついても、結局図３に示すように基準電位Ｖ
ＢＢがちょうど設定レベルのとき、トランジスタＱ４が
｜ＶGS｜＝｜ＶTP｜±ΔＶTP＋αとなり、出力を反転さ
せる検知レベルＥＢＢＧがスレッショルド電圧ＶT 変動
により左右されることがない。
【００２９】次に、本発明の第２の実施例の基板電位検
知回路について説明すると、この実施例の基板電位検知
回路のバッファ部の駆動トランジスタＱ４のスレッショ
ルド電圧ＶTPをトランジスタＱ２のスレッショルド電圧
よりも大きく設定する構成で、それ以外は第１の実施例
の基板電位検知回路と同じ構成であり、その構成および
動作の詳細のそれぞれについては説明を省略する。
知回路について説明すると、この実施例の基板電位検知
回路のバッファ部の駆動トランジスタＱ４のスレッショ
ルド電圧ＶTPをトランジスタＱ２のスレッショルド電圧
よりも大きく設定する構成で、それ以外は第１の実施例
の基板電位検知回路と同じ構成であり、その構成および
動作の詳細のそれぞれについては説明を省略する。
【００３０】この場合もやはりトランジスタＱ１および
Ｑ３のチャネル幅Ｌの比を調節して基準電位ＶＢＢが設
定レベルのときに出力ＥＢＢＧが反転するようにでき
る。
Ｑ３のチャネル幅Ｌの比を調節して基準電位ＶＢＢが設
定レベルのときに出力ＥＢＢＧが反転するようにでき
る。
【００３１】
【発明の効果】以上説明のとおり、従来技術の基板電位
検知回路では回路を構成するＰチャネルＭＯＳトランジ
スタのスレッショルド電圧ＶTPのばらつきにより検知レ
ベルがずれてしまうが、本発明の基板電位検知回路はこ
のばらつきを実質的になくすことができ、ダイナミック
メモリ回路のセルトランジスタのサブスレッショルドや
ラッチアップといた動作を防止できる安定な回路を実現
できる。
検知回路では回路を構成するＰチャネルＭＯＳトランジ
スタのスレッショルド電圧ＶTPのばらつきにより検知レ
ベルがずれてしまうが、本発明の基板電位検知回路はこ
のばらつきを実質的になくすことができ、ダイナミック
メモリ回路のセルトランジスタのサブスレッショルドや
ラッチアップといた動作を防止できる安定な回路を実現
できる。
【図１】本発明の第１の実施例の基板電位検知回路を示
す回路図である。
す回路図である。
【図２】図１に示した回路の動作を説明する図である。
【図３】図１に示した回路の各節点電位を示した電位図
である。
である。
【図４】従来技術の基板電位検知回路を示す回路図であ
る。
る。
【図５】図４に示した回路の動作を説明する図である。
【図６】図４に示した回路でトランジスタＱ７のＯＮ抵
抗の基板電位依存を示した図である。
抗の基板電位依存を示した図である。
【図７】図４に示した回路で節点Ｃの電位と基板電位と
の関係をトランジスタＱ７のスレッショルドＶT がばら
ついた場合の変化を付して示した図である。
の関係をトランジスタＱ７のスレッショルドＶT がばら
ついた場合の変化を付して示した図である。
Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ６，Ｑ７，Ｑ８ Ｐチャ
ネルＭＯＳトランジスタ Ｑ５，Ｑ９ ＮチャネルＭＯＳトランジスタ ｜ＶTP｜ Ｑ４のスレッショルド電圧の絶対値 ｜ＶTP｜ Ｑ８のスレッショルド電圧の絶対値
ネルＭＯＳトランジスタ Ｑ５，Ｑ９ ＮチャネルＭＯＳトランジスタ ｜ＶTP｜ Ｑ４のスレッショルド電圧の絶対値 ｜ＶTP｜ Ｑ８のスレッショルド電圧の絶対値
Claims (4)
- 【請求項１】 一導電型半導体基板の一主表面上に形成
され外部から単一電源のみの供給を受ける半導体装置の
前記一導電型半導体基板の電位を所定の基板電圧を発生
して制御する基板電位発生回路の基板電位検知回路にお
いて、ゲートが接地されソースが外部電源に接続される
第１のトランジスタとゲートが前記一導電型半導体基板
に接続されドレインが接地される第２のトランジスタと
ソースが前記第１のトランジスタのドレイに接続され検
知出力節点を形成するようゲートおよびドレインを共通
に前記第２のトランジスタのソースを接続してダイオー
ド接続された第３のトランジスタとから成る基板電位検
知部と、ゲートが前記検知出力接点に接続されソースが
前記外部電源に接続される駆動トランジスタと負荷トラ
ンジスタとから成り基板検知電圧を出力するバッファ回
路とを備え、前記半導体装置の製造工程における前記駆
動トランジスタのスレッショルド電圧の変動に起因する
前記基板検知電圧の変動を抑制することを特徴とする基
板電圧検知回路。 - 【請求項２】 前記第１、第２および第３ならびに前記
駆動トランジスタのそれぞれはＰチャネル型ＭＯＳトラ
ンジスタで構成されることを特徴とする請求項１記載の
基板電位検知回路。 - 【請求項３】 前記外部電源は前記単一電源の電圧から
降圧した基準電圧であることを特徴とする請求項１また
は２記載の基板電位検知回路。 - 【請求項４】 前記駆動トランジスタのスレッショルド
電圧は前記第３のトランジスタのスレッショルド電圧よ
りも大きくしたことを特徴とする請求項１，２または３
記載の基板電位検知回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5318690A JP2982591B2 (ja) | 1993-12-17 | 1993-12-17 | 基板電位検知回路 |
| US08/358,105 US5668487A (en) | 1993-12-17 | 1994-12-16 | Circuit detecting electric potential of semiconductor substrate by compensating fluctuation in threshold voltage of transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5318690A JP2982591B2 (ja) | 1993-12-17 | 1993-12-17 | 基板電位検知回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07176187A true JPH07176187A (ja) | 1995-07-14 |
| JP2982591B2 JP2982591B2 (ja) | 1999-11-22 |
Family
ID=18101931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5318690A Expired - Fee Related JP2982591B2 (ja) | 1993-12-17 | 1993-12-17 | 基板電位検知回路 |
Country Status (2)
| Country | Link |
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| JP (1) | JP2982591B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6784709B2 (en) | 2001-11-02 | 2004-08-31 | Hynix Semiconductor Inc. | Clock generator to control a pules width according to input voltage level in semiconductor memory device |
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|---|---|---|---|---|
| US6064250A (en) * | 1996-07-29 | 2000-05-16 | Townsend And Townsend And Crew Llp | Various embodiments for a low power adaptive charge pump circuit |
| JP3586059B2 (ja) * | 1997-02-26 | 2004-11-10 | 株式会社東芝 | 半導体回路 |
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| US7115462B1 (en) | 2001-11-28 | 2006-10-03 | Cypress Semiconductor Corp. | Processes providing high and low threshold p-type and n-type transistors |
| JP4285950B2 (ja) | 2002-07-09 | 2009-06-24 | 株式会社ルネサステクノロジ | 半導体装置 |
| KR100733407B1 (ko) * | 2005-06-30 | 2007-06-29 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 벌크 바이어스 전압 레벨 검출기 |
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| JPH0554650A (ja) * | 1991-08-26 | 1993-03-05 | Nec Corp | 半導体集積回路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4794278A (en) * | 1987-12-30 | 1988-12-27 | Intel Corporation | Stable substrate bias generator for MOS circuits |
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| KR0133933B1 (ko) * | 1988-11-09 | 1998-04-25 | 고스기 노부미쓰 | 기판바이어스 발생회로 |
| US5341035A (en) * | 1990-06-04 | 1994-08-23 | Matsushita Electric Industrial Co., Ltd. | Substrate potential generator |
| JP2902804B2 (ja) * | 1991-04-08 | 1999-06-07 | 株式会社東芝 | 基板バイアス電圧発生回路 |
-
1993
- 1993-12-17 JP JP5318690A patent/JP2982591B2/ja not_active Expired - Fee Related
-
1994
- 1994-12-16 US US08/358,105 patent/US5668487A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2982591B2 (ja) | 1999-11-22 |
| US5668487A (en) | 1997-09-16 |
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