JPH07169973A - Thin film transistor array, its manufacture, and liquid crystal device using this - Google Patents
Thin film transistor array, its manufacture, and liquid crystal device using thisInfo
- Publication number
- JPH07169973A JPH07169973A JP24288694A JP24288694A JPH07169973A JP H07169973 A JPH07169973 A JP H07169973A JP 24288694 A JP24288694 A JP 24288694A JP 24288694 A JP24288694 A JP 24288694A JP H07169973 A JPH07169973 A JP H07169973A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- film transistor
- forming
- insulating film
- display electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Liquid Crystal (AREA)
- Electrodes Of Semiconductors (AREA)
- Thin Film Transistor (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、表示装置に使用される
液晶パネルのスイッチング素子と表示電極より構成され
る薄膜トランジスタアレイとその製造方法およびこれを
用いた液晶表示装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor array composed of switching elements and display electrodes of a liquid crystal panel used in a display device, a method of manufacturing the same, and a liquid crystal display device using the same.
【０００２】[0002]
【従来の技術】薄膜トランジスタアレイの構造に関する
従来の技術を液晶表示装置に使用されている例について
説明する。2. Description of the Related Art An example of a conventional technique relating to the structure of a thin film transistor array used in a liquid crystal display device will be described.
【０００３】図９はアクティブマトリックス型液晶表示
装置に用いられているトップゲート型多結晶シリコン薄
膜トランジスタアレイの製造工程の一例を示す図であ
る。まず図９(a)に示すように、ガラス基板などからな
る透光性基板11上に半導体薄膜14としての多結晶シリコ
ン薄膜を形成し、その多結晶シリコン薄膜を薄膜トラン
ジスタの形状に加工する。次に、その多結晶シリコン薄
膜を被覆するように酸化シリコン薄膜からなるゲート絶
縁膜15を形成したのち、そのゲート絶縁膜15上にゲート
電極16を形成する。次に薄膜トランジスタのソースおよ
びドレイン領域にドーパントとして燐(Ｐ)イオン19を注
入する。ドーパント注入にはイオン注入法を用い、ゲー
ト電極16をマスクとしてゲート絶縁膜15を通して多結晶
シリコン膜にドーパントを注入する。FIG. 9 is a diagram showing an example of a manufacturing process of a top gate type polycrystalline silicon thin film transistor array used in an active matrix type liquid crystal display device. First, as shown in FIG. 9A, a polycrystalline silicon thin film as a semiconductor thin film 14 is formed on a transparent substrate 11 made of a glass substrate or the like, and the polycrystalline silicon thin film is processed into a thin film transistor shape. Next, a gate insulating film 15 made of a silicon oxide thin film is formed so as to cover the polycrystalline silicon thin film, and then a gate electrode 16 is formed on the gate insulating film 15. Next, phosphorus (P) ions 19 are implanted as a dopant into the source and drain regions of the thin film transistor. An ion implantation method is used for the dopant implantation, and the dopant is implanted into the polycrystalline silicon film through the gate insulating film 15 using the gate electrode 16 as a mask.
【０００４】次に注入したドーパントの活性化処理を行
ったのち、図９(b)に示すように酸化シリコン薄膜から
なる層間絶縁膜17を形成する。次に薄膜トランジスタの
ソースおよびドレイン領域上のゲート絶縁膜15および層
間絶縁膜17にコンタクトホール20を開口する。そのの
ち、図９(c)に示すように酸化物導電性薄膜としてのＩ
ＴＯ(Indium Tin Oxide)膜により表示電極12を形成す
る。最後にデータ配線(Ａl薄膜)18を形成して薄膜トラ
ンジスタアレイが完成する。After the implanted dopant is activated, an interlayer insulating film 17 made of a silicon oxide thin film is formed as shown in FIG. 9B. Next, contact holes 20 are opened in the gate insulating film 15 and the interlayer insulating film 17 on the source and drain regions of the thin film transistor. After that, as shown in FIG. 9 (c), I
The display electrode 12 is formed of a TO (Indium Tin Oxide) film. Finally, the data wiring (Al thin film) 18 is formed to complete the thin film transistor array.
【０００５】[0005]
【発明が解決しようとする課題】図９に示した従来の薄
膜トランジスタアレイの製造方法における課題について
説明する。Problems in the conventional method of manufacturing the thin film transistor array shown in FIG. 9 will be described.
【０００６】第１の課題は表示電極12の断線に関する不
良である。The first problem is a defect related to the disconnection of the display electrode 12.
【０００７】図10は図９(c)に示したコンタクトホール2
0の部分の領域(A)の拡大図であり、コンタクトホール部
分ではゲート絶縁膜15と層間絶縁膜17の厚みに相当する
膜厚の段差が存在する。図に示すようにコンタクトホー
ル部分の段差は500nm(ゲート絶縁膜(15)100nm＋層間絶
縁膜(17)400nm)であるのに対し、表示電極12を形成する
ＩＴＯ薄膜は100nmであるので、コンタクトホール段差
部でのＩＴＯ薄膜の被覆性(ステップカバレージ)が悪化
し、断線等の不良が発生する確率が増大する。FIG. 10 shows the contact hole 2 shown in FIG. 9 (c).
FIG. 6 is an enlarged view of the region (A) in the 0 portion, and there is a step having a film thickness corresponding to the thickness of the gate insulating film 15 and the interlayer insulating film 17 in the contact hole portion. As shown in the figure, the step difference in the contact hole is 500 nm (gate insulating film (15) 100 nm + interlayer insulating film (17) 400 nm), whereas the ITO thin film forming the display electrode 12 is 100 nm, so the contact hole The coverage (step coverage) of the ITO thin film on the step portion is deteriorated, and the probability of occurrence of defects such as disconnection increases.
【０００８】従来、コンタクトホール部分での表示電極
12の断線を防止するためには、コンタクトホール20を形
成するためのゲート絶縁膜15と層間絶縁膜17のエッチン
グ形状を制御し、適切なテーパー形状を設けることによ
りステップカバレージの悪化を防止する手法が用いられ
ることが多かった。Conventionally, the display electrode in the contact hole portion
In order to prevent disconnection of 12, a method of controlling the etching shapes of the gate insulating film 15 and the interlayer insulating film 17 for forming the contact hole 20 and providing an appropriate taper shape to prevent deterioration of step coverage. Was often used.
【０００９】第２の課題は表示電極12とデータ配線18間
のショートに関するものである。The second problem relates to a short circuit between the display electrode 12 and the data wiring 18.
【００１０】図11は図９に示した液晶表示装置用の薄膜
トランジスタアレイの構成を示した部分平面図の一例図
である。図11において、Ａ−Ａ′線における断面が図９
(c)に示すものである。FIG. 11 is an example of a partial plan view showing the structure of the thin film transistor array for the liquid crystal display device shown in FIG. In FIG. 11, the cross section taken along the line AA ′ of FIG.
It is shown in (c).
【００１１】図11中のＢ−Ｂ′線で示すようにデータ配
線18と表示電極12は隣接して形成されている。図11のＢ
−Ｂ′線における断面図を図６(a)に示すが、従来の薄
膜トランジスタアレイのデータ配線18と表示電極12間に
は絶縁膜が存在しないため、パターン形成工程における
異物等の混入によりデータ配線18と表示電極12間に電気
的な短絡が発生する確率が高い。この短絡の発生確率
は、データ配線18と表示電極12間の距離ｄが小さくなる
ほど増大するため適切な間隔が必要となり、その結果と
して液晶表示装置の表示面積が減少するという欠点があ
った。As shown by the line BB 'in FIG. 11, the data line 18 and the display electrode 12 are formed adjacent to each other. B of FIG.
A cross-sectional view taken along the line -B 'is shown in FIG. 6 (a). Since there is no insulating film between the data line 18 and the display electrode 12 of the conventional thin film transistor array, the data line may be mixed with foreign matter in the pattern forming process. There is a high probability that an electrical short circuit will occur between 18 and the display electrode 12. The probability of occurrence of this short circuit increases as the distance d between the data line 18 and the display electrode 12 becomes smaller, so an appropriate interval is required, and as a result, the display area of the liquid crystal display device is reduced.
【００１２】第３の課題はパターニング工程における腐
食である。The third problem is corrosion in the patterning process.
【００１３】図９(c)に示したＡl薄膜よりなるデータ配
線18のパターニング工程では、データ配線18のＡl薄膜
と表示電極12のＩＴＯ薄膜が同一平面上に大面積で接触
するため、ポジ型フォトレジストを用いたフォトリソグ
ラフィーでの現像工程で電食による腐食が発生する。こ
のため、データ配線18のパターニング工程のみネガ型フ
ォトレジストを用いる必要があった。なお、前記フォト
リソグラフィー工程におけるＡl−ＩＴＯ薄膜間の腐食
に関しては、例えば特願平５−111439号に詳細に記載さ
れている。In the patterning process of the data wiring 18 made of an Al thin film shown in FIG. 9 (c), the Al thin film of the data wiring 18 and the ITO thin film of the display electrode 12 are in contact with each other in a large area on the same plane. Corrosion due to electrolytic corrosion occurs in the development process in photolithography using a photoresist. Therefore, it is necessary to use the negative photoresist only in the patterning process of the data wiring 18. The corrosion between the Al and ITO thin films in the photolithography process is described in detail in Japanese Patent Application No. 5-111439, for example.
【００１４】本発明は上記した従来の課題を解決し、薄
膜トランジスタに用いる多結晶シリコン薄膜からなる半
導体層と表示電極間での断線を防止し、また表示電極と
データ配線は絶縁膜を介して形成され、同一層上に形成
されることがないようにして薄膜トランジスタのゲート
およびドレイン電極間のショートを大幅に低減する。さ
らに、表示電極と半導体接合の接触抵抗を低減し、薄膜
トランジスタの高速化を図ることを目的とする。The present invention solves the above-described conventional problems, prevents disconnection between a semiconductor layer made of a polycrystalline silicon thin film used for a thin film transistor and a display electrode, and forms the display electrode and the data wiring via an insulating film. Therefore, the short circuit between the gate and drain electrodes of the thin film transistor is significantly reduced by preventing the short circuit between the gate and drain electrodes. Furthermore, it is an object of the present invention to reduce the contact resistance between the display electrode and the semiconductor junction and to speed up the operation of the thin film transistor.
【００１５】[0015]
【課題を解決するための手段】本発明は上記目的を達成
するため、薄膜トランジスタアレイの第１は、半導体層
が多結晶シリコン薄膜からなるトップゲート型薄膜トラ
ンジスタアレイにおいて、表示電極が基板上方かつ薄膜
トランジスタ下方に形成されており、前記表示電極と薄
膜トランジスタのドレイン領域が直接的あるいは表示電
極上に形成したコンタクトホールを介して接続されてい
ることを特徴とする。そして、前記表示電極上に形成さ
れた絶縁膜を開口したコンタクトホールを介して薄膜ト
ランジスタのドレイン領域と表示電極とがデータ配線金
属と同種金属により接続されている。In order to achieve the above object, the present invention provides a first thin film transistor array, which is a top gate type thin film transistor array having a semiconductor layer made of a polycrystalline silicon thin film, in which a display electrode is above a substrate and below a thin film transistor. The display electrode is connected to the drain region of the thin film transistor directly or through a contact hole formed on the display electrode. Then, the drain region of the thin film transistor and the display electrode are connected by the same kind of metal as the data wiring metal through a contact hole which opens an insulating film formed on the display electrode.
【００１６】また薄膜トランジスタアレイの第２は、半
導体層が多結晶シリコン薄膜からなるトップゲート型薄
膜トランジスタアレイにおいて、表示電極がゲート絶縁
膜と前記ゲート絶縁膜上に設けられたゲート電極とデー
タ配線を絶縁分離する層間絶縁膜との間に形成されてお
り、かつ前記表示電極は表示電極上方の前記層間絶縁膜
を開口するコンタクトホールならびに薄膜トランジスタ
のドレイン領域上に形成された前記ゲート絶縁膜、層間
絶縁膜を開口するコンタクトホールを介してデーター配
線金属と同種金属配線により薄膜トランジスタのドレイ
ン領域に接続されていることを特徴とする。A second thin film transistor array is a top gate type thin film transistor array in which a semiconductor layer is made of a polycrystalline silicon thin film, and a display electrode insulates a gate insulating film and a gate electrode provided on the gate insulating film from a data wiring. The display electrode is formed between an interlayer insulating film to be separated, and the display electrode has a contact hole above the display electrode, which opens the interlayer insulating film, and the gate insulating film and the interlayer insulating film formed on the drain region of the thin film transistor. It is characterized in that it is connected to the drain region of the thin film transistor by a metal wiring of the same kind as the data wiring metal through a contact hole that opens.
【００１７】また薄膜トランジスタアレイの第３は、半
導体層が多結晶シリコン薄膜からなるトップゲート型薄
膜トランジスタアレイにおいて、表示電極がゲート絶縁
膜直上に設けられた第１の層間絶縁膜とその第１の層間
絶縁膜上に形成された第２の層間絶縁膜との間に形成さ
れており、かつ前記表示電極は表示電極上方の前記第２
の層間絶縁膜を開口するコンタクトホールならびに薄膜
トランジスタのドレイン領域上に形成された前記ゲート
絶縁膜、第１および第２の層間絶縁膜を開口するコンタ
クトホールを介してデーター配線金属と同種金属配線に
より薄膜トランジスタのドレイン領域に接続されている
ことを特徴とする。The third thin film transistor array is a top gate type thin film transistor array in which a semiconductor layer is made of a polycrystalline silicon thin film. In the top gate type thin film transistor array, a display electrode is provided directly on a gate insulating film, and a first interlayer insulating film and the first interlayer insulating film. The display electrode is formed between the second interlayer insulating film formed on the insulating film and the second electrode above the display electrode.
Of the data wiring metal and the gate insulating film formed on the drain region of the thin film transistor, the contact hole opening the interlayer insulating film, and the contact hole opening the first and second interlayer insulating films. Is connected to the drain region of the.
【００１８】次に上記薄膜トランジスタアレイの製造方
法の第１は、透光性基板上に表示電極となる酸化物導電
性薄膜を所定の形状に形成する工程と、前記表示電極上
に薄膜トランジスタとなる多結晶シリコン薄膜を形成す
る工程と、前記多結晶シリコン薄膜上にゲート絶縁膜を
形成する工程と、前記ゲート絶縁膜上にゲート電極を形
成する工程と、前記ゲート電極をマスクとして前記多結
晶シリコン薄膜にドーパントを注入して薄膜トランジス
タのソース領域およびドレイン領域を形成する工程と、
前記ゲート電極を被覆するように層間絶縁膜を形成する
工程と、薄膜トランジスタのソース領域上のゲート絶縁
膜および層間絶縁膜にコンタクトホールを開口する工程
と、前記コンタクトホールを介して薄膜トランジスタの
ソース領域とデータ配線を電気的に接続する工程と、最
後に少なくとも薄膜トランジスタの全表面に保護膜を形
成する工程とからなることを特徴とする。Next, the first method of manufacturing the thin film transistor array is to form an oxide conductive thin film to be a display electrode in a predetermined shape on a transparent substrate, and to form a thin film transistor on the display electrode. A step of forming a crystalline silicon thin film, a step of forming a gate insulating film on the polycrystalline silicon thin film, a step of forming a gate electrode on the gate insulating film, and the polycrystalline silicon thin film using the gate electrode as a mask Implanting a dopant into the source and drain regions of the thin film transistor,
Forming an interlayer insulating film so as to cover the gate electrode, forming a contact hole in the gate insulating film and the interlayer insulating film on the source region of the thin film transistor, and a source region of the thin film transistor through the contact hole. It is characterized by comprising a step of electrically connecting the data wiring and a step of finally forming a protective film on at least the entire surface of the thin film transistor.
【００１９】また製造方法の第２は、透光性基板上に表
示電極となる酸化物導電性薄膜を所定の形状に形成する
工程と、前記表示電極上に絶縁膜を形成する工程と、前
記表示電極上の絶縁膜にコンタクトホールを開口する工
程と、前記コンタクトホール上に薄膜トランジスタとな
る多結晶シリコン薄膜を形成する工程と、前記多結晶シ
リコン薄膜上にゲート絶縁膜を形成する工程と、前記ゲ
ート絶縁膜上にゲート電極を形成する工程と、前記ゲー
ト電極をマスクとして前記多結晶シリコン薄膜にドーパ
ントを注入して薄膜トランジスタのソース領域およびド
レイン領域を形成する工程と、前記ゲート電極を被覆す
るように層間絶縁膜を形成する工程と、薄膜トランジス
タのソース領域上のゲート絶縁膜および層間絶縁膜にコ
ンタクトホールを開口する工程と、前記コンタクトホー
ルを介して薄膜トランジスタのソース領域とデータ配線
を電気的に接続する工程と、最後に少なくとも薄膜トラ
ンジスタの全表面に保護膜を形成する工程とからなるこ
とを特徴とする。A second manufacturing method is a step of forming an oxide conductive thin film to be a display electrode in a predetermined shape on a transparent substrate; a step of forming an insulating film on the display electrode; A step of forming a contact hole in an insulating film on a display electrode; a step of forming a polycrystalline silicon thin film to be a thin film transistor on the contact hole; a step of forming a gate insulating film on the polycrystalline silicon thin film; Forming a gate electrode on the gate insulating film; forming a source region and a drain region of the thin film transistor by injecting a dopant into the polycrystalline silicon thin film using the gate electrode as a mask; and covering the gate electrode. A step of forming an interlayer insulating film on the gate insulating film and a contact hole in the gate insulating film and the interlayer insulating film on the source region of the thin film transistor. A step of mouth, characterized in that it consists of a step of electrically connecting the source region and the data line of the thin film transistor through the contact hole, finally a step of forming a protective film on the entire surface of at least a thin film transistor.
【００２０】また製造方法の第３は、透光性基板上に多
結晶シリコン薄膜を形成し所定の形状に加工する工程
と、前記多結晶シリコン薄膜を被覆するようにゲート絶
縁膜を形成する工程と、そのゲート絶縁膜上にゲート電
極を形成する工程と、そのゲート電極をマスクとして前
記多結晶シリコン薄膜にドーパントを注入して薄膜トラ
ンジスタのソース領域およびドレイン領域を形成する工
程と、前記ゲート絶縁膜上に酸化物導電性薄膜からなる
表示電極を形成する工程と、その表示電極上に層間絶縁
膜を形成する工程と、薄膜トランジスタのソース領域お
よびドレイン領域ならびに表示電極にそれぞれコンタク
トホールを開口する工程と、薄膜トランジスタのソース
領域とデータ配線の接続、およびデータ配線金属と同種
金属を用いて薄膜トランジスタのドレイン領域と表示電
極を接続する工程と、最後に少なくとも薄膜トランジス
タの全表面に保護膜を形成する工程とからなることを特
徴とする。The third manufacturing method is a step of forming a polycrystalline silicon thin film on a transparent substrate and processing it into a predetermined shape, and a step of forming a gate insulating film so as to cover the polycrystalline silicon thin film. A step of forming a gate electrode on the gate insulating film; a step of forming a source region and a drain region of a thin film transistor by injecting a dopant into the polycrystalline silicon thin film using the gate electrode as a mask; A step of forming a display electrode made of an oxide conductive thin film thereon, a step of forming an interlayer insulating film on the display electrode, and a step of forming contact holes in the source region and the drain region of the thin film transistor and the display electrode, respectively. , The source region of the thin film transistor and the data wiring, and the thin film transistor using the same metal as the data wiring metal. Wherein the step of connecting the drain region and the display electrodes of Njisuta, finally in that it consists of a step of forming a protective film on the entire surface of at least a thin film transistor.
【００２１】また製造方法の第４は、透光性基板上に多
結晶シリコン薄膜を形成し所定の形状に加工する工程
と、前記多結晶シリコン薄膜を被覆するようにゲート絶
縁膜を形成する工程と、そのゲート絶縁膜上にゲート電
極を形成する工程と、そのゲート電極をマスクとして前
記多結晶シリコン薄膜にドーパントを注入して薄膜トラ
ンジスタのソース領域およびドレイン領域を形成する工
程と、前記ゲート電極を被覆するように第１の層間絶縁
膜を形成する工程と、その第１の層間絶縁膜上に酸化物
導電性薄膜からなる表示電極を形成する工程と、その表
示電極を被覆するように第２の層間絶縁膜を形成する工
程と、表示電極上の第２の層間絶縁膜および薄膜トラン
ジスタのソース領域およびドレイン領域にコンタクトホ
ールを開口する工程と、薄膜トランジスタのソース領域
とデータ配線の接続、およびデータ配線金属と同種金属
を用いて薄膜トランジスタのドレイン領域と表示電極を
接続する工程と、最後に薄膜トランジスタアレイの表面
の少なくとも薄膜トランジスタの全表面に保護膜を形成
する工程とからなることを特徴とする。The fourth manufacturing method is a step of forming a polycrystalline silicon thin film on a transparent substrate and processing it into a predetermined shape, and a step of forming a gate insulating film so as to cover the polycrystalline silicon thin film. A step of forming a gate electrode on the gate insulating film; a step of forming a source region and a drain region of a thin film transistor by injecting a dopant into the polycrystalline silicon thin film using the gate electrode as a mask; A step of forming a first interlayer insulating film so as to cover it, a step of forming a display electrode made of an oxide conductive thin film on the first interlayer insulating film, and a second step so as to cover the display electrode. And forming a contact hole in the second interlayer insulating film on the display electrode and in the source region and the drain region of the thin film transistor. Connecting the source region of the thin film transistor to the data line, and connecting the drain region of the thin film transistor to the display electrode by using the same metal as the data line metal, and finally forming a protective film on at least the entire surface of the thin film transistor array on the surface of the thin film transistor array. And a forming step.
【００２２】次に液晶表示装置は、一対の透光性基板よ
り構成されるセル内に液晶が充填され、一方の前記透光
性基板上に前記第１ないし第３記載のいずれかの薄膜ト
ランジスタアレイを備え、前記薄膜トランジスタアレイ
の表示電極を介して液晶をスイッチングすることによっ
て画像や文字等を表示することを特徴とする。Next, in the liquid crystal display device, a liquid crystal is filled in a cell composed of a pair of translucent substrates, and the thin film transistor array according to any one of the first to third aspects is provided on one of the translucent substrates. And displaying images and characters by switching the liquid crystal through the display electrodes of the thin film transistor array.
【００２３】[0023]
【作用】本発明の薄膜トランジスタアレイを用いること
により、酸化物導電性薄膜からなる表示電極と半導体薄
膜との接続部における段差を低減でき、断線等の不良を
防止できる。また、本構成では酸化物導電性薄膜からな
る表示電極と薄膜トランジスタのデータ配線間は絶縁膜
により層間分離されているため、異物等による薄膜トラ
ンジスタのショート確率を大幅に減少できると同時に、
表示電極とデータ配線間の距離(図６中、ｄで記載)を短
く設計できるので表示装置の開口率が向上し液晶表示装
置の明るさが向上する。また、表示電極(ＩＴＯ薄膜)と
データ配線(Ａl薄膜)が層間絶縁膜により分離されるた
め、データ配線のパターニング工程での電食反応を防止
することが可能となる。By using the thin film transistor array of the present invention, it is possible to reduce the step difference at the connecting portion between the display electrode made of the oxide conductive thin film and the semiconductor thin film, and prevent defects such as disconnection. In addition, in this structure, since the display electrode made of the oxide conductive thin film and the data wiring of the thin film transistor are separated by the insulating film, the probability of short-circuiting of the thin film transistor due to foreign matters can be significantly reduced, and at the same time,
Since the distance between the display electrode and the data wiring (denoted by d in FIG. 6) can be designed to be short, the aperture ratio of the display device is improved and the brightness of the liquid crystal display device is improved. Further, since the display electrode (ITO thin film) and the data wiring (Al thin film) are separated by the interlayer insulating film, it becomes possible to prevent electrolytic corrosion reaction in the patterning process of the data wiring.
【００２４】[0024]
【実施例】以下に、本発明の各実施例をアクティブマト
リックス型液晶表示装置に用いる薄膜トランジスタアレ
イの製造方法を例に説明する。以下の実施例中では薄膜
トランジスタの表示電極側をドレイン電極と規定して説
明している。EXAMPLES Each example of the present invention will be described below by taking a method for manufacturing a thin film transistor array used in an active matrix type liquid crystal display device as an example. In the following embodiments, the display electrode side of the thin film transistor is defined as the drain electrode for description.
【００２５】(実施例１)図１は本発明の第１の実施例に
おける薄膜トランジスタアレイの構造とその製造方法を
示す模式工程断面図であり、これは請求項１記載の薄膜
トランジスタアレイを請求項５記載の製造方法を用いた
場合の一例である。(Embodiment 1) FIG. 1 is a schematic process sectional view showing a structure of a thin film transistor array and a manufacturing method thereof according to a first embodiment of the present invention. This is an example of using the manufacturing method described.
【００２６】図１(a)に示すようにガラス基板などの透
光性基板11上に表示電極12となる厚さ100nmの酸化物導
電性薄膜(ＩＴＯ薄膜)を所定の形状に加工形成する。前
記表示電極(ＩＴＯ薄膜)12上に非晶質シリコン薄膜から
なる半導体薄膜14を減圧気相成長法(ＬＰＣＶＤ)にて10
0nm形成し、エキシマレーザーアニール法22によるエキ
シマレーザー照射により半導体薄膜(非晶質シリコン薄
膜)14を多結晶化する。次に、このようにして多結晶化
された多結晶シリコン薄膜からなる半導体薄膜14を、図
１(b)に示すように所定の形状(島状)に加工し、ゲート
絶縁膜15を100nm形成する。このゲート絶縁膜15はシラ
ン(ＳiＨ4)と酸素(Ｏ2)を原料ガスとする常圧気相成長
法にて形成した酸化シリコン薄膜である。ゲート絶縁膜
15を形成後、反応性スパッタリング法を用いてタンタル
薄膜を200nm形成し、ゲート電極16の形状に加工する。
ゲート電極形成後、薄膜トランジスタのソースおよびド
レイン領域形成のため燐(Ｐ)イオン19を注入する。ここ
ではＰイオンを加速電圧80kV、注入総量１×1015／cm2
にて注入した。前記不純物導入後、図１(c)に示したよ
うに層間絶縁膜(酸化シリコン薄膜)17を400nm形成し、
ソース領域上の絶縁膜の一部を除去してコンタクトホー
ル20を開口する。次に、データ配線18をアルミニウム
(Ａl薄膜)にて形成する。最後に薄膜トランジスタの全
面に窒化シリコン薄膜からなる保護膜21を形成して薄膜
トランジスタが完成する。As shown in FIG. 1A, an oxide conductive thin film (ITO thin film) having a thickness of 100 nm to be a display electrode 12 is processed and formed on a transparent substrate 11 such as a glass substrate. A semiconductor thin film 14 made of an amorphous silicon thin film is formed on the display electrode (ITO thin film) 12 by low pressure vapor deposition (LPCVD).
The semiconductor thin film (amorphous silicon thin film) 14 is polycrystallized by forming it to 0 nm and irradiating the excimer laser by the excimer laser annealing method 22. Next, the semiconductor thin film 14 made of the polycrystalline silicon thin film thus polycrystallized is processed into a predetermined shape (island shape) as shown in FIG. 1 (b) to form a gate insulating film 15 of 100 nm. To do. The gate insulating film 15 is a silicon oxide thin film formed by atmospheric pressure vapor deposition using silane (SiH 4 ) and oxygen (O 2 ) as source gases. Gate insulation film
After forming 15, a tantalum thin film is formed to a thickness of 200 nm by the reactive sputtering method and processed into the shape of the gate electrode 16.
After forming the gate electrode, phosphorus (P) ions 19 are implanted to form the source and drain regions of the thin film transistor. Here, P ions are accelerated at an acceleration voltage of 80 kV and the total implantation amount is 1 × 10 15 / cm 2.
Injected. After introducing the impurities, an interlayer insulating film (silicon oxide thin film) 17 having a thickness of 400 nm is formed as shown in FIG.
A part of the insulating film on the source region is removed to open a contact hole 20. Next, connect the data wiring 18 to aluminum.
(Al thin film). Finally, a protective film 21 made of a silicon nitride thin film is formed on the entire surface of the thin film transistor to complete the thin film transistor.
【００２７】(実施例２)図２は本発明の第２の実施例に
おける薄膜トランジスタアレイの構造とその製造方法を
示す模式工程断面図である。これは、請求項１記載の薄
膜トランジスタアレイを請求項６記載の製造方法を用い
た場合の一例である。(Embodiment 2) FIG. 2 is a schematic process sectional view showing a structure of a thin film transistor array and a manufacturing method thereof according to a second embodiment of the present invention. This is an example of the case where the thin film transistor array according to claim 1 is manufactured using the manufacturing method according to claim 6.
【００２８】図２(a)に示すように、まずガラス基板な
どの透光性基板11上に表示電極12となる厚さ100nmの酸
化物導電性薄膜(ＩＴＯ薄膜)を表示電極の所定の形状に
加工形成し、前記表示電極(ＩＴＯ薄膜)12上に絶縁膜13
となる厚さ100nmの酸化シリコン薄膜を形成する。前記
表示電極(ＩＴＯ薄膜)12上の絶縁膜(酸化シリコン薄膜)
13にコンタクトホール20を開口して表示電極(ＩＴＯ薄
膜)12の一部を露出させる。As shown in FIG. 2A, first, an oxide conductive thin film (ITO thin film) having a thickness of 100 nm to be the display electrode 12 is formed on a transparent substrate 11 such as a glass substrate in a predetermined shape of the display electrode. Processed to form an insulating film 13 on the display electrode (ITO thin film) 12.
A silicon oxide thin film having a thickness of 100 nm is formed. Insulating film (silicon oxide thin film) on the display electrode (ITO thin film) 12
A contact hole 20 is opened in 13 to expose a part of the display electrode (ITO thin film) 12.
【００２９】次に図２(b)に示したように膜厚100nmの非
晶質シリコン薄膜の半導体薄膜14をＬＰＣＶＤ法にて形
成し、エキシマレーザーアニール法22によるエキシマレ
ーザー照射により半導体薄膜(非晶質シリコン薄膜)14を
多結晶化し、半導体薄膜14としての多結晶シリコン薄膜
を形成する。前記多結晶シリコン薄膜を薄膜トランジス
タの形状に加工した後、多結晶シリコン薄膜上に厚さ10
0nmのゲート絶縁膜(酸化シリコン薄膜)15を形成する。
前記ゲート絶縁膜15上に厚さ200nmのタンタル (Ｔa)薄
膜を用いてゲート電極16を形成する。Next, as shown in FIG. 2B, a semiconductor thin film 14 of amorphous silicon thin film having a film thickness of 100 nm is formed by LPCVD method, and the semiconductor thin film (non The amorphous silicon thin film) 14 is polycrystallized to form a polycrystalline silicon thin film as the semiconductor thin film 14. After processing the polycrystalline silicon thin film into the shape of a thin film transistor, a thickness 10 is formed on the polycrystalline silicon thin film.
A 0 nm gate insulating film (silicon oxide thin film) 15 is formed.
A gate electrode 16 is formed on the gate insulating film 15 using a tantalum (Ta) thin film having a thickness of 200 nm.
【００３０】次に図２(c)に示したように前記ゲート電
極16をマスクとして薄膜トランジスタのソースおよびド
レイン領域に不純物注入を行う。この不純物としては燐
(Ｐ)イオン19を加速電圧80kV、注入総量１×1015／cm2
の条件下にて注入した。窒素中での600℃、24時間の熱
処理により注入不純物の活性化処理を行った後、図２
(d)に示したように厚さ400nmの層間絶縁膜(酸化シリコ
ン薄膜)17を形成する。次いで、薄膜トランジスタのソ
ース領域上の絶縁膜(ゲート絶縁膜15＋層間絶縁膜17)に
コンタクトホール20を開口し、データ配線18をＡl薄膜
にて形成する。最後に薄膜トランジスタの全面に窒化シ
リコン薄膜からなる保護膜21を形成して薄膜トランジス
タが完成する。Next, as shown in FIG. 2C, impurities are implanted into the source and drain regions of the thin film transistor using the gate electrode 16 as a mask. As this impurity, phosphorus
(P) Ion 19 accelerating voltage 80kV, total injection amount 1 × 10 15 / cm 2
Was injected under the following conditions. After activating the implanted impurities by heat treatment at 600 ° C for 24 hours in nitrogen,
As shown in (d), an interlayer insulating film (silicon oxide thin film) 17 having a thickness of 400 nm is formed. Next, the contact hole 20 is opened in the insulating film (gate insulating film 15 + interlayer insulating film 17) on the source region of the thin film transistor, and the data wiring 18 is formed of an Al thin film. Finally, a protective film 21 made of a silicon nitride thin film is formed on the entire surface of the thin film transistor to complete the thin film transistor.
【００３１】なお、本実施例において薄膜トランジスタ
と表示電極とのコンタクト性能を向上させるために、図
２(a)の段階でプラズマ処理23を行うことが効果的であ
る。具体的には図２(a)にて表示電極上にコンタクトホ
ール20を開口したのち、プラズマ処理を行う。不純物プ
ラズマとしては後工程でソースおよびドレイン領域形成
時に導入する不純物を用いることが望ましい。特に燐
(Ｐ)を有するプラズマ (例えば、ＰＨ3プラズマ)を用い
た場合には、燐は表示電極(ＩＴＯ薄膜)12上への吸着係
数が大きく、酸化シリコン薄膜上への吸着係数が小さい
という選択性があるため、後工程で酸化シリコン薄膜上
に吸着した燐が多結晶シリコン薄膜中に導入されること
がない。In this embodiment, in order to improve the contact performance between the thin film transistor and the display electrode, it is effective to perform the plasma treatment 23 at the stage of FIG. 2 (a). Specifically, after the contact hole 20 is opened on the display electrode in FIG. 2A, plasma processing is performed. As the impurity plasma, it is desirable to use impurities introduced at the time of forming the source and drain regions in a later process. Especially phosphorus
When a plasma having (P) (for example, PH 3 plasma) is used, phosphorus has a large adsorption coefficient on the display electrode (ITO thin film) 12 and a small adsorption coefficient on the silicon oxide thin film. Therefore, phosphorus adsorbed on the silicon oxide thin film in the subsequent step is not introduced into the polycrystalline silicon thin film.
【００３２】上記のように図２に示した製造方法にプラ
ズマ処理を加えることにより、非晶質シリコン薄膜のレ
ーザー結晶化時にシリコン薄膜が瞬間的に高温に加熱さ
れ、プラズマ処理により存在していた不純物がシリコン
薄膜中で電気的に活性化され、半導体薄膜(多結晶シリ
コン薄膜)14と表示電極(ＩＴＯ薄膜)12との接触電差を
低減しつつ、半導体薄膜(多結晶シリコン薄膜)14と表示
電極(ＩＴＯ薄膜)12との接合特性を大幅に向上できた。By applying the plasma treatment to the manufacturing method shown in FIG. 2 as described above, the silicon thin film was instantaneously heated to a high temperature during the laser crystallization of the amorphous silicon thin film, and was present by the plasma treatment. Impurities are electrically activated in the silicon thin film, and while reducing the contact difference between the semiconductor thin film (polycrystalline silicon thin film) 14 and the display electrode (ITO thin film) 12, the semiconductor thin film (polycrystalline silicon thin film) 14 and The bonding characteristics with the display electrode (ITO thin film) 12 could be improved significantly.
【００３３】なお、本実施例の図１および図２では、半
導体薄膜の結晶化工程としてエキシマレーザーアニール
法によるエキシマレーザー照射を用いている。表示電極
12のＩＴＯ薄膜はレーザー光に対して吸収係数が大き
く、直接レーザー光が照射される場合にはＩＴＯ薄膜剥
離等の損傷が問題となる。そのため本実施例では、ＩＴ
Ｏ薄膜上を被覆するように直接的あるいは絶縁膜を介し
て半導体薄膜を形成し、レーザー照射を行っている。こ
れにより、レーザー光は半導体薄膜中で吸収され、かつ
半導体薄膜下の絶縁膜によりＩＴＯ薄膜への熱伝導が低
減されＩＴＯ薄膜の損傷が防止できた。In FIGS. 1 and 2 of this embodiment, excimer laser irradiation by the excimer laser annealing method is used as the crystallization process of the semiconductor thin film. Display electrode
The 12 ITO thin film has a large absorption coefficient for laser light, and when directly irradiated with laser light, damage such as peeling of the ITO thin film becomes a problem. Therefore, in this embodiment, IT
A semiconductor thin film is formed so as to cover the O thin film directly or via an insulating film, and laser irradiation is performed. As a result, the laser light was absorbed in the semiconductor thin film, and the heat conduction to the ITO thin film was reduced by the insulating film under the semiconductor thin film, so that the ITO thin film could be prevented from being damaged.
【００３４】(実施例３)図３は本発明の第３の実施例に
おける薄膜トランジスタアレイの構造とその製造方法を
示す模式工程断面図である。これは請求項３記載の薄膜
トランジスタアレイを請求項７記載の製造方法を用いた
場合の一例である。(Embodiment 3) FIG. 3 is a schematic process sectional view showing a structure of a thin film transistor array and a manufacturing method thereof in a third embodiment of the present invention. This is an example of a case where the thin film transistor array according to claim 3 is manufactured by using the manufacturing method according to claim 7.
【００３５】まず図３(a)に示すように、ガラス基板な
どの透光性基板11上に半導体薄膜14となる厚さ100nmの
多結晶シリコン薄膜を形成する。この半導体薄膜(多結
晶シリコン薄膜)14の形成は、まずシラン(ＳiＨ4)およ
び水素(Ｈ2)ガスを用いたプラズマＣＶＤ法にて非晶質
シリコン薄膜を形成したのち、窒素中で熱処理(450℃，
120分)して非晶質シリコン膜中の水素濃度を低減する。
その後、前記非晶質シリコン薄膜にＸeＣlエキシマレー
ザー(波長308nm)を照射し、非晶質シリコン薄膜を結晶
化することにより多結晶シリコン薄膜を得ることができ
る。この多結晶シリコン薄膜、つまり半導体薄膜14を薄
膜トランジスタの形状に加工した後、半導体薄膜(多結
晶シリコン薄膜)14上に厚さ100nmの酸化シリコン薄膜よ
りなるゲート絶縁膜15を形成する。First, as shown in FIG. 3A, a 100-nm-thick polycrystalline silicon thin film to be the semiconductor thin film 14 is formed on a transparent substrate 11 such as a glass substrate. The semiconductor thin film (polycrystalline silicon thin film) 14 is formed by first forming an amorphous silicon thin film by a plasma CVD method using silane (SiH 4 ) and hydrogen (H 2 ) gas, and then performing heat treatment in nitrogen ( 450 ℃,
120 minutes) to reduce the hydrogen concentration in the amorphous silicon film.
Then, the amorphous silicon thin film is irradiated with XeCl excimer laser (wavelength 308 nm) to crystallize the amorphous silicon thin film, whereby a polycrystalline silicon thin film can be obtained. After processing the polycrystalline silicon thin film, that is, the semiconductor thin film 14 into the shape of a thin film transistor, a gate insulating film 15 made of a silicon oxide thin film having a thickness of 100 nm is formed on the semiconductor thin film (polycrystalline silicon thin film) 14.
【００３６】次に、ゲート絶縁膜15上に厚さ200nmのタ
ンタル(Ｔa)薄膜を設けたのち、そのタンタル薄膜の不
要な部分をエッチング除去することによってゲート電極
16を形成する。次に、前記ゲート電極16をマスクとして
ドーパントとなる燐(Ｐ)イオン19をゲート絶縁膜15を通
して半導体薄膜(多結晶シリコン薄膜)14に注入し、薄膜
トランジスタのソースおよびドレイン領域を形成する。
燐イオンの注入条件は加速電圧80kV、注入総量１×1015
cm~2である。注入したドーパントは600℃の窒素雰囲気
中で24時間の熱処理を行うことにより活性化した。Next, a 200 nm-thick tantalum (Ta) thin film is provided on the gate insulating film 15, and an unnecessary portion of the tantalum thin film is removed by etching to form a gate electrode.
Forming 16. Then, using the gate electrode 16 as a mask, phosphorus (P) ions 19 serving as a dopant are implanted into the semiconductor thin film (polycrystalline silicon thin film) 14 through the gate insulating film 15 to form the source and drain regions of the thin film transistor.
Phosphorus ion implantation conditions are an acceleration voltage of 80 kV and a total implantation amount of 1 × 10 15
cm ~ 2 . The implanted dopant was activated by heat treatment for 24 hours in a nitrogen atmosphere at 600 ° C.
【００３７】次に図３(b)に示すように膜厚100nmの酸化
物導電性薄膜(ＩＴＯ膜)よりなる表示電極12をゲート絶
縁膜15上に形成する。次に図３(c)に示すように、薄膜
トランジスタおよび表示電極12の全面に膜厚400nmの酸
化シリコン薄膜からなる層間絶縁膜17を形成したのち、
多結晶シリコン薄膜の未結合手(ダングリングボンド）
を終端（ターミネート)して特性を向上させるために水
素プラズマ処理を行う。Next, as shown in FIG. 3B, a display electrode 12 made of an oxide conductive thin film (ITO film) having a film thickness of 100 nm is formed on the gate insulating film 15. Next, as shown in FIG. 3C, after forming an interlayer insulating film 17 made of a silicon oxide thin film having a film thickness of 400 nm on the entire surface of the thin film transistor and the display electrode 12,
Dangling bond of polycrystalline silicon thin film
Hydrogen plasma treatment is performed to terminate (terminate) and improve the characteristics.
【００３８】水素プラズマ処理は平行平板型プラズマＣ
ＶＤ装置を用い、処理条件は水素ガス圧１Torr，ＲＦ電
力300Ｗ，基板温度300℃，処理時間２時間である。The hydrogen plasma treatment is parallel plate type plasma C
Using a VD apparatus, the processing conditions are hydrogen gas pressure of 1 Torr, RF power of 300 W, substrate temperature of 300 ° C., and processing time of 2 hours.
【００３９】水素プラズマ処理後、図３(c)に示すよう
にゲート絶縁膜15および層間絶縁膜17にコンタクトホー
ル20を開口する。After the hydrogen plasma treatment, contact holes 20 are opened in the gate insulating film 15 and the interlayer insulating film 17 as shown in FIG. 3 (c).
【００４０】次に、膜厚700nmのＡl薄膜よりなるデータ
配線18をコンタクトホールの上面に形成して、薄膜トラ
ンジスタのソースおよびドレイン領域および表示電極12
における電気的接続をそれぞれ行う。次に厚さ500nmの
窒化シリコン薄膜よりなる保護膜21を、少なくとも薄膜
トランジスタの全表面に形成することによって、絵素を
構成する薄膜トランジスタアレイが完成する。なお、液
晶表示装置の表示特性を変更する場合、表示電極12の表
面にも保護膜21を設けることも可能である。Next, a data wiring 18 made of an Al thin film having a film thickness of 700 nm is formed on the upper surface of the contact hole, and the source and drain regions of the thin film transistor and the display electrode 12 are formed.
Electrical connection in each. Next, a protective film 21 made of a silicon nitride thin film having a thickness of 500 nm is formed on at least the entire surface of the thin film transistor to complete a thin film transistor array forming a pixel. When the display characteristics of the liquid crystal display device are changed, it is possible to provide the protective film 21 also on the surface of the display electrode 12.
【００４１】(実施例４)図４は本発明の第４の実施例に
おける薄膜トランジスタアレイの構造とその製造方法を
示す模式工程断面図である。これは、請求項４記載の薄
膜トランジスタアレイを請求項８記載の製造方法を用い
た場合の一例である。(Embodiment 4) FIG. 4 is a schematic process sectional view showing a structure of a thin film transistor array and a method of manufacturing the same according to a fourth embodiment of the present invention. This is an example of the case where the thin film transistor array according to claim 4 is manufactured using the manufacturing method according to claim 8.
【００４２】まず図４(a)に示すように、ガラス基板な
どの透光性基板11上に半導体薄膜14となる厚さ100nmの
多結晶シリコン薄膜を形成する。この半導体薄膜(多結
晶シリコン薄膜)14の形成は、まずシラン(ＳiＨ4)およ
び水素(Ｈ2)ガスを用いて減圧ＣＶＤ法により基板温度5
50℃で非晶質シリコン薄膜を形成する。次に非晶質シリ
コン薄膜を窒素中で熱処理(600℃，10時間)して結晶化
させることによって多結晶シリコン薄膜が得られる。そ
の多結晶シリコン薄膜、つまり半導体薄膜14を薄膜トラ
ンジスタの形状に加工した後、半導体薄膜(多結晶シリ
コン薄膜)14上に厚さ100nmの酸化シリコン薄膜よりなる
ゲート絶縁膜15を形成する。First, as shown in FIG. 4A, a 100-nm-thick polycrystalline silicon thin film to be the semiconductor thin film 14 is formed on a transparent substrate 11 such as a glass substrate. The semiconductor thin film (polycrystalline silicon thin film) 14 is formed by first using a silane (SiH 4 ) gas and a hydrogen (H 2 ) gas by a low pressure CVD method at a substrate temperature of 5
An amorphous silicon thin film is formed at 50 ° C. Next, the amorphous silicon thin film is heat-treated (600 ° C, 10 hours) in nitrogen to be crystallized to obtain a polycrystalline silicon thin film. After processing the polycrystalline silicon thin film, that is, the semiconductor thin film 14 into the shape of a thin film transistor, a gate insulating film 15 made of a silicon oxide thin film having a thickness of 100 nm is formed on the semiconductor thin film (polycrystalline silicon thin film) 14.
【００４３】さらにそのゲート絶縁膜15上に厚さ200nm
のタンタル(Ｔa)薄膜を形成したのち、そのタンタル薄
膜の不要な部分をエッチング除去することによってゲー
ト電極16を形成する。Further, a thickness of 200 nm is formed on the gate insulating film 15.
After the tantalum (Ta) thin film is formed, the gate electrode 16 is formed by removing unnecessary portions of the tantalum thin film by etching.
【００４４】次に前記ゲート電極をマスクとして燐(Ｐ)
イオン19をゲート絶縁膜15を通して多結晶シリコン薄膜
に注入し、薄膜トランジスタのソースおよびドレイン領
域を形成する。燐イオンの注入条件は加速電圧80kV，注
入総量１×1015cm~2である。注入した燐(Ｐ)イオンは60
0℃，24時間の窒素雰囲気で熱処理することにより活性
化した。次に図４(b)に示すように、厚さ300nmの酸化シ
リコン薄膜よりなる第１の層間絶縁膜17aを形成したの
ち、その第１の層間絶縁膜17a上に、酸化物導電性薄膜
(ＩＴＯ薄膜)を用いて表示電極12を形成する。Next, using the gate electrode as a mask, phosphorus (P) is used.
Ions 19 are implanted into the polycrystalline silicon thin film through the gate insulating film 15 to form the source and drain regions of the thin film transistor. The phosphorus ion implantation conditions are an acceleration voltage of 80 kV and a total implantation amount of 1 × 10 15 cm ~ 2 . The implanted phosphorus (P) ion is 60
It was activated by heat treatment in a nitrogen atmosphere at 0 ° C for 24 hours. Next, as shown in FIG. 4 (b), after forming a first interlayer insulating film 17a made of a silicon oxide thin film having a thickness of 300 nm, an oxide conductive thin film is formed on the first interlayer insulating film 17a.
The display electrode 12 is formed using (ITO thin film).
【００４５】次に表示電極12の形成後、図４(c)に示す
ように厚さ100nmの酸化シリコン薄膜からなる第２の層
間絶縁膜17bを形成する。その後、多結晶シリコン薄膜
の未結合手(ダングリングボンド)を終端(ターミネート)
して特性を向上させるため水素プラズマ処理を行う。Next, after forming the display electrode 12, a second interlayer insulating film 17b made of a silicon oxide thin film having a thickness of 100 nm is formed as shown in FIG. 4 (c). After that, the dangling bonds of the polycrystalline silicon thin film are terminated (terminated).
Then, hydrogen plasma treatment is performed to improve the characteristics.
【００４６】水素プラズマ処理は平行平板型プラズマＣ
ＶＤ装置を用い、処理条件は水素ガス圧１Torr，ＲＦ電
力300Ｗ，基板温度300℃，処理時間２時間である。水素
プラズマ処理後、図４(c)に示すようにゲート絶縁膜1
5，第１の層間絶縁膜17aおよび第２の層間絶縁膜17bに
コンタクトホール20を開口する。The hydrogen plasma treatment is a parallel plate type plasma C
Using a VD apparatus, the processing conditions are hydrogen gas pressure of 1 Torr, RF power of 300 W, substrate temperature of 300 ° C., and processing time of 2 hours. After the hydrogen plasma treatment, as shown in Fig. 4 (c), the gate insulating film 1
5. Contact holes 20 are opened in the first interlayer insulating film 17a and the second interlayer insulating film 17b.
【００４７】次に膜厚700nmのＡｌ薄膜よりなるデータ
配線18を形成したのち、厚さ500nmの窒化シリコン薄膜
よりなる保護膜21を、少なくとも薄膜トランジスタの全
表面に形成することによって絵素を構成する薄膜トラン
ジスタアレイが完成する。Next, a data line 18 made of an Al thin film having a thickness of 700 nm is formed, and then a protective film 21 made of a silicon nitride thin film having a thickness of 500 nm is formed on at least the entire surface of the thin film transistor to form a pixel. The thin film transistor array is completed.
【００４８】なお、液晶表示装置の表示特性を変更する
場合、表示電極12の表面にも保護膜21を設けることも可
能である。When the display characteristics of the liquid crystal display device are changed, it is possible to provide the protective film 21 also on the surface of the display electrode 12.
【００４９】本実施例中では第１および第２の層間絶縁
膜17a，17bとして酸化シリコン薄膜を用いたが、酸化シ
リコン薄膜以外で、例えば窒化シリコン薄膜または酸化
シリコン薄膜と窒化シリコン薄膜の積層膜を用いても同
様の効果を得ることができる。Although silicon oxide thin films are used as the first and second interlayer insulating films 17a and 17b in this embodiment, other than silicon oxide thin films, for example, silicon nitride thin films or laminated films of silicon oxide thin films and silicon nitride thin films are used. The same effect can be obtained by using.
【００５０】上記のように第１から第４の各実施例に示
したように、本発明の薄膜トランジスタアレイを用いる
ことにより薄膜トランジスタのドレイン領域と表示電極
との接触段差が低減され、薄膜トランジスタのドレイン
領域でのコンタクト不良や断線が大幅に減少し、薄膜ト
ランジスタアレイの歩留まりを向上することが可能とな
った。As described above in the first to fourth embodiments, by using the thin film transistor array of the present invention, the contact level difference between the drain region of the thin film transistor and the display electrode is reduced, and the drain region of the thin film transistor is reduced. The contact failure and disconnection in the device were significantly reduced, and the yield of the thin film transistor array could be improved.
【００５１】図５は本発明の一実施例における液晶表示
装置に用いた薄膜トランジスタアレイの構造を示す部分
平面図である。これは前記実施例３(図３)および４(図
４)記載の薄膜トランジスタアレイを用いた場合であ
り、図６は図５および前出の図11の各Ｂ−Ｂ′線の断面
におけるデータ配線18と表示電極12との位置関係を示す
構成断面図である。従来例では図６(a)に示したよう
に、表示電極12とデータ配線18とが同一平面上に存在し
ており、前記表示電極12とデータ配線18間のショートを
低減するためには両者間に適切な間隔ｄが必要であっ
た。FIG. 5 is a partial plan view showing the structure of a thin film transistor array used in a liquid crystal display device according to an embodiment of the present invention. This is the case where the thin film transistor array described in the third embodiment (FIG. 3) and 4 (FIG. 4) is used, and FIG. 6 shows the data wiring in the cross section of each BB ′ line of FIG. 5 and FIG. FIG. 6 is a configuration cross-sectional view showing a positional relationship between 18 and a display electrode 12. In the conventional example, as shown in FIG. 6 (a), the display electrode 12 and the data wiring 18 are on the same plane, and in order to reduce the short circuit between the display electrode 12 and the data wiring 18, both are An appropriate spacing d was needed between them.
【００５２】これに対して本発明の実施例３および４記
載の薄膜トランジスタアレイの表示電極12とデータ配線
18との間には、図６(b)では層間絶縁膜17が、図６(c)で
は第２の層間絶縁膜17bがそれぞれ介在しており、これ
により両者は絶縁・分離されているため、製造工程中の
ダスト等の付着による表示電極12とデータ配線18間の短
絡不良は大幅に減少し、製造歩留まりを大幅に向上する
ことができた。On the other hand, the display electrode 12 and the data wiring of the thin film transistor array according to the third and fourth embodiments of the present invention.
The interlayer insulating film 17 in FIG. 6 (b) and the second interlayer insulating film 17b in FIG. 6 (c) are respectively interposed between the two and 18, so that they are insulated and separated from each other. The short-circuit defects between the display electrodes 12 and the data wirings 18 due to the adhesion of dust or the like during the manufacturing process were significantly reduced, and the manufacturing yield could be significantly improved.
【００５３】図７は図５および図11のＣ−Ｃ′線の断面
におけるゲート電極16と表示電極12との位置関係を示す
構成断面図である。従来例では図７(a)に示すように層
間絶縁膜によって分離されている。本発明の実施例４に
おいて説明した薄膜トランジスタアレイでは、図７(c)
に示すようにゲート電極16と表示電極12との間に第１の
層間絶縁膜17aが介在しており、これにより両者は絶縁
・分離されているため、製造工程中のダスト等の付着に
よる表示電極12とゲート電極16間の短絡不良は大幅に減
少し、製造歩留まりを大幅に向上することができた。FIG. 7 is a sectional view showing the positional relationship between the gate electrode 16 and the display electrode 12 in the section taken along the line CC ′ of FIGS. 5 and 11. In the conventional example, they are separated by an interlayer insulating film as shown in FIG. In the thin film transistor array described in the fourth embodiment of the present invention, as shown in FIG.
As shown in, the first interlayer insulating film 17a is interposed between the gate electrode 16 and the display electrode 12, and the two are insulated / separated from each other, so that the display due to the adhesion of dust or the like during the manufacturing process. Short circuit defects between the electrode 12 and the gate electrode 16 were significantly reduced, and the manufacturing yield could be significantly improved.
【００５４】なお、実施例３では、図７(b)に示すよう
にゲート電極16と表示電極12は同一平面上にパターン形
成されるが、図５に示すように互いに隣接する区間が短
いので、その短絡の確率は小さい。In the third embodiment, the gate electrode 16 and the display electrode 12 are patterned on the same plane as shown in FIG. 7B, but the sections adjacent to each other are short as shown in FIG. , The probability of short circuit is small.
【００５５】また、本発明に関する製造方法を用いるこ
とにより、短絡不良の発生確率を極めて低く抑えること
が可能となるため、データ配線18と表示電極12との間隔
ｄ (図６参照)を小さく設計でき、結果として絵素を構
成する液晶表示装置の表示面積の開口率が向上し、コン
トラストが増大した。また、データー配線18と表示電極
12とが層間絶縁膜により絶縁分離されているため、デー
ター配線18を形成するときのフォトリソグラフィー工程
におけるＡl薄膜の腐食も防止することができる。Further, by using the manufacturing method according to the present invention, the probability of occurrence of a short circuit defect can be suppressed to an extremely low level, so that the distance d (see FIG. 6) between the data wiring 18 and the display electrode 12 is designed to be small. As a result, the aperture ratio of the display area of the liquid crystal display device forming the picture element was improved and the contrast was increased. Also, the data wiring 18 and the display electrode
Since 12 and 12 are insulated and separated by the interlayer insulating film, it is possible to prevent corrosion of the Al thin film in the photolithography step when forming the data wiring 18.
【００５６】さらに本発明の前記実施例１および２では
表示電極とゲート電極およびデータ配線間はゲート絶縁
膜ならびに層間絶縁膜により絶縁分離されているため、
ショート確率に関しては同様に低減可能である。Further, in the first and second embodiments of the present invention, the display electrode, the gate electrode and the data wiring are insulated and separated by the gate insulating film and the interlayer insulating film.
Similarly, the short-circuit probability can be reduced.
【００５７】(実施例５)図８は本発明の薄膜トランジス
タアレイを用いた液晶表示装置における一絵素の断面を
示すものである。液晶層24は対向する２枚のガラス基板
よりなる透光性基板11によって構成されたセル内に存在
している。一方の基板上にはカラーフィルター層25とブ
ラックマトリックス26が形成されており、オーバーコー
ト層27を介して対向電極(ＩＴＯ薄膜)28が形成されてい
る。また、他方の基板11には薄膜トランジスタアレイ29
が集積化されている。図８に示した薄膜トランジスタア
レイの部分は本発明の実施例１から実施例４で説明した
製造方法を用いて作製されており、かつ表示電極上の保
護膜は除去されている。この薄膜トランジスタは多結晶
シリコンで形成されており、前記透光性基板11の外周部
には薄膜トランジスタアレイを駆動する周辺回路が多結
晶シリコン薄膜トランジスタにより形成されている。Example 5 FIG. 8 shows a cross section of one picture element in a liquid crystal display device using the thin film transistor array of the present invention. The liquid crystal layer 24 exists in the cell formed by the translucent substrate 11 composed of two glass substrates facing each other. A color filter layer 25 and a black matrix 26 are formed on one substrate, and a counter electrode (ITO thin film) 28 is formed via an overcoat layer 27. The thin film transistor array 29 is provided on the other substrate 11.
Are integrated. The portion of the thin film transistor array shown in FIG. 8 is manufactured by using the manufacturing method described in Embodiments 1 to 4 of the present invention, and the protective film on the display electrode is removed. This thin film transistor is formed of polycrystalline silicon, and a peripheral circuit for driving the thin film transistor array is formed of a polycrystalline silicon thin film transistor on the outer peripheral portion of the transparent substrate 11.
【００５８】[0058]
【発明の効果】以上説明したように、本発明の薄膜トラ
ンジスタの製造方法を用いることにより、薄膜トランジ
スタに用いる半導体薄膜と表示電極との接触断差を低減
でき、断線を防止できた。また、表示電極とデータ配線
は絶縁膜を挟んで形成され同一層上に形成されることが
ないため、薄膜トランジスタのゲートおよびドレイン電
極間のショートを大幅に低減でき、これにより表示電極
とデータ配線間の間隔を小さく設計でき、結果的に液晶
表示装置の高開口率化が可能となった。As described above, by using the method of manufacturing a thin film transistor according to the present invention, it is possible to reduce the contact disconnection between the semiconductor thin film used for the thin film transistor and the display electrode, and prevent the disconnection. In addition, since the display electrode and the data line are not formed on the same layer with the insulating film sandwiched between them, a short circuit between the gate and drain electrodes of the thin film transistor can be significantly reduced. The space between the two can be designed to be small, and as a result, it has become possible to increase the aperture ratio of the liquid crystal display device.
【図１】本発明の第１の実施例における薄膜トランジス
タアレイの構造とその製造方法を示す模式工程断面図で
ある。FIG. 1 is a schematic process sectional view showing a structure of a thin film transistor array and a manufacturing method thereof according to a first embodiment of the present invention.
【図２】本発明の第２の実施例における薄膜トランジス
タアレイの構造とその製造方法を示す模式工程断面図で
ある。FIG. 2 is a schematic process sectional view showing a structure of a thin film transistor array and a manufacturing method thereof according to a second embodiment of the present invention.
【図３】本発明の第３の実施例における薄膜トランジス
タアレイの構造とその製造方法を示す模式工程断面図で
ある。FIG. 3 is a schematic process sectional view showing a structure of a thin film transistor array and a manufacturing method thereof according to a third embodiment of the present invention.
【図４】本発明の第４の実施例における薄膜トランジス
タアレイの構造とその製造方法を示す模式工程断面図で
ある。FIG. 4 is a schematic process sectional view showing a structure of a thin film transistor array and a manufacturing method thereof in a fourth embodiment of the present invention.
【図５】本発明の一実施例における液晶表示装置に用い
た薄膜トランジスタアレイの構造を示す部分平面図であ
る。FIG. 5 is a partial plan view showing the structure of a thin film transistor array used in a liquid crystal display device according to an embodiment of the present invention.
【図６】図５，図11に示すＢーＢ′線における薄膜トラ
ンジスタアレイの構成を示す断面図であり、(a)は図９
(c)に示す従来のもの、(b)は図３(c)に示す本発明の第
３の実施例のもの、(c)は図４(c)に示す本発明の第４の
実施例のものである。6 is a cross-sectional view showing the configuration of the thin film transistor array taken along the line BB ′ shown in FIGS. 5 and 11, and FIG.
3C is a conventional example shown in FIG. 3C, FIG. 3C is a third example of the present invention, and FIG. 4C is a fourth example of the present invention shown in FIG. 4C. belongs to.
【図７】図５，図11に示すＣ−Ｃ′線における薄膜トラ
ンジスタアレイの構成を示す断面図であり、(a)は図９
(c)に示す従来のもの、(b)は図３(c)に示す本発明の第
３の実施例のもの、(c)は図４(c)に示す本発明の第４の
実施例のものである。7 is a cross-sectional view showing the configuration of the thin film transistor array taken along the line CC ′ shown in FIGS. 5 and 11, and FIG.
3C is a conventional example shown in FIG. 3C, FIG. 3C is a third example of the present invention, and FIG. 4C is a fourth example of the present invention shown in FIG. 4C. belongs to.
【図８】本発明の薄膜トランジスタアレイを用いた液晶
表示装置における一絵素の構造を示す断面図である。FIG. 8 is a cross-sectional view showing the structure of one picture element in a liquid crystal display device using the thin film transistor array of the present invention.
【図９】従来のトップゲート型多結晶シリコン薄膜トラ
ンジスタアレイの製造工程の一例を示す図である。FIG. 9 is a diagram showing an example of a manufacturing process of a conventional top gate type polycrystalline silicon thin film transistor array.
【図１０】図９(c)に示すコンタクトホール部分の領域
(A)の拡大図である。FIG. 10 is a region of a contact hole portion shown in FIG. 9 (c).
It is an enlarged view of (A).
【図１１】図９に示した液晶表示装置用の薄膜トランジ
スタアレイの構造を示す部分平面図の一例である。11 is an example of a partial plan view showing the structure of a thin film transistor array for the liquid crystal display device shown in FIG.
11…透光性基板(ガラス基板)、 12…表示電極(酸化物
導電性薄膜：ＩＴＯ薄膜)、 13…絶縁膜(酸化シリコン
薄膜)、 14…半導体薄膜(多結晶シリコン薄膜)、15…
ゲート絶縁膜(酸化シリコン薄膜)、 16…ゲート電極
(タンタル薄膜)、 17…層間絶縁膜(酸化シリコン薄
膜)、 17a…第１の層間絶縁膜(酸化シリコン薄膜)、
17b…第２の層間絶縁膜(酸化シリコン薄膜)、 18…デ
ータ配線(Ａl薄膜)、 20…コンタクトホール、 21…
保護膜(窒化シリコン薄膜)、 24…液晶層、25…カラー
フィルター層、 26…ブラックマトリックス、 27…オ
ーバーコート層、 28…対向電極、 29…薄膜トランジ
スタアレイ。11 ... Translucent substrate (glass substrate), 12 ... Display electrode (oxide conductive thin film: ITO thin film), 13 ... Insulating film (silicon oxide thin film), 14 ... Semiconductor thin film (polycrystalline silicon thin film), 15 ...
Gate insulation film (silicon oxide thin film), 16 ... Gate electrode
(Tantalum thin film), 17 ... Interlayer insulating film (silicon oxide thin film), 17a ... First interlayer insulating film (silicon oxide thin film),
17b ... Second interlayer insulating film (silicon oxide thin film), 18 ... Data wiring (Al thin film), 20 ... Contact hole, 21 ...
Protective film (silicon nitride thin film), 24 ... Liquid crystal layer, 25 ... Color filter layer, 26 ... Black matrix, 27 ... Overcoat layer, 28 ... Counter electrode, 29 ... Thin film transistor array.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/40 Ａ 8826−4Ｍ (72)発明者 宮田 豊 大阪府門真市大字門真1006番地 松下電器 産業株式会社内─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 6 Identification number Internal reference number FI Technical indication H01L 29/40 A 8826-4M (72) Inventor Yutaka Miyata 1006 Kadoma, Kadoma-shi, Osaka Matsushita Electric Sangyo Co., Ltd.
Claims (11)
トップゲート型薄膜トランジスタアレイにおいて、表示
電極が基板上方かつ薄膜トランジスタ下方に形成されて
おり、前記表示電極と薄膜トランジスタのドレイン領域
が直接的あるいは表示電極上に形成したコンタクトホー
ルを介して接続されていることを特徴とする薄膜トラン
ジスタアレイ。1. A top gate type thin film transistor array having a semiconductor layer made of a polycrystalline silicon thin film, wherein display electrodes are formed above a substrate and below a thin film transistor, and the display electrode and the drain region of the thin film transistor are directly or on the display electrode. A thin film transistor array, wherein the thin film transistor array is connected through a contact hole formed in.
たコンタクトホールを介して薄膜トランジスタのドレイ
ン領域と表示電極とがデータ配線金属と同種金属により
接続されていることを特徴とする請求項１記載の薄膜ト
ランジスタアレイ。2. The drain region of the thin film transistor and the display electrode are connected by the same kind of metal as the data wiring metal through a contact hole which opens an insulating film formed on the display electrode. The thin film transistor array described.
トップゲート型薄膜トランジスタアレイにおいて、表示
電極がゲート絶縁膜と前記ゲート絶縁膜上に設けられた
ゲート電極とデータ配線を絶縁分離する層間絶縁膜との
間に形成されており、かつ前記表示電極は表示電極上方
の前記層間絶縁膜を開口するコンタクトホールならびに
薄膜トランジスタのドレイン領域上に形成された前記ゲ
ート絶縁膜、層間絶縁膜を開口するコンタクトホールを
介してデーター配線金属と同種金属配線により薄膜トラ
ンジスタのドレイン領域に接続されていることを特徴と
する薄膜トランジスタアレイ。3. A top gate type thin film transistor array in which a semiconductor layer is made of a polycrystalline silicon thin film, wherein a display electrode includes a gate insulating film and an interlayer insulating film for insulatingly separating a gate electrode provided on the gate insulating film and a data line. And the display electrode has a contact hole for opening the interlayer insulating film above the display electrode and a contact hole for opening the gate insulating film and the interlayer insulating film formed on the drain region of the thin film transistor. A thin film transistor array, wherein the thin film transistor array is connected to the drain region of the thin film transistor through a metal wiring of the same kind as the data wiring metal.
トップゲート型薄膜トランジスタアレイにおいて、表示
電極がゲート絶縁膜直上に設けられた第１の層間絶縁膜
とその第１の層間絶縁膜上に形成された第２の層間絶縁
膜との間に形成されており、かつ前記表示電極は表示電
極上方の前記第２の層間絶縁膜を開口するコンタクトホ
ールならびに薄膜トランジスタのドレイン領域上に形成
された前記ゲート絶縁膜、第１および第２の層間絶縁膜
を開口するコンタクトホールを介してデーター配線金属
と同種金属配線により薄膜トランジスタのドレイン領域
に接続されていることを特徴とする薄膜トランジスタア
レイ。4. A top gate type thin film transistor array having a semiconductor layer made of a polycrystalline silicon thin film, wherein a display electrode is formed on a first interlayer insulating film provided directly on a gate insulating film and on the first interlayer insulating film. And a gate hole formed on the drain region of the thin film transistor, and the display electrode is formed between the contact hole and the second interlayer insulating film, and the display electrode is formed above the display electrode. A thin film transistor array, which is connected to a drain region of a thin film transistor by a metal wiring of the same kind as a data wiring metal through a contact hole that opens the film and the first and second interlayer insulating films.
電性薄膜を所定の形状に形成する工程と、前記表示電極
上に薄膜トランジスタとなる多結晶シリコン薄膜を形成
する工程と、前記多結晶シリコン薄膜上にゲート絶縁膜
を形成する工程と、前記ゲート絶縁膜上にゲート電極を
形成する工程と、前記ゲート電極をマスクとして前記多
結晶シリコン薄膜にドーパントを注入して薄膜トランジ
スタのソース領域およびドレイン領域を形成する工程
と、前記ゲート電極を被覆するように層間絶縁膜を形成
する工程と、薄膜トランジスタのソース領域上のゲート
絶縁膜および層間絶縁膜にコンタクトホールを開口する
工程と、前記コンタクトホールを介して薄膜トランジス
タのソース領域とデータ配線を電気的に接続する工程
と、最後に少なくとも薄膜トランジスタの全表面に保護
膜を形成する工程とからなることを特徴とする薄膜トラ
ンジスタの製造方法。5. A step of forming an oxide conductive thin film to be a display electrode in a predetermined shape on a transparent substrate; a step of forming a polycrystalline silicon thin film to be a thin film transistor on the display electrode; Forming a gate insulating film on the crystalline silicon thin film; forming a gate electrode on the gate insulating film; and implanting a dopant into the polycrystalline silicon thin film using the gate electrode as a mask to form a source region of a thin film transistor; Forming a drain region, forming an interlayer insulating film so as to cover the gate electrode, forming a contact hole in the gate insulating film and the interlayer insulating film on the source region of the thin film transistor, and the contact hole Electrically connecting the source region of the thin film transistor to the data line via the And a step of forming a protective film on the entire surface of the film transistor.
電性薄膜を所定の形状に形成する工程と、前記表示電極
上に絶縁膜を形成する工程と、前記表示電極上の絶縁膜
にコンタクトホールを開口する工程と、前記コンタクト
ホール上に薄膜トランジスタとなる多結晶シリコン薄膜
を形成する工程と、前記多結晶シリコン薄膜上にゲート
絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート
電極を形成する工程と、前記ゲート電極をマスクとして
前記多結晶シリコン薄膜にドーパントを注入して薄膜ト
ランジスタのソース領域およびドレイン領域を形成する
工程と、前記ゲート電極を被覆するように層間絶縁膜を
形成する工程と、薄膜トランジスタのソース領域上のゲ
ート絶縁膜および層間絶縁膜にコンタクトホールを開口
する工程と、前記コンタクトホールを介して薄膜トラン
ジスタのソース領域とデータ配線を電気的に接続する工
程と、最後に少なくとも薄膜トランジスタの全表面に保
護膜を形成する工程とからなることを特徴とする薄膜ト
ランジスタの製造方法。6. A step of forming an oxide conductive thin film to be a display electrode in a predetermined shape on a transparent substrate, a step of forming an insulating film on the display electrode, and an insulating film on the display electrode. A contact hole, a step of forming a polycrystalline silicon thin film to be a thin film transistor on the contact hole, a step of forming a gate insulating film on the polycrystalline silicon thin film, and a gate on the gate insulating film. Forming an electrode, forming a source region and a drain region of the thin film transistor by injecting a dopant into the polycrystalline silicon thin film using the gate electrode as a mask, and forming an interlayer insulating film so as to cover the gate electrode And a step of forming a contact hole in the gate insulating film and the interlayer insulating film on the source region of the thin film transistor, A method of manufacturing a thin film transistor, comprising: a step of electrically connecting a source region of the thin film transistor to a data line through a contact hole; and a step of finally forming a protective film on at least the entire surface of the thin film transistor.
成し所定の形状に加工する工程と、前記多結晶シリコン
薄膜を被覆するようにゲート絶縁膜を形成する工程と、
そのゲート絶縁膜上にゲート電極を形成する工程と、そ
のゲート電極をマスクとして前記多結晶シリコン薄膜に
ドーパントを注入して薄膜トランジスタのソース領域お
よびドレイン領域を形成する工程と、前記ゲート絶縁膜
上に酸化物導電性薄膜からなる表示電極を形成する工程
と、その表示電極上に層間絶縁膜を形成する工程と、薄
膜トランジスタのソース領域およびドレイン領域ならび
に表示電極にそれぞれコンタクトホールを開口する工程
と、薄膜トランジスタのソース領域とデータ配線の接
続、およびデータ配線金属と同種金属を用いて薄膜トラ
ンジスタのドレイン領域と表示電極を接続する工程と、
最後に少なくとも薄膜トランジスタの全表面に保護膜を
形成する工程とからなることを特徴とする薄膜トランジ
スタアレイの製造方法。7. A step of forming a polycrystalline silicon thin film on a transparent substrate and processing it into a predetermined shape, and a step of forming a gate insulating film so as to cover the polycrystalline silicon thin film,
Forming a gate electrode on the gate insulating film; forming a source region and a drain region of a thin film transistor by injecting a dopant into the polycrystalline silicon thin film using the gate electrode as a mask; A step of forming a display electrode made of an oxide conductive thin film, a step of forming an interlayer insulating film on the display electrode, a step of forming contact holes in the source region and drain region of the thin film transistor and the display electrode, and a thin film transistor Connecting the source region and the data line, and connecting the drain region of the thin film transistor and the display electrode by using the same metal as the data line metal,
Finally, a step of forming a protective film on at least the entire surface of the thin film transistor, the method of manufacturing a thin film transistor array.
し所定の形状に加工する工程と、前記多結晶シリコン薄
膜を被覆するようにゲート絶縁膜を形成する工程と、そ
のゲート絶縁膜上にゲート電極を形成する工程と、その
ゲート電極をマスクとして前記多結晶シリコン薄膜にド
ーパントを注入して薄膜トランジスタのソース領域およ
びドレイン領域を形成する工程と、前記ゲート電極を被
覆するように第１の層間絶縁膜を形成する工程と、その
第１の層間絶縁膜上に酸化物導電性薄膜からなる表示電
極を形成する工程と、その表示電極を被覆するように第
２の層間絶縁膜を形成する工程と、表示電極上の第２の
層間絶縁膜および薄膜トランジスタのソース領域および
ドレイン領域にコンタクトホールを開口する工程と、薄
膜トランジスタのソース領域とデータ配線の接続、およ
びデータ配線金属と同種金属を用いて薄膜トランジスタ
のドレイン領域と表示電極を接続する工程と、最後に薄
膜トランジスタアレイの表面の少なくとも薄膜トランジ
スタの全表面に保護膜を形成する工程とからなることを
特徴とする薄膜トランジスタアレイの製造方法。8. A step of forming a polycrystalline silicon thin film on a transparent substrate and processing it into a predetermined shape, a step of forming a gate insulating film so as to cover the polycrystalline silicon thin film, and the gate insulating film. A step of forming a gate electrode thereon, a step of forming a source region and a drain region of a thin film transistor by injecting a dopant into the polycrystalline silicon thin film using the gate electrode as a mask, and a first step of covering the gate electrode. Forming an interlayer insulating film, forming a display electrode made of an oxide conductive thin film on the first interlayer insulating film, and forming a second interlayer insulating film so as to cover the display electrode. And a step of opening contact holes in the second interlayer insulating film on the display electrode and the source region and drain region of the thin film transistor, Connecting the source region and the data line, and connecting the drain region of the thin film transistor and the display electrode using the same metal as the data line metal, and finally forming a protective film on at least the entire surface of the thin film transistor array on the surface of the thin film transistor array. A method of manufacturing a thin film transistor array, comprising the steps of:
に液晶が充填され、一方の前記透光性基板上に請求項１
から４記載のいずれかの薄膜トランジスタアレイを備
え、前記薄膜トランジスタアレイの表示電極を介して液
晶をスイッチングすることによって画像や文字等を表示
することを特徴とする液晶表示装置。9. The liquid crystal is filled in a cell composed of a pair of transparent substrates, and the liquid crystal is provided on one of the transparent substrates.
5. A liquid crystal display device, comprising: the thin film transistor array according to any one of items 1 to 4, wherein an image, a character, or the like is displayed by switching a liquid crystal through a display electrode of the thin film transistor array.
質シリコン薄膜を形成し、前記非晶質シリコン薄膜をレ
ーザー照射により結晶化したものを用いることを特徴と
する請求項１，２，３，４，５，６，７または８記載の
薄膜トランジスタアレイおよびその製造方法。10. An amorphous silicon thin film is formed as the polycrystalline silicon thin film, and the amorphous silicon thin film crystallized by laser irradiation is used. A thin film transistor array according to 4, 5, 6, 7 or 8 and a method for manufacturing the same.
薄膜あるいは窒化シリコン薄膜からなり、また薄膜トラ
ンジスタの全表面に形成された保護膜が窒化シリコン薄
膜からなることを特徴とする請求項３，４，７または８
記載の薄膜トランジスタアレイおよびその製造方法。11. The interlayer insulating film is made of at least a silicon oxide thin film or a silicon nitride thin film, and the protective film formed on the entire surface of the thin film transistor is made of a silicon nitride thin film. 8
A thin film transistor array and a manufacturing method thereof.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24288694A JP3438178B2 (en) | 1993-10-06 | 1994-10-06 | Thin film transistor array and liquid crystal display device using the same |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-250680 | 1993-10-06 | ||
| JP25068093 | 1993-10-06 | ||
| JP24288694A JP3438178B2 (en) | 1993-10-06 | 1994-10-06 | Thin film transistor array and liquid crystal display device using the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07169973A true JPH07169973A (en) | 1995-07-04 |
| JP3438178B2 JP3438178B2 (en) | 2003-08-18 |
Family
ID=26535966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24288694A Expired - Fee Related JP3438178B2 (en) | 1993-10-06 | 1994-10-06 | Thin film transistor array and liquid crystal display device using the same |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3438178B2 (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003076299A (en) * | 2001-07-25 | 2003-03-14 | Lg Phillips Lcd Co Ltd | Active matrix type organic electric field light emitting element with simplified manufacturing process and its manufacturing method |
| JP2006231909A (en) * | 2005-01-26 | 2006-09-07 | Seiko Epson Corp | Liquid jetting head and liquid jetting apparatus |
| JP2007013084A (en) * | 2005-06-29 | 2007-01-18 | Lg Phillips Lcd Co Ltd | Liquid crystal display and its manufacturing method |
| US7279348B2 (en) | 2001-12-28 | 2007-10-09 | Sharp Kabushiki Kaisha | Thin film transistor device and method of manufacturing the same |
| JP2015207004A (en) * | 1999-08-31 | 2015-11-19 | 株式会社半導体エネルギー研究所 | Display device making method and electronic apparatus |
| JP2017111438A (en) * | 2015-12-11 | 2017-06-22 | 株式会社半導体エネルギー研究所 | Display device and separation method |
-
1994
- 1994-10-06 JP JP24288694A patent/JP3438178B2/en not_active Expired - Fee Related
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015207004A (en) * | 1999-08-31 | 2015-11-19 | 株式会社半導体エネルギー研究所 | Display device making method and electronic apparatus |
| JP2016148872A (en) * | 1999-08-31 | 2016-08-18 | 株式会社半導体エネルギー研究所 | Display device making method and electronic apparatus |
| JP2017146629A (en) * | 1999-08-31 | 2017-08-24 | 株式会社半導体エネルギー研究所 | Semiconductor device manufacture method and electronic apparatus |
| JP2003076299A (en) * | 2001-07-25 | 2003-03-14 | Lg Phillips Lcd Co Ltd | Active matrix type organic electric field light emitting element with simplified manufacturing process and its manufacturing method |
| US7279348B2 (en) | 2001-12-28 | 2007-10-09 | Sharp Kabushiki Kaisha | Thin film transistor device and method of manufacturing the same |
| US7323351B2 (en) | 2001-12-28 | 2008-01-29 | Sharp Kabushiki Kaisha | Thin film transistor device and method of manufacturing the same |
| KR100837469B1 (en) * | 2001-12-28 | 2008-06-12 | 샤프 가부시키가이샤 | Method of manufacturing thin film transistor device |
| JP2006231909A (en) * | 2005-01-26 | 2006-09-07 | Seiko Epson Corp | Liquid jetting head and liquid jetting apparatus |
| JP2007013084A (en) * | 2005-06-29 | 2007-01-18 | Lg Phillips Lcd Co Ltd | Liquid crystal display and its manufacturing method |
| US8441015B2 (en) | 2005-06-29 | 2013-05-14 | Lg Display Co., Ltd. | Liquid crystal display device and fabrication method thereof |
| JP2017111438A (en) * | 2015-12-11 | 2017-06-22 | 株式会社半導体エネルギー研究所 | Display device and separation method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3438178B2 (en) | 2003-08-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3744980B2 (en) | Semiconductor device | |
| JP3202362B2 (en) | Method for manufacturing semiconductor device | |
| JP3409542B2 (en) | Method for manufacturing semiconductor device | |
| US6784457B2 (en) | Semiconductor device and manufacturing method thereof | |
| US5523865A (en) | Liquid-crystal display top gate thin film transistor with particular connection between the drain and the display electrode | |
| KR0178775B1 (en) | Fabricating method for active matrix substrate | |
| JPH08148693A (en) | Thin-film transistor and manufacture thereof | |
| JPH07209672A (en) | Electronic device with light nonemission type display | |
| JP3438178B2 (en) | Thin film transistor array and liquid crystal display device using the same | |
| US6534350B2 (en) | Method for fabricating a low temperature polysilicon thin film transistor incorporating channel passivation step | |
| JP3386192B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPH11265000A (en) | Liquid crystal display device and its manufacture | |
| US6482685B1 (en) | Method for fabricating a low temperature polysilicon thin film transistor incorporating multi-layer channel passivation step | |
| JPH10200125A (en) | Thin-film transistor and its manufacture | |
| JP2917925B2 (en) | Method of manufacturing thin film transistor and active matrix array for liquid crystal display device | |
| JP2921816B2 (en) | Active matrix substrate and manufacturing method thereof | |
| JPH07153971A (en) | Semiconductor device and its manufacture | |
| JP2775883B2 (en) | Method of manufacturing thin film transistor matrix | |
| JP2000164887A (en) | Semiconductor device | |
| JP3393834B2 (en) | Method for manufacturing semiconductor device | |
| JPH08248441A (en) | Liquid crystal display device | |
| JPH10274787A (en) | Manufacture of semiconductor device | |
| JPH09218426A (en) | Liquid crystal display substrate and its production | |
| JPH08116061A (en) | Thin-film semiconductor device | |
| JPH06151461A (en) | Manufacture of semiconductor film as well as of thin-film transistor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080613 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080613 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090613 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100613 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100613 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110613 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120613 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |