JPH08116061A

JPH08116061A - Thin-film semiconductor device

Info

Publication number: JPH08116061A
Application number: JP27460294A
Authority: JP
Inventors: Masumitsu Ino; 益充猪野; Takenobu Urazono; 丈展浦園
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1994-10-12
Filing date: 1994-10-12
Publication date: 1996-05-07

Abstract

PURPOSE: To enhance reliability by improving the metal gate electrode structure of a thin-film transistor. CONSTITUTION: A thin-film semiconductor device is made by using a transparent insulating substrate 1, and a thin-film transistor 3 having a semiconductor thin film 2 as an active layer is integratedly formed. The gate electrode 5 of the thin-film transistor 3 has the laminated structure comprising a lower-side metal layer 6 containing aluminum as a main component and an upper-side metal layer 7 containing titanium or the like as a main component. The upper-side metal layer 7 can hold down a hillock of aluminum generated in the lower-side layer 6.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、半導体薄膜を活性層と
する薄膜トランジスタが絶縁基板上に集積形成された薄
膜半導体装置に関する。より詳しくは、個々の薄膜トラ
ンジスタのゲート電極構造及び配線電極構造に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film semiconductor device in which thin film transistors having a semiconductor thin film as an active layer are integrated and formed on an insulating substrate. More specifically, it relates to a gate electrode structure and a wiring electrode structure of each thin film transistor.

【０００２】[0002]

【従来の技術】薄膜半導体装置は例えばアクティブマト
リクス型液晶表示装置の駆動基板に好適であり、現在盛
んに開発されている。図９はこの様な薄膜半導体装置の
一例を示す模式的な部分平面図である。絶縁基板上には
垂直方向に沿った信号ラインを構成する配線電極１０１
と、水平方向に沿ったゲートラインを構成する配線電極
１０２とが互いに交差して設けられている。両ラインの
交差部に画素スイッチング用の薄膜トランジスタ１０３
が形成されている。この薄膜トランジスタ１０３のソー
ス領域Ｓはコンタクトを介して信号ラインに接続し、ド
レイン領域Ｄはコンタクトを介して画素電極１０４に接
続している。ソース領域Ｓ及びドレイン領域Ｄの間には
ゲート電極１０５が設けられており、ゲートラインと接
続している。従来、ゲート電極１０５として例えば多結
晶シリコン（ＰｏｌｙＳｉ）を使用していた。このＰ
ｏｌｙＳｉには燐等の不純物をドーピングして低抵抗
化を図っているが、精々２５Ω／□が限界である。これ
より抵抗値を下げる為には、ＰｏｌｙＳｉの膜厚を増
加させるしか方法がない。しかしながら、ＰｏｌｙＳｉ
の膜厚を厚くすると、その上部に成膜される層間絶縁膜
のステップカバレッジが悪くなり、多層配線の段切れ等
の原因となる。2. Description of the Related Art A thin film semiconductor device is suitable for a drive substrate of an active matrix type liquid crystal display device, for example, and is under active development. FIG. 9 is a schematic partial plan view showing an example of such a thin film semiconductor device. Wiring electrodes 101 forming signal lines along the vertical direction on the insulating substrate.
And a wiring electrode 102 forming a gate line along the horizontal direction are provided so as to intersect with each other. A thin film transistor 103 for pixel switching is provided at the intersection of both lines.
Are formed. The source region S of the thin film transistor 103 is connected to the signal line via a contact, and the drain region D is connected to the pixel electrode 104 via a contact. A gate electrode 105 is provided between the source region S and the drain region D and is connected to the gate line. Conventionally, for example, polycrystalline silicon (Poly Si) has been used as the gate electrode 105. This P
Although poly Si is doped with impurities such as phosphorus to reduce the resistance, the limit is 25Ω / □ at best. The only way to lower the resistance value is to increase the film thickness of Poly Si. However, PolySi
If the film thickness is increased, the step coverage of the interlayer insulating film formed on the film deteriorates, which may cause disconnection of the multilayer wiring.

【０００３】ところで、上述した薄膜半導体装置をアク
ティブマトリクス型液晶表示装置の駆動基板として用い
た場合、配線電極１０１，１０２の低抵抗化が重要な技
術となってくる。特に、ゲートラインについては画素ス
イッチング用薄膜トランジスタを遅延なく動作させる為
その低抵抗化が必須となる。従来は、ゲートライン用の
配線電極１０２としてゲート電極１０５と同様に多結晶
シリコンを使用していたが、アクティブマトリクス型液
晶表示装置の高精細化及び大画面化に伴ないゲートライ
ンの抵抗値を下げる事が必須事項となってきている。特
に、アクティブマトリクス型液晶表示装置をＨＤＴＶ等
に応用した場合、大幅にゲートラインの低抵抗化を図る
必要がある。この為、例えば図９に示した例ではゲート
ラインを構成する配線電極１０２としてアルミニウム等
の金属材料を用いている。この場合、多結晶シリコンか
らなるゲート電極１０５と金属からなる配線電極１０２
はコンタクト１０６，１０７を介して接続される。しか
しながら、通常のＬＳＩと異なり、液晶表示装置の駆動
基板として用いられる薄膜半導体装置は、画素部分での
設計上の制約が多い。特に、多結晶シリコンのゲート電
極１０５と配線電極１０２とをコンタクト１０６，１０
７を介して橋渡しする様なパタン設計は、画素の開口率
を犠牲にする為、高輝度な画面を得る事ができない。By the way, when the above-mentioned thin film semiconductor device is used as a drive substrate of an active matrix type liquid crystal display device, it is an important technique to reduce the resistance of the wiring electrodes 101 and 102. In particular, regarding the gate line, since the pixel switching thin film transistor operates without delay, it is essential to reduce its resistance. Conventionally, polycrystalline silicon has been used as the wiring electrode 102 for the gate line similarly to the gate electrode 105. However, the resistance value of the gate line has been changed as the definition of the active matrix type liquid crystal display device becomes higher and the screen becomes larger. Lowering has become an essential matter. In particular, when the active matrix liquid crystal display device is applied to an HDTV or the like, it is necessary to significantly reduce the resistance of the gate line. For this reason, for example, in the example shown in FIG. 9, a metal material such as aluminum is used as the wiring electrode 102 forming the gate line. In this case, the gate electrode 105 made of polycrystalline silicon and the wiring electrode 102 made of metal are used.
Are connected via contacts 106, 107. However, unlike a normal LSI, a thin film semiconductor device used as a driving substrate of a liquid crystal display device has many design restrictions in the pixel portion. In particular, the gate electrodes 105 made of polycrystalline silicon and the wiring electrodes 102 are connected to each other by the contacts 106, 10.
The pattern design of bridging via 7 sacrifices the aperture ratio of the pixel, so that a high-luminance screen cannot be obtained.

【０００４】[0004]

【発明が解決しようとする課題】ゲート電極の材料とし
て多結晶シリコンに代え金属を用いた構造が提案されて
おり、例えば特開平２−３２８６号公報に開示されてい
る。ここではプレーナ型の薄膜トランジスタにおいて、
ゲート電極にＰｔ，Ｃｒ，Ｍｏ，Ｔｉ，Ｎｉ，Ａｌ，Ｔ
ａ，Ｗ，Ｃｏ等の単層金属を採用している。しかしなが
ら、これでは金属材料の熱塑性変化や形状変化が生じ薄
膜トランジスタの特性上問題が生じる。特に、層間絶縁
膜の成膜時、又はその後に加わる熱処理で電気抵抗が変
化する為、設計値を予め設定する事ができない。又、特
開平４−３１８９３４号公報にも金属ゲート電極を採用
した構造が提案されている。これでは逆スタガード型の
薄膜トランジスタにおいて、ゲート電極としてＡｌ，Ｔ
ａ，Ｍｏ等の金属材料を使用している。しかしながらこ
の構造では、後工程で加わる熱処理で金属の熱塑性変化
もしくは金属原子の拡散が生じ、薄膜トランジスタの閾
値電圧やゲート耐圧等の劣化が発生する。A structure using a metal instead of polycrystalline silicon as a material for the gate electrode has been proposed, and is disclosed in, for example, Japanese Patent Laid-Open No. 2-3286. Here, in the planar type thin film transistor,
Pt, Cr, Mo, Ti, Ni, Al, T for the gate electrode
A single-layer metal such as a, W, Co is adopted. However, this causes a thermoplastic change or a shape change of the metal material, which causes a problem in the characteristics of the thin film transistor. In particular, the design value cannot be set in advance because the electric resistance changes during the formation of the interlayer insulating film or the heat treatment applied thereafter. Also, Japanese Patent Laid-Open No. 4-318934 proposes a structure using a metal gate electrode. In this case, in the inverted staggered thin film transistor, Al, T
Metal materials such as a and Mo are used. However, in this structure, the thermal plasticity change of the metal or the diffusion of the metal atom occurs in the heat treatment applied in the subsequent step, and the threshold voltage of the thin film transistor, the gate breakdown voltage, and the like are deteriorated.

【０００５】これらの問題点につき、図１０を参照して
具体的に説明する。図示の構造はプレーナ型であり、半
導体薄膜２０１を活性層とする薄膜トランジスタ２０２
が絶縁基板２０３上に集積形成されている。半導体薄膜
２０１の上にはゲート絶縁膜２０４を介してアルミニウ
ムからなる金属ゲート電極２０５がパタニング形成され
ている。半導体薄膜２０１には例えばｎ型の不純物が高
濃度でドーピングされており、ソース領域Ｓ及びドレイ
ン領域Ｄを構成する。両者の間にチャネル領域Ｃｈが規
定される。かかる構成を有する薄膜トランジスタ２０２
は第１層間絶縁膜２０６により被覆されている。その上
にはアルミニウム等からなる配線電極２０７が所定の形
状にパタニング形成されており、コンタクトホールを介
してソース領域Ｓ及びドレイン領域Ｄに電気接続してい
る。この配線電極２０７は第２層間絶縁膜２０８により
被覆されている。なお、かかる構成を有する薄膜トラン
ジスタ２０２を画素スイッチング素子として用いる場合
には、配線電極２０７の代わりに画素電極がドレイン領
域Ｄに電気接続する事になる。These problems will be specifically described with reference to FIG. The illustrated structure is a planar type, and a thin film transistor 202 using the semiconductor thin film 201 as an active layer.
Are integrally formed on the insulating substrate 203. A metal gate electrode 205 made of aluminum is patterned on the semiconductor thin film 201 with a gate insulating film 204 interposed therebetween. The semiconductor thin film 201 is heavily doped with n-type impurities, for example, to form a source region S and a drain region D. A channel region Ch is defined between the two. Thin film transistor 202 having such a configuration
Are covered with a first interlayer insulating film 206. A wiring electrode 207 made of aluminum or the like is pattern-formed in a predetermined shape on the wiring electrode 207 and is electrically connected to the source region S and the drain region D through the contact holes. The wiring electrode 207 is covered with a second interlayer insulating film 208. Note that when the thin film transistor 202 having such a structure is used as a pixel switching element, the pixel electrode is electrically connected to the drain region D instead of the wiring electrode 207.

【０００６】この様にゲート電極２０５としてアルミニ
ウム等の金属を用いれば低抵抗化が可能になり、例えば
シート抵抗値を０．１Ω／□まで下げる事ができる。し
かしながら、後工程で加わる熱処理のプロセス温度に着
目すると、例えば第１層間絶縁膜２０６の成膜温度は４
００℃程度が必要である。この状態ではアルミニウムか
らなるゲート電極２０５の表面に所謂ヒロック２０９が
発生する。この為、上層側の配線電極２０７と短絡する
惧れがある。As described above, when a metal such as aluminum is used as the gate electrode 205, the resistance can be lowered, and the sheet resistance value can be lowered to 0.1Ω / □, for example. However, focusing on the process temperature of the heat treatment applied in the subsequent step, for example, the film formation temperature of the first interlayer insulating film 206 is 4
About 00 ° C is required. In this state, so-called hillocks 209 are generated on the surface of the gate electrode 205 made of aluminum. Therefore, there is a risk of short-circuiting with the wiring electrode 207 on the upper layer side.

【０００７】ところで、図１０に示した薄膜半導体装置
を液晶表示装置の駆動基板として用いた場合、配線電極
２０７はブラックマスク等遮光膜を兼ねる場合がある。
これを模式的に示したのが図１１である。即ち、透明絶
縁基板２０３の上には第１層間絶縁膜２０６を介してア
ルミニウム等からなる配線電極２０７が積層され、遮光
構造を構成する。前述した様に、第１層間絶縁膜２０６
の成膜温度は、例えばＰＳＧをＣＶＤで堆積した場合４
００℃程度である為、その表面状態は荒ている。その上
にアルミニウムからなる配線電極２０７を成膜すると、
後工程で加わる熱処理でクラックが発生し、さらには剥
離が現われる。この結果、液晶表示装置として使用する
場合透明絶縁基板２０３の裏面側から入射した光が抜け
て見える様になり、遮光性が著しく損なわれるという課
題がある。By the way, when the thin film semiconductor device shown in FIG. 10 is used as a driving substrate of a liquid crystal display device, the wiring electrode 207 may also serve as a light shielding film such as a black mask.
FIG. 11 schematically shows this. That is, the wiring electrode 207 made of aluminum or the like is laminated on the transparent insulating substrate 203 via the first interlayer insulating film 206 to form a light shielding structure. As described above, the first interlayer insulating film 206
The film-forming temperature of is, for example, 4 when PSG is deposited by CVD.
Since the temperature is about 00 ° C, the surface condition is rough. When a wiring electrode 207 made of aluminum is formed thereon,
The heat treatment applied in a later step causes cracks and further peeling. As a result, when used as a liquid crystal display device, the light incident from the back surface side of the transparent insulating substrate 203 becomes visible and there is a problem that the light-shielding property is significantly impaired.

【０００８】[0008]

【課題を解決するための手段】上述した従来の技術の課
題を解決する為、以下の手段を講じた。即ち、本発明に
よれば半導体薄膜を活性層とする薄膜トランジスタが絶
縁基板上に集積形成された薄膜半導体装置において、該
薄膜トランジスタのゲート電極はアルミニウムを主体と
する下側金属層と、チタン、ニッケル、モリブデン、タ
ングステン又はクロムを主体とする上側金属層とを含む
積層構造を有する事を特徴とする。又、薄膜トランジス
タの活性層は、例えばレーザ光照射により結晶化した多
結晶半導体薄膜を用いる事ができる。又、該薄膜トラン
ジスタは、４００℃以下の温度で成膜したシリコン酸化
物を主体とする層間絶縁膜で被覆されている。この層間
絶縁膜の上には、アルミニウムを主体とする下側金属層
と、チタン、ニッケル、モリブデン、タングステン又は
クロムを主体とする上側金属層とからなる二層の配線電
極が形成される。Means for Solving the Problems In order to solve the above-mentioned problems of the conventional technique, the following means were taken. That is, according to the present invention, in a thin film semiconductor device in which a thin film transistor having a semiconductor thin film as an active layer is integrally formed on an insulating substrate, the gate electrode of the thin film transistor has a lower metal layer mainly composed of aluminum, titanium, nickel, It is characterized by having a laminated structure including an upper metal layer mainly containing molybdenum, tungsten or chromium. Further, as the active layer of the thin film transistor, for example, a polycrystalline semiconductor thin film crystallized by laser light irradiation can be used. Further, the thin film transistor is covered with an interlayer insulating film mainly composed of silicon oxide formed at a temperature of 400 ° C. or lower. On this interlayer insulating film, a two-layer wiring electrode is formed which is composed of a lower metal layer mainly composed of aluminum and an upper metal layer mainly composed of titanium, nickel, molybdenum, tungsten or chromium.

【０００９】本発明は特にアクティブマトリクス型の液
晶表示装置に適用して好適である。即ち、本発明にかか
るアクティブマトリクス型液晶表示装置は基本的な構成
として、薄膜トランジスタ及び画素電極が集積形成され
た一方の基板と、対向電極を有し所定の間隙を介して該
一方の基板に接合した他方の基板と、該間隙に保持され
た液晶とを有する。特徴事項として、該薄膜トランジス
タは、アルミニウムを主体とする下側金属層と、チタ
ン、ニッケル、モリブデン、タングステン又はクロムを
主体とする上側金属層とを含む積層構造のゲート電極を
有する。The present invention is particularly suitable for application to an active matrix type liquid crystal display device. That is, the active matrix liquid crystal display device according to the present invention has, as a basic configuration, one substrate on which thin film transistors and pixel electrodes are integrated and bonded to the other substrate having a counter electrode and a predetermined gap. The other substrate and the liquid crystal held in the gap. Characteristically, the thin film transistor has a laminated gate electrode including a lower metal layer containing aluminum as a main component and an upper metal layer containing titanium, nickel, molybdenum, tungsten, or chromium as a main component.

【００１０】[0010]

【作用】本発明によれば、ゲート電極として二層構造を
採用しており、アルミニウムを主体とする下側金属層を
チタン等の上側金属層で被覆している。これにより、下
側金属層に発生するアルミニウムのヒロックを上側金属
層で押さえ込み、層間絶縁膜にピンホール等が発生しな
い様にしている。又、層間絶縁膜の上に形成される配線
電極についてもゲート電極と同様に二層構造を採用して
おり、アルミニウムを主体とする下側金属層をチタン等
の上側金属層で被覆している。層間絶縁膜を６００℃以
下の低温プロセスで成膜した場合その表面が荒れた状態
になる。その上に形成する配線電極を二層構造とする事
により、層間絶縁膜との膜応力による配線電極剥離を防
止し、配線抵抗を安定化する。この様に、本発明によれ
ばゲート電極として二層構造の金属材料を用いている
為、低抵抗化が可能になるばかりでなく、低温プロセス
による薄膜半導体装置の製造が可能になる。この関係で
高耐熱性を有しないガラス等を透明絶縁基板材料として
採用できる。この際、半導体薄膜として多結晶シリコン
等を用いた場合、レーザ光照射によりその結晶化を図る
事により、低温プロセスとの整合性を保つ様にしてい
る。According to the present invention, the two-layer structure is adopted as the gate electrode, and the lower metal layer composed mainly of aluminum is covered with the upper metal layer such as titanium. As a result, hillocks of aluminum generated in the lower metal layer are pressed down by the upper metal layer so that pinholes and the like do not occur in the interlayer insulating film. The wiring electrode formed on the interlayer insulating film also has a two-layer structure similar to the gate electrode, and the lower metal layer mainly composed of aluminum is covered with the upper metal layer such as titanium. . When the interlayer insulating film is formed by a low temperature process of 600 ° C. or lower, its surface becomes rough. By forming the wiring electrode formed thereon to have a two-layer structure, peeling of the wiring electrode due to film stress with the interlayer insulating film is prevented and the wiring resistance is stabilized. As described above, according to the present invention, since the metal material having the two-layer structure is used as the gate electrode, not only the resistance can be reduced, but also the thin film semiconductor device can be manufactured by the low temperature process. In this relationship, glass or the like which does not have high heat resistance can be adopted as the transparent insulating substrate material. At this time, when polycrystalline silicon or the like is used as the semiconductor thin film, its crystallization is achieved by laser light irradiation so as to maintain compatibility with the low temperature process.

【００１１】[0011]

【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図１は本発明にかかる薄膜半導体装置
の基本的な構成を示す模式的な部分断面図である。本薄
膜半導体装置は透明絶縁基板１を用いて作成されてお
り、半導体薄膜２を活性層とする薄膜トランジスタ３が
集積形成されている。本薄膜半導体装置は低温プロセス
で製造可能であり、耐熱性がそれほど高くないガラス等
を透明絶縁基板１の構成材料として用いる事ができる。
例えば、４００℃程度のプロセス温度に耐えるガラス材
料であれば良い。又、半導体薄膜２としては例えば多結
晶シリコンを用いる事ができる。この多結晶シリコンは
例えば低温成膜された非晶質シリコンをレーザ光照射に
より結晶化して得る事ができ、低温形成可能である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will be described in detail below with reference to the drawings. FIG. 1 is a schematic partial cross-sectional view showing the basic structure of a thin film semiconductor device according to the present invention. This thin film semiconductor device is produced using a transparent insulating substrate 1, and a thin film transistor 3 having a semiconductor thin film 2 as an active layer is integrally formed. The thin-film semiconductor device can be manufactured by a low temperature process, and glass or the like, which has not so high heat resistance, can be used as a constituent material of the transparent insulating substrate 1.
For example, any glass material that can withstand a process temperature of about 400 ° C. may be used. Further, as the semiconductor thin film 2, for example, polycrystalline silicon can be used. This polycrystalline silicon can be obtained, for example, by crystallizing amorphous silicon formed at a low temperature by laser light irradiation, and can be formed at a low temperature.

【００１２】半導体薄膜２の上にはゲート絶縁膜４を介
してゲート電極５がパタニング形成されており、プレー
ナ型の薄膜トランジスタ３を構成する。本発明の特徴事
項としてゲート電極５はアルミニウムを主体とする下側
金属層６と、チタン、ニッケル、モリブデン、タングス
テン又はクロムを主体とする上側金属層７とを含む積層
構造となっている。本例では、下側金属層６はアルミニ
ウムに固溶限界内でシリコンを添加したＡｌＳｉを用い
ている。又、上側金属層７としては、チタンＴｉを用い
ている。このゲート電極５の両側に位置する半導体薄膜
２の部分には、例えばｎ型の不純物が比較的高濃度で注
入されており、薄膜トランジスタ３のソース領域Ｓ及び
ドレイン領域Ｄを構成する。両者の間にはチャネル領域
Ｃｈが規定され、ゲート電極５の直下に位置する事にな
る。A gate electrode 5 is patterned on the semiconductor thin film 2 via a gate insulating film 4 to form a planar type thin film transistor 3. As a feature of the present invention, the gate electrode 5 has a laminated structure including a lower metal layer 6 mainly made of aluminum and an upper metal layer 7 mainly made of titanium, nickel, molybdenum, tungsten or chromium. In this example, the lower metal layer 6 uses AlSi in which silicon is added to aluminum within the solid solution limit. Further, titanium Ti is used for the upper metal layer 7. For example, an n-type impurity is implanted into the portions of the semiconductor thin film 2 located on both sides of the gate electrode 5 at a relatively high concentration to form a source region S and a drain region D of the thin film transistor 3. A channel region Ch is defined between the two, and is located immediately below the gate electrode 5.

【００１３】かかる構成を有する薄膜トランジスタ３は
第１層間絶縁膜８により被覆されている。この第１層間
絶縁膜８は４００℃以下の温度で成膜したシリコン酸化
物を主体とし、具体的にはＰＳＧを用いる事ができる。
第１層間絶縁膜８の上には配線電極９が所定の形状にパ
タニング形成されている。配線電極９は第１層間絶縁膜
８に開口したコンタクトホールを介して、薄膜トランジ
スタ３のソース領域Ｓやドレイン領域Ｄと電気接続して
いる。なお、この薄膜トランジスタ３を画素のスイッチ
ング素子として用いる場合には、ドレイン領域Ｄ側に接
続した配線電極９の代わりに画素電極が接続する事にな
る。本発明の特徴事項として、配線電極９はゲート電極
５と同様の二層構造となっており、アルミニウムを主体
とする下側金属層１０と、チタン、ニッケル、モリブデ
ン、タングステン又はクロムを主体とする上側金属層１
１とからなる。かかる二層構造を有する配線電極９は第
２層間絶縁膜１２により被覆されている。その上にはプ
ラズマ成膜されたＰ−ＳｉＮ等からなるパシベーション
膜１３がパタニング形成されている。The thin film transistor 3 having such a structure is covered with the first interlayer insulating film 8. The first interlayer insulating film 8 is mainly composed of silicon oxide formed at a temperature of 400 ° C. or lower, and specifically, PSG can be used.
A wiring electrode 9 is patterned on the first interlayer insulating film 8 in a predetermined shape. The wiring electrode 9 is electrically connected to the source region S and the drain region D of the thin film transistor 3 through a contact hole opened in the first interlayer insulating film 8. When the thin film transistor 3 is used as a pixel switching element, the pixel electrode is connected instead of the wiring electrode 9 connected to the drain region D side. As a feature of the present invention, the wiring electrode 9 has a two-layer structure similar to that of the gate electrode 5, and is mainly composed of a lower metal layer 10 mainly composed of aluminum and titanium, nickel, molybdenum, tungsten or chromium. Upper metal layer 1
It consists of 1. The wiring electrode 9 having such a two-layer structure is covered with the second interlayer insulating film 12. A passivation film 13 made of plasma-deposited P-SiN or the like is patterned thereon.

【００１４】本発明によれば、ゲート電極５が積層構造
を有しており、アルミニウムを主体とする下側金属層６
をチタン等からなる上側金属層７で被覆している。この
為、下側金属層６に含まれるアルミニウムのヒロックを
チタン等の上側金属層７で押さえ込む事が可能になり、
従来の様にヒロックが第１層間絶縁膜８を貫通して上側
の配線電極９と短絡を起す様な不具合がなくなる。換言
すると、第１層間絶縁膜８にピンホール等が発生しな
い。According to the present invention, the gate electrode 5 has a laminated structure, and the lower metal layer 6 mainly composed of aluminum is used.
Is covered with an upper metal layer 7 made of titanium or the like. Therefore, it is possible to press down the aluminum hillock contained in the lower metal layer 6 with the upper metal layer 7 such as titanium,
The problem that hillocks penetrate the first interlayer insulating film 8 and cause a short circuit with the upper wiring electrode 9 unlike the conventional case is eliminated. In other words, no pinhole or the like is generated in the first interlayer insulating film 8.

【００１５】図２は、配線電極の積層構造を模式的に表
わした斜視図である。透明絶縁基板１の上には第１層間
絶縁膜８が成膜されている。その上にはアルミニウムを
主体とする下側金属層１０とチタン等からなる上側金属
層１１が積層されており、配線電極を構成する。第１層
間絶縁膜８を６００℃以下の低温プロセスで成膜した場
合その表面は比較的荒れた状態になる。この荒れた表面
の上に下側金属層１０が成膜される。このままでは膜応
力の影響により下側金属層１０の剥離が生じる惧れがあ
る。これを抑える為、チタン等の上側金属層１１を重ね
ており、安定した配線抵抗を確保できる。又、配線電極
を遮光膜に兼用した場合光漏れ等の不具合を防止する事
も可能である。FIG. 2 is a perspective view schematically showing the laminated structure of the wiring electrodes. A first interlayer insulating film 8 is formed on the transparent insulating substrate 1. A lower metal layer 10 mainly made of aluminum and an upper metal layer 11 made of titanium or the like are laminated thereon, and form a wiring electrode. When the first interlayer insulating film 8 is formed by a low temperature process of 600 ° C. or lower, its surface becomes relatively rough. The lower metal layer 10 is formed on this rough surface. Under this condition, the lower metal layer 10 may be peeled off due to the influence of the film stress. In order to suppress this, the upper metal layer 11 made of titanium or the like is overlaid, and stable wiring resistance can be secured. Further, when the wiring electrode is also used as the light-shielding film, it is possible to prevent problems such as light leakage.

【００１６】図３はゲート電極又は配線電極の表面平滑
度を測定した結果を示しており、（Ａ）は本発明にかか
る積層構造の電極表面状態を表わしており、（Ｂ）はＡ
ｌＳｉ単層の電極表面状態を表わしている。何れのグラ
フも縦軸に膜の凹凸をとり、横軸に膜平面位置を表わし
ている。（Ａ）に示す本発明の場合電極表面は極めて平
坦である。これに対し、（Ｂ）に示した従来例ではアル
ミニウムのヒロックが発生する為電極表面状態は無数の
凹凸を含んでいる。FIG. 3 shows the result of measuring the surface smoothness of the gate electrode or the wiring electrode, (A) shows the electrode surface state of the laminated structure according to the present invention, and (B) shows A.
1 shows the electrode surface state of a 1Si single layer. In each graph, the vertical axis represents the unevenness of the film, and the horizontal axis represents the film plane position. In the case of the present invention shown in (A), the electrode surface is extremely flat. On the other hand, in the conventional example shown in (B), hillocks of aluminum are generated, so that the electrode surface state includes numerous irregularities.

【００１７】次に図４ないし図７を参照して、図１に示
した薄膜半導体装置の製造方法を詳細に説明する。先ず
図４の工程（Ａ）でガラス等からなる透明絶縁基板１を
用意する。本発明にかかる薄膜半導体装置は例えば４０
０℃以下の低温プロセスで製造可能であり、この温度に
耐えるガラス材料であれば良い。次に工程（Ｂ）で、透
明絶縁基板１の上に半導体薄膜２を成膜する。本例では
非晶質シリコンを低温で成膜した。工程（Ｃ）に移り、
半導体薄膜２の上に、ＳｉＯ₂等からなる反射防止膜１
５を成膜する。その上にレジスト１６をパタニング形成
する。このレジスト１６は後工程で作成されるゲート電
極と同一形状にパタニングされる。このレジスト１６を
マスクとしてセルフアライメントにより、例えばｎ型の
不純物をイオン注入する。これにより、半導体薄膜２に
ソース領域Ｓ及びドレイン領域Ｄが形成される。続いて
工程（Ｄ）に進み、使用済みとなったレジスト１６を剥
離する。続いてレーザ光照射を行ない半導体薄膜２を結
晶化する。これにより多結晶シリコンからなる活性層が
得られる。このレーザ光照射によりソース領域Ｓ及びド
レイン領域Ｄに注入された不純物も同時に活性化され
る。これらのソース領域Ｓ及びドレイン領域Ｄの間には
チャネルＣｈが規定される。なお、反射防止膜１５はレ
ーザ光の吸収効率を高める為に一時的に設けられたもの
でる。本例ではレーザパルスをワンショットで照射し半
導体薄膜２の加熱処理を行なう。非晶質シリコンからな
る半導体薄膜２はこの加熱により一旦溶融した後結晶化
し、比較的大粒径の多結晶シリコンが得られる。又、半
導体薄膜２が成膜状態で比較的粒径の小さな多結晶であ
る場合には、加熱処理により溶融した後再結晶化し比較
的大粒径の多結晶に変換できる。レーザパルスとしては
例えばエキシマレーザ光を用いる事ができる。エキシマ
レーザ光は強力なパルス紫外光である為、シリコン等か
らなる半導体薄膜２の表面層で吸収され、その部分の温
度を局部的に上昇させるが、透明絶縁基板１まで加熱す
る事はない。透明絶縁基板１に成膜する半導体膜として
は、低温で作成できるプラズマＣＶＤシリコン膜等を選
ぶ事ができる。ガラス材料からなる透明絶縁基板１に例
えば厚み３０nmのプラズマＣＶＤシリコン膜を成膜した
場合、ＸｅＣｌエキシマレーザ光を照射した時の溶融閾
値エネルギーは１３０mJ／cm²程度である。このレーザ
光照射の後工程（Ｅ）に移り、使用済みとなった反射防
止膜を除去する。Next, a method of manufacturing the thin film semiconductor device shown in FIG. 1 will be described in detail with reference to FIGS. First, in step (A) of FIG. 4, a transparent insulating substrate 1 made of glass or the like is prepared. The thin film semiconductor device according to the present invention is, for example, 40
A glass material that can be manufactured by a low temperature process of 0 ° C. or lower and can withstand this temperature may be used. Next, in step (B), the semiconductor thin film 2 is formed on the transparent insulating substrate 1. In this example, amorphous silicon was formed at a low temperature. Move to step (C),
An antireflection film 1 made of SiO ₂ or the like is formed on the semiconductor thin film 2.
5 is formed into a film. A resist 16 is pattern-formed thereon. This resist 16 is patterned into the same shape as the gate electrode formed in a later step. For example, n-type impurities are ion-implanted by self-alignment using the resist 16 as a mask. As a result, the source region S and the drain region D are formed in the semiconductor thin film 2. Subsequently, in step (D), the used resist 16 is peeled off. Subsequently, laser light irradiation is performed to crystallize the semiconductor thin film 2. As a result, an active layer made of polycrystalline silicon is obtained. By this laser light irradiation, the impurities implanted in the source region S and the drain region D are also activated at the same time. A channel Ch is defined between the source region S and the drain region D. The antireflection film 15 is temporarily provided in order to enhance the absorption efficiency of laser light. In this example, the semiconductor thin film 2 is heated by irradiating it with a laser pulse in one shot. The semiconductor thin film 2 made of amorphous silicon is once melted by this heating and then crystallized to obtain polycrystalline silicon having a relatively large grain size. Further, when the semiconductor thin film 2 is a polycrystal having a relatively small grain size in the formed state, it can be converted to a polycrystal having a relatively large grain size by being recrystallized by being melted by heat treatment. As the laser pulse, for example, excimer laser light can be used. Since the excimer laser light is a strong pulsed ultraviolet light, it is absorbed by the surface layer of the semiconductor thin film 2 made of silicon or the like and locally raises the temperature of that portion, but does not heat the transparent insulating substrate 1. As the semiconductor film formed on the transparent insulating substrate 1, a plasma CVD silicon film or the like which can be formed at a low temperature can be selected. When a plasma CVD silicon film having a thickness of 30 nm is formed on the transparent insulating substrate 1 made of a glass material, the melting threshold energy when irradiated with XeCl excimer laser light is about 130 mJ / cm ² . After this laser light irradiation, the process moves to the step (E), and the used antireflection film is removed.

【００１８】次に図５の工程（Ｆ）に移り、半導体薄膜
２を所定の形状にパタニングして薄膜トランジスタの素
子領域とする。次に工程（Ｇ）で、半導体薄膜２の上に
ゲート絶縁膜４を成膜する。本例ではＳｉＯ₂をＣＶＤ
法により堆積した。続いて工程（Ｈ）でスパッタ法等に
よりＡｌＳｉを成膜し、チャネル領域Ｃｈに整合する形
状にパタニングして下側金属層６に加工する。工程
（Ｉ）に移り、下側金属層６に重ねて上側金属層７を成
膜する。本例ではスパッタ法によりＴｉを低温成膜し
た。さらに工程（Ｊ）で、エッチングにより上側金属層
７をパタニングし不要な部分を除去する。これにより、
下側金属層６と上側金属層７の積層構造からなるゲート
電極５が得られる。以上で、半導体薄膜２を活性層とす
る薄膜トランジスタ３の基本構造が完成する。Next, in step (F) of FIG. 5, the semiconductor thin film 2 is patterned into a predetermined shape to form an element region of a thin film transistor. Next, in step (G), the gate insulating film 4 is formed on the semiconductor thin film 2. In this example, SiO ₂ is CVD
It was deposited by the method. Subsequently, in step (H), AlSi is formed by a sputtering method or the like, and patterned into a shape matching the channel region Ch to process the lower metal layer 6. Moving to the step (I), the upper metal layer 7 is formed on the lower metal layer 6 so as to be superposed thereon. In this example, Ti was deposited at a low temperature by the sputtering method. Further, in step (J), the upper metal layer 7 is patterned by etching to remove unnecessary portions. This allows
The gate electrode 5 having a laminated structure of the lower metal layer 6 and the upper metal layer 7 is obtained. With the above, the basic structure of the thin film transistor 3 having the semiconductor thin film 2 as an active layer is completed.

【００１９】次に図６の工程（Ｋ）に進み、薄膜トラン
ジスタ３を第１層間絶縁膜８で被覆する。本例では、Ｃ
ＶＤ法により４００℃程度のプロセス温度でＰＳＧを堆
積し、第１層間絶縁膜８とした。次に工程（Ｌ）で、ウ
ェットエッチングにより第１層間絶縁膜８にコンタクト
ホールを開口する。コンタクトホールは薄膜トランジス
タ３のソース領域Ｓ及びドレイン領域Ｄに連通してい
る。続いて工程（Ｍ）で、第１層間絶縁膜８の上に下側
金属層１０を成膜する。本例ではスパッタ法によりＡｌ
Ｓｉを堆積した。さらにその上に上側金属層１１を成膜
する。本例では、Ｔｉをスパッタ法により堆積した。Next, proceeding to step (K) in FIG. 6, the thin film transistor 3 is covered with the first interlayer insulating film 8. In this example, C
PSG was deposited at a process temperature of about 400 ° C. by the VD method to form the first interlayer insulating film 8. Next, in step (L), a contact hole is opened in the first interlayer insulating film 8 by wet etching. The contact hole communicates with the source region S and the drain region D of the thin film transistor 3. Subsequently, in step (M), the lower metal layer 10 is formed on the first interlayer insulating film 8. In this example, Al is formed by the sputtering method.
Si was deposited. Further, the upper metal layer 11 is formed thereon. In this example, Ti was deposited by the sputtering method.

【００２０】次に図７の工程（Ｎ）に進み、上述した下
側金属層１０と上側金属層１１の積層構造を所定の形状
にパタニングし、配線電極９に加工する。このようにし
て得られた配線電極９は薄膜トランジスタ３のソース領
域Ｓ及びドレイン領域Ｄと電気接続している。なお薄膜
トランジスタ３を画素のスイッチング素子として用いる
場合には、ドレイン領域Ｄ側に電気接続した配線電極９
に代えてＩＴＯ等からなる画素電極をパタニング形成す
る事になる。続いて工程（Ｏ）に進み、配線電極９を第
２層間絶縁膜１２で被覆する。本例では４００℃程度の
プロセス温度でＰＳＧをＣＶＤ法により堆積した。最後
に、工程（Ｐ）で第２層間絶縁膜１２の上にパシベーシ
ョン膜１３をパタニング形成する。本例では４００℃程
度の成膜温度でＰ−ＳｉＮを堆積した。この後熱アニー
ルを行ない半導体薄膜２の水素化処理を実施する。即
ち、パシベーション膜１３をキャップ膜として、第１層
間絶縁膜８及び第２層間絶縁膜１２に内在する水素を半
導体薄膜２に拡散させる。これにより、半導体薄膜２の
欠陥準位が終端化され、薄膜トランジスタ３の電気特性
が改善できる。Next, proceeding to step (N) of FIG. 7, the above-mentioned laminated structure of the lower metal layer 10 and the upper metal layer 11 is patterned into a predetermined shape and processed into the wiring electrode 9. The wiring electrode 9 thus obtained is electrically connected to the source region S and the drain region D of the thin film transistor 3. When the thin film transistor 3 is used as a pixel switching element, the wiring electrode 9 electrically connected to the drain region D side.
Instead of this, the pixel electrode made of ITO or the like is formed by patterning. Subsequently, in step (O), the wiring electrode 9 is covered with the second interlayer insulating film 12. In this example, PSG was deposited by the CVD method at a process temperature of about 400 ° C. Finally, in step (P), a passivation film 13 is patterned on the second interlayer insulating film 12. In this example, P-SiN was deposited at a film forming temperature of about 400 ° C. After that, thermal annealing is performed to hydrogenate the semiconductor thin film 2. That is, with the passivation film 13 as a cap film, hydrogen contained in the first interlayer insulating film 8 and the second interlayer insulating film 12 is diffused into the semiconductor thin film 2. As a result, the defect level of the semiconductor thin film 2 is terminated and the electrical characteristics of the thin film transistor 3 can be improved.

【００２１】最後に図８を参照して、本発明にかかる薄
膜半導体装置を駆動基板として用いたアクティブマトリ
クス型液晶表示装置の一例を説明する。この液晶表示装
置は駆動基板５１と、これに所定の間隙を介して接合し
た対向基板５２と、両者の間隙に保持された液晶５３と
からなるパネル構造を有している。なお対向基板５２の
内表面には対向電極が予め形成されている。一方駆動基
板５１の内表面には画素アレイ部５４と周辺駆動回路部
とが集積形成されている。周辺駆動回路部は垂直駆動回
路５５と水平駆動回路５６とに分かれている。これらの
駆動回路は、図１に示した薄膜トランジスタにより構成
されている。一方画素アレイ部５４にはゲートライン５
７となる配線電極と信号ライン５８になる配線電極とが
互いに直交して形成されている。両者の交差部には画素
スイッチング用の薄膜トランジスタ５９が形成されてい
る。又、個々の薄膜トランジスタ５９に接続して対応す
る画素電極６０も集積形成されている。駆動基板５１の
上端側には外部との電気接続をとる為端子６１が設けら
れている。この端子６１は配線電極６２を介して垂直駆
動回路５５及び水平駆動回路５６に接続している。Finally, an example of an active matrix type liquid crystal display device using the thin film semiconductor device according to the present invention as a drive substrate will be described with reference to FIG. This liquid crystal display device has a panel structure including a drive substrate 51, a counter substrate 52 bonded to the drive substrate 51 through a predetermined gap, and a liquid crystal 53 held in the gap between the two. A counter electrode is previously formed on the inner surface of the counter substrate 52. On the other hand, the pixel array section 54 and the peripheral drive circuit section are formed integrally on the inner surface of the drive substrate 51. The peripheral drive circuit section is divided into a vertical drive circuit 55 and a horizontal drive circuit 56. These drive circuits are composed of the thin film transistors shown in FIG. On the other hand, the pixel array section 54 has a gate line 5
The wiring electrode that becomes 7 and the wiring electrode that becomes the signal line 58 are formed orthogonal to each other. A thin film transistor 59 for pixel switching is formed at the intersection of the two. Further, corresponding pixel electrodes 60 connected to the individual thin film transistors 59 are also integrally formed. A terminal 61 is provided on the upper end side of the drive substrate 51 to electrically connect to the outside. The terminal 61 is connected to the vertical drive circuit 55 and the horizontal drive circuit 56 via the wiring electrode 62.

【００２２】[0022]

【発明の効果】以上説明した様に、本発明によれば、半
導体薄膜を活性層とする薄膜トランジスタが絶縁基板上
に集積形成された薄膜半導体装置において、薄膜トラン
ジスタのゲート電極はアルミニウムを主体とする下側金
属層と、チタン等を主体とする上側金属層とを含む積層
構造となっている。この為、熱処理等によって発生する
アルミニウムのヒロックを防止でき、多層配線が可能に
なる。この結果薄膜半導体装置の生産性が向上するとい
う効果がある。又、層間絶縁膜上に形成される配線電極
は、アルミニウムを主体とする下側金属層とチタン等を
主体とする上側金属層とからなる二層構造を有してい
る。これにより、アルミニウムのクラックや剥離を防止
できる。その結果、配線抵抗の安定化が図れるという効
果がある。As described above, according to the present invention, in a thin film semiconductor device in which a thin film transistor having a semiconductor thin film as an active layer is integrally formed on an insulating substrate, the gate electrode of the thin film transistor is mainly composed of aluminum. It has a laminated structure including a side metal layer and an upper metal layer mainly containing titanium or the like. Therefore, hillocks of aluminum generated by heat treatment or the like can be prevented, and multilayer wiring is possible. As a result, there is an effect that the productivity of the thin film semiconductor device is improved. The wiring electrode formed on the interlayer insulating film has a two-layer structure including a lower metal layer mainly made of aluminum and an upper metal layer mainly made of titanium or the like. This makes it possible to prevent cracking and peeling of aluminum. As a result, there is an effect that the wiring resistance can be stabilized.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明にかかる薄膜半導体装置の基本的な構造
を示す部分断面図である。FIG. 1 is a partial cross-sectional view showing the basic structure of a thin film semiconductor device according to the present invention.

【図２】図１に示した薄膜半導体装置に含まれる配線電
極の積層構造を示す模式的な斜視図である。FIG. 2 is a schematic perspective view showing a laminated structure of wiring electrodes included in the thin film semiconductor device shown in FIG.

【図３】ゲート電極及び配線電極の表面状態を示すグラ
フである。FIG. 3 is a graph showing surface states of gate electrodes and wiring electrodes.

【図４】本発明にかかる薄膜半導体装置の製造方法を示
す工程図である。FIG. 4 is a process drawing showing the method of manufacturing the thin film semiconductor device according to the present invention.

【図５】同じく製造方法を示す工程図である。FIG. 5 is a process drawing showing the same manufacturing method.

【図６】同じく製造方法を示す工程図である。FIG. 6 is a process drawing showing the same manufacturing method.

【図７】同じく製造方法を示す工程図である。FIG. 7 is a process drawing showing the same manufacturing method.

【図８】本発明にかかる薄膜半導体装置を駆動基板とし
て組み込んだアクティブマトリクス型液晶表示装置の一
例を示す模式的な斜視図である。FIG. 8 is a schematic perspective view showing an example of an active matrix type liquid crystal display device in which the thin film semiconductor device according to the present invention is incorporated as a drive substrate.

【図９】従来の薄膜半導体装置の一例を示す模式的な平
面図である。FIG. 9 is a schematic plan view showing an example of a conventional thin film semiconductor device.

【図１０】従来の薄膜半導体装置の他の例を示す模式的
な部分断面図である。FIG. 10 is a schematic partial cross-sectional view showing another example of a conventional thin film semiconductor device.

【図１１】図１０に示した従来例に含まれる配線電極の
欠陥を示す説明図である。11 is an explanatory diagram showing a defect of a wiring electrode included in the conventional example shown in FIG.

【符号の説明】[Explanation of symbols]

１透明絶縁基板２半導体薄膜３薄膜トランジスタ４ゲート絶縁膜５ゲート電極６下側金属層７上側金属層８第１層間絶縁膜９配線電極１０下側金属層１１上側金属層１２第２層間絶縁膜１３パシベーション膜 1 Transparent Insulating Substrate 2 Semiconductor Thin Film 3 Thin Film Transistor 4 Gate Insulating Film 5 Gate Electrode 6 Lower Metal Layer 7 Upper Metal Layer 8 First Interlayer Insulating Film 9 Wiring Electrode 10 Lower Metal Layer 11 Upper Metal Layer 12 Second Interlayer Insulating Film 13 Passivation film

Claims

【特許請求の範囲】[Claims]

【請求項１】半導体薄膜を活性層とする薄膜トランジ
スタが絶縁基板上に集積形成された薄膜半導体装置であ
って、該薄膜トランジスタのゲート電極はアルミニウム
を主体とする下側金属層と、チタン、ニッケル、モリブ
デン、タングステン又はクロムを主体とする上側金属層
とを含む積層構造を有する事を特徴とする薄膜半導体装
置。1. A thin film semiconductor device in which a thin film transistor having a semiconductor thin film as an active layer is integrally formed on an insulating substrate, and a gate electrode of the thin film transistor has a lower metal layer mainly containing aluminum, titanium, nickel, A thin film semiconductor device having a laminated structure including an upper metal layer mainly containing molybdenum, tungsten or chromium.

【請求項２】該薄膜トランジスタの活性層は、レーザ
光照射により結晶化した多結晶半導体薄膜である事を特
徴とする請求項１記載の薄膜半導体装置。2. The thin film semiconductor device according to claim 1, wherein the active layer of the thin film transistor is a polycrystalline semiconductor thin film crystallized by laser light irradiation.

【請求項３】該薄膜トランジスタは、４００℃以下の
温度で成膜したシリコン酸化物を主体とする層間絶縁膜
で被覆されている事を特徴とする請求項１記載の薄膜半
導体装置。3. The thin film semiconductor device according to claim 1, wherein the thin film transistor is covered with an interlayer insulating film composed mainly of silicon oxide formed at a temperature of 400 ° C. or lower.

【請求項４】該層間絶縁膜の上には、アルミニウムを
主体とする下側金属層と、チタン、ニッケル、モリブデ
ン、タングステン又はクロムを主体とする上側金属層と
からなる二層の配線電極が形成されている事を特徴とす
る請求項３記載の薄膜半導体装置。4. A two-layer wiring electrode comprising a lower metal layer mainly composed of aluminum and an upper metal layer mainly composed of titanium, nickel, molybdenum, tungsten or chromium on the interlayer insulating film. The thin film semiconductor device according to claim 3, wherein the thin film semiconductor device is formed.

【請求項５】薄膜トランジスタ及び画素電極が集積形
成された一方の基板と、対向電極を有し所定の間隙を介
して該一方の基板に接合した他方の基板と、該間隙に保
持された液晶とを有するアクティブマトリクス型液晶表
示装置であって、該薄膜トランジスタは、アルミニウムを主体とする下側
金属層と、チタン、ニッケル、モリブデン、タングステ
ン又はクロムを主体とする上側金属層とを含む積層構造
のゲート電極を有する事を特徴とするアクティブマトリ
クス型液晶表示装置。5. A substrate on which a thin film transistor and a pixel electrode are integrally formed, another substrate having a counter electrode and joined to the one substrate through a predetermined gap, and a liquid crystal held in the gap. An active matrix liquid crystal display device having: a thin film transistor having a laminated structure including a lower metal layer containing aluminum as a main component and an upper metal layer containing titanium, nickel, molybdenum, tungsten or chromium as a main component. An active matrix liquid crystal display device characterized by having electrodes.